JP2500791B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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Description
【０００１】
【産業上の利用分野】本発明は演算増幅回路に関し、特
に低電源電圧で動作するＳＣＦ（ｓｗｉｔｈｅｄ ｃａ
ｐａｃｉｔｏｒ ｆｕｎｃｔｉｏｎ）回路に用いる演算
増幅回路に関する。
に低電源電圧で動作するＳＣＦ（ｓｗｉｔｈｅｄ ｃａ
ｐａｃｉｔｏｒ ｆｕｎｃｔｉｏｎ）回路に用いる演算
増幅回路に関する。
【０００２】
【従来の技術】従来、ＳＣＦ回路を構成する場合、演算
増幅回路を用いた入力バッファアンプ、アナログスイッ
チおよび入力容量を組み合わせて所望のＳＣＦ回路を実
現するのが一般的である。
増幅回路を用いた入力バッファアンプ、アナログスイッ
チおよび入力容量を組み合わせて所望のＳＣＦ回路を実
現するのが一般的である。
【０００３】例えば、これらの回路の入力部をブロック
図で示した図３を参照すると、入力端子３１、入力バッ
ファアンプ３２、リミッタアンプ３３、ＳＣＦ回路３
４、およびアナログスイッチ３５を備える。
図で示した図３を参照すると、入力端子３１、入力バッ
ファアンプ３２、リミッタアンプ３３、ＳＣＦ回路３
４、およびアナログスイッチ３５を備える。
【０００４】アナログスイッチ３５は、低スレッショル
ド電圧のＮＭＯＳトランジスタからなり、低電源電圧の
ときでも必要な導電率となるオン抵抗を確保している。
ド電圧のＮＭＯＳトランジスタからなり、低電源電圧の
ときでも必要な導電率となるオン抵抗を確保している。
【０００５】また、アナログスイッチ３５は、クロック
Φ１に応答してＯＮ／ＯＦＦのタイミングが制御されて
いるが、その入力端子の電位が低電位電源の電位と同電
位になると、クロックΦ１には無関係に導通状態にな
る。そのため、リミッタアンプ３３は入力信号の電位が
低電位電源の電位になるのを制限している。
Φ１に応答してＯＮ／ＯＦＦのタイミングが制御されて
いるが、その入力端子の電位が低電位電源の電位と同電
位になると、クロックΦ１には無関係に導通状態にな
る。そのため、リミッタアンプ３３は入力信号の電位が
低電位電源の電位になるのを制限している。
【０００６】一方、ＳＣＦ回路に用いるアナログスイッ
チ、特にＣＭＯＳ構成による低電源電圧化ＳＣＦ回路に
使用するアナログスイッチは、そのオン抵抗を小さくす
るために、低スレッショルド電圧のトランジスタを用い
るか、あるいは、特開平３−７６３０９公報記載のスイ
ッチドキャパシタ回路に示されているように、ＭＯＳト
ランジスタの基板にバイアス電圧を与えてそのしきい値
電圧を下げることにより、低電源電圧による駆動時にお
いても的確に作動するＳＣＦ回路がある。
チ、特にＣＭＯＳ構成による低電源電圧化ＳＣＦ回路に
使用するアナログスイッチは、そのオン抵抗を小さくす
るために、低スレッショルド電圧のトランジスタを用い
るか、あるいは、特開平３−７６３０９公報記載のスイ
ッチドキャパシタ回路に示されているように、ＭＯＳト
ランジスタの基板にバイアス電圧を与えてそのしきい値
電圧を下げることにより、低電源電圧による駆動時にお
いても的確に作動するＳＣＦ回路がある。
【０００７】他方、演算増幅回路は、例えば「ブイエル
エスアイ デサイン テクニクスフォー アナログ ア
ンド ディジタル サーキッツ（ＶＬＳＩ ＤＥＳＩＧ
ＮＴＥＣＨＮＩＱＵＥＳ ＦＯＲ ＡＮＡＬＯＧ ＡＮ
Ｄ ＤＩＧＩＴＡＬＣＩＲＣＵＩＴＳ」，Ｒａｎｄａｌ
ｌ Ｌ．Ｇｅｉｇｅｒ，Ｐｈｉｌｉｐ Ｅ．Ａｌｌｅ
ｎ，Ｎｏｅｌ Ｒ． Ｓｔｒａｄｅｒ共著、マグロヒル
社刊、４５６頁、図６．４−１（ａ）に記載されてい
る。
エスアイ デサイン テクニクスフォー アナログ ア
ンド ディジタル サーキッツ（ＶＬＳＩ ＤＥＳＩＧ
ＮＴＥＣＨＮＩＱＵＥＳ ＦＯＲ ＡＮＡＬＯＧ ＡＮ
Ｄ ＤＩＧＩＴＡＬＣＩＲＣＵＩＴＳ」，Ｒａｎｄａｌ
ｌ Ｌ．Ｇｅｉｇｅｒ，Ｐｈｉｌｉｐ Ｅ．Ａｌｌｅ
ｎ，Ｎｏｅｌ Ｒ． Ｓｔｒａｄｅｒ共著、マグロヒル
社刊、４５６頁、図６．４−１（ａ）に記載されてい
る。
【０００８】この演算増幅回路は図４に示すような出力
回路４０を有し、この出力回路４０は高電位電源端子９
および低電位電源端子１０間に出力用Ｐチャネルト型絶
縁ゲート電界効果トランジスタ（以下、ＰＭＯＳトラン
ジスタと称す）２３および出力用Ｎチャネルト型絶縁ゲ
ート電界効果トランジスタ（以下、ＮＭＯＳトランジス
タと称す）２４が直列接続で挿入され、入力端子２５が
ＰＭＯＳトランジスタ２３のゲート電極に、入力端端子
２７がＮＭＯＳトランジスタ２４のゲート電極に、直列
接続点が出力端子８にそれぞれ接続されて構成されてい
る。
回路４０を有し、この出力回路４０は高電位電源端子９
および低電位電源端子１０間に出力用Ｐチャネルト型絶
縁ゲート電界効果トランジスタ（以下、ＰＭＯＳトラン
ジスタと称す）２３および出力用Ｎチャネルト型絶縁ゲ
ート電界効果トランジスタ（以下、ＮＭＯＳトランジス
タと称す）２４が直列接続で挿入され、入力端子２５が
ＰＭＯＳトランジスタ２３のゲート電極に、入力端端子
２７がＮＭＯＳトランジスタ２４のゲート電極に、直列
接続点が出力端子８にそれぞれ接続されて構成されてい
る。
【０００９】ＣＭＯＳ構成によるこの演算増幅回路の出
力回路４０は、出力信号の振幅範囲が広く、低電位電源
端子１０の電位に極めて近い電位まで出力する能力を有
している。
力回路４０は、出力信号の振幅範囲が広く、低電位電源
端子１０の電位に極めて近い電位まで出力する能力を有
している。
【００１０】
【発明が解決しようとする課題】上述した従来のＳＣＦ
回路において、低スレッショルド電圧のトランジスタを
使用した場合は、そのソース電極の電位が低電位電源あ
るいは高電位電源の電位にまで上昇、または下降すると
そのオフ特性が悪化する。
回路において、低スレッショルド電圧のトランジスタを
使用した場合は、そのソース電極の電位が低電位電源あ
るいは高電位電源の電位にまで上昇、または下降すると
そのオフ特性が悪化する。
【００１１】また、ＭＯＳトランジスタの基板にバイア
ス電圧を与えた場合は、ソース電極の電位が低電位電源
あるいは高電位電源の電位にまで下降、または上昇する
と、アナログスイッチの入出力電極および基板の間に存
在する寄生ダイオードが順方向にバイアスされるため電
流が流れる。そのため入力インピーダンス特性が悪化す
る。
ス電圧を与えた場合は、ソース電極の電位が低電位電源
あるいは高電位電源の電位にまで下降、または上昇する
と、アナログスイッチの入出力電極および基板の間に存
在する寄生ダイオードが順方向にバイアスされるため電
流が流れる。そのため入力インピーダンス特性が悪化す
る。
【００１２】これらの問題点があるために、図３のＳＦ
Ｃ回路の入力部では過渡状態あるいは過大な入力信号が
供給されたときに、その信号レベルを制限するリミッタ
回路３３が必要であった。
Ｃ回路の入力部では過渡状態あるいは過大な入力信号が
供給されたときに、その信号レベルを制限するリミッタ
回路３３が必要であった。
【００１３】本発明の目的は、上述の欠点に鑑みなされ
たものであり、低電源電圧においてＳＣＦ回路が有する
アナログスイッチの信号振幅範囲の自由度が得られる演
算増幅回路を提供することにある。
たものであり、低電源電圧においてＳＣＦ回路が有する
アナログスイッチの信号振幅範囲の自由度が得られる演
算増幅回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明の演算増幅回路
は、高電位電源端子および低電位電源端子間にＰＭＯＳ
トランジスタおよび第１のＮＭＯＳトランジスタが直列
接続で挿入され、この直列接続点および前記第１のＮＭ
ＯＳトランジスタのゲート電極間に第２のＮＭＯＳトラ
ンジスタが挿入され、かつ入力信号が前記第２のＮＭＯ
Ｓトランジスタのゲート電極に、第１のバイアス用の一
定電圧が前記ＰＭＯＳトランジスタのゲート電極にそれ
ぞれ供給されるとともに前記直列接続点から出力信号を
取り出すように構成することを特徴とする。
は、高電位電源端子および低電位電源端子間にＰＭＯＳ
トランジスタおよび第１のＮＭＯＳトランジスタが直列
接続で挿入され、この直列接続点および前記第１のＮＭ
ＯＳトランジスタのゲート電極間に第２のＮＭＯＳトラ
ンジスタが挿入され、かつ入力信号が前記第２のＮＭＯ
Ｓトランジスタのゲート電極に、第１のバイアス用の一
定電圧が前記ＰＭＯＳトランジスタのゲート電極にそれ
ぞれ供給されるとともに前記直列接続点から出力信号を
取り出すように構成することを特徴とする。
【００１５】また、前記第１のＮＭＯＳトランジスタの
ゲート電極および前記第２のＮＭＯＳトランジスタのソ
ース電極の接続点と低電位電源端子との間に定電流源回
路が接続されることを特徴とする。
ゲート電極および前記第２のＮＭＯＳトランジスタのソ
ース電極の接続点と低電位電源端子との間に定電流源回
路が接続されることを特徴とする。
【００１６】さらに、前記第２のＮＭＯＳトランジスタ
のゲート電極およびソース電極が前記第１のＮＭＯＳト
ランジスタのゲート電極に共通接続されることを特徴と
する。
のゲート電極およびソース電極が前記第１のＮＭＯＳト
ランジスタのゲート電極に共通接続されることを特徴と
する。
【００１７】さらにまた、前記第２のＮＭＯＳトランジ
スタが前記第１のＮＭＯＳトランジスタよりも低スレッ
ショルド電圧を有することを特徴とする。
スタが前記第１のＮＭＯＳトランジスタよりも低スレッ
ショルド電圧を有することを特徴とする。
【００１８】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１９】本発明の第１の実施例をブロック図で示し
た図１を参照すると、この演算増幅回路は、演算増幅回
路の入力段１、演算増幅回路の出力段２、第１のバイア
ス端子３、第２のバイアス端子４、非反転入力端子５、
反転入力端子６、第３のバイアス端子７、出力端子８、
高電位電源端子９、および低電位電源端子１０を備え
る。
た図１を参照すると、この演算増幅回路は、演算増幅回
路の入力段１、演算増幅回路の出力段２、第１のバイア
ス端子３、第２のバイアス端子４、非反転入力端子５、
反転入力端子６、第３のバイアス端子７、出力端子８、
高電位電源端子９、および低電位電源端子１０を備え
る。
【００２０】演算増幅回路の入力段１は、高電位電源端
子９および低電位電源端子１０の間に、ＰＭＯＳトラン
ジスタ１１とＰＭＯＳトランジスタ１２とＮＭＯＳトラ
ンジスタ１３が直列接続で挿入された第１の直列接続回
路とＰＭＯＳトランジスタ１４とＰＭＯＳトランジスタ
１５とＮＭＯＳトランジスタ１６とが直列接続された第
２の直列接続回路とを有し、ＮＭＯＳトランジスタ１３
およびＮＭＯＳトランジスタ１５のゲート電極がＮＭＯ
Ｓトランジスタ１３のドレイン電極に共通接続され、Ｐ
ＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１
６の直列接続点を入力段１の信号出力端とする。ＰＭＯ
Ｓトランジスタ１１およびＰＭＯＳトランジスタ１４の
ゲート電極は第１のバイアス端子３に、ＰＭＯＳトラン
ジスタ１２およびＰＭＯＳトランジスタ１５のゲート電
極は第２のバイアス端子４にそれぞれ接続されている。
子９および低電位電源端子１０の間に、ＰＭＯＳトラン
ジスタ１１とＰＭＯＳトランジスタ１２とＮＭＯＳトラ
ンジスタ１３が直列接続で挿入された第１の直列接続回
路とＰＭＯＳトランジスタ１４とＰＭＯＳトランジスタ
１５とＮＭＯＳトランジスタ１６とが直列接続された第
２の直列接続回路とを有し、ＮＭＯＳトランジスタ１３
およびＮＭＯＳトランジスタ１５のゲート電極がＮＭＯ
Ｓトランジスタ１３のドレイン電極に共通接続され、Ｐ
ＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１
６の直列接続点を入力段１の信号出力端とする。ＰＭＯ
Ｓトランジスタ１１およびＰＭＯＳトランジスタ１４の
ゲート電極は第１のバイアス端子３に、ＰＭＯＳトラン
ジスタ１２およびＰＭＯＳトランジスタ１５のゲート電
極は第２のバイアス端子４にそれぞれ接続されている。
【００２１】さらに、ＰＭＯＳトランジスタ１１とＰＭ
ＯＳトランジスタ１２の直列接続点にドレイン端子が接
続されたＮＭＯＳトランジスタ１８のソース電極と、Ｐ
ＭＯＳトランジスタ１４とＰＭＯＳトランジスタ１５の
直列接続点にドレイン端子が接続されたＮＭＯＳトラン
ジスタ１７のソース電極とが共通接続され、その接続点
および低電位電源端子１０の間にＮＭＯＳトランジスタ
１９が挿入されている。
ＯＳトランジスタ１２の直列接続点にドレイン端子が接
続されたＮＭＯＳトランジスタ１８のソース電極と、Ｐ
ＭＯＳトランジスタ１４とＰＭＯＳトランジスタ１５の
直列接続点にドレイン端子が接続されたＮＭＯＳトラン
ジスタ１７のソース電極とが共通接続され、その接続点
および低電位電源端子１０の間にＮＭＯＳトランジスタ
１９が挿入されている。
【００２２】ＮＭＯＳトランジスタ１７のゲート電極は
非反転入力端子５に、ＮＭＯＳトランジスタ１８のゲー
ト電極は反転入力端子６に、ＮＭＯＳトランジスタ１９
のゲート電極は第３のバイアス端子７にそれぞれ接続さ
れる。ＰＭＯＳトランジスタ１５およびＮＭＯＳトラン
ジスタ１６の直列接続点を入力段１の信号出力端とす
る。
非反転入力端子５に、ＮＭＯＳトランジスタ１８のゲー
ト電極は反転入力端子６に、ＮＭＯＳトランジスタ１９
のゲート電極は第３のバイアス端子７にそれぞれ接続さ
れる。ＰＭＯＳトランジスタ１５およびＮＭＯＳトラン
ジスタ１６の直列接続点を入力段１の信号出力端とす
る。
【００２３】演算増幅回路の出力段２は、高電位電源端
子９および低電位電源端子１０間にＰＭＯＳトランジス
タ２３およびＮＭＯＳトランジスタ２４が直列接続で挿
入されてプッシュプル回路を構成し、この直列接続点お
よびＮＭＯＳトランジスタ２４のゲート電極間にＮＭＯ
Ｓトランジスタ２１が挿入され、かつＮＭＯＳトランジ
スタ２４のゲート電極および低電位電源端子１０間にＮ
ＭＯＳトランジスタ２２が挿入され、ＮＭＯＳトランジ
スタ２１のゲート電極に端子２７を介して入力段１の信
号出力端が、ＰＭＯＳトランジスタ２３のゲート電極に
端子２５を介して第１のバイアス端子３が、ＮＭＯＳト
ランジスタ２２のゲート電極に端子２８を介して第３の
バイアス端子７がそれぞれ接続されるとともに、ＰＭＯ
Ｓトランジスタ２３およびＮＭＯＳトランジスタ２４の
直列接続点が出力段２の出力端子８に接続される。
子９および低電位電源端子１０間にＰＭＯＳトランジス
タ２３およびＮＭＯＳトランジスタ２４が直列接続で挿
入されてプッシュプル回路を構成し、この直列接続点お
よびＮＭＯＳトランジスタ２４のゲート電極間にＮＭＯ
Ｓトランジスタ２１が挿入され、かつＮＭＯＳトランジ
スタ２４のゲート電極および低電位電源端子１０間にＮ
ＭＯＳトランジスタ２２が挿入され、ＮＭＯＳトランジ
スタ２１のゲート電極に端子２７を介して入力段１の信
号出力端が、ＰＭＯＳトランジスタ２３のゲート電極に
端子２５を介して第１のバイアス端子３が、ＮＭＯＳト
ランジスタ２２のゲート電極に端子２８を介して第３の
バイアス端子７がそれぞれ接続されるとともに、ＰＭＯ
Ｓトランジスタ２３およびＮＭＯＳトランジスタ２４の
直列接続点が出力段２の出力端子８に接続される。
【００２４】また、入力段の信号出力端は位相補正用の
容量Ｃおよび端子２６を介して出力段２の出力端子８に
も接続される。
容量Ｃおよび端子２６を介して出力段２の出力端子８に
も接続される。
【００２５】再び図１を参照すると、入力段１は、ＰＭ
ＯＳトランジスタ１１および１４が第１のバイアス電圧
で、ＮＭＯＳトランジスタ１２および１５が第２のバイ
アス電圧で、ＮＭＯＳトランジスタ１９が第３のバイア
ス電圧でそれぞれバイアスされ、入力段１の出力信号は
出力段２のＮＭＯＳトランジスタ２１のゲート電極を駆
動する。
ＯＳトランジスタ１１および１４が第１のバイアス電圧
で、ＮＭＯＳトランジスタ１２および１５が第２のバイ
アス電圧で、ＮＭＯＳトランジスタ１９が第３のバイア
ス電圧でそれぞれバイアスされ、入力段１の出力信号は
出力段２のＮＭＯＳトランジスタ２１のゲート電極を駆
動する。
【００２６】出力段２は、第１のバイアス電圧でバイア
スされた出力用ＰＭＯＳトランジスタ２３が定電流源と
して動作し、第３のバイアス電圧でバイアスされた定電
流バイアス用ＮＭＯＳトランジスタ２２がＮＭＯＳトラ
ンジスタ２１のドレイン電流を決定している。容量Ｃは
位相補正用に挿入される。
スされた出力用ＰＭＯＳトランジスタ２３が定電流源と
して動作し、第３のバイアス電圧でバイアスされた定電
流バイアス用ＮＭＯＳトランジスタ２２がＮＭＯＳトラ
ンジスタ２１のドレイン電流を決定している。容量Ｃは
位相補正用に挿入される。
【００２７】いま、それぞれのバイアス電圧によりＰＭ
ＯＳトランジスタ１１および１４、ＰＭＯＳトランジス
タ１２および１５、ＮＭＯＳトランジスタ１９、ＮＭＯ
Ｓトランジスタ２２およびＰＭＯＳトランジスタ２３が
それぞれ定電流源として動作状態にあるとき、反転入力
端子６に比較して非反転入力端子５に過大入力電圧が供
給されると、ＮＭＯＳトランジスタ２１のゲート電圧が
上昇して導通状態になる。そのためＰＭＯＳトランジス
タ２３の導通状態によりハイレベル状態にある出力端子
８の電位が、ＮＭＯＳトランジスタ２１の導通によりＮ
ＭＯＳトランジスタ２４のゲート電極に供給されてＮＭ
ＯＳトランジスタ２４は導通状態となり、出力端子８の
電位はロウレベルに遷移する。
ＯＳトランジスタ１１および１４、ＰＭＯＳトランジス
タ１２および１５、ＮＭＯＳトランジスタ１９、ＮＭＯ
Ｓトランジスタ２２およびＰＭＯＳトランジスタ２３が
それぞれ定電流源として動作状態にあるとき、反転入力
端子６に比較して非反転入力端子５に過大入力電圧が供
給されると、ＮＭＯＳトランジスタ２１のゲート電圧が
上昇して導通状態になる。そのためＰＭＯＳトランジス
タ２３の導通状態によりハイレベル状態にある出力端子
８の電位が、ＮＭＯＳトランジスタ２１の導通によりＮ
ＭＯＳトランジスタ２４のゲート電極に供給されてＮＭ
ＯＳトランジスタ２４は導通状態となり、出力端子８の
電位はロウレベルに遷移する。
【００２８】しかし、出力端子８の電位は低電位電源端
子１０に対して、ＮＭＯＳトランジスタ２１のドレイン
・ソース間飽和電圧と出力用ＮＭＯＳトランジスタ２４
のゲート・ソース間電圧との和の電位に維持されている
ので、その電位以下には低下せず、演算増幅回路の出力
が制限される。
子１０に対して、ＮＭＯＳトランジスタ２１のドレイン
・ソース間飽和電圧と出力用ＮＭＯＳトランジスタ２４
のゲート・ソース間電圧との和の電位に維持されている
ので、その電位以下には低下せず、演算増幅回路の出力
が制限される。
【００２９】したがって、入力段１に過大な入力電圧が
供給されたとしても、出力段のレベルは、従来の演算増
幅回路の後段に接続されるＳＦＣ回路との間に挿入され
て信号レベルを制限していたリミッタ回路と同様な機能
をもたせることができるので、リミッタ回路が不要にな
る。
供給されたとしても、出力段のレベルは、従来の演算増
幅回路の後段に接続されるＳＦＣ回路との間に挿入され
て信号レベルを制限していたリミッタ回路と同様な機能
をもたせることができるので、リミッタ回路が不要にな
る。
【００３０】第２の実施例の出力段の等価回路図を示し
た図２を参照すると、第１の実施例と異るのは、入力段
１の信号出力端が出力段の信号入力端子２７を介してＮ
ＭＯＳトランジスタ２０１のゲート電極およびソース電
極とＮＭＯＳトランジスタ２０３のゲート電極とに共通
接続され、入力段１の信号出力端および出力端子８間に
接続されていた容量Ｃが削除されていることである。そ
れ以外の構成は第１の実施例と同様であり、構成要素の
符号２１および２０１、符号２２および２０２、符号２
３および２０３がそれぞれ対応し、それ以外の符号は同
一である。
た図２を参照すると、第１の実施例と異るのは、入力段
１の信号出力端が出力段の信号入力端子２７を介してＮ
ＭＯＳトランジスタ２０１のゲート電極およびソース電
極とＮＭＯＳトランジスタ２０３のゲート電極とに共通
接続され、入力段１の信号出力端および出力端子８間に
接続されていた容量Ｃが削除されていることである。そ
れ以外の構成は第１の実施例と同様であり、構成要素の
符号２１および２０１、符号２２および２０２、符号２
３および２０３がそれぞれ対応し、それ以外の符号は同
一である。
【００３１】この出力段２０は、ＮＭＯＳトランジスタ
２０１が低スレッショルド電圧のトランジスタであり、
そのゲート電極は入力段の出力電圧ににより駆動され
る。
２０１が低スレッショルド電圧のトランジスタであり、
そのゲート電極は入力段の出力電圧ににより駆動され
る。
【００３２】いま、第１の実施例と同様にそれぞれのバ
イアス電圧により入力段のＰＭＯＳトランジスタ１１お
よび１４、ＮＭＯＳトランジスタ１２および１５、ＮＭ
ＯＳトランジスタ１９、出力段のＰＭＯＳトランジスタ
２０２がそれぞれ定電流源として動作状態にあるとき、
出力端子８の電位が比較的ハイレベル状態にあるとする
と、低スレッショルド電圧のＮＭＯＳトランジスタ２０
１は非導通状態である。
イアス電圧により入力段のＰＭＯＳトランジスタ１１お
よび１４、ＮＭＯＳトランジスタ１２および１５、ＮＭ
ＯＳトランジスタ１９、出力段のＰＭＯＳトランジスタ
２０２がそれぞれ定電流源として動作状態にあるとき、
出力端子８の電位が比較的ハイレベル状態にあるとする
と、低スレッショルド電圧のＮＭＯＳトランジスタ２０
１は非導通状態である。
【００３３】しかし、出力端子８の電位が低下して低電
位電源端子１０の電位に接近していき、入力段１の信号
出力端の電位よりも低くなると、低スレッショルド電圧
のＮＭＯＳトランジスタ２０１は入力段１の信号出力端
の電位により導通状態となり、入力段の信号出力端の電
位を引き下げ、出力端子８の電位低下を制限する。
位電源端子１０の電位に接近していき、入力段１の信号
出力端の電位よりも低くなると、低スレッショルド電圧
のＮＭＯＳトランジスタ２０１は入力段１の信号出力端
の電位により導通状態となり、入力段の信号出力端の電
位を引き下げ、出力端子８の電位低下を制限する。
【００３４】したがって、第１の実施例と同様に過大な
入力電圧が供給されたとしても、出力段のレベルは、従
来の演算増幅器の後に接続されるＳＦＣ回路との間で必
要とされていた信号レベルを制限するリミッタ回路と同
様な機能をもたせることができるので、リミッタ回路が
不要になる。
入力電圧が供給されたとしても、出力段のレベルは、従
来の演算増幅器の後に接続されるＳＦＣ回路との間で必
要とされていた信号レベルを制限するリミッタ回路と同
様な機能をもたせることができるので、リミッタ回路が
不要になる。
【００３５】すなわち、ＮＭＯＳトランジスタ２１およ
び２０１は、演算増幅器の低レベル出力を制限し、この
演算増幅器に接続された低電圧用ＳＦＣ回路のアナログ
スイッチの電位を、このアナログスイッチが要求された
性能を発揮できる電圧範囲に保つ作用を有する。
び２０１は、演算増幅器の低レベル出力を制限し、この
演算増幅器に接続された低電圧用ＳＦＣ回路のアナログ
スイッチの電位を、このアナログスイッチが要求された
性能を発揮できる電圧範囲に保つ作用を有する。
【００３６】
【発明の効果】以上説明したように、本発明の演算増幅
回路は、出力段が過大な入力信号に対するリミッタ機能
を有するので、入力バッファアンプおよびリミッタ回路
の機能１個の演算増幅器で実現でき、後段に接続される
ＳＦＣ回路の素子数、消費電力を低減できる効果を有す
る。時に、アナログ回路とデジタル回路が混在した集積
回路の低価格化と低少費電力化に寄与する。
回路は、出力段が過大な入力信号に対するリミッタ機能
を有するので、入力バッファアンプおよびリミッタ回路
の機能１個の演算増幅器で実現でき、後段に接続される
ＳＦＣ回路の素子数、消費電力を低減できる効果を有す
る。時に、アナログ回路とデジタル回路が混在した集積
回路の低価格化と低少費電力化に寄与する。
【図１】本発明の第１の実施例を示す等価回路図であ
る。
る。
【図２】本実施例の第２の実施例を示す等価回路図であ
る。
る。
【図３】従来のＳＦＣ回路の入力部を示すブロック図で
ある。
ある。
【図４】従来の演算増幅回路の出力部を示すブロック図
である。
である。
１ 演算増幅回路の入力段 ２，２０ 演算増幅回路の出力段 ３，２５ 第１のバイアス端子 ４ 第２のバイアス端子 ５ 非反転入力端子 ６ 反転入力端子 ７，２８ 第３のバイアス端子 ８ 出力端子 ９ 高電位電源端子 １０ 低電位電源端子 １１，１２，１４，１５，２３，２０２ ＰＭＯＳト
ランジスタ １３，１６，１７，１８，１９，２１，２２，２４，２
０１，２０３ ＮＭＯＳトランジスタ ２７ 出力段２の信号入力端
ランジスタ １３，１６，１７，１８，１９，２１，２２，２４，２
０１，２０３ ＮＭＯＳトランジスタ ２７ 出力段２の信号入力端
Claims (4)
- 【請求項１】 高電位電源端子および低電位電源端子間
にＰチャネルト型絶縁ゲート電界効果トランジスタおよ
び第１のＮチャネル型絶縁ゲート電界効果トランジスタ
が直列接続で挿入され、この直列接続点および前記第１
のＮチャネル型絶縁ゲート電界効果トランジスタのゲー
ト電極間に第２のＮチャネル型絶縁ゲート電界効果トラ
ンジスタが挿入され、かつ入力信号が前記第２のＮチャ
ネル型絶縁ゲート電界効果トランジスタのゲート電極
に、第１のバイアス用の一定電圧が前記Ｐチャネルト型
絶縁ゲート電界効果トランジスタのゲート電極にそれぞ
れ供給されるとともに前記直列接続点から出力信号を取
り出すように構成することを特徴とする演算増幅回路。 - 【請求項２】 前記第１のＮチャネル型絶縁ゲート電界
効果トランジスタのゲート電極および前記第２のＮチャ
ネル型絶縁ゲート電界効果トランジスタのソース電極の
接続点と低電位電源端子との間に定電流源回路が接続さ
れることを特徴とする請求項１記載の演算増幅回路。 - 【請求項３】 前記第２のＮチャネル型絶縁ゲート電界
効果トランジスタのゲート電極およびソース電極が前記
第１のＮチャネル型絶縁ゲート電界効果トランジスタの
ゲート電極に共通接続されることを特徴とする請求項１
記載の演算増幅回路。 - 【請求項４】 前記第２のＮチャネル型絶縁ゲート電界
効果トランジスタが前記第１のＮチャネル型絶縁ゲート
電界効果トランジスタよりも低スレッショルド電圧を有
することを特徴とする請求項１または２記載の演算増幅
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30138993A JP2500791B2 (ja) | 1993-12-01 | 1993-12-01 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30138993A JP2500791B2 (ja) | 1993-12-01 | 1993-12-01 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154166A JPH07154166A (ja) | 1995-06-16 |
| JP2500791B2 true JP2500791B2 (ja) | 1996-05-29 |
Family
ID=17896287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30138993A Expired - Lifetime JP2500791B2 (ja) | 1993-12-01 | 1993-12-01 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500791B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100379793B1 (ko) * | 2000-09-08 | 2003-04-11 | 주식회사 네오텍리서치 | 평판디스플레이 구동용 고이득 저전력 연산증폭기 |
| KR100450171B1 (ko) * | 2002-08-27 | 2004-09-30 | 학교법인 한양학원 | 평판 디스플레이 구동용 저소비전력 고 슬루율 연산증폭기 |
| USD850617S1 (en) | 2016-06-24 | 2019-06-04 | Ethicon Llc | Surgical fastener cartridge |
-
1993
- 1993-12-01 JP JP30138993A patent/JP2500791B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07154166A (ja) | 1995-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960130 |