JP2803633B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に、ＣＭＯＳ回路の複数電源供給の電圧レベル変
換回路の半導体集積回路に関する。
し、特に、ＣＭＯＳ回路の複数電源供給の電圧レベル変
換回路の半導体集積回路に関する。
【０００２】
【従来の技術】従来のレベルシフト回路は、例えば、特
開平２−１４５０１８号公報に開示されている。従来の
レベルシフト回路の構成を示す図３を参照すると、この
従来のレベルシフト回路は、（１）入力信号の切り替え
を行うインバータ部３２１と、（２）入力の電圧レベル
を変換するレベルシフト部３２２と、（３）出力の駆動
能力を上げるためのバッファ部３２３とから構成されて
いる。
開平２−１４５０１８号公報に開示されている。従来の
レベルシフト回路の構成を示す図３を参照すると、この
従来のレベルシフト回路は、（１）入力信号の切り替え
を行うインバータ部３２１と、（２）入力の電圧レベル
を変換するレベルシフト部３２２と、（３）出力の駆動
能力を上げるためのバッファ部３２３とから構成されて
いる。
【０００３】さらに、この従来のレベルシフト回路は、
Ｐチャネル型ＭＯＳトランジスタ（３０２、３０５、３
０８、３１１）と、Ｎチャネル型ＭＯＳトランジスタ、
（３０３、３０６、３０９、３１２）と、第１電源端子
３１４と、第２電源端子３１５と、３１６はＧＮＤ端子
とを有する。３０１、３０４、３０７、３１０、３１３
はノードである。第１電源端子３１４と第２電源端子３
１５には電位ＶＣＣ１と電位ＶＣＣ２が供給されＰチャ
ネル型ＭＯＳトランジスタ３０２、３０５、３０８、３
１１は、以下の関係にある。
Ｐチャネル型ＭＯＳトランジスタ（３０２、３０５、３
０８、３１１）と、Ｎチャネル型ＭＯＳトランジスタ、
（３０３、３０６、３０９、３１２）と、第１電源端子
３１４と、第２電源端子３１５と、３１６はＧＮＤ端子
とを有する。３０１、３０４、３０７、３１０、３１３
はノードである。第１電源端子３１４と第２電源端子３
１５には電位ＶＣＣ１と電位ＶＣＣ２が供給されＰチャ
ネル型ＭＯＳトランジスタ３０２、３０５、３０８、３
１１は、以下の関係にある。
【０００４】［ＶＣＣ１］〈［（ＶＣＣ２）−｜ＶＴＰ
｜］ ＶＴＰはＰチャネル型ＭＯＳトランジスタ３０２、３０
５、３０８、３１１のスレショルド電圧である。
｜］ ＶＴＰはＰチャネル型ＭＯＳトランジスタ３０２、３０
５、３０８、３１１のスレショルド電圧である。
【０００５】次に、本回路の動作について説明する。こ
こで、第１電源ＶＣＣ１を３Ｖ、第２電源ＶＣＣ２を５
Ｖとを供給する。
こで、第１電源ＶＣＣ１を３Ｖ、第２電源ＶＣＣ２を５
Ｖとを供給する。
【０００６】ノード３０１に電圧０Ｖが印加されると、
入力信号の切り替えを行うインバータ部３２１を構成す
るＰチャネル型ＭＯＳトランジスタ３０２がＯＮし、Ｎ
チャネル型トランジスタ３０３がＯＦＦするので、ノー
ド３０４は第１電源ＶＣＣ１の電源電圧３Ｖまで電位が
上昇する。ノード３０４の電圧３Ｖは、電圧レベルを変
換するレベルシフト部３２２を構成するＮチャネル型Ｍ
ＯＳトランジスタ３０６のゲートに印加され、Ｎチャネ
ル型ＭＯＳトランジスタ３０６はＯＮし、ノード３０７
はＧＮＤ３１６の電圧０Ｖまで電位が降下する。ノード
３０７の電圧０ＶはＰチャネル型ＭＯＳトランジスタ３
０８のゲートに印加され、Ｐチャネル型ＭＯＳトランジ
スタ３０８はＯＮし、ノード３１０は第２電源ＶＣＣ２
の電源電圧５Ｖまで電位が上昇する。
入力信号の切り替えを行うインバータ部３２１を構成す
るＰチャネル型ＭＯＳトランジスタ３０２がＯＮし、Ｎ
チャネル型トランジスタ３０３がＯＦＦするので、ノー
ド３０４は第１電源ＶＣＣ１の電源電圧３Ｖまで電位が
上昇する。ノード３０４の電圧３Ｖは、電圧レベルを変
換するレベルシフト部３２２を構成するＮチャネル型Ｍ
ＯＳトランジスタ３０６のゲートに印加され、Ｎチャネ
ル型ＭＯＳトランジスタ３０６はＯＮし、ノード３０７
はＧＮＤ３１６の電圧０Ｖまで電位が降下する。ノード
３０７の電圧０ＶはＰチャネル型ＭＯＳトランジスタ３
０８のゲートに印加され、Ｐチャネル型ＭＯＳトランジ
スタ３０８はＯＮし、ノード３１０は第２電源ＶＣＣ２
の電源電圧５Ｖまで電位が上昇する。
【０００７】一方、ノード３０１に電圧０Ｖが印加され
ると、Ｎチャネル型ＭＯＳトランジスタ３０９がＯＦＦ
するので、ノード３１０は電圧５Ｖで安定する。ノード
３１０の電圧５ＶはＰチャネル型ＭＯＳトランジスタ３
０５のゲートに印加され、Ｐチャネル型ＭＯＳトランジ
スタ３０５はＯＦＦするので、ノード３０７は電圧０Ｖ
で安定する。ノード３１０の電圧５Ｖは、出力の駆動能
力を上げるためのバッファ部を構成するＰチャネル型Ｍ
ＯＳトランジスタ３１１のゲート及びＮチャネル型ＭＯ
Ｓトランジスタ３１２のゲートに印加され、Ｐチャネル
型ＭＯＳトランジスタ３１１はＯＦＦし、Ｎチャネル型
ＭＯＳトランジスタ３１２はＯＮするので、ノード３１
３はＧＮＤ３１６の電圧０Ｖまで電位が降下する。
ると、Ｎチャネル型ＭＯＳトランジスタ３０９がＯＦＦ
するので、ノード３１０は電圧５Ｖで安定する。ノード
３１０の電圧５ＶはＰチャネル型ＭＯＳトランジスタ３
０５のゲートに印加され、Ｐチャネル型ＭＯＳトランジ
スタ３０５はＯＦＦするので、ノード３０７は電圧０Ｖ
で安定する。ノード３１０の電圧５Ｖは、出力の駆動能
力を上げるためのバッファ部を構成するＰチャネル型Ｍ
ＯＳトランジスタ３１１のゲート及びＮチャネル型ＭＯ
Ｓトランジスタ３１２のゲートに印加され、Ｐチャネル
型ＭＯＳトランジスタ３１１はＯＦＦし、Ｎチャネル型
ＭＯＳトランジスタ３１２はＯＮするので、ノード３１
３はＧＮＤ３１６の電圧０Ｖまで電位が降下する。
【０００８】ノード３０１に電圧３Ｖが印加されると、
入力信号の切り替えを行うインバータ部３２１を構成す
るＰチャネル型ＭＯＳトランジスタ３０２がＯＦＦし、
Ｎチャネル型ＭＯＳトランジスタ３０３がＯＮするの
で、ノード３０４はＧＮＤ３１６の電圧０Ｖまで電位が
降下する。ノード３０４の電圧０Ｖは、電圧レベルを変
換するレベルシフト部３２２を構成するＮチャネル型Ｍ
ＯＳトランジスタ３０６のゲートに印加され、Ｎチャネ
ル型ＭＯＳトランジスタ３０６はＯＦＦする。一方、ノ
ード３０１に電圧３Ｖが印加されると、Ｎチャネル型Ｍ
ＯＳトランジスタ３０９がＯＮし、ノード３１０はＧＮ
Ｄ３１６の電圧０Ｖまで電位が降下する。ノード３１０
の電圧０ＶはＰチャネル型ＭＯＳトランジスタ３０５の
ゲートに印加され、Ｐチャネル型ＭＯＳトランジスタ３
０５はＯＮし、ノード３０７は第２電源ＶＣＣ２の電源
電圧５Ｖまで電位が上昇する。Ｎチャネル型ＭＯＳトラ
ンジスタ３０６はＯＦＦするので、ノード３０７は電圧
５Ｖで安定する。ノード３０７の電圧５ＶはＰチャネル
型ＭＯＳトランジスタ３０８のゲートに印加され、Ｐチ
ャネル型ＭＯＳトランジスタ３０８はＯＦＦするので、
ノード３１０は電圧０Ｖで安定する。ノード３１０は電
圧０Ｖで安定する。ノード３１０の電圧０Ｖは、出力の
駆動能力を上げるためのバッファ部３２３を構成するＰ
チャネル型ＭＯＳトランジスタ３１１のゲート及びＮチ
ャネル型ＭＯＳトランジスタ３１２のゲートに印加さ
れ、Ｐチャネル型ＭＯＳトランジスタ３１１はＯＮし、
Ｎチャネル型ＭＯＳトランジスタ３１２はＯＦＦするの
で、ノード３１３は第２電源電圧５Ｖまで電位が上昇す
る。
入力信号の切り替えを行うインバータ部３２１を構成す
るＰチャネル型ＭＯＳトランジスタ３０２がＯＦＦし、
Ｎチャネル型ＭＯＳトランジスタ３０３がＯＮするの
で、ノード３０４はＧＮＤ３１６の電圧０Ｖまで電位が
降下する。ノード３０４の電圧０Ｖは、電圧レベルを変
換するレベルシフト部３２２を構成するＮチャネル型Ｍ
ＯＳトランジスタ３０６のゲートに印加され、Ｎチャネ
ル型ＭＯＳトランジスタ３０６はＯＦＦする。一方、ノ
ード３０１に電圧３Ｖが印加されると、Ｎチャネル型Ｍ
ＯＳトランジスタ３０９がＯＮし、ノード３１０はＧＮ
Ｄ３１６の電圧０Ｖまで電位が降下する。ノード３１０
の電圧０ＶはＰチャネル型ＭＯＳトランジスタ３０５の
ゲートに印加され、Ｐチャネル型ＭＯＳトランジスタ３
０５はＯＮし、ノード３０７は第２電源ＶＣＣ２の電源
電圧５Ｖまで電位が上昇する。Ｎチャネル型ＭＯＳトラ
ンジスタ３０６はＯＦＦするので、ノード３０７は電圧
５Ｖで安定する。ノード３０７の電圧５ＶはＰチャネル
型ＭＯＳトランジスタ３０８のゲートに印加され、Ｐチ
ャネル型ＭＯＳトランジスタ３０８はＯＦＦするので、
ノード３１０は電圧０Ｖで安定する。ノード３１０は電
圧０Ｖで安定する。ノード３１０の電圧０Ｖは、出力の
駆動能力を上げるためのバッファ部３２３を構成するＰ
チャネル型ＭＯＳトランジスタ３１１のゲート及びＮチ
ャネル型ＭＯＳトランジスタ３１２のゲートに印加さ
れ、Ｐチャネル型ＭＯＳトランジスタ３１１はＯＮし、
Ｎチャネル型ＭＯＳトランジスタ３１２はＯＦＦするの
で、ノード３１３は第２電源電圧５Ｖまで電位が上昇す
る。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
レベルシフト回路は、入力信号の切り替えを行うインバ
ータ部と、電圧レベルを変換するレベルシフト回路と、
出力の駆動能力を上げるためのバッファ部から構成され
ているため、必然的に回路規模が大きくなり、それに伴
い、高密度化が困難となっていた。入力信号の切り替え
を行うインバータ部は、電圧レベルを変換するレベルシ
フト部の２つのＮチャネル型ＭＯＳトランジスタの一方
を電圧０Ｖに、他方を電源電圧にすることにより、電圧
レベルの変換を可能とするために必要であり、出力の駆
動能力を上げるためのバッファ部は、レベルシフト部の
駆動能力が低いため、バッファを挿入して駆動能力を上
げるために必要であった。仮にレベルシフト部で駆動能
力を上げようとした場合、レベルシフト部を構成してい
る２つのＮチャネル型ＭＯＳトランジスタと２つのＰチ
ャネル型ＭＯＳトランジスタを同じ割合で大きくしなけ
ればならず、バッファ部で構成するよりも回路規模が大
きくなる。同じ割合で大きくしなければならず、バッフ
ァ部で構成するよりも回路規模が大きくなる。同じ割合
で大きくしなければならないのは、電圧レベルの変換に
はＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯ
Ｓトランジスタのｇｍ比が重要な要素になっているから
である。
レベルシフト回路は、入力信号の切り替えを行うインバ
ータ部と、電圧レベルを変換するレベルシフト回路と、
出力の駆動能力を上げるためのバッファ部から構成され
ているため、必然的に回路規模が大きくなり、それに伴
い、高密度化が困難となっていた。入力信号の切り替え
を行うインバータ部は、電圧レベルを変換するレベルシ
フト部の２つのＮチャネル型ＭＯＳトランジスタの一方
を電圧０Ｖに、他方を電源電圧にすることにより、電圧
レベルの変換を可能とするために必要であり、出力の駆
動能力を上げるためのバッファ部は、レベルシフト部の
駆動能力が低いため、バッファを挿入して駆動能力を上
げるために必要であった。仮にレベルシフト部で駆動能
力を上げようとした場合、レベルシフト部を構成してい
る２つのＮチャネル型ＭＯＳトランジスタと２つのＰチ
ャネル型ＭＯＳトランジスタを同じ割合で大きくしなけ
ればならず、バッファ部で構成するよりも回路規模が大
きくなる。同じ割合で大きくしなければならず、バッフ
ァ部で構成するよりも回路規模が大きくなる。同じ割合
で大きくしなければならないのは、電圧レベルの変換に
はＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯ
Ｓトランジスタのｇｍ比が重要な要素になっているから
である。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、ゲートが入力端子に接続されソースが第１の電源に
接続される第１のＰチャネル型ＭＯＳトランジスタと、
ゲートが入力端子に接続されソースが第２の電源に接続
される第１のＮチャネル型ＭＯＳトランジスタと、前記
第１のＮチャネル型ＭＯＳトランジスタのドレインに一
端を接続し他端を前記第１の電源の電位とは異なる電位
を有する第３の電源に接続する第１の抵抗と、前記第１
のＰチャネル型ＭＯＳトランジスタのドレインに一端を
接続し他端を前記第２の電源に接続する第２の抵抗と、
前記第１の抵抗の一端にゲートを接続しソースを第３の
電源に接続する第２のＰチャネル型ＭＯＳトランジスタ
と、前記第２の抵抗の一端にゲートを接続しソースを前
記第２の電源に接続する第２のＮチャネル型ＭＯＳトラ
ンジスタとを備え、前記第２のＰチャネル型ＭＯＳトラ
ンジスタのドレインおよび前記第２のＮチャネル型ＭＯ
Ｓトランジスタのドレインを接続して前記入力端子に入
力される入力信号の電位レベルを変換して出力する構成
である。
は、ゲートが入力端子に接続されソースが第１の電源に
接続される第１のＰチャネル型ＭＯＳトランジスタと、
ゲートが入力端子に接続されソースが第２の電源に接続
される第１のＮチャネル型ＭＯＳトランジスタと、前記
第１のＮチャネル型ＭＯＳトランジスタのドレインに一
端を接続し他端を前記第１の電源の電位とは異なる電位
を有する第３の電源に接続する第１の抵抗と、前記第１
のＰチャネル型ＭＯＳトランジスタのドレインに一端を
接続し他端を前記第２の電源に接続する第２の抵抗と、
前記第１の抵抗の一端にゲートを接続しソースを第３の
電源に接続する第２のＰチャネル型ＭＯＳトランジスタ
と、前記第２の抵抗の一端にゲートを接続しソースを前
記第２の電源に接続する第２のＮチャネル型ＭＯＳトラ
ンジスタとを備え、前記第２のＰチャネル型ＭＯＳトラ
ンジスタのドレインおよび前記第２のＮチャネル型ＭＯ
Ｓトランジスタのドレインを接続して前記入力端子に入
力される入力信号の電位レベルを変換して出力する構成
である。
【００１１】
【発明の実施の形態】次に本発明の実施の形態について
図１を参照して説明する。この実施の形態は、Ｐチャネ
ル型ＭＯＳトランジスタ１０２、１０８と、Ｎチャネル
型ＭＯＳトランジスタ１０３、１０９と、ポリシリ抵抗
１０４、１０６と、第１電源端子、１１１と、第２電源
端子１１２とＧＮＤ端子を有する。
図１を参照して説明する。この実施の形態は、Ｐチャネ
ル型ＭＯＳトランジスタ１０２、１０８と、Ｎチャネル
型ＭＯＳトランジスタ１０３、１０９と、ポリシリ抵抗
１０４、１０６と、第１電源端子、１１１と、第２電源
端子１１２とＧＮＤ端子を有する。
【００１２】これらは、ゲートが入力端子１１１に接続
されソースが第１の電源ＶＣＣ１接続される第１のＰチ
ャネル型ＭＯＳトランジスタ１０２と、ゲートが入力端
子１１１に接続されソースがＧＮＤ１１３に接続される
第１のＮチャネル型ＭＯＳトランジスタ１０３と、第１
のＮチャネル型ＭＯＳトランジスタ１０３のドレインに
一端を接続し他端を第３の電源ＶＣＣ２に接続する第１
の抵抗１０４と、前記第１のＰチャネル型ＭＯＳトラン
ジスタ１０２のドレインに一端を接続し他端をＧＮＤ１
１３に接続する第２の抵抗１０６と、第１の抵抗１０４
の一端にゲートを接続しソースを第１の電源ＶＣＣ１の
電位とは異なる電位を有する第３の電源ＶＣＣ２に接続
する第２のＰチャネル型ＭＯＳトランジスタ１０８と、
前記第２の抵抗１０６の一端にゲートを接続しソースを
ＧＮＤ１１３に接続する第２のＮチャネル型ＭＯＳトラ
ンジスタ１０９とを備え、前記第２のＰチャネル型ＭＯ
Ｓトランジスタのドレインおよび前記第２のＮチャネル
型ＭＯＳトランジスタのドレインを接続して出力する構
成である。
されソースが第１の電源ＶＣＣ１接続される第１のＰチ
ャネル型ＭＯＳトランジスタ１０２と、ゲートが入力端
子１１１に接続されソースがＧＮＤ１１３に接続される
第１のＮチャネル型ＭＯＳトランジスタ１０３と、第１
のＮチャネル型ＭＯＳトランジスタ１０３のドレインに
一端を接続し他端を第３の電源ＶＣＣ２に接続する第１
の抵抗１０４と、前記第１のＰチャネル型ＭＯＳトラン
ジスタ１０２のドレインに一端を接続し他端をＧＮＤ１
１３に接続する第２の抵抗１０６と、第１の抵抗１０４
の一端にゲートを接続しソースを第１の電源ＶＣＣ１の
電位とは異なる電位を有する第３の電源ＶＣＣ２に接続
する第２のＰチャネル型ＭＯＳトランジスタ１０８と、
前記第２の抵抗１０６の一端にゲートを接続しソースを
ＧＮＤ１１３に接続する第２のＮチャネル型ＭＯＳトラ
ンジスタ１０９とを備え、前記第２のＰチャネル型ＭＯ
Ｓトランジスタのドレインおよび前記第２のＮチャネル
型ＭＯＳトランジスタのドレインを接続して出力する構
成である。
【００１３】１０１、１０５、１０７、１１０はノード
である。第１電源端子１１１と第２電源端子１１２には
電位ＶＣＣ１と電位ＶＣＣ２が供給されＰチャネル型Ｍ
ＯＳトランジスタ１０２、１０８は、以下の関係にあ
る。
である。第１電源端子１１１と第２電源端子１１２には
電位ＶＣＣ１と電位ＶＣＣ２が供給されＰチャネル型Ｍ
ＯＳトランジスタ１０２、１０８は、以下の関係にあ
る。
【００１４】［ＶＣＣ１］〈［（ＶＣＣ２）−｜ＶＴＰ
｜］ ＶＴＰはＰチャネル型ＭＯＳトランジスタ１０２、１０
８のスレショルド電圧また、ポリシリ抵抗１０４はＮチ
ャネル型ＭＯＳトランジスタ１０３がＯＦＦのとき、ノ
ード１０７が第２電源１１２まで電位が上昇するための
抵抗値かつ、Ｎチャネル型ＭＯＳトランジスタ１０３が
ＯＮしたときにノード１０７と第２電源１１２の間に電
流がほとんど流されないための抵抗値であり、ポリシリ
抵抗１０６はＰチャネル型ＭＯＳトランジスタ１０２が
ＯＦＦのとき、ノード１０５がＧＮＤ１１３まで電位が
降下するための抵抗値かつ、Ｐチャネル型ＭＯＳトラン
ジスタ１０２がＯＮしたときにノード１０５とＧＮＤ１
１３との間に電流がほとんど流れないための抵抗値であ
る。
｜］ ＶＴＰはＰチャネル型ＭＯＳトランジスタ１０２、１０
８のスレショルド電圧また、ポリシリ抵抗１０４はＮチ
ャネル型ＭＯＳトランジスタ１０３がＯＦＦのとき、ノ
ード１０７が第２電源１１２まで電位が上昇するための
抵抗値かつ、Ｎチャネル型ＭＯＳトランジスタ１０３が
ＯＮしたときにノード１０７と第２電源１１２の間に電
流がほとんど流されないための抵抗値であり、ポリシリ
抵抗１０６はＰチャネル型ＭＯＳトランジスタ１０２が
ＯＦＦのとき、ノード１０５がＧＮＤ１１３まで電位が
降下するための抵抗値かつ、Ｐチャネル型ＭＯＳトラン
ジスタ１０２がＯＮしたときにノード１０５とＧＮＤ１
１３との間に電流がほとんど流れないための抵抗値であ
る。
【００１５】次に、この実施の形態の半導体集積回路の
動作を説明する。第１電源１１１に３Ｖ、第２電源１１
２に５Ｖを供給する。
動作を説明する。第１電源１１１に３Ｖ、第２電源１１
２に５Ｖを供給する。
【００１６】この実施の形態のノード１０１に電圧０Ｖ
が印加されると、Ｐチャネル型ＭＯＳトランジスタ１０
２がＯＮし、ノード１０５は第１電源１１１の電源電圧
３Ｖまで電位が上昇する。ここで、ノード１０５とＧＮ
Ｄ１１３との間にはポリシリ抵抗１０６が接続されてい
るが、ポリシリ抵抗１０６はノード１０５とＧＮＤ１１
３の間に電流がほとんど流れない程度の抵抗値であるの
で、ノード１０５は電圧３Ｖで安定する。ノード１０５
の電圧３ＶはＮチャネル型ＭＯＳトランジスタ１０９の
ゲートに印加され、Ｎチャネル型ＭＯＳトランジスタ１
０９はＯＮする。一方、ノード１０１に電圧０Ｖが印加
されると、Ｎチャネル型ＭＯＳトランジスタ１０３はＯ
ＦＦするので、ノード１０７は初めハイインピーダンス
になる。しかし、ノード１０７と第２電源１１２との間
にはポリシリ抵抗１０４が接続されており、このポリシ
リ抵抗１０４はＮチャネル型トランジスタ１０３がＯＦ
Ｆのとき、ノード１０７が第２電源１１２の電源電圧５
Ｖまで電位が上昇する程度の抵抗値であるので、ノード
１０７は第２電源１１２の電源電圧５Ｖまで電位が上昇
する。ノード１０７の電圧５ＶはＰチャネル型ＭＯＳト
ランジスタ１０８のゲートに印加され、Ｐチャネル型Ｍ
ＯＳトランジスタ１０８はＯＦＦする。Ｎチャネル型Ｍ
ＯＳトランジスタ１０９がＯＮし、Ｐチャネル型ＭＯＳ
トランジスタ１０８がＯＦＦするので、ノード１１０は
ＧＮＤ１１３の電圧０Ｖまで電位が降下する。
が印加されると、Ｐチャネル型ＭＯＳトランジスタ１０
２がＯＮし、ノード１０５は第１電源１１１の電源電圧
３Ｖまで電位が上昇する。ここで、ノード１０５とＧＮ
Ｄ１１３との間にはポリシリ抵抗１０６が接続されてい
るが、ポリシリ抵抗１０６はノード１０５とＧＮＤ１１
３の間に電流がほとんど流れない程度の抵抗値であるの
で、ノード１０５は電圧３Ｖで安定する。ノード１０５
の電圧３ＶはＮチャネル型ＭＯＳトランジスタ１０９の
ゲートに印加され、Ｎチャネル型ＭＯＳトランジスタ１
０９はＯＮする。一方、ノード１０１に電圧０Ｖが印加
されると、Ｎチャネル型ＭＯＳトランジスタ１０３はＯ
ＦＦするので、ノード１０７は初めハイインピーダンス
になる。しかし、ノード１０７と第２電源１１２との間
にはポリシリ抵抗１０４が接続されており、このポリシ
リ抵抗１０４はＮチャネル型トランジスタ１０３がＯＦ
Ｆのとき、ノード１０７が第２電源１１２の電源電圧５
Ｖまで電位が上昇する程度の抵抗値であるので、ノード
１０７は第２電源１１２の電源電圧５Ｖまで電位が上昇
する。ノード１０７の電圧５ＶはＰチャネル型ＭＯＳト
ランジスタ１０８のゲートに印加され、Ｐチャネル型Ｍ
ＯＳトランジスタ１０８はＯＦＦする。Ｎチャネル型Ｍ
ＯＳトランジスタ１０９がＯＮし、Ｐチャネル型ＭＯＳ
トランジスタ１０８がＯＦＦするので、ノード１１０は
ＧＮＤ１１３の電圧０Ｖまで電位が降下する。
【００１７】ノード１０１に電圧３Ｖが印加されると、
Ｐチャネル型ＭＯＳトランジスタ１０２がＯＦＦするの
で、ノード１０５は初めハイインピーダンスになる。し
かし、ノード１０５とＧＮＤ１１３との間にはポリシリ
抵抗１０６が接続されており、このポリシリ抵抗１０６
はＰチャネル型ＭＯＳトランジスタ１０２がＯＦＦのと
き、ノード１０５がＧＮＤ１１３の電圧０Ｖで電位が降
下する程度の抵抗値であるので、ノード１０５はＧＮＤ
１１３の電圧０Ｖまで電位が降下する。ノード１０５の
電圧０ＶはＮチャネル型ＭＯＳトランジスタ１０９のゲ
ートに印加され、Ｎチャネル型ＭＯＳトランジスタ１０
９はＯＦＦする。一方、ノード１０１に電圧３Ｖが印加
されると、Ｎチャネル型ＭＯＳトランジスタ１０３が０
７と第２電源１１２との間にはポリシリ抵抗１０４が接
続されているが、ポリシリ抵抗１０４はノード１０７と
第２電源１１２の間に電流がほとんど流れない程度の抵
抗値であるので、ノード１０７は電圧０Ｖで安定する。
ノード１０７の電圧０ＶはＰチャネル型ＭＯＳトランジ
スタ１０８のゲートに印加され、Ｐチャネル型ＭＯＳト
ランジスタ１０８はＯＮする。Ｎチャネル型ＭＯＳトラ
ンジスタ１０９がＯＦＦし、Ｐチャネル型ＭＯＳトラン
ジスタ１０８がＯＮするので、ノード１１０は電圧５Ｖ
まで電位が上昇する。
Ｐチャネル型ＭＯＳトランジスタ１０２がＯＦＦするの
で、ノード１０５は初めハイインピーダンスになる。し
かし、ノード１０５とＧＮＤ１１３との間にはポリシリ
抵抗１０６が接続されており、このポリシリ抵抗１０６
はＰチャネル型ＭＯＳトランジスタ１０２がＯＦＦのと
き、ノード１０５がＧＮＤ１１３の電圧０Ｖで電位が降
下する程度の抵抗値であるので、ノード１０５はＧＮＤ
１１３の電圧０Ｖまで電位が降下する。ノード１０５の
電圧０ＶはＮチャネル型ＭＯＳトランジスタ１０９のゲ
ートに印加され、Ｎチャネル型ＭＯＳトランジスタ１０
９はＯＦＦする。一方、ノード１０１に電圧３Ｖが印加
されると、Ｎチャネル型ＭＯＳトランジスタ１０３が０
７と第２電源１１２との間にはポリシリ抵抗１０４が接
続されているが、ポリシリ抵抗１０４はノード１０７と
第２電源１１２の間に電流がほとんど流れない程度の抵
抗値であるので、ノード１０７は電圧０Ｖで安定する。
ノード１０７の電圧０ＶはＰチャネル型ＭＯＳトランジ
スタ１０８のゲートに印加され、Ｐチャネル型ＭＯＳト
ランジスタ１０８はＯＮする。Ｎチャネル型ＭＯＳトラ
ンジスタ１０９がＯＦＦし、Ｐチャネル型ＭＯＳトラン
ジスタ１０８がＯＮするので、ノード１１０は電圧５Ｖ
まで電位が上昇する。
【００１８】図２は本発明の第２の実施の形態を示す図
である。第１の実施の形態と異なる点は、抵抗素子とし
て拡散抵抗を使用した点である。拡散抵抗を使用した場
合、ポリシリ抵抗よりも回路に占める割合が小さくなる
ので、回路規模のさらなる縮小が可能となる。動作につ
いては、第１の実施の形態と同様であるので説明は省略
する。
である。第１の実施の形態と異なる点は、抵抗素子とし
て拡散抵抗を使用した点である。拡散抵抗を使用した場
合、ポリシリ抵抗よりも回路に占める割合が小さくなる
ので、回路規模のさらなる縮小が可能となる。動作につ
いては、第１の実施の形態と同様であるので説明は省略
する。
【００１９】以上のように、本発明においては、第１の
Ｐチャネル型ＭＯＳトランジスタと第２の抵抗素子が第
２のチャネル型ＭＯＳトランジスタのＯＮ、ＯＦＦを制
御し、第１のＮチャネル型ＭＯＳトランジスタと第１の
抵抗素子が第２のＰチャネル型ＭＯＳトランジスタのＯ
Ｎ、ＯＦＦを制御しているため、入力信号を反転するイ
ンバータ部を必要としない。また、本発明の駆動能力を
上げるためには、第２のＰチャネル型ＭＯＳトランジス
タと、第２のＮチャネル型ＭＯＳトランジスタのゲート
幅Ｗを大きくするだけで実現でき、駆動能力を上げるた
めのバッファ部を更に追加する必要はない。
Ｐチャネル型ＭＯＳトランジスタと第２の抵抗素子が第
２のチャネル型ＭＯＳトランジスタのＯＮ、ＯＦＦを制
御し、第１のＮチャネル型ＭＯＳトランジスタと第１の
抵抗素子が第２のＰチャネル型ＭＯＳトランジスタのＯ
Ｎ、ＯＦＦを制御しているため、入力信号を反転するイ
ンバータ部を必要としない。また、本発明の駆動能力を
上げるためには、第２のＰチャネル型ＭＯＳトランジス
タと、第２のＮチャネル型ＭＯＳトランジスタのゲート
幅Ｗを大きくするだけで実現でき、駆動能力を上げるた
めのバッファ部を更に追加する必要はない。
【００２０】従って、従来の技術においてレベルシフト
回路を構成するために８素子必要だったのが、本発明で
は６素子で構成することが可能となり、また、回路面積
においても、従来技術のレベルシフト回路と比較して４
分の３以下に小さくなることが可能である。
回路を構成するために８素子必要だったのが、本発明で
は６素子で構成することが可能となり、また、回路面積
においても、従来技術のレベルシフト回路と比較して４
分の３以下に小さくなることが可能である。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
入力信号の切り替えを行うインバータ部と、出力駆動能
力を上げるためのバッファ部が不要となるため、回路規
模が小さくなり、それに伴い、高密度化を実現できる。
入力信号の切り替えを行うインバータ部と、出力駆動能
力を上げるためのバッファ部が不要となるため、回路規
模が小さくなり、それに伴い、高密度化を実現できる。
【図１】本発明の第１の実施の形態の回路図である。
【図２】本発明の第２の実施の形態の回路図である。
【図３】従来技術の回路図である。
１０１、１０５、１０７、１１０、２０１、２０５、２
０７、２１０、３０１、３０４、３０７、３１０、３１
３ ノード １０２、１０８、２０２、２０８、３０２、３０５、３
０８、３１１ Ｐチャネル型ＭＯＳトランジスタ １０３、１０９、２０３、２０９、３０３、３０６、３
０９、３１２ Ｎチャネル型ＭＯＳトランジスタ １１１、２１１、３１４ 第１電源 １１２、２１２、３１５ 第２電源 １１３、２１３、３１６ ＧＮＤ １０４、１０６ ポリシリ抵抗 ２０４、２０６ 拡散抵抗
０７、２１０、３０１、３０４、３０７、３１０、３１
３ ノード １０２、１０８、２０２、２０８、３０２、３０５、３
０８、３１１ Ｐチャネル型ＭＯＳトランジスタ １０３、１０９、２０３、２０９、３０３、３０６、３
０９、３１２ Ｎチャネル型ＭＯＳトランジスタ １１１、２１１、３１４ 第１電源 １１２、２１２、３１５ 第２電源 １１３、２１３、３１６ ＧＮＤ １０４、１０６ ポリシリ抵抗 ２０４、２０６ 拡散抵抗
Claims (1)
- 【請求項１】 ゲートが入力端子に接続されソースが第
１の電源に接続される第１のＰチャネル型ＭＯＳトラン
ジスタと、ゲートが入力端子に接続されソースが第２の
電源に接続される第１のＮチャネル型ＭＯＳトランジス
タと、前記第１のＮチャネル型ＭＯＳトランジスタのド
レインに一端を接続し他端を前記第１の電源の電位とは
異なる電位を有する第３の電源に接続する第１の抵抗
と、前記第１のＰチャネル型ＭＯＳトランジスタのドレ
インに一端を接続し他端を前記第２の電源に接続する第
２の抵抗と、前記第１の抵抗の一端にゲートを接続しソ
ースを前記第３の電源に接続する第２のＰチャネル型Ｍ
ＯＳトランジスタと、前記第２の抵抗の一端にゲートを
接続しソースを前記第２の電源に接続する第２のＮチャ
ネル型ＭＯＳトランジスタとを備え、前記第２のＰチャ
ネル型ＭＯＳトランジスタのドレインおよび前記第２の
Ｎチャネル型ＭＯＳトランジスタのドレインを接続して
前記入力端子に入力される入力信号の電位レベルを変換
して出力することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105251A JP2803633B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105251A JP2803633B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09294067A JPH09294067A (ja) | 1997-11-11 |
| JP2803633B2 true JP2803633B2 (ja) | 1998-09-24 |
Family
ID=14402442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105251A Expired - Fee Related JP2803633B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803633B2 (ja) |
-
1996
- 1996-04-25 JP JP8105251A patent/JP2803633B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09294067A (ja) | 1997-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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