JPH06120790A - スタンバイフラグ回路 - Google Patents
スタンバイフラグ回路Info
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- JPH06120790A JPH06120790A JP4264724A JP26472492A JPH06120790A JP H06120790 A JPH06120790 A JP H06120790A JP 4264724 A JP4264724 A JP 4264724A JP 26472492 A JP26472492 A JP 26472492A JP H06120790 A JPH06120790 A JP H06120790A
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Abstract
(57)【要約】
【目的】 電源電圧が急激に立ち上がる時ＭＯＳＦＥＴ
のゲ−トドレイン間容量による誤動作を防止する。 【構成】 チャンネル長が長い低ＶＴＮＭＯＳ２０のゲ
−トに抵抗５０，５１により電源を分圧した電圧を印加
させる。電源を急激に立ち上げた時に、低ＶＴＮＭＯＳ
２０のゲ−トトレイン間容量によるドレイン端子の浮き
上がりが防止され、誤動作を起きない。また、抵抗５
０、５１と直列に接続したＮＭＯＳ２０１により消費電
力を抑えられる。
のゲ−トドレイン間容量による誤動作を防止する。 【構成】 チャンネル長が長い低ＶＴＮＭＯＳ２０のゲ
−トに抵抗５０，５１により電源を分圧した電圧を印加
させる。電源を急激に立ち上げた時に、低ＶＴＮＭＯＳ
２０のゲ−トトレイン間容量によるドレイン端子の浮き
上がりが防止され、誤動作を起きない。また、抵抗５
０、５１と直列に接続したＮＭＯＳ２０１により消費電
力を抑えられる。
Description
【０００１】
【産業上の利用分野】本発明はスタンバイフラグ回路に
関し、特に半導体集積回路のスタンバイフラグ回路のフ
ラグにおけるセットおよびリセット信号発生回路に関す
るものである。
関し、特に半導体集積回路のスタンバイフラグ回路のフ
ラグにおけるセットおよびリセット信号発生回路に関す
るものである。
【０００２】スタンバイフラグ回路とは、電源電圧がＲ
ＡＭセルの保持電圧未満から同じ基板上に共存する他の
半導体回路の動作電圧まで上昇する時にフラグをセット
あるいはリセットし、また電源電圧がＲＡＭセルの保持
電圧以上から上昇する時はフラグを保持するためのもの
である。
ＡＭセルの保持電圧未満から同じ基板上に共存する他の
半導体回路の動作電圧まで上昇する時にフラグをセット
あるいはリセットし、また電源電圧がＲＡＭセルの保持
電圧以上から上昇する時はフラグを保持するためのもの
である。
【０００３】従来のスタンバイフラグ回路を図５に示し
た。この回路では、しきい値を特別に高く設定するＰチ
ャネル型ＭＯＳＦＥＴ１０（以下「高ＶT ＰＭＯＳ」と
いう。）と、しきい値を特別に低く設定するＮチャネル
型ＭＯＳＦＥＴ２０（以下「低ＶT ＮＭＯＳ」とい
う。）を、電源１とＧＮＤ２との間に直列接続してい
る。また高ＶT ＰＭＯＳ１０のゲートをＧＮＤ２に、低
ＶT ＮＭＯＳ２０のゲートを電源１にそれぞれ接続して
いる。更に、高ＶT ＰＭＯＳ１０と低ＶT ＮＭＯＳ２０
との接続点である節点Ａをインバータ３０の入力側に接
続し、更にフリップフロップ４０の入力側に接続してい
る。
た。この回路では、しきい値を特別に高く設定するＰチ
ャネル型ＭＯＳＦＥＴ１０（以下「高ＶT ＰＭＯＳ」と
いう。）と、しきい値を特別に低く設定するＮチャネル
型ＭＯＳＦＥＴ２０（以下「低ＶT ＮＭＯＳ」とい
う。）を、電源１とＧＮＤ２との間に直列接続してい
る。また高ＶT ＰＭＯＳ１０のゲートをＧＮＤ２に、低
ＶT ＮＭＯＳ２０のゲートを電源１にそれぞれ接続して
いる。更に、高ＶT ＰＭＯＳ１０と低ＶT ＮＭＯＳ２０
との接続点である節点Ａをインバータ３０の入力側に接
続し、更にフリップフロップ４０の入力側に接続してい
る。
【０００４】ここで、後述する理由により、高ＶT ＰＭ
ＯＳ１０のしきい値によって節点Ａの反転電圧が決ま
る。よって、高ＶT ＰＭＯＳ１０のしきい値を、ＲＡＭ
の保持電圧の規格値以下でかつＲＡＭの保持電圧の実力
値以上に設定する必要がある。即ち、例えば、ＲＡＭの
保持電圧の規格値が２．０Ｖ、ＲＡＭの保持電圧の実力
値が１．２Ｖならば、高ＶT ＰＭＯＳ１０のしきい値は
１．６Ｖ程度に設定する。更に低ＶT ＮＭＯＳ２０は、
ゲート・ソース間電圧が０Ｖでもオン状態にさせる必要
があるため、しきい値は０Ｖ程度に設定する。高ＶT Ｐ
ＭＯＳと低ＶT ＮＭＯＳは、Ｎウェル濃度が５×１０16
ｃｍ-3、Ｐ基板濃度が１×１０16ｃｍ-3程度であり、し
きい値制御イオン注入を行なわなければ拡散工程の増加
なしに得ることができる。また、インバータ３０やフリ
ップフロップ４０を構成する通常のＮＭＯＳ及びＰＭＯ
Ｓは、しきい値制御イオン注入を行うことにより、それ
ぞれ０．８Ｖ, −０．８Ｖのしきい値に設定することが
できる。
ＯＳ１０のしきい値によって節点Ａの反転電圧が決ま
る。よって、高ＶT ＰＭＯＳ１０のしきい値を、ＲＡＭ
の保持電圧の規格値以下でかつＲＡＭの保持電圧の実力
値以上に設定する必要がある。即ち、例えば、ＲＡＭの
保持電圧の規格値が２．０Ｖ、ＲＡＭの保持電圧の実力
値が１．２Ｖならば、高ＶT ＰＭＯＳ１０のしきい値は
１．６Ｖ程度に設定する。更に低ＶT ＮＭＯＳ２０は、
ゲート・ソース間電圧が０Ｖでもオン状態にさせる必要
があるため、しきい値は０Ｖ程度に設定する。高ＶT Ｐ
ＭＯＳと低ＶT ＮＭＯＳは、Ｎウェル濃度が５×１０16
ｃｍ-3、Ｐ基板濃度が１×１０16ｃｍ-3程度であり、し
きい値制御イオン注入を行なわなければ拡散工程の増加
なしに得ることができる。また、インバータ３０やフリ
ップフロップ４０を構成する通常のＮＭＯＳ及びＰＭＯ
Ｓは、しきい値制御イオン注入を行うことにより、それ
ぞれ０．８Ｖ, −０．８Ｖのしきい値に設定することが
できる。
【０００５】以上のように各トランジスタのしきい値を
設定した状態において、電源電圧の立ち上げた時にフリ
ップフロップ４０の出力がセットされるまでの回路動作
を次に説明する。尚、低ＶT ＮＭＯＳ２０の電流駆動能
力は、高ＶT ＰＭＯＳ１０の電流駆動能力と比較して著
しく小さく設定される。図６において、電源電圧が０か
ら１．６Ｖまでは低ＶT ＮＭＯＳ２０がオンし高ＶT Ｐ
ＭＯＳ１０がオフしているため、節点Ａはロウレベルを
維持する。電源電圧が１．６Ｖを越えた場合には、高Ｖ
T ＰＭＯＳ１０がオンするが、高ＶT ＰＭＯＳ１０が低
ＶT ＮＭＯＳ２０より電流駆動能力が大きいため、節点
Ａはハイレベルにスイッチングする。このように、節点
Ａは高ＶT ＰＭＯＳ１０のしきい値によってその反転電
圧が決まる。
設定した状態において、電源電圧の立ち上げた時にフリ
ップフロップ４０の出力がセットされるまでの回路動作
を次に説明する。尚、低ＶT ＮＭＯＳ２０の電流駆動能
力は、高ＶT ＰＭＯＳ１０の電流駆動能力と比較して著
しく小さく設定される。図６において、電源電圧が０か
ら１．６Ｖまでは低ＶT ＮＭＯＳ２０がオンし高ＶT Ｐ
ＭＯＳ１０がオフしているため、節点Ａはロウレベルを
維持する。電源電圧が１．６Ｖを越えた場合には、高Ｖ
T ＰＭＯＳ１０がオンするが、高ＶT ＰＭＯＳ１０が低
ＶT ＮＭＯＳ２０より電流駆動能力が大きいため、節点
Ａはハイレベルにスイッチングする。このように、節点
Ａは高ＶT ＰＭＯＳ１０のしきい値によってその反転電
圧が決まる。
【０００６】節点Ｂは、電源電圧が０〜０．８Ｖの間
は、インバータ３０を構成するＰＭＯＳ及びＮＭＯＳが
共にオフしているので、不定なレベルとなる。０．８Ｖ
を越えた場合には、節点Ａがロウレベルのためインバー
タ３０のＰＭＯＳがオンし、このためハイレベルにスイ
ッチングする。さらに電源電圧が１．６Ｖを越えると節
点Ａが反転するために、節点Ｂも反転してロウレベルへ
スイッチングする。
は、インバータ３０を構成するＰＭＯＳ及びＮＭＯＳが
共にオフしているので、不定なレベルとなる。０．８Ｖ
を越えた場合には、節点Ａがロウレベルのためインバー
タ３０のＰＭＯＳがオンし、このためハイレベルにスイ
ッチングする。さらに電源電圧が１．６Ｖを越えると節
点Ａが反転するために、節点Ｂも反転してロウレベルへ
スイッチングする。
【０００７】このように電源電圧が０．８Ｖから１．６
Ｖへ立ち上る間にフリップフロップ４０のセット信号入
力端子５にはハイレベルの信号が入力される。よって、
リセット信号入力端子３が電源の立ち上り時は常にロウ
レベルになるように設定すれば、フリップフロップ４０
の出力がハイレベルにセットされる。尚、以上はフリッ
プフロップ４０の出力をハイレベルにセットする場合に
ついて説明したが、フリップフロップ４０の出力の取り
出し方によっては、ロウレベルへのリセットも可能であ
る。また、電源電圧が１．６Ｖ以上から立ち上る時は、
図６の通りセット信号が発生しないため、フリップフロ
ップ４０の出力は保持状態となる。
Ｖへ立ち上る間にフリップフロップ４０のセット信号入
力端子５にはハイレベルの信号が入力される。よって、
リセット信号入力端子３が電源の立ち上り時は常にロウ
レベルになるように設定すれば、フリップフロップ４０
の出力がハイレベルにセットされる。尚、以上はフリッ
プフロップ４０の出力をハイレベルにセットする場合に
ついて説明したが、フリップフロップ４０の出力の取り
出し方によっては、ロウレベルへのリセットも可能であ
る。また、電源電圧が１．６Ｖ以上から立ち上る時は、
図６の通りセット信号が発生しないため、フリップフロ
ップ４０の出力は保持状態となる。
【０００８】
【発明が解決しようとする課題】ところで上記従来のス
タンバイフラグ回路では、節点Ａの反転電圧を高ＶT Ｐ
ＭＯＳ１０のしきい値と同じにするため、並びに他の半
導体回路の動作時に電源の消費電流を抑えるために、低
ＶT ＮＭＯＳ２０の電流駆動能力を著しく小さくしてい
る。電流駆動能力を小さくするためには通常はチャネル
幅を小さくしかつチャネル長を大きくする構造が採られ
る。特にチャネル長は１０００μｍ又はそれ以上に設定
される場合があり、このため低ＶT ＮＭＯＳ２０のゲ−
ト・ドレイン間には図５に示したような大きなゲ−ト・
ドレイン間容量７０が寄生してしまう。
タンバイフラグ回路では、節点Ａの反転電圧を高ＶT Ｐ
ＭＯＳ１０のしきい値と同じにするため、並びに他の半
導体回路の動作時に電源の消費電流を抑えるために、低
ＶT ＮＭＯＳ２０の電流駆動能力を著しく小さくしてい
る。電流駆動能力を小さくするためには通常はチャネル
幅を小さくしかつチャネル長を大きくする構造が採られ
る。特にチャネル長は１０００μｍ又はそれ以上に設定
される場合があり、このため低ＶT ＮＭＯＳ２０のゲ−
ト・ドレイン間には図５に示したような大きなゲ−ト・
ドレイン間容量７０が寄生してしまう。
【０００９】そしてこのゲ−ト・ドレイン間容量７０に
より、電源が急峻に立ち上るとカップリングにより節点
Ａも同時に立ち上ってしまい、またインバータ３０によ
り節点Ｂはロウレベルを維持しつづけてしまう。そのた
めフリップフロップ４０のセット信号入力端子へハイレ
ベルが印加されることがなく、フリップフロップ４０の
出力はロウレベルから反転しないという誤動作が生じて
いた。このような誤動作した時の波形図は図７の通り
で、節点Ａはほとんど電源電圧に等しく、節点Ｂはロウ
レベルのままである。
より、電源が急峻に立ち上るとカップリングにより節点
Ａも同時に立ち上ってしまい、またインバータ３０によ
り節点Ｂはロウレベルを維持しつづけてしまう。そのた
めフリップフロップ４０のセット信号入力端子へハイレ
ベルが印加されることがなく、フリップフロップ４０の
出力はロウレベルから反転しないという誤動作が生じて
いた。このような誤動作した時の波形図は図７の通り
で、節点Ａはほとんど電源電圧に等しく、節点Ｂはロウ
レベルのままである。
【００１０】本発明の課題は、電源電圧が急峻に立ち上
った時でもゲート・ドレイン間の容量のカップリング効
果を抑えることができ、このため誤動作を防止すること
ができ、また、正常動作可能な電源電圧時間変化率の最
大値を従来に比べて大きくすることができるスタンバイ
フラグ回路を提供することにある。
った時でもゲート・ドレイン間の容量のカップリング効
果を抑えることができ、このため誤動作を防止すること
ができ、また、正常動作可能な電源電圧時間変化率の最
大値を従来に比べて大きくすることができるスタンバイ
フラグ回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明によれば、Ｐチャ
ネル型ＭＯＳＦＥＴのソースを電源に、第１のＮチャネ
ル型ＭＯＳＦＥＴのソースをＧＮＤにそれぞれ接続し、
前記Ｐチャネル型ＭＯＳＦＥＴのドレインと前記第１の
Ｎチャネル型ＭＯＳＦＥＴのドレインを共通接続し、ま
た直列接続した２つの抵抗の一端を電源に他端を第２の
Ｎチャネル型ＭＯＳＦＥＴのドレインにそれぞれ接続
し、前記第２のＮチャネル型ＭＯＳＦＥＴのソースをＧ
ＮＤへ接続し、前記２つの抵抗の接続点を前記第１のＮ
チャネル型ＭＯＳＦＥＴのゲートに接続し、前記Ｐチャ
ネル型ＭＯＳＦＥＴと前記第１のＮチャネル型ＭＯＳＦ
ＥＴとの接続点をインバータの入力へ接続し、前記イン
バータの出力を前記第２のＮチャネル型ＭＯＳＦＥＴの
ゲートへ接続し、前記第２のＮチャネル型ＭＯＳＦＥＴ
のゲートと電源との間に容量を接続した回路を有するこ
とを特徴とするスタンバイフラグ回路が得られる。
ネル型ＭＯＳＦＥＴのソースを電源に、第１のＮチャネ
ル型ＭＯＳＦＥＴのソースをＧＮＤにそれぞれ接続し、
前記Ｐチャネル型ＭＯＳＦＥＴのドレインと前記第１の
Ｎチャネル型ＭＯＳＦＥＴのドレインを共通接続し、ま
た直列接続した２つの抵抗の一端を電源に他端を第２の
Ｎチャネル型ＭＯＳＦＥＴのドレインにそれぞれ接続
し、前記第２のＮチャネル型ＭＯＳＦＥＴのソースをＧ
ＮＤへ接続し、前記２つの抵抗の接続点を前記第１のＮ
チャネル型ＭＯＳＦＥＴのゲートに接続し、前記Ｐチャ
ネル型ＭＯＳＦＥＴと前記第１のＮチャネル型ＭＯＳＦ
ＥＴとの接続点をインバータの入力へ接続し、前記イン
バータの出力を前記第２のＮチャネル型ＭＯＳＦＥＴの
ゲートへ接続し、前記第２のＮチャネル型ＭＯＳＦＥＴ
のゲートと電源との間に容量を接続した回路を有するこ
とを特徴とするスタンバイフラグ回路が得られる。
【００１２】また、本発明によれば、前記スタンバイフ
ラグ回路において、前記２つの抵抗に代えてＰチャネル
型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴを用い、ま
た前記容量を用いないことを特徴とするスタンバイフラ
グ回路が得られる。
ラグ回路において、前記２つの抵抗に代えてＰチャネル
型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴを用い、ま
た前記容量を用いないことを特徴とするスタンバイフラ
グ回路が得られる。
【００１３】
【実施例】以下に本発明に実施例を説明する。図１に本
発明の第一実施例のスタンバイフラグ回路を示した。上
記した従来例のスタンバイフラグ回路との相違点は、電
源１とＧＮＤ２との間に２つの抵抗５０, ５１とＮＭＯ
Ｓ２１を直列接続した点、２つの抵抗５０, ５１の接続
点を低ＶT ＮＭＯＳ２０のゲートへ接続した点、ＮＭＯ
Ｓ２１のゲートをインバータ３０の出力に接続した点、
ＮＭＯＳ２１のゲートと電源１との間に容量６０を接続
した点であり、その他の構成は従来例と同様である。
発明の第一実施例のスタンバイフラグ回路を示した。上
記した従来例のスタンバイフラグ回路との相違点は、電
源１とＧＮＤ２との間に２つの抵抗５０, ５１とＮＭＯ
Ｓ２１を直列接続した点、２つの抵抗５０, ５１の接続
点を低ＶT ＮＭＯＳ２０のゲートへ接続した点、ＮＭＯ
Ｓ２１のゲートをインバータ３０の出力に接続した点、
ＮＭＯＳ２１のゲートと電源１との間に容量６０を接続
した点であり、その他の構成は従来例と同様である。
【００１４】ここで、２つの抵抗５０, ５１の比を、例
えば抵抗５０を５、抵抗５１を１の比に選択１、またＮ
ＭＯＳ２１のオン抵抗は２つの抵抗５０, ５１に比較し
て無視できるようにチャネル幅を大きく設計する。この
ようにすると、ＮＭＯＳ２１がオンしている時、低ＶT
ＮＭＯＳのゲートへは電源電圧の１／６が印加すること
になる。また、ＮＭＯＳ２１のしきい値ＶT は、インバ
ータ３０を構成するＮＭＯＳと同じ０．８Ｖに設定され
る。他のトランジスタについては、従来例の説明で用い
たしきい値と同じと考える。更に、容量６０は節点Ｂの
寄生容量に比較して十分大きいものとする。
えば抵抗５０を５、抵抗５１を１の比に選択１、またＮ
ＭＯＳ２１のオン抵抗は２つの抵抗５０, ５１に比較し
て無視できるようにチャネル幅を大きく設計する。この
ようにすると、ＮＭＯＳ２１がオンしている時、低ＶT
ＮＭＯＳのゲートへは電源電圧の１／６が印加すること
になる。また、ＮＭＯＳ２１のしきい値ＶT は、インバ
ータ３０を構成するＮＭＯＳと同じ０．８Ｖに設定され
る。他のトランジスタについては、従来例の説明で用い
たしきい値と同じと考える。更に、容量６０は節点Ｂの
寄生容量に比較して十分大きいものとする。
【００１５】以上の条件を前提として、第１実施例のス
タンバイフラグ回路の動作について図２を用いて説明す
る。電源電圧が０Ｖから０．８Ｖまで上昇する時を考え
ると、節点Ｂは容量６０により、ほぼ電源電圧と同じ電
圧となる。また節点Ｃは、ＮＭＯＳ２１がオフ状態なの
で、電源電圧と同じ電圧となる。更に節点Ａは、電源電
圧が急峻に立ち上ると、低ＶT ＮＭＯＳ２０のゲート・
ドレイン間容量７０によりほぼ電源電圧と同じ電圧とな
る。
タンバイフラグ回路の動作について図２を用いて説明す
る。電源電圧が０Ｖから０．８Ｖまで上昇する時を考え
ると、節点Ｂは容量６０により、ほぼ電源電圧と同じ電
圧となる。また節点Ｃは、ＮＭＯＳ２１がオフ状態なの
で、電源電圧と同じ電圧となる。更に節点Ａは、電源電
圧が急峻に立ち上ると、低ＶT ＮＭＯＳ２０のゲート・
ドレイン間容量７０によりほぼ電源電圧と同じ電圧とな
る。
【００１６】次に電源電圧が０．８Ｖを越えた場合に
は、節点Ｂも０．８Ｖを越えるため、ＮＭＯＳ２１がオ
ン状態になる。ＮＭＯＳ２１がオンすると、節点Ｃは電
源電圧の１／６まで降圧し、カップリングにより節点Ａ
も電源電圧の１／６まで降圧する。更に電源電圧を上
げ、インバータ３０を構成するＰＭＯＳのゲート・ソー
ス間電圧がしきい値を越えた場合、インバータ３０の入
力はロウレベルのため、インバータ３０の出力は確実に
ハイレベルを維持する。
は、節点Ｂも０．８Ｖを越えるため、ＮＭＯＳ２１がオ
ン状態になる。ＮＭＯＳ２１がオンすると、節点Ｃは電
源電圧の１／６まで降圧し、カップリングにより節点Ａ
も電源電圧の１／６まで降圧する。更に電源電圧を上
げ、インバータ３０を構成するＰＭＯＳのゲート・ソー
ス間電圧がしきい値を越えた場合、インバータ３０の入
力はロウレベルのため、インバータ３０の出力は確実に
ハイレベルを維持する。
【００１７】電源電圧を更に１．６Ｖまで上昇させる
と、節点Ｃは電源電圧の時間変化率の１／６の変化率で
立ち上っていく。節点Ｃの時間変化率が電源電圧の１／
６なので、低ＶT ＮＭＯＳ２０のゲート・ドレイン間容
量７０のカップリング効果による節点Ａの電位上昇がほ
とんどみられなくなる。次いで電源電圧が１．６Ｖを越
えると、高ＶT ＰＭＯＳ１０がオンするが、低ＶT ＮＭ
ＯＳ２０の電流駆動能力が高ＶT ＰＭＯＳ１０に比較し
て著しく小さいため、節点Ａはハイレベルにスイッチン
グする。節点Ａがハイレベルにスイッチングすると、節
点Ｂはロウレベルとなるため、ＮＭＯＳ２１がオフし、
節点Ｃが電源電圧と同じ電位まで上昇する。さらに電源
電圧を上昇させてもこの状態が維持される。この時、Ｎ
ＭＯＳ２１がオフ状態なので抵抗５０, ５１を流れる電
流は０となる。
と、節点Ｃは電源電圧の時間変化率の１／６の変化率で
立ち上っていく。節点Ｃの時間変化率が電源電圧の１／
６なので、低ＶT ＮＭＯＳ２０のゲート・ドレイン間容
量７０のカップリング効果による節点Ａの電位上昇がほ
とんどみられなくなる。次いで電源電圧が１．６Ｖを越
えると、高ＶT ＰＭＯＳ１０がオンするが、低ＶT ＮＭ
ＯＳ２０の電流駆動能力が高ＶT ＰＭＯＳ１０に比較し
て著しく小さいため、節点Ａはハイレベルにスイッチン
グする。節点Ａがハイレベルにスイッチングすると、節
点Ｂはロウレベルとなるため、ＮＭＯＳ２１がオフし、
節点Ｃが電源電圧と同じ電位まで上昇する。さらに電源
電圧を上昇させてもこの状態が維持される。この時、Ｎ
ＭＯＳ２１がオフ状態なので抵抗５０, ５１を流れる電
流は０となる。
【００１８】以上の通り、本発明の第１実施例のスタン
バイフラグ回路では、電源電圧が０Ｖから１．６Ｖまで
はフリップフロップ４０のセット信号入力端子へハイレ
ベルが入力される。このため、フリップフロップ４０の
出力は、電源電圧を他の半導体回路の動作電圧まで昇圧
する間はハイレベルが維持されて正常に動作することが
判る。またこの第１実施例では抵抗５０, ５１の比を
５：１に選択したため、正常動作可能な電源電圧、時間
変化率の最大値が従来例と比べて６倍大きくなることが
判る。また、抵抗の比を上げることによって、さらに急
峻に電源電圧を立ち上げても正常動作が可能である。ま
た、抵抗５０、５１と直列に接続したＮＭＯＳ２１によ
り消費電流を抑えることができる。
バイフラグ回路では、電源電圧が０Ｖから１．６Ｖまで
はフリップフロップ４０のセット信号入力端子へハイレ
ベルが入力される。このため、フリップフロップ４０の
出力は、電源電圧を他の半導体回路の動作電圧まで昇圧
する間はハイレベルが維持されて正常に動作することが
判る。またこの第１実施例では抵抗５０, ５１の比を
５：１に選択したため、正常動作可能な電源電圧、時間
変化率の最大値が従来例と比べて６倍大きくなることが
判る。また、抵抗の比を上げることによって、さらに急
峻に電源電圧を立ち上げても正常動作が可能である。ま
た、抵抗５０、５１と直列に接続したＮＭＯＳ２１によ
り消費電流を抑えることができる。
【００１９】図３に本発明の第２実施例のスタンバイフ
ラグ回路を示した。このスタンバイフラグ回路は、抵抗
５０, ５１をそれぞれＰＭＯＳ１１, ＮＭＯＳ２２に置
き換えた点、並びに容量６０を省いた点以外は、第１実
施例と同様な構成のものである。
ラグ回路を示した。このスタンバイフラグ回路は、抵抗
５０, ５１をそれぞれＰＭＯＳ１１, ＮＭＯＳ２２に置
き換えた点、並びに容量６０を省いた点以外は、第１実
施例と同様な構成のものである。
【００２０】この第２実施例では、ＰＭＯＳ１１及びＮ
ＭＯＳ２２のしきい値は、それぞれ−０．８Ｖ, ０．８
Ｖである。このため、電源電圧が０Ｖから０．８Ｖまで
はＰＭＯＳ１１及びＮＭＯＳ２２は共にオフ状態とな
り、節点Ｃの電位はＮＭＯＳ２２のゲート・ソース間の
容量と節点Ｃの寄生容量で決まる電位になる。ここでＮ
ＭＯＳ２２のゲート・ソース間の容量を節点Ｃの寄生容
量の数分の一程度以下に設定すれば、図４の波形図に示
すように、電源電圧が０Ｖから０．８Ｖまでにおいて、
図２に示した第１実施例の場合と比べると、電位上昇が
数分の一程度に抑えられる。また、節点Ｂは容量６０を
削除したため、不定となる。
ＭＯＳ２２のしきい値は、それぞれ−０．８Ｖ, ０．８
Ｖである。このため、電源電圧が０Ｖから０．８Ｖまで
はＰＭＯＳ１１及びＮＭＯＳ２２は共にオフ状態とな
り、節点Ｃの電位はＮＭＯＳ２２のゲート・ソース間の
容量と節点Ｃの寄生容量で決まる電位になる。ここでＮ
ＭＯＳ２２のゲート・ソース間の容量を節点Ｃの寄生容
量の数分の一程度以下に設定すれば、図４の波形図に示
すように、電源電圧が０Ｖから０．８Ｖまでにおいて、
図２に示した第１実施例の場合と比べると、電位上昇が
数分の一程度に抑えられる。また、節点Ｂは容量６０を
削除したため、不定となる。
【００２１】次に電源電圧が０．８Ｖを越えて、インバ
ータ３０を構成するＰＭＯＳのゲート・ソース間の電圧
がしきい値である−０．８Ｖを越えた場合、インバータ
３０の出力はハイレベルになる。すると、節点ＣにはＰ
ＭＯＳ１１とＮＭＯＳ２２の電流駆動能力の比により、
電源１が分圧された電圧が印加される。他の動作は第一
実施例と同じなので省略する。そして本実施例では抵抗
をＰＭＯＳとＮＭＯＳに置き換えたことで、図１の容量
６０を削除することができる。
ータ３０を構成するＰＭＯＳのゲート・ソース間の電圧
がしきい値である−０．８Ｖを越えた場合、インバータ
３０の出力はハイレベルになる。すると、節点ＣにはＰ
ＭＯＳ１１とＮＭＯＳ２２の電流駆動能力の比により、
電源１が分圧された電圧が印加される。他の動作は第一
実施例と同じなので省略する。そして本実施例では抵抗
をＰＭＯＳとＮＭＯＳに置き換えたことで、図１の容量
６０を削除することができる。
【００２２】
【発明の効果】本発明のスタンバイフラグ回路は、電源
電圧が急峻に立ち上った時でもゲート・ドレイン間の容
量のカップリング効果を抑えることができ、このため誤
動作を防止することができ、また、正常動作可能な電源
電圧時間変化率の最大値を従来に比べて大きくすること
ができる。
電圧が急峻に立ち上った時でもゲート・ドレイン間の容
量のカップリング効果を抑えることができ、このため誤
動作を防止することができ、また、正常動作可能な電源
電圧時間変化率の最大値を従来に比べて大きくすること
ができる。
【図１】本発明の第一実施例のスタンバイフラグ回路の
回路図である。
回路図である。
【図２】図１のスタンバイフラグ回路の波形図である。
【図３】本発明の第二実施例のスタンバイフラグ回路の
回路図である。
回路図である。
【図４】図３のスタンバイフラグ回路の波形図である。
【図５】従来例のスタンバイフラグ回路の回路図であ
る。
る。
【図６】図５の従来例のスタンバイフラグ回路の正常動
作時における波形図である。
作時における波形図である。
【図７】図５の従来例のスタンバイフラグ回路の誤動作
時における波形図である。
時における波形図である。
１ 電源 ２ ＧＮＤ ３ リセット信号入力端子 ４ フリップフロップ出力端子 ５ セット信号入力端子 １０ 高ＶT ＰＭＯＳ １１ ＰＭＯＳ ２０ 低ＶT ＮＭＯＳ ２１, ２２ ＮＭＯＳ ３０ インバータ ４０ フリップフロップ ５０, ５１ 抵抗 ６０ 容量 ７０ ゲート・ドレイン間容量
Claims (2)
- 【請求項１】 Ｐチャネル型ＭＯＳＦＥＴのソースを電
源に、第１のＮチャネル型ＭＯＳＦＥＴのソースをＧＮ
Ｄにそれぞれ接続し、前記Ｐチャネル型ＭＯＳＦＥＴの
ドレインと前記第１のＮチャネル型ＭＯＳＦＥＴのドレ
インを共通接続し、また直列接続した２つの抵抗の一端
を電源に他端を第２のＮチャネル型ＭＯＳＦＥＴのドレ
インにそれぞれ接続し、前記第２のＮチャネル型ＭＯＳ
ＦＥＴのソースをＧＮＤへ接続し、前記２つの抵抗の接
続点を前記第１のＮチャネル型ＭＯＳＦＥＴのゲートに
接続し、前記Ｐチャネル型ＭＯＳＦＥＴと前記第１のＮ
チャネル型ＭＯＳＦＥＴとの接続点をインバータの入力
へ接続し、前記インバータの出力を前記第２のＮチャネ
ル型ＭＯＳＦＥＴのゲートへ接続し、前記第２のＮチャ
ネル型ＭＯＳＦＥＴのゲートと電源との間に容量を接続
した回路を有することを特徴とするスタンバイフラグ回
路。 - 【請求項２】 前記２つの抵抗に代えてＰチャネル型Ｍ
ＯＳＦＥＴとＮチャネル型ＭＯＳＦＥＴを用い、また前
記容量を用いないことを特徴とする請求項１記載のスタ
ンバイフラグ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264724A JPH06120790A (ja) | 1992-10-02 | 1992-10-02 | スタンバイフラグ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4264724A JPH06120790A (ja) | 1992-10-02 | 1992-10-02 | スタンバイフラグ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120790A true JPH06120790A (ja) | 1994-04-28 |
Family
ID=17407303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4264724A Withdrawn JPH06120790A (ja) | 1992-10-02 | 1992-10-02 | スタンバイフラグ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120790A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000055319A (ko) * | 1999-02-05 | 2000-09-05 | 김영환 | 하부워드라인구동장치 |
| US6498523B1 (en) * | 1995-10-19 | 2002-12-24 | Compaq Information Technologies Group, L.P. | Circuit for powering up a microprocessor |
-
1992
- 1992-10-02 JP JP4264724A patent/JPH06120790A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6498523B1 (en) * | 1995-10-19 | 2002-12-24 | Compaq Information Technologies Group, L.P. | Circuit for powering up a microprocessor |
| KR20000055319A (ko) * | 1999-02-05 | 2000-09-05 | 김영환 | 하부워드라인구동장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |