JPH0430765B2 - - Google Patents
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- JPH0430765B2 JPH0430765B2 JP58091066A JP9106683A JPH0430765B2 JP H0430765 B2 JPH0430765 B2 JP H0430765B2 JP 58091066 A JP58091066 A JP 58091066A JP 9106683 A JP9106683 A JP 9106683A JP H0430765 B2 JPH0430765 B2 JP H0430765B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Description
【発明の詳細な説明】
本発明はｐチヤネル及びＮチヤネルの絶縁ゲー
ト型電界効果トランジスタ（以下MOSFETと略
す）で構成されたレベルシフト回路に関するもの
である。
ト型電界効果トランジスタ（以下MOSFETと略
す）で構成されたレベルシフト回路に関するもの
である。
集積回路においては、例えば液晶を用いた表示
回路を駆動するときには昇圧回路を用いて高い電
圧を作る場合があり、また低消費電流の回路を得
る為に低い電圧の定電圧回路を用いる場合等があ
つて集積回路内部において異なつた電圧で動作し
ている回路が混在していることが多々ある。そし
てそれらの回路は互いに信号が往き来しているこ
とが一般的であるが、低い電圧系の回路の信号で
高い電圧系の回路を動かす場合にはそれらを結合
する回路が必要となる。そしてこの回路をレベル
シフト回路と呼ぶ。レベルシフト回路において主
な問題の特性は消費電流と周波数応答特性であ
り、その観点からレベルシフト回路は次第に改良
されて来た。第２〜第４図は従来のレベルシフト
回路の例であり、古い順に並べてある。つまり順
に改良の歴史である。第２図は西独国特許公開
2154877（DE，Ａ）の回路であり、第３図は日本
国特許公開昭57−78227の回路であり、第４図は
日本国特許公告昭57−59690の回路である。以上
の第２〜第４図の従来のレベルシフト回路を説明
する前に、まずレベルシフト回路を特に用いない
場合の問題を第１図で簡単に説明する。
回路を駆動するときには昇圧回路を用いて高い電
圧を作る場合があり、また低消費電流の回路を得
る為に低い電圧の定電圧回路を用いる場合等があ
つて集積回路内部において異なつた電圧で動作し
ている回路が混在していることが多々ある。そし
てそれらの回路は互いに信号が往き来しているこ
とが一般的であるが、低い電圧系の回路の信号で
高い電圧系の回路を動かす場合にはそれらを結合
する回路が必要となる。そしてこの回路をレベル
シフト回路と呼ぶ。レベルシフト回路において主
な問題の特性は消費電流と周波数応答特性であ
り、その観点からレベルシフト回路は次第に改良
されて来た。第２〜第４図は従来のレベルシフト
回路の例であり、古い順に並べてある。つまり順
に改良の歴史である。第２図は西独国特許公開
2154877（DE，Ａ）の回路であり、第３図は日本
国特許公開昭57−78227の回路であり、第４図は
日本国特許公告昭57−59690の回路である。以上
の第２〜第４図の従来のレベルシフト回路を説明
する前に、まずレベルシフト回路を特に用いない
場合の問題を第１図で簡単に説明する。
第１図において１，３はｐチヤネルMOSFET
であり、２，４はＮチヤネルMOSFETである。
ＮチヤネルMOSFET２，４のソースは０電位で
ある負極に接続されている。ｐチヤネル
MOSFET１のソースは電位E1である第１の正極
に接続されている。ｐチヤネルMOSFETのソー
スは電位E2である第２の正極に接続されている。
ここでE1＜E2とする。入力信号１０１は
MOSFET１，２からなるインバータを駆動して
反転入力信号１０２となり、MOSFET３，４か
らなるインバータのゲートに入力する。さて以上
の回路で出力端子１０３は０〜E2の間の電位を
とるが、出力端子１０３の電位を０にする場合に
はMOSFET４をオン（ON）して、MOSFET３
をオフ（OFF）するので反転入力信号１０２の
電位は高い方が良いが反転入力信号１０２の電位
は０〜E1の間しかとれないので反転入力信号の
電位をE1とした場合でもMOSFET３のスレツシ
ユホールド電圧をVTHとすれば E2−E1＞VTH の関係が成りたつとMOSFET３はオフしない。
したがつて出力端子１０３の電位は必ずしも０電
位にはならないと同時に、MOSFET３，４を通
して電位E2の第２の正極から電位０の負極へ貫
通電流が流れてしまう。つまり正常な動作が必ず
しも保障できないとともに低消費電流をも特徴で
ある相補型MOS集積回路の長所を大きく損なつ
てしまう。
であり、２，４はＮチヤネルMOSFETである。
ＮチヤネルMOSFET２，４のソースは０電位で
ある負極に接続されている。ｐチヤネル
MOSFET１のソースは電位E1である第１の正極
に接続されている。ｐチヤネルMOSFETのソー
スは電位E2である第２の正極に接続されている。
ここでE1＜E2とする。入力信号１０１は
MOSFET１，２からなるインバータを駆動して
反転入力信号１０２となり、MOSFET３，４か
らなるインバータのゲートに入力する。さて以上
の回路で出力端子１０３は０〜E2の間の電位を
とるが、出力端子１０３の電位を０にする場合に
はMOSFET４をオン（ON）して、MOSFET３
をオフ（OFF）するので反転入力信号１０２の
電位は高い方が良いが反転入力信号１０２の電位
は０〜E1の間しかとれないので反転入力信号の
電位をE1とした場合でもMOSFET３のスレツシ
ユホールド電圧をVTHとすれば E2−E1＞VTH の関係が成りたつとMOSFET３はオフしない。
したがつて出力端子１０３の電位は必ずしも０電
位にはならないと同時に、MOSFET３，４を通
して電位E2の第２の正極から電位０の負極へ貫
通電流が流れてしまう。つまり正常な動作が必ず
しも保障できないとともに低消費電流をも特徴で
ある相補型MOS集積回路の長所を大きく損なつ
てしまう。
レベルシフト回路は以上の様な問題点を除く為
に登場した回路であつて第２図の回路がｐチヤネ
ル及びＮチヤネルMOSFETを用いたいわゆる相
補型回路のレベルシフト回路としては最も基本的
な回路である。
に登場した回路であつて第２図の回路がｐチヤネ
ル及びＮチヤネルMOSFETを用いたいわゆる相
補型回路のレベルシフト回路としては最も基本的
な回路である。
第２図において２０，２２，２４はｐチヤネル
MOSFETであり、２１，２３，２５はＮチヤネ
ルMOSFETである。ＮチヤネルMOSFET２１，
２３，２５のソースは０電位である負極に接続さ
れている。ｐチヤネルMOSFET２０のソースは
電位E1である第１の正極に接続されている。ｐ
チヤネルMOSFET２２，２４のソースは電位E2
である第２の正極に接続されている。また端子２
０１より信号は入力し、信号２０２は信号２０１
を反転した信号である。ここで信号２０１及び２
０２は０〜E1の間の電位で動作する。信号２０
３はレベルシフト回路としての出力信号であり、
信号２０４は信号２０３の反転した信号である。
ここで信号２０３及び信号２０４は０〜E2の間
の電位で動作する。さて信号２０１がLowの信
号である０電位の時、信号２０２はE1電位、信
号２０３は０電位、信号２０４はE2電位であり、
MOSFET２０，２２，２５はオンしており、
MOSFET２１，２３，２４はオフしている。こ
こで信号２０１がHighの信号であるE1電位をと
るとMOSFET２３はオンして信号２０４は０電
位に向う、とともに信号２０２は０電位となつて
MOSFET２５をオフさせる。MOSFET２５は
オフしMOSFET２３はオンするのでMOSFET
２２はオフの方向へMOSFET２４はオンの方向
へ向うが、それによつて信号２０３はE2電位の
方向へ、信号２０４は０電位に向うので
MOSFET２２は更にオフの方向へ、MOSFET
２４はオンの方向へと加速され、ついに信号２０
１がE1電位で信号２０２は０電位、信号２０３
はE2電位、信号２０４は０電位であつて、
MOSFET２０，２２，２５はオフ、MOSFET
２１，２３，２４はオンの状態に落ちつく。ここ
で信号２０１が再び０電位に変るとMOSFET２
３はオフし、信号２０２はE1電位となつて
MOSFET２５をオンさせる。MOSFET２５は
オンするので信号２０３は０電位に向う。
MOSFET２３はオフし、MOSFET２５はオン
するのでMOSFET２２はオンの方向へ、
MOSFET２４はオフの方向へ向うが、それによ
つて信号２０３は０電位の方向へ、信号２０４は
E2電位に向うのでMOSFET２２は更にオンの方
向へ、MOSFET２４はオフの方向へと加速さ
れ、ついに信号２０１が０電位で信号２０２は
E1電位、信号２０３は０電位、信号２０４はE2
電位であつてMOSFET２０，２２，２５はオ
ン、MOSFET２１，２３，２４はオフの状態に
落ちつく。以上の回路動作がスムースに行なわれ
るのはソース電位が０のＮチヤネルMOSFET２
１，２３，２５が０〜E1の電位でゲートを制御
され、ソース電位がE1電位のｐチヤネル
MOSFET２０が０〜E1の電位でゲートを制御さ
れ、ソース電位がE2電位のｐチヤネルMOSFET
２２，２４が０〜E2の電位でゲートを制御され
るからである。殊に第２図の回路が第１図の回路
に比較して正常に動作する理由はMOSFET２
２，２４のゲート電位が０〜E2で制御される回
路構成になつた為である。つまりすべての
MOSFETが完全にオン、オフするのに必要なゲ
ート電位が供給されるからである。
MOSFETであり、２１，２３，２５はＮチヤネ
ルMOSFETである。ＮチヤネルMOSFET２１，
２３，２５のソースは０電位である負極に接続さ
れている。ｐチヤネルMOSFET２０のソースは
電位E1である第１の正極に接続されている。ｐ
チヤネルMOSFET２２，２４のソースは電位E2
である第２の正極に接続されている。また端子２
０１より信号は入力し、信号２０２は信号２０１
を反転した信号である。ここで信号２０１及び２
０２は０〜E1の間の電位で動作する。信号２０
３はレベルシフト回路としての出力信号であり、
信号２０４は信号２０３の反転した信号である。
ここで信号２０３及び信号２０４は０〜E2の間
の電位で動作する。さて信号２０１がLowの信
号である０電位の時、信号２０２はE1電位、信
号２０３は０電位、信号２０４はE2電位であり、
MOSFET２０，２２，２５はオンしており、
MOSFET２１，２３，２４はオフしている。こ
こで信号２０１がHighの信号であるE1電位をと
るとMOSFET２３はオンして信号２０４は０電
位に向う、とともに信号２０２は０電位となつて
MOSFET２５をオフさせる。MOSFET２５は
オフしMOSFET２３はオンするのでMOSFET
２２はオフの方向へMOSFET２４はオンの方向
へ向うが、それによつて信号２０３はE2電位の
方向へ、信号２０４は０電位に向うので
MOSFET２２は更にオフの方向へ、MOSFET
２４はオンの方向へと加速され、ついに信号２０
１がE1電位で信号２０２は０電位、信号２０３
はE2電位、信号２０４は０電位であつて、
MOSFET２０，２２，２５はオフ、MOSFET
２１，２３，２４はオンの状態に落ちつく。ここ
で信号２０１が再び０電位に変るとMOSFET２
３はオフし、信号２０２はE1電位となつて
MOSFET２５をオンさせる。MOSFET２５は
オンするので信号２０３は０電位に向う。
MOSFET２３はオフし、MOSFET２５はオン
するのでMOSFET２２はオンの方向へ、
MOSFET２４はオフの方向へ向うが、それによ
つて信号２０３は０電位の方向へ、信号２０４は
E2電位に向うのでMOSFET２２は更にオンの方
向へ、MOSFET２４はオフの方向へと加速さ
れ、ついに信号２０１が０電位で信号２０２は
E1電位、信号２０３は０電位、信号２０４はE2
電位であつてMOSFET２０，２２，２５はオ
ン、MOSFET２１，２３，２４はオフの状態に
落ちつく。以上の回路動作がスムースに行なわれ
るのはソース電位が０のＮチヤネルMOSFET２
１，２３，２５が０〜E1の電位でゲートを制御
され、ソース電位がE1電位のｐチヤネル
MOSFET２０が０〜E1の電位でゲートを制御さ
れ、ソース電位がE2電位のｐチヤネルMOSFET
２２，２４が０〜E2の電位でゲートを制御され
るからである。殊に第２図の回路が第１図の回路
に比較して正常に動作する理由はMOSFET２
２，２４のゲート電位が０〜E2で制御される回
路構成になつた為である。つまりすべての
MOSFETが完全にオン、オフするのに必要なゲ
ート電位が供給されるからである。
第３図の回路は第２図の回路を若干、改良した
ものである。第３図においてMOSFET３０〜３
５までは第２図のMOSFET２０〜２５までの構
成と同じで、かつ順にそれぞれ対応しており、第
３図の回路が第２図の回路と異なるのは抵抗３６
がMOSFET３２と３３の間に、抵抗３７が
MOSFET３４と３５の間にそれぞれ付加された
ことである。抵抗３６及び３７を加えた理由は信
号が変り、状態が遷移する途中で流れる貫通電流
を減少させるのが主な目的である。つまり第２図
の回路の動作で説明したように信号２０１が０電
位でMOSFET２２がオンで信号２０４がE2電位
の状態から、信号２０１がE1電位に変り
MOSFET２２がオフし信号２０４が０電位の状
態に落ちつくまでの過程はMOSFET２３がまず
オンし、信号２０４を０電位に向かわせ、
MOSFET２４をオンさせ信号２０３をE2電位に
向かわせることによりMOSFET２２をオンさせ
る方向に向い、それが繰り返えされ、加速され最
終的にMOSFET２３がオンMOSFET２２が完
全にオフの状態になるのであるが、以上の過程の
途中でMOSFET２２，２３がともにオンの状態
があり、この間MOSFET２２，２３を通じて貫
通電流が流れる。第３図の回路の抵抗３６，３７
は前述した貫通電流を一定以下の値に抑えようと
するものである。
ものである。第３図においてMOSFET３０〜３
５までは第２図のMOSFET２０〜２５までの構
成と同じで、かつ順にそれぞれ対応しており、第
３図の回路が第２図の回路と異なるのは抵抗３６
がMOSFET３２と３３の間に、抵抗３７が
MOSFET３４と３５の間にそれぞれ付加された
ことである。抵抗３６及び３７を加えた理由は信
号が変り、状態が遷移する途中で流れる貫通電流
を減少させるのが主な目的である。つまり第２図
の回路の動作で説明したように信号２０１が０電
位でMOSFET２２がオンで信号２０４がE2電位
の状態から、信号２０１がE1電位に変り
MOSFET２２がオフし信号２０４が０電位の状
態に落ちつくまでの過程はMOSFET２３がまず
オンし、信号２０４を０電位に向かわせ、
MOSFET２４をオンさせ信号２０３をE2電位に
向かわせることによりMOSFET２２をオンさせ
る方向に向い、それが繰り返えされ、加速され最
終的にMOSFET２３がオンMOSFET２２が完
全にオフの状態になるのであるが、以上の過程の
途中でMOSFET２２，２３がともにオンの状態
があり、この間MOSFET２２，２３を通じて貫
通電流が流れる。第３図の回路の抵抗３６，３７
は前述した貫通電流を一定以下の値に抑えようと
するものである。
第４図の回路は第３図の回路を更に改良したも
のである。第４図においてMOSFET４０〜４５
までは第３図のMOSFET３０〜３５までの構成
と同じで、かつ順にそれぞれ対応している。第４
図の回路が第３図の回路と異なるのは第３図の回
路における抵抗３６及び３７を第４図の回路にお
いてはｐチヤネルMOSFET４６及びｐチヤネル
MOSFET４７にそれぞれ置き換えたことにあ
る。なおMOSFET４６のゲート電極は入力信号
４０１に接続され、MOSFET４７のゲート電極
は反転入力信号４０２に接続されている。第３図
の回路における抵抗３６，３７は貫通電流を制限
するものの出力信号３０２やその反転出力信号３
０４がE2電位になるときはかえつて遅くするこ
ともある。第４図の回路においては抵抗の代りに
MOSFETであるので貫通電流を制限する場合に
はオフし、電位E2を出力信号４０３、あるいは
反転出力信号４０４に流しこむ場合にはオンする
という様に使い分けられており、貫通電流を制限
するとともに応答性が速くなつている。
のである。第４図においてMOSFET４０〜４５
までは第３図のMOSFET３０〜３５までの構成
と同じで、かつ順にそれぞれ対応している。第４
図の回路が第３図の回路と異なるのは第３図の回
路における抵抗３６及び３７を第４図の回路にお
いてはｐチヤネルMOSFET４６及びｐチヤネル
MOSFET４７にそれぞれ置き換えたことにあ
る。なおMOSFET４６のゲート電極は入力信号
４０１に接続され、MOSFET４７のゲート電極
は反転入力信号４０２に接続されている。第３図
の回路における抵抗３６，３７は貫通電流を制限
するものの出力信号３０２やその反転出力信号３
０４がE2電位になるときはかえつて遅くするこ
ともある。第４図の回路においては抵抗の代りに
MOSFETであるので貫通電流を制限する場合に
はオフし、電位E2を出力信号４０３、あるいは
反転出力信号４０４に流しこむ場合にはオンする
という様に使い分けられており、貫通電流を制限
するとともに応答性が速くなつている。
以上が従来のレベルシフト回路の例であり、か
つ順に改良の歴史であつた。
つ順に改良の歴史であつた。
本発明は更に高速の応答性を持ち、かつ貫通電
流の少ないレベルシフト回路を提供するものであ
る。
流の少ないレベルシフト回路を提供するものであ
る。
以下、本発明を実施例に基づき詳しく説明す
る。
る。
第５図は本発明の第１の実施例の回路図であ
る。
る。
第５図において５０，５２，５４，５６，５７
はｐチヤネルMOSFETであり、５１，５３，５
５，５８，５９はＮチヤネルMOSFETである。
ＮチヤネルMOSFET５１，５３，５５のソース
は０電位である負極５０５に接続されている。ｐ
チヤネルMOSFET５０のソースは電位E1である
第１の正極５０６に接続されている。ｐチヤネル
MOSFET５２，５４のソースは電位E2である第
２の正極５０７に接続されている。ｐチヤネル
MOSFET５２のドレインとｐチヤネル
MOSFET５６のソースが接続され、ｐチヤネル
MOSFET５６のドレインはＮチヤネル
MOSFET５３のドレインに接続されている。な
おｐチヤネルMOSFET５６のドレインとＮチヤ
ネルMOSFETのドレインの接続点が反転出力端
子５０４となつている。ＮチヤネルMOSFET５
８はｐチヤネルMOSFET５２に並列に接続され
ている。ｐチヤネルMOSFET５４のドレインと
ｐチヤネルMOSFET５７のソースが接続され、
ｐチヤネルMOSFET５７のドレインとＮチヤネ
ルMOSFET５５のドレインは接続されている。
なおｐチヤネルMOSFET５７のドレインとＮチ
ヤネルMOSFET５５のドレインの接続点が出力
端子５０３となつている。ＮチヤネルMOSFET
５９はｐチヤネルMOSFET５４に並列に接続さ
れている。ｐチヤネルMOSFET５０のドレイン
とＮチヤネルMOSFET５１のドレインは接続さ
れている。なおｐチヤネルMOSFET５０のドレ
インとＮチヤネルMOSFET５１のドレインの接
続点は反転入力信号５０２となつている。
MOSFET５０，５１，５３，５６，５９のゲー
トは共に入力信号端子５０１に接続されている。
MOSFET５５，５７，５８のゲートは共に反転
入力信号５０２に接続されている。ｐチヤネル
MOSFET５２のゲートは出力端子５０３に接続
されている。ｐチヤネルMOSFET５４のゲート
は反転出力端子５０４に接続されている。以上の
第５図の回路においてＮチヤネルMOSFET５８
と５９を取り除いた回路は第４図の回路と同じで
ある。つまり本発明の回路構成はＮチヤネル
MOSFET５８と５９を新たに付け加えたことに
特徴がある。ＮチヤネルMOSFET５８のゲート
は入力信号の反転した信号５０２が接続されてい
るのでｐチヤネルMOSFET５２のオン、オフを
ともにし、またＮチヤネルMOSFET５９のゲー
トは入力信号５０１が接続されているのでｐチヤ
ネルMOSFET５４とオン、オフをともにする。
したがつてＮチヤネルMOSFET５８はｐチヤネ
ルMOSFET５２に並列に接続されることによつ
て、またＮチヤネルMOSFET５９はｐチヤネル
MOSFET５４に並列に接続されることによつて
ドライブ能力が向上し、切り替える際の速度が向
上する。つまり応答性が良くなる。殊に第４図の
従来の回路において入力信号４０１がHigh（E1電
位）からLow（０電位）に切り替るときｐチヤネ
ルMOSFET４２はすぐにはオンせず、まず反転
入力信号４０２がE1電位になりＮチヤネル
MOSFET４５がオンし、ｐチヤネルMOSFET
４７の能力が落ちて（E2＞E1であるので必ずし
もｐチヤネルMOSFET４７はオフしない）Ｎチ
ヤネルMOSFET４５とｐチヤネルMOSFET４
７が競合した後、ＮチヤネルMOSFET４５のド
ライブ能力が優勢であるので出力端子４０３の電
位が０電位に近づいていき、それに従いｐチヤネ
ルMOSFET４２がオンするという過程をたど
る。つまりかなりまわりくどい経路をたどる訳で
ある。したがつて第４図の従来の回路の応答性は
必ずしも満足できるものでないし、理想の構成に
はほど遠い。第５図の回路でもＮチヤネル
MOSFET５８と５９を取り除けば第４図の回路
と同様に応答性が必ずしも満足されない状況にな
るが、本発明の第５図の回路では入力信号５０１
の変化に応じ、ＮチヤネルMOSFET５２もしく
は５４はｐチヤネルMOSFET５６もしくは５７
がオンすると同時にオンするのでｐチヤネル
MOSFET５８，５９が単独の場合より遥かに速
く応答することがわかる。また応答性が良くなる
ということは反転入力端子５０４や出力端子５０
３の電位はすばやく切り替るのでｐチヤネル
MOSFET５４もしくは５２をすばやくオフす
る。したがつて切り替る際の貫通電流をも少くす
る。なおMOSFET５２と５８、またMOSFET
５４と５９がそれぞれ並列に接続されているが、
ＮチヤネルMOSFET５８と５９の役目は前述し
たように信号切り替え時の初期の段階の応答性を
高める為のものであるが、反転入力端子５０４も
しくは出力端子５０３がE2電位に近づいてＮチ
ヤネルMOSFET５８もしくは５９のゲート・ソ
ース間の電位ガスレツシユホールド電圧より小さ
くなるとオン状態でなくなる。このときさらに反
転出力端子５０４もしくは出力端子５０３をE2
電位に高める主な役目を果すのがｐチヤネル
MOSFET５２と５４である。つまりＮチヤネル
MOSFET５８と５９は切り替え時の前半で主に
働き、ｐチヤネルMOSFET５２と５４は切り替
え時の後半で主に働くというように、MOSFET
５２と５８、またMOSFET５４と５９が互いに
補いあつて応答性を高めている。 第６図は本発
明の第２の実施例の回路である。第６図において
MOSFET６０〜６９は第５図のMOSFET５０
〜５９に順に対応し、また第６図の信号６０１〜
６０４は第５図の信号５０１〜５０４に対応し、
かつ接続関係も同じであるが、ただ第６図におい
てはｐチヤネルMOSFET６６と６２、及びｐチ
ヤネルMOSFET６７と６４のソースに対する接
続関係の順がともに入れ替つている点が異なつて
いる。ただし第６図の回路と第５図の回路がレベ
ルシフト回路としてほぼ同一の働きをするのは明
らかである。なお第６図の回路におけるＮチヤネ
ルMOSFET６８及び６９が第５図の回路におけ
るＮチヤネルMOSFET５８及び５９に比較し
て、オフからオンに移る際に初めのソース電位が
より０電位に近い為、より効果的に作用する。し
たがつて第６図の回路は第５図の回路に比較し、
一層、応答性が高い回路である。
はｐチヤネルMOSFETであり、５１，５３，５
５，５８，５９はＮチヤネルMOSFETである。
ＮチヤネルMOSFET５１，５３，５５のソース
は０電位である負極５０５に接続されている。ｐ
チヤネルMOSFET５０のソースは電位E1である
第１の正極５０６に接続されている。ｐチヤネル
MOSFET５２，５４のソースは電位E2である第
２の正極５０７に接続されている。ｐチヤネル
MOSFET５２のドレインとｐチヤネル
MOSFET５６のソースが接続され、ｐチヤネル
MOSFET５６のドレインはＮチヤネル
MOSFET５３のドレインに接続されている。な
おｐチヤネルMOSFET５６のドレインとＮチヤ
ネルMOSFETのドレインの接続点が反転出力端
子５０４となつている。ＮチヤネルMOSFET５
８はｐチヤネルMOSFET５２に並列に接続され
ている。ｐチヤネルMOSFET５４のドレインと
ｐチヤネルMOSFET５７のソースが接続され、
ｐチヤネルMOSFET５７のドレインとＮチヤネ
ルMOSFET５５のドレインは接続されている。
なおｐチヤネルMOSFET５７のドレインとＮチ
ヤネルMOSFET５５のドレインの接続点が出力
端子５０３となつている。ＮチヤネルMOSFET
５９はｐチヤネルMOSFET５４に並列に接続さ
れている。ｐチヤネルMOSFET５０のドレイン
とＮチヤネルMOSFET５１のドレインは接続さ
れている。なおｐチヤネルMOSFET５０のドレ
インとＮチヤネルMOSFET５１のドレインの接
続点は反転入力信号５０２となつている。
MOSFET５０，５１，５３，５６，５９のゲー
トは共に入力信号端子５０１に接続されている。
MOSFET５５，５７，５８のゲートは共に反転
入力信号５０２に接続されている。ｐチヤネル
MOSFET５２のゲートは出力端子５０３に接続
されている。ｐチヤネルMOSFET５４のゲート
は反転出力端子５０４に接続されている。以上の
第５図の回路においてＮチヤネルMOSFET５８
と５９を取り除いた回路は第４図の回路と同じで
ある。つまり本発明の回路構成はＮチヤネル
MOSFET５８と５９を新たに付け加えたことに
特徴がある。ＮチヤネルMOSFET５８のゲート
は入力信号の反転した信号５０２が接続されてい
るのでｐチヤネルMOSFET５２のオン、オフを
ともにし、またＮチヤネルMOSFET５９のゲー
トは入力信号５０１が接続されているのでｐチヤ
ネルMOSFET５４とオン、オフをともにする。
したがつてＮチヤネルMOSFET５８はｐチヤネ
ルMOSFET５２に並列に接続されることによつ
て、またＮチヤネルMOSFET５９はｐチヤネル
MOSFET５４に並列に接続されることによつて
ドライブ能力が向上し、切り替える際の速度が向
上する。つまり応答性が良くなる。殊に第４図の
従来の回路において入力信号４０１がHigh（E1電
位）からLow（０電位）に切り替るときｐチヤネ
ルMOSFET４２はすぐにはオンせず、まず反転
入力信号４０２がE1電位になりＮチヤネル
MOSFET４５がオンし、ｐチヤネルMOSFET
４７の能力が落ちて（E2＞E1であるので必ずし
もｐチヤネルMOSFET４７はオフしない）Ｎチ
ヤネルMOSFET４５とｐチヤネルMOSFET４
７が競合した後、ＮチヤネルMOSFET４５のド
ライブ能力が優勢であるので出力端子４０３の電
位が０電位に近づいていき、それに従いｐチヤネ
ルMOSFET４２がオンするという過程をたど
る。つまりかなりまわりくどい経路をたどる訳で
ある。したがつて第４図の従来の回路の応答性は
必ずしも満足できるものでないし、理想の構成に
はほど遠い。第５図の回路でもＮチヤネル
MOSFET５８と５９を取り除けば第４図の回路
と同様に応答性が必ずしも満足されない状況にな
るが、本発明の第５図の回路では入力信号５０１
の変化に応じ、ＮチヤネルMOSFET５２もしく
は５４はｐチヤネルMOSFET５６もしくは５７
がオンすると同時にオンするのでｐチヤネル
MOSFET５８，５９が単独の場合より遥かに速
く応答することがわかる。また応答性が良くなる
ということは反転入力端子５０４や出力端子５０
３の電位はすばやく切り替るのでｐチヤネル
MOSFET５４もしくは５２をすばやくオフす
る。したがつて切り替る際の貫通電流をも少くす
る。なおMOSFET５２と５８、またMOSFET
５４と５９がそれぞれ並列に接続されているが、
ＮチヤネルMOSFET５８と５９の役目は前述し
たように信号切り替え時の初期の段階の応答性を
高める為のものであるが、反転入力端子５０４も
しくは出力端子５０３がE2電位に近づいてＮチ
ヤネルMOSFET５８もしくは５９のゲート・ソ
ース間の電位ガスレツシユホールド電圧より小さ
くなるとオン状態でなくなる。このときさらに反
転出力端子５０４もしくは出力端子５０３をE2
電位に高める主な役目を果すのがｐチヤネル
MOSFET５２と５４である。つまりＮチヤネル
MOSFET５８と５９は切り替え時の前半で主に
働き、ｐチヤネルMOSFET５２と５４は切り替
え時の後半で主に働くというように、MOSFET
５２と５８、またMOSFET５４と５９が互いに
補いあつて応答性を高めている。 第６図は本発
明の第２の実施例の回路である。第６図において
MOSFET６０〜６９は第５図のMOSFET５０
〜５９に順に対応し、また第６図の信号６０１〜
６０４は第５図の信号５０１〜５０４に対応し、
かつ接続関係も同じであるが、ただ第６図におい
てはｐチヤネルMOSFET６６と６２、及びｐチ
ヤネルMOSFET６７と６４のソースに対する接
続関係の順がともに入れ替つている点が異なつて
いる。ただし第６図の回路と第５図の回路がレベ
ルシフト回路としてほぼ同一の働きをするのは明
らかである。なお第６図の回路におけるＮチヤネ
ルMOSFET６８及び６９が第５図の回路におけ
るＮチヤネルMOSFET５８及び５９に比較し
て、オフからオンに移る際に初めのソース電位が
より０電位に近い為、より効果的に作用する。し
たがつて第６図の回路は第５図の回路に比較し、
一層、応答性が高い回路である。
第７図は本発明の第３の実施例の回路である。
第５図及び第６図の回路は負極が共通で、正極が
電位E1の第１の正極と電位E2の第２の正極を持
つ場合の回路であつたが、第７図の回路は正極が
共通で負極が電位−E1の第１の負極と電位−E2
の第２の負極を持つ場合の回路で、第５図の回路
におけるｐチヤネルとＮチヤネルのトランジスタ
の構成を逆にしたものであり第７図のMOSFET
７０〜７９は第５図のMOSFET５０〜５９に順
に対応し、また第７図の信号７０１〜７０４は第
５図の信号５０１〜５０４に順に対応している。
第５図及び第６図の回路は負極が共通で、正極が
電位E1の第１の正極と電位E2の第２の正極を持
つ場合の回路であつたが、第７図の回路は正極が
共通で負極が電位−E1の第１の負極と電位−E2
の第２の負極を持つ場合の回路で、第５図の回路
におけるｐチヤネルとＮチヤネルのトランジスタ
の構成を逆にしたものであり第７図のMOSFET
７０〜７９は第５図のMOSFET５０〜５９に順
に対応し、また第７図の信号７０１〜７０４は第
５図の信号５０１〜５０４に順に対応している。
第８図は本発明の第４の実施例の回路である。
第８図の回路は第７図の回路と同様に正極が共通
で負極が電位−E1の第１の負極と電位−E2の第
２の負極を持つ場合の回路であつて、第６図の回
路におけるｐチヤネルとＮチヤネルのトランジス
タの構成を逆にしたものであり、第８図の
MOSFET８０〜８９は第６図のMOSFET６０
〜６９に順に対応し、また第８図の信号８０１〜
８０４は第６図の信号６０１〜６０４に順に対応
している。
第８図の回路は第７図の回路と同様に正極が共通
で負極が電位−E1の第１の負極と電位−E2の第
２の負極を持つ場合の回路であつて、第６図の回
路におけるｐチヤネルとＮチヤネルのトランジス
タの構成を逆にしたものであり、第８図の
MOSFET８０〜８９は第６図のMOSFET６０
〜６９に順に対応し、また第８図の信号８０１〜
８０４は第６図の信号６０１〜６０４に順に対応
している。
以上の第７図、第８図の回路もやはり秀れたレ
ベルシフト回路であることは前述の説明により明
らかである。
ベルシフト回路であることは前述の説明により明
らかである。
以上、本発明は従来のレベルシフト回路よりも
一層、高速の応答性を有し、また低消費電流に適
したレベルシフト回路である。
一層、高速の応答性を有し、また低消費電流に適
したレベルシフト回路である。
第１図はレベルシフト回路を用いないで異なつ
た電源系の信号を伝える場合を示した回路図、第
２図、第３図、第４図は従来のレベルシフト回路
図、第５図、第６図、第７図、第８図は本発明の
レベルシフト回路の実施例を示す回路図である。 １，３，２０，２２，２４，３０，３２，３
４，４０，４２，４４，４６，４７，５０，５
２，５４，５６，５７，６０，６２，６４，６
６，６７，７１，７３，７５，７８，７９，８
１，８３，８５，８８，８９……ｐチヤネル
MOSFET、２，４，２１，２３，２５，３１，
３３，３５，４１，４３，４５，５１，５３，５
５，５８，５９，６１，６３，６５，６８，６
９，７０，７２，７４，７６，７７，８０，８
２，８４，８６，８７……Ｎチヤネル
MOSFET、３６，３７……抵抗、１０１，２０
１，３０１，４０１，５０１，６０１，７０１，
８０１……入力信号端子、１０２，２０２，３０
２，４０２，５０２，６０２，７０２，８０２…
…反転入力信号、１０３，２０３，３０３，４０
３，５０３，６０３，７０３，８０３……出力端
子、２０４，３０４，４０４，５０４，６０４，
７０４，８０４……反転出力端子、２０５，３０
５，４０５，５０５，６０５……負極の基準電圧
端子、７０５，８０５……正極の基準電圧端子、
２０６，３０６，４０６，５０６，６０６……正
の電圧E1が供給される第１の電源端子、２０７，
３０７，４０７，５０７，６０７……正の電圧
E2が供給される第２の電源端子、７０６，８０
６……負の電圧−E1が供給される第１の電源端
子、７０７，８０７……負の電圧−E2が供給さ
れる第２の電源端子。
た電源系の信号を伝える場合を示した回路図、第
２図、第３図、第４図は従来のレベルシフト回路
図、第５図、第６図、第７図、第８図は本発明の
レベルシフト回路の実施例を示す回路図である。 １，３，２０，２２，２４，３０，３２，３
４，４０，４２，４４，４６，４７，５０，５
２，５４，５６，５７，６０，６２，６４，６
６，６７，７１，７３，７５，７８，７９，８
１，８３，８５，８８，８９……ｐチヤネル
MOSFET、２，４，２１，２３，２５，３１，
３３，３５，４１，４３，４５，５１，５３，５
５，５８，５９，６１，６３，６５，６８，６
９，７０，７２，７４，７６，７７，８０，８
２，８４，８６，８７……Ｎチヤネル
MOSFET、３６，３７……抵抗、１０１，２０
１，３０１，４０１，５０１，６０１，７０１，
８０１……入力信号端子、１０２，２０２，３０
２，４０２，５０２，６０２，７０２，８０２…
…反転入力信号、１０３，２０３，３０３，４０
３，５０３，６０３，７０３，８０３……出力端
子、２０４，３０４，４０４，５０４，６０４，
７０４，８０４……反転出力端子、２０５，３０
５，４０５，５０５，６０５……負極の基準電圧
端子、７０５，８０５……正極の基準電圧端子、
２０６，３０６，４０６，５０６，６０６……正
の電圧E1が供給される第１の電源端子、２０７，
３０７，４０７，５０７，６０７……正の電圧
E2が供給される第２の電源端子、７０６，８０
６……負の電圧−E1が供給される第１の電源端
子、７０７，８０７……負の電圧−E2が供給さ
れる第２の電源端子。
Claims (1)
- 【特許請求の範囲】 １ 第１の電圧系の入力信号を第２の電圧系の信
号として出力するレベルシフト回路において、 前記第２の電圧が印加される端子間に、第１導
電型の第１及び第２の絶縁ゲート型電界効果トラ
ンジスタからなる第１の直列回路と第２導電型の
第３の絶縁ゲート型電界効果トランジスタとを直
列接続し、且つ第１導電型の第４及び第５の絶縁
ゲート型電界効果トランジスタからなる第２の直
列回路と第２導電型の第６の絶縁ゲート型電界効
果トランジスタとを直列接続してなり、 前記第１の絶縁ゲート型電界効果トランジスタ
と並列に第２導電型の第７の絶縁ゲート型電界効
果トランジスタを接続し、前記第４の絶縁ゲート
型電界効果トランジスタと並列に第２導電型の第
８の絶縁ゲート型電界効果トランジスタを接続
し、 前記第２、第３及び第８の絶縁ゲート型電界効
果トランジスタのゲートに前記入力信号を供給
し、前記第５、第６及び第７の絶縁ゲート型電界
効果トランジスタのゲートに前記入力信号の反転
信号を供給し、前記第３の絶縁ゲート型電界効果
トランジスタと前記第１の直列回路を直列接続す
る第１の節点を前記第４の絶縁ゲート型電界効果
トランジスタのゲートに接続し、前記第６の絶縁
ゲート型電界効果トランジスタと前記第２の直列
回路を直列接続する第２の節点を前記第１の絶縁
ゲート型電界効果トランジスタのゲートに接続
し、前記第１の節点もしくは前記第２の節点を前
記第２の電圧系の信号の出力端子とすることを特
徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091066A JPS59216329A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091066A JPS59216329A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59216329A JPS59216329A (ja) | 1984-12-06 |
| JPH0430765B2 true JPH0430765B2 (ja) | 1992-05-22 |
Family
ID=14016122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091066A Granted JPS59216329A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59216329A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017147561A (ja) * | 2016-02-16 | 2017-08-24 | 新日本無線株式会社 | レベルシフト回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0681032B2 (ja) * | 1985-08-07 | 1994-10-12 | 日本電気株式会社 | 高電圧デジタル信号出力回路 |
| JP3194636B2 (ja) * | 1993-01-12 | 2001-07-30 | 三菱電機株式会社 | レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム |
| JP2013131964A (ja) * | 2011-12-22 | 2013-07-04 | Renesas Electronics Corp | レベルシフト回路及び表示装置の駆動回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151433A (ja) * | 1974-05-27 | 1975-12-05 | ||
| JPS57203334A (en) * | 1981-06-08 | 1982-12-13 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
-
1983
- 1983-05-24 JP JP58091066A patent/JPS59216329A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50151433A (ja) * | 1974-05-27 | 1975-12-05 | ||
| JPS57203334A (en) * | 1981-06-08 | 1982-12-13 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017147561A (ja) * | 2016-02-16 | 2017-08-24 | 新日本無線株式会社 | レベルシフト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59216329A (ja) | 1984-12-06 |
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