JPS59216327A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPS59216327A JPS59216327A JP58091062A JP9106283A JPS59216327A JP S59216327 A JPS59216327 A JP S59216327A JP 58091062 A JP58091062 A JP 58091062A JP 9106283 A JP9106283 A JP 9106283A JP S59216327 A JPS59216327 A JP S59216327A
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- terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＰチャネル及びＮチャネルの絶縁ゲート型電界
効果トランジスタ（以下ＭＯ８ＦＨｔＴと略す）で構成
されたレベルシフト回路に関するものである。
効果トランジスタ（以下ＭＯ８ＦＨｔＴと略す）で構成
されたレベルシフト回路に関するものである。
集積回路においては、例えば液晶を用いた表示回路を駆
動するときには昇圧回路を用いて高い電圧を作る場合が
あり、また低消費電流の回路を得る為に低い電圧の定電
圧回路を用いる場合等があって集積回路内部において異
なった電圧で動作している回路が混在していることが多
々ある。そしてそれらの回路は互いに信号が往き来して
いることが一般的であるが、低い電圧系の回路の信号で
高い電圧系の回路を動がす場合にはそれらを結合する回
路が必要となる。そしてこの回路をレベルシフト回路と
呼ぶ。レベルシフト回路において重視される特性の中に
周波数応答特性と消費電流の問題がある。
動するときには昇圧回路を用いて高い電圧を作る場合が
あり、また低消費電流の回路を得る為に低い電圧の定電
圧回路を用いる場合等があって集積回路内部において異
なった電圧で動作している回路が混在していることが多
々ある。そしてそれらの回路は互いに信号が往き来して
いることが一般的であるが、低い電圧系の回路の信号で
高い電圧系の回路を動がす場合にはそれらを結合する回
路が必要となる。そしてこの回路をレベルシフト回路と
呼ぶ。レベルシフト回路において重視される特性の中に
周波数応答特性と消費電流の問題がある。
第１図は従来の相補型のレベルシフト団結の代表的な回
路であり、西独国特許公開２１５４８７７（ＤＢ、Ａ）
÷主張されているものである。第１図において１０，１
２，１．４はＰ’チャネｋＭ０１３ＦＥＴであり、１１
，１３．１５はＮチャネルＭ’０８ＦＦｉＴである。Ｎ
チャネルＭＯθＦＩＴ１１．１５，１５のソースは０電
位である負極１０５Ｆ接続されている。ＰチャネルＭＯ
Ｂ’ＦＢ７１０のソースは電位Ｅ、である第１の正極１
０６に接続されている。ＰチャネルＭＯ８ＦＦｉＴ１２
．１４のソースは電位Ｅ、である第２の正極１０７に接
続されている。なおここでに１（Ｆｆ、の関係があるも
のとする。ＭＱＳＦＦｉＴｌ２とＭＯＢＦＫＴｌ５は接
続され、かつ該接続点は反転出力端子１０４となってい
る。ＭＱＳＦＦｉＴｌ４とＭＯ８ＦＫ１１５は接続され
、かつ該接続点は出力端子１０３となっている。ＭＱＳ
ＦＦｉＴｌ ０とＭＯＢＦＫＴｌ１は接続されインバー
タを形成している。入力端子１０１はＭＯＢＦＫＴｌ
３のゲート及びインバータを形成するＭＯＢＦＫＴｌ０
と１１のゲートに接続されている。Ｍ０８ＦＦｆＴ１０
と１１のドレインの接続点は反転入力信号１０２となっ
てＭＱＳＦＦｉＴｌ ５のゲートに接続されている。Ｍ
ＱＳＦＦｉＴｌ２のゲートは出力端子１０３に接続され
ている。ＭＯＥＩＦＦｉＴ１４のゲ、−トは反転出力端
子１０４に接続されている。以上の回路の動作をｆｔ（
ｉ単に説明する。例えば初め入力信号１０１が０電位で
あるとき、ＭＯ８ＦＦｔＴ１２．１５はオン（ＯＮ）、
ＭＯ８１！’ＥｉＴ’１３ 。
路であり、西独国特許公開２１５４８７７（ＤＢ、Ａ）
÷主張されているものである。第１図において１０，１
２，１．４はＰ’チャネｋＭ０１３ＦＥＴであり、１１
，１３．１５はＮチャネルＭ’０８ＦＦｉＴである。Ｎ
チャネルＭＯθＦＩＴ１１．１５，１５のソースは０電
位である負極１０５Ｆ接続されている。ＰチャネルＭＯ
Ｂ’ＦＢ７１０のソースは電位Ｅ、である第１の正極１
０６に接続されている。ＰチャネルＭＯ８ＦＦｉＴ１２
．１４のソースは電位Ｅ、である第２の正極１０７に接
続されている。なおここでに１（Ｆｆ、の関係があるも
のとする。ＭＱＳＦＦｉＴｌ２とＭＯＢＦＫＴｌ５は接
続され、かつ該接続点は反転出力端子１０４となってい
る。ＭＱＳＦＦｉＴｌ４とＭＯ８ＦＫ１１５は接続され
、かつ該接続点は出力端子１０３となっている。ＭＱＳ
ＦＦｉＴｌ ０とＭＯＢＦＫＴｌ１は接続されインバー
タを形成している。入力端子１０１はＭＯＢＦＫＴｌ
３のゲート及びインバータを形成するＭＯＢＦＫＴｌ０
と１１のゲートに接続されている。Ｍ０８ＦＦｆＴ１０
と１１のドレインの接続点は反転入力信号１０２となっ
てＭＱＳＦＦｉＴｌ ５のゲートに接続されている。Ｍ
ＱＳＦＦｉＴｌ２のゲートは出力端子１０３に接続され
ている。ＭＯＥＩＦＦｉＴ１４のゲ、−トは反転出力端
子１０４に接続されている。以上の回路の動作をｆｔ（
ｉ単に説明する。例えば初め入力信号１０１が０電位で
あるとき、ＭＯ８ＦＦｔＴ１２．１５はオン（ＯＮ）、
ＭＯ８１！’ＥｉＴ’１３ 。
１４はオフ（ＯＦＦ）、反転入力信号１０２はＥ。
電位、出力端子１０３は０電位、反転出力端子１０４は
Ｅ、電位となっている。次に入力信号１０１がＦｉｔ％
を位にかわると、反転入力信号１０２は０電位となり、
ＭＯＢＦＫＴｌ ５はオン、ＭＯ８Ｆ］１ＦｉＴｊ５は
オフする。このときＭＱＳＦＦｉＴｌ２はまだオン状態
にあり、オンしたＭＱＳＦＦｉＴｌ３と競合し、ＭＯＥ
ＩＦＦ！Ｔ１３のドライブ能力が優勢となるように設計
しであるので反転出力端子１０４の電位は０電位に近づ
いていく。したがってＭＱＳＦＦｉＴｌ ４はオンし、
出力端子１０３はＴｆＪ２電位に近づき、ＭＯ８Ｆ］１
ｉＴ１２はオフする方向にむかい、反転出力端子１０４
の電位は更に０電位に近づく。以上が繰り返えされ最終
的に入力信号１０１はＩ！ｉ１′ＴＭ、位、ＭＱＳＦＦ
ｉＴｌ２．１５はオフ、ＭＯＢＦＫＴｌ ３．１４はオ
ン、反転入力信号１０２は０電位、出力端子１０３はＥ
２電位、反転出力端子は０電位となる。また入力信号１
０１が再びＯ電位に変ると、第１図の回路のＭＯ８’Ｆ
ＥＴ１２．１３とＭＱＳＦＦｉＴｌ４．１５は対称に構
成されているのでほぼ同様な経路で初めの状態にもどる
。以上の回路動作が入力信号に応じて繰り返えされる。
Ｅ、電位となっている。次に入力信号１０１がＦｉｔ％
を位にかわると、反転入力信号１０２は０電位となり、
ＭＯＢＦＫＴｌ ５はオン、ＭＯ８Ｆ］１ＦｉＴｊ５は
オフする。このときＭＱＳＦＦｉＴｌ２はまだオン状態
にあり、オンしたＭＱＳＦＦｉＴｌ３と競合し、ＭＯＥ
ＩＦＦ！Ｔ１３のドライブ能力が優勢となるように設計
しであるので反転出力端子１０４の電位は０電位に近づ
いていく。したがってＭＱＳＦＦｉＴｌ ４はオンし、
出力端子１０３はＴｆＪ２電位に近づき、ＭＯ８Ｆ］１
ｉＴ１２はオフする方向にむかい、反転出力端子１０４
の電位は更に０電位に近づく。以上が繰り返えされ最終
的に入力信号１０１はＩ！ｉ１′ＴＭ、位、ＭＱＳＦＦ
ｉＴｌ２．１５はオフ、ＭＯＢＦＫＴｌ ３．１４はオ
ン、反転入力信号１０２は０電位、出力端子１０３はＥ
２電位、反転出力端子は０電位となる。また入力信号１
０１が再びＯ電位に変ると、第１図の回路のＭＯ８’Ｆ
ＥＴ１２．１３とＭＱＳＦＦｉＴｌ４．１５は対称に構
成されているのでほぼ同様な経路で初めの状態にもどる
。以上の回路動作が入力信号に応じて繰り返えされる。
さて入力信号１０１が０電位からＦｌｉ１電位に切シ替
り、出力端子１０３が０電位から１ｉｌｉｔ電位になる
までの過程においてＰチャネルＭＯ８ＦＦｉＴ１４はす
ぐにはオンせず、まわりくどい経路をたどるので応答性
という血がらは良くない。また同じく入力信号１０１が
０電位からＥ１電位に切シ替る過程において前述した様
にＰチャネルＭＯ８Ｆ１＋ｌ！Ｔ１２とＮチャネルＭＯ
８ＦＢＴ１３がともにオンして競合する状態があり、正
常な動作をする為にＮチャネルＭＯ８ＦＫＴ１３のドラ
イブ能力が優る必要があるが、この条件はＭＯＢＦＫＴ
ｌ ２．１４のβをβＰ１スレッシュホールド電圧をＶ
ＴＰ とし、またＭＯＢＦＫＴｌ ５．１５のβをβ
Ｎ１スレッシ二ホールド′眠圧をＶＴＮ とするとと
表わせる。したがってＭＯ８ＦＦＩＴ１２．１４のβは
小さく設計する必要があり、その理由からも応答性が制
約される。また応答性が悪いということはＭＯ８ＦＫＴ
１２や１４をオフさせるまでの時間がかかるので共にオ
ンしたＰチャネルＭＯ８Ｆ’ＥＴとＮチャネルＭＯ８Ｆ
ＥＴの競合が長く続き、その間、貫通電流が流れるので
レベルシフト回路自体の消費電流が大きい。
り、出力端子１０３が０電位から１ｉｌｉｔ電位になる
までの過程においてＰチャネルＭＯ８ＦＦｉＴ１４はす
ぐにはオンせず、まわりくどい経路をたどるので応答性
という血がらは良くない。また同じく入力信号１０１が
０電位からＥ１電位に切シ替る過程において前述した様
にＰチャネルＭＯ８Ｆ１＋ｌ！Ｔ１２とＮチャネルＭＯ
８ＦＢＴ１３がともにオンして競合する状態があり、正
常な動作をする為にＮチャネルＭＯ８ＦＫＴ１３のドラ
イブ能力が優る必要があるが、この条件はＭＯＢＦＫＴ
ｌ ２．１４のβをβＰ１スレッシュホールド電圧をＶ
ＴＰ とし、またＭＯＢＦＫＴｌ ５．１５のβをβ
Ｎ１スレッシ二ホールド′眠圧をＶＴＮ とするとと
表わせる。したがってＭＯ８ＦＦＩＴ１２．１４のβは
小さく設計する必要があり、その理由からも応答性が制
約される。また応答性が悪いということはＭＯ８ＦＫＴ
１２や１４をオフさせるまでの時間がかかるので共にオ
ンしたＰチャネルＭＯ８Ｆ’ＥＴとＮチャネルＭＯ８Ｆ
ＥＴの競合が長く続き、その間、貫通電流が流れるので
レベルシフト回路自体の消費電流が大きい。
以上、従来のレベルシフト回路は応答性が悪く、消費電
流も大きいという欠点があった。
流も大きいという欠点があった。
本発明は高速の応答性を持ち、かつ消費電流の少ないレ
ベルシフト回路を提供するものである。
ベルシフト回路を提供するものである。
以下に本発明を実施例に基づき詳しく説明していく。
第２図は本発明のレベルシフト回路の第１の実施例を示
す回路図である。第２図において２０゜２２．２４はＰ
チャネルＭ０８ＦＦｔＴであり、２１、２３ 、２５
、２６ 、２７はＮチャネルＭＯ８Ｆ１ｎＴである。Ｎ
チャネルＭＯ８ＦＥＴ２１ 。
す回路図である。第２図において２０゜２２．２４はＰ
チャネルＭ０８ＦＦｔＴであり、２１、２３ 、２５
、２６ 、２７はＮチャネルＭＯ８Ｆ１ｎＴである。Ｎ
チャネルＭＯ８ＦＥＴ２１ 。
２３．２５のソースは０電位である負極２０５に接続さ
れている。ＰチャネルＭＱ８ＦＥＴ２０（７）ソースは
電位Ｅ１である第１の正極２０６に接続されている。Ｐ
チャネルＭＯ８ＦＦｔＴ２２．２４のソースは電位Ｅ、
である第２の正極２０７に接続されている。なお、ここ
でＥｌ〈Ｅ２の関係があるものとする。ＰチャネルＭＯ
８ＦＫＴ２２のドレインとＮチャネルＭＯ８ＦＦｉＴ２
３のドレインは接続され、かつ該接続点が反転出力端子
２０４となっている。ＮチャネルＭＯ８ＦＫＴ２（Ｓは
ＰチャネルＭＯＥＩＩｌ’ＥＴ２２に並列に接続されて
いる。ＰチャネルＭＯ８ＦＥＴ２４のドレインとＮチャ
ネルＭＯ８ＦＥＴ２５のドレインは接続され、かつ該接
続点が出力端子２０３となっている。ＮチャネルＭＯ８
ＦＦｆＴ２７はＰチャネルＭＯ８ＦＥＴ２４に並列に接
続されている。ＰチャネルＭＯ８ＦＦ！Ｔ２０のドレイ
ンとＮチャネルＭＯ８ＦＦｉＴ２１のドレインは接続さ
れ、かつ該接続点が反転入力信号２０２となっている。
れている。ＰチャネルＭＱ８ＦＥＴ２０（７）ソースは
電位Ｅ１である第１の正極２０６に接続されている。Ｐ
チャネルＭＯ８ＦＦｔＴ２２．２４のソースは電位Ｅ、
である第２の正極２０７に接続されている。なお、ここ
でＥｌ〈Ｅ２の関係があるものとする。ＰチャネルＭＯ
８ＦＫＴ２２のドレインとＮチャネルＭＯ８ＦＦｉＴ２
３のドレインは接続され、かつ該接続点が反転出力端子
２０４となっている。ＮチャネルＭＯ８ＦＫＴ２（Ｓは
ＰチャネルＭＯＥＩＩｌ’ＥＴ２２に並列に接続されて
いる。ＰチャネルＭＯ８ＦＥＴ２４のドレインとＮチャ
ネルＭＯ８ＦＥＴ２５のドレインは接続され、かつ該接
続点が出力端子２０３となっている。ＮチャネルＭＯ８
ＦＦｆＴ２７はＰチャネルＭＯ８ＦＥＴ２４に並列に接
続されている。ＰチャネルＭＯ８ＦＦ！Ｔ２０のドレイ
ンとＮチャネルＭＯ８ＦＦｉＴ２１のドレインは接続さ
れ、かつ該接続点が反転入力信号２０２となっている。
ＭＯ８ＦＭ！Ｔ２０，２１．２３．２７のゲートはとも
に入力端子２０１に接続されている。ＭＯ８ＦＢＴ２５
．２６のゲートはともに反転入力信号２０２に接続され
ている。ＰチャネルＭＯ８ＦＢＴ２２のゲートは出力端
子２０３に接続されている。ＰチャネルＭＯ８ＦＫＴ２
４のゲートは反転出力端子２０４に接続されている。以
上が第２図の回路構成である。第２図の回路においてＮ
チャネルＭＯ８ＦＩＴ２６と２７を取り除いた回路は第
１図の従来の回路と同じである。つまり本発明の回路構
成上の特徴はＮチャネルＭＯ８ＦＦ！Ｔ２６と２７を新
たに付は加えたことにある。次にこのＮチャネルＭＯ８
ＦＫＴ２６と２７を付は加えたことが如何に効果がある
かを説明する。まず第２図の回路の回路動作であるが、
初め入力信号２０１が０電位であるとき、ＭＯ８Ｆ″Ｆ
ｉＴ２２，２５゜２６はオン、ＭＯ８ＦＢＴ２３．２４
．２７はオフ、反転入力信号２０２はＥ１電位、出力端
子２０３は０電位、反転出力端子２０４はＥ２電位とな
っている。次に入力信号２０１がＥ、電位に変ると、反
転入力信号２０２は０電位となり、ただちにＮチャネル
ＭＯ８ＦＦｔＴ２３．２７はオンし、ＮチャネルＭ０８
ＦＢＴ２５．２６は、ｔ７する。したがって出力端子２
０３は急速にＥ、電位にむかい、反転出力端子２０４は
０電位にむかう、と同時にＰチャネルＭＯ８Ｆ１ｉｉＴ
２２はオフし、ＰチャネルＭＯ８ＦＦｔＴ２４はオンす
る。そして最終的に入力信号２０１はＥ、電位、ＭＯ８
ＦＦ！Ｔ２２，２５．２６はオフ、ＭＯ８ＦＥＴ２３
。
に入力端子２０１に接続されている。ＭＯ８ＦＢＴ２５
．２６のゲートはともに反転入力信号２０２に接続され
ている。ＰチャネルＭＯ８ＦＢＴ２２のゲートは出力端
子２０３に接続されている。ＰチャネルＭＯ８ＦＫＴ２
４のゲートは反転出力端子２０４に接続されている。以
上が第２図の回路構成である。第２図の回路においてＮ
チャネルＭＯ８ＦＩＴ２６と２７を取り除いた回路は第
１図の従来の回路と同じである。つまり本発明の回路構
成上の特徴はＮチャネルＭＯ８ＦＦ！Ｔ２６と２７を新
たに付は加えたことにある。次にこのＮチャネルＭＯ８
ＦＫＴ２６と２７を付は加えたことが如何に効果がある
かを説明する。まず第２図の回路の回路動作であるが、
初め入力信号２０１が０電位であるとき、ＭＯ８Ｆ″Ｆ
ｉＴ２２，２５゜２６はオン、ＭＯ８ＦＢＴ２３．２４
．２７はオフ、反転入力信号２０２はＥ１電位、出力端
子２０３は０電位、反転出力端子２０４はＥ２電位とな
っている。次に入力信号２０１がＥ、電位に変ると、反
転入力信号２０２は０電位となり、ただちにＮチャネル
ＭＯ８ＦＦｔＴ２３．２７はオンし、ＮチャネルＭ０８
ＦＢＴ２５．２６は、ｔ７する。したがって出力端子２
０３は急速にＥ、電位にむかい、反転出力端子２０４は
０電位にむかう、と同時にＰチャネルＭＯ８Ｆ１ｉｉＴ
２２はオフし、ＰチャネルＭＯ８ＦＦｔＴ２４はオンす
る。そして最終的に入力信号２０１はＥ、電位、ＭＯ８
ＦＦ！Ｔ２２，２５．２６はオフ、ＭＯ８ＦＥＴ２３
。
２４．２７はオン、反転入力信号２０２は０電位、出力
端子２０３はＢｔ電位、反転出力端子２０４は０電位と
なる。また入力信号２０１が再び０電位に変ると、第２
図の回路のＭ Ｏ８Ｆ Ｅ Ｔ ２’２．２５．２６と
ＭＯ８ＦＥＴ２４，２５．２７は対称に構成されている
のでほぼ同様の経路で初めの状態にもどる。以上の回路
動作が入力信号に応じて繰り返される。
端子２０３はＢｔ電位、反転出力端子２０４は０電位と
なる。また入力信号２０１が再び０電位に変ると、第２
図の回路のＭ Ｏ８Ｆ Ｅ Ｔ ２’２．２５．２６と
ＭＯ８ＦＥＴ２４，２５．２７は対称に構成されている
のでほぼ同様の経路で初めの状態にもどる。以上の回路
動作が入力信号に応じて繰り返される。
さて本発明の第２図の回路では前述した様に入力信号２
０１が０からｐｔｉｔｔ位に切シ替ると、ただぢにＮチ
ャネルＭＯ８ＰＫ、Ｔ２３，２７はオンし、Ｎチャネル
Ｍ ＯＳ Ｆ Ｂ Ｔ ２５ ｒ ２６はオフする。し
たがって出力端子はただちにＥｔ’ｔＭ、位にむかう。
０１が０からｐｔｉｔｔ位に切シ替ると、ただぢにＮチ
ャネルＭＯ８ＰＫ、Ｔ２３，２７はオンし、Ｎチャネル
Ｍ ＯＳ Ｆ Ｂ Ｔ ２５ ｒ ２６はオフする。し
たがって出力端子はただちにＥｔ’ｔＭ、位にむかう。
一方、従来の第１図の回路では入力信号１０１が０から
Ｅ１１電に切シ替っても反転出力端子１０４の電位が０
電位近くにならないとＰチャネルＭｏＥＩＦ］１ｃＴ１
４はオンしないから出力端子１０３はすぐにはＥ２２電
にむかわない。以上の事からも応答性は本発明の第２図
の回路が従来の第１図の回路より秀れていることがわか
る。また第２図の回路においてＰチャネルＭＯ８ＦＫＴ
２２と２４のβをβＰｉｓスレッシュホールド電圧をＶ
ＴＦ とし、またＮチャネルＭＯ８ＦＦｌ！Ｔ２５と
２５のβをβＮ１．スレッシュホールド電圧をｖＴＮ
とし、またＮｆヤネルＭＯ８ＦＦｉＴ２６と２７のβを
βＮ２１スレツシユホールド電圧をＶＴＮとすると、正
常に動作する為に の条件が必要である。この（１００２）式の不等式は従
来の第１図の回路における（ｆ ｏｏｌ）式の不等式に
対応するものである。（１００２）式の不等式において
ＮチャネルＭＯ８ＦＫＴ２６．！：２７のβであるβＮ
２ が全く入っていない。これはＮチャネルＭＯ８Ｆ
ＦｉＴ２６と２７がゲート電位が０になることによって
完全にオフされることに起因している。したがってβＮ
２ を大きくすることによって動作を阻害することな
く応答性を高めていくことが出来ることを示している。
Ｅ１１電に切シ替っても反転出力端子１０４の電位が０
電位近くにならないとＰチャネルＭｏＥＩＦ］１ｃＴ１
４はオンしないから出力端子１０３はすぐにはＥ２２電
にむかわない。以上の事からも応答性は本発明の第２図
の回路が従来の第１図の回路より秀れていることがわか
る。また第２図の回路においてＰチャネルＭＯ８ＦＫＴ
２２と２４のβをβＰｉｓスレッシュホールド電圧をＶ
ＴＦ とし、またＮチャネルＭＯ８ＦＦｌ！Ｔ２５と
２５のβをβＮ１．スレッシュホールド電圧をｖＴＮ
とし、またＮｆヤネルＭＯ８ＦＦｉＴ２６と２７のβを
βＮ２１スレツシユホールド電圧をＶＴＮとすると、正
常に動作する為に の条件が必要である。この（１００２）式の不等式は従
来の第１図の回路における（ｆ ｏｏｌ）式の不等式に
対応するものである。（１００２）式の不等式において
ＮチャネルＭＯ８ＦＫＴ２６．！：２７のβであるβＮ
２ が全く入っていない。これはＮチャネルＭＯ８Ｆ
ＦｉＴ２６と２７がゲート電位が０になることによって
完全にオフされることに起因している。したがってβＮ
２ を大きくすることによって動作を阻害することな
く応答性を高めていくことが出来ることを示している。
なおＭ０８ＦＦｊＴ２２と２６、またＭ０８ＦＫＴ２４
と２７がそれぞれ並列に接続されているがＮチャネルＭ
Ｏ８ＦＢＴ２６と２７の役目は前述したように信号切シ
替え時の応答性を高める為のものであり、ＭＯ８ＦＦｉ
Ｔ２２と２４の役目は反転出力端子２０４もしくは出力
端子２０３がＦｌｉ２電位に近づく過程においてＮチャ
ネルＭＯ８ＦＥＴ２／＋もしくは２７のゲート・ソース
間の電位がスレッシュホールド電圧より小さくなるとオ
ン状態でなくなるが、その時、更に反転出力端子２０４
もしくは出力端子２０３をＥ２２電にする為であって、
ＭＯ８ＦＢ！Ｔ２２と２６、またＭＯＥＩＦＫＴ２４と
２７が互いに補いあって応答性を高めている。
と２７がそれぞれ並列に接続されているがＮチャネルＭ
Ｏ８ＦＢＴ２６と２７の役目は前述したように信号切シ
替え時の応答性を高める為のものであり、ＭＯ８ＦＦｉ
Ｔ２２と２４の役目は反転出力端子２０４もしくは出力
端子２０３がＦｌｉ２電位に近づく過程においてＮチャ
ネルＭＯ８ＦＥＴ２／＋もしくは２７のゲート・ソース
間の電位がスレッシュホールド電圧より小さくなるとオ
ン状態でなくなるが、その時、更に反転出力端子２０４
もしくは出力端子２０３をＥ２２電にする為であって、
ＭＯ８ＦＢ！Ｔ２２と２６、またＭＯＥＩＦＫＴ２４と
２７が互いに補いあって応答性を高めている。
以上、本発明は従来の回路より応答性が高いことを説明
したが、応答性が高いということは切シ替る時間が速い
のでＰチャネルＭ０８ＦＢＴとＮチャネルＭＯ８ＦＥｉ
Ｔが競合する時間が短かく、貫通電流が少ないこともわ
かる。
したが、応答性が高いということは切シ替る時間が速い
のでＰチャネルＭ０８ＦＢＴとＮチャネルＭＯ８ＦＥｉ
Ｔが競合する時間が短かく、貫通電流が少ないこともわ
かる。
第３図は本発明のレベルシフト回路の第２の実施例を示
す回路図である。第２図の回路は負極が共通で、正極が
電位Ｂ、の第１の正極と電位Ｆｌｉ！の第２の正極を持
つ場合のレベルシフト回路であったが、第３図の回路は
正極が共通で負極が電位−Ｅ工の第１の負極と電位−Ｅ
２の第２の負極を持つ場合の回路で、第２図の回路にお
けるＰチャネルとＮチャネルのトランジスタの構成を逆
にしたものであり、第３図のＭ０８ＦＦｉＴ３０〜３７
は第２図（７）ＭＯ８ＦＦｉＴ２０−２７に順に対応し
、また第３図の端子もしくは信号６０１〜３０４は第２
図の端子もしくは信号２０１〜２０４に順に対応してい
る。以上の第３図の回路もやはり秀れたレベルシフト回
路であることは前述の説明より明らかである。
す回路図である。第２図の回路は負極が共通で、正極が
電位Ｂ、の第１の正極と電位Ｆｌｉ！の第２の正極を持
つ場合のレベルシフト回路であったが、第３図の回路は
正極が共通で負極が電位−Ｅ工の第１の負極と電位−Ｅ
２の第２の負極を持つ場合の回路で、第２図の回路にお
けるＰチャネルとＮチャネルのトランジスタの構成を逆
にしたものであり、第３図のＭ０８ＦＦｉＴ３０〜３７
は第２図（７）ＭＯ８ＦＦｉＴ２０−２７に順に対応し
、また第３図の端子もしくは信号６０１〜３０４は第２
図の端子もしくは信号２０１〜２０４に順に対応してい
る。以上の第３図の回路もやはり秀れたレベルシフト回
路であることは前述の説明より明らかである。
以上、本発明は従来のレベルシフト回路よりも高速の応
答性を有し、また低消費電流のレベルシフト回路である
。
答性を有し、また低消費電流のレベルシフト回路である
。
第１図は従来のレベルシフト回路を示す図、第２図は本
発明のレベルシフト回路の第１の実施例を示す回路図、
第３図は本発明のレベルシフト回路の第２の実施例を示
す回路（２）である。 １０．１２，１４，２０，２２，２４，３１ 。 ３３ 、３５ 、５６ 、５７−−−−−−−−−Ｐ５
−＋ネルＭ ０８ＥｉＴ １１．１３，１５，２１，２５，２５，２６゜２７ 、
５０ 、５２ 、５４−−−−−−−・−ＩＪｆ−ｗネ
／ｌ／ Ｍ Ｏ８ＥＴ １０１．２０ｆ 、３０１・・・・・・・・・入力端子
１０２．２０２．３０２・・・・・・・・・反転入力信
号１０３．２０３，３０３・・・・・・・・・出力端子
１０４，２０４．！１０４・・・・・・・・・反転出力
端子１０５．２０５・・・・・・・・・負極の基準電圧
端子３０５・・・・・・・・・正極の基準電圧端子１０
６．２０６・・・・・・・・・正の電圧Ｅ１が供給され
る第１の電源端子 １０７．２０７・・・・・・・・・正の電圧Ｅ、が供給
される第２の電源端子 ３０６・・・・・・・・・負の電圧−Ｅｌが供給される
第１の電源端子 ３０７・・・・・・・・・負の電圧−Ｅ２が供給される
第２の電源端子 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 −Ｅ。
発明のレベルシフト回路の第１の実施例を示す回路図、
第３図は本発明のレベルシフト回路の第２の実施例を示
す回路（２）である。 １０．１２，１４，２０，２２，２４，３１ 。 ３３ 、３５ 、５６ 、５７−−−−−−−−−Ｐ５
−＋ネルＭ ０８ＥｉＴ １１．１３，１５，２１，２５，２５，２６゜２７ 、
５０ 、５２ 、５４−−−−−−−・−ＩＪｆ−ｗネ
／ｌ／ Ｍ Ｏ８ＥＴ １０１．２０ｆ 、３０１・・・・・・・・・入力端子
１０２．２０２．３０２・・・・・・・・・反転入力信
号１０３．２０３，３０３・・・・・・・・・出力端子
１０４，２０４．！１０４・・・・・・・・・反転出力
端子１０５．２０５・・・・・・・・・負極の基準電圧
端子３０５・・・・・・・・・正極の基準電圧端子１０
６．２０６・・・・・・・・・正の電圧Ｅ１が供給され
る第１の電源端子 １０７．２０７・・・・・・・・・正の電圧Ｅ、が供給
される第２の電源端子 ３０６・・・・・・・・・負の電圧−Ｅｌが供給される
第１の電源端子 ３０７・・・・・・・・・負の電圧−Ｅ２が供給される
第２の電源端子 以 上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 −Ｅ。
Claims (1)
- 基準電圧が供給される基準電圧端子と、第１の電圧Ｅ１
が供給される第１の電源端子と、前記第１の電圧Ｅ、よ
りも大きい第２の電圧Ｅ２が供給される第２の電源端子
と、信号が与えられる入力端子と、第１の出力端子と、
第２の出力端子と、前記第２の１「部端子と前記第２の
出力端子との間に接続された第１の導′屯型の第１の絶
縁ゲート型電界効果トランジスタ（以下Ｍ０８ＦＦｉＴ
と略すンと、前記基準電圧端子と前記第２の出力端子と
の間に接続された第２の導電型の第２のＭＯＥＩＦ１１
！Ｔと、前記第１のＭＯ８Ｆ？！！Ｔに並列に接続され
た第２の導電型の第３のＭＱ８Ｆ’ｇＴと、前記第２の
電源端子と前記第１の出力端子との間に接続された第１
の導′亀型の第４のＭＯＢＦＢＴと、前記基準電圧端子
と前記第１の出力端子との間に接続された幀２の導電型
の蕗５のＭＯＢＦＢＴと、前記第４のＭ０８ＦＦｔＴに
並列に接続された第２の導電型の第６のＭＯＥＩＦＥＴ
と、前記第１の電源端子と前記・基準電圧端子との間に
インバータな形成する第１の導電型の第７のＭ Ｏ８’
Ｆ Ｆｉ Ｔと第２の導電型の第８のＭＯ８Ｆ１ｎＴと
を有し、前記第１のＭＯ８１１ＭｎＴのゲート電極を前
記第１の出力端子に接続し、前記第４のＭＯ８ＦＦｉＴ
のゲート電極を前記第２の出力端子に接続し、前記第２
、第６．第７．第８のＭＯＥｌ、ＦＦ！Ｔのゲート電極
をともに前記入力端子に接続し、前記第６．第５のＭＯ
８ＦＦｉＴのゲート電極をともに前記第７のＭＯ８Ｆ１
ｉｉＴと前記第８のＭＯ８ＦＦ！Ｔの接続点に接続した
ことを特徴とするレベルシフト回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091062A JPS59216327A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091062A JPS59216327A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59216327A true JPS59216327A (ja) | 1984-12-06 |
Family
ID=14016011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091062A Pending JPS59216327A (ja) | 1983-05-24 | 1983-05-24 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59216327A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703199A (en) * | 1985-04-03 | 1987-10-27 | Intersil, Inc. | Non-restricted level shifter |
| JPH10341148A (ja) * | 1997-06-09 | 1998-12-22 | Seiko Epson Corp | 両極性レベルシフト回路 |
| JP2009171084A (ja) * | 2008-01-15 | 2009-07-30 | Seiko Instruments Inc | レベルシフタ回路 |
| WO2012165599A1 (ja) * | 2011-05-31 | 2012-12-06 | ザインエレクトロニクス株式会社 | レベルシフト回路 |
-
1983
- 1983-05-24 JP JP58091062A patent/JPS59216327A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703199A (en) * | 1985-04-03 | 1987-10-27 | Intersil, Inc. | Non-restricted level shifter |
| JPH10341148A (ja) * | 1997-06-09 | 1998-12-22 | Seiko Epson Corp | 両極性レベルシフト回路 |
| JP2009171084A (ja) * | 2008-01-15 | 2009-07-30 | Seiko Instruments Inc | レベルシフタ回路 |
| WO2012165599A1 (ja) * | 2011-05-31 | 2012-12-06 | ザインエレクトロニクス株式会社 | レベルシフト回路 |
| JP2012249261A (ja) * | 2011-05-31 | 2012-12-13 | Thine Electronics Inc | レベルシフト回路 |
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