JPH0543211B2 - - Google Patents
Info
- Publication number
- JPH0543211B2 JPH0543211B2 JP29910487A JP29910487A JPH0543211B2 JP H0543211 B2 JPH0543211 B2 JP H0543211B2 JP 29910487 A JP29910487 A JP 29910487A JP 29910487 A JP29910487 A JP 29910487A JP H0543211 B2 JPH0543211 B2 JP H0543211B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- potential
- transistor
- back gate
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005540 biological transmission Effects 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 6
- 108091006146 Channels Proteins 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝達ゲートスイツチング回路に関し、
特にＮチヤネルMOSトランジスタおよびＰチヤ
ネルMOSトランジスタを対にして実現する伝達
ゲートスイツチング回路に関する。
特にＮチヤネルMOSトランジスタおよびＰチヤ
ネルMOSトランジスタを対にして実現する伝達
ゲートスイツチング回路に関する。
従来の伝達ゲートスイツチング回路は、Ｎチヤ
ネルMOSトランジスタおよびＰチヤネルMOSト
ランジスタを対にしてゲートを構成し、このトラ
ンジスタのバツクゲートに各種の回路で電位を供
給することによりゲートの導通、非導通を制御し
ている。
ネルMOSトランジスタおよびＰチヤネルMOSト
ランジスタを対にしてゲートを構成し、このトラ
ンジスタのバツクゲートに各種の回路で電位を供
給することによりゲートの導通、非導通を制御し
ている。
例えば一つはゲートトランジスタのバツクゲー
ト電位が電源ラインから供給されている回路であ
り、他の一つはバツクゲート電位を電源ラインと
ドレイン（あるいはソース）電位とに切り換えて
供給する回路である。
ト電位が電源ラインから供給されている回路であ
り、他の一つはバツクゲート電位を電源ラインと
ドレイン（あるいはソース）電位とに切り換えて
供給する回路である。
第２図は上述した前者の例を説明するための従
来の伝達ゲートスイツチング回路図である。
来の伝達ゲートスイツチング回路図である。
第２図に示すように、この伝達ゲートスイツチ
ング回路はＮチヤネルMOSトランジスタ１とＰ
チヤネルMOSトランジスタ２からなる一対のゲ
ート回路において、入力端子１５を前記トランジ
スタ１，２のドレインあるいはソースに接続し且
つ出力端子１６をソースあるいはドレインに接続
し、一方ＮチヤネルMOSトランジスタ１のバツ
クゲート電位として第一の電源端子（−3V）１
７から、ＰチヤネルMOSトランジスタ２のバツ
クゲート電位として第二の電源端子（0V）１４
からそれぞれ供給する。また、ＮチヤネルMOS
トランジスタ１のゲートにはゲート制御端子１９
から直接、ＰチヤネルMOSトランジスタ２のゲ
ートにはゲート制御端子１９からインバータ１８
を介して導通、非導通の制御電圧を供給する。こ
の回路においては、入力端子１５と第一の電源端
子（−3V）１７との電位差がバツクゲート効果
によりＮチヤネルMOSトランジスタ１のしきい
値電圧（VT）を上昇させるという働きをしてい
る。
ング回路はＮチヤネルMOSトランジスタ１とＰ
チヤネルMOSトランジスタ２からなる一対のゲ
ート回路において、入力端子１５を前記トランジ
スタ１，２のドレインあるいはソースに接続し且
つ出力端子１６をソースあるいはドレインに接続
し、一方ＮチヤネルMOSトランジスタ１のバツ
クゲート電位として第一の電源端子（−3V）１
７から、ＰチヤネルMOSトランジスタ２のバツ
クゲート電位として第二の電源端子（0V）１４
からそれぞれ供給する。また、ＮチヤネルMOS
トランジスタ１のゲートにはゲート制御端子１９
から直接、ＰチヤネルMOSトランジスタ２のゲ
ートにはゲート制御端子１９からインバータ１８
を介して導通、非導通の制御電圧を供給する。こ
の回路においては、入力端子１５と第一の電源端
子（−3V）１７との電位差がバツクゲート効果
によりＮチヤネルMOSトランジスタ１のしきい
値電圧（VT）を上昇させるという働きをしてい
る。
第３図は従来の他の例を説明するための後者の
伝達ゲートスイツチング回路図である。
伝達ゲートスイツチング回路図である。
第３図に示すように、この伝達ゲートスイツチ
ング回路は第一の電源端子（−3V）１７を直接
ＮチヤネルMOSトランジスタ１のバツクゲート
電位として供給するのではなく、その間にＮチヤ
ネルMOSトランジスタ２０を接続し、そのゲー
トをゲート制御端子１９からインバータ１８を介
して反転した電圧により制御するようにした点、
および入力端子１５と前記ＮチヤネルMOSトラ
ンジスタ２０との間に一対のＰチヤネルMOSト
ランジスタ２１とＮチヤネルMOSトランジスタ
２２とからなるバツクゲート制御スイツチを接続
した点とが第２図に示した例と異なるだけで他は
同じである。すなわち、これらMOSトランジス
タ２０，２１，２２によりバツクゲート電位を電
源ラインとドレイン（あるいはソース）電位とに
切り換えている。
ング回路は第一の電源端子（−3V）１７を直接
ＮチヤネルMOSトランジスタ１のバツクゲート
電位として供給するのではなく、その間にＮチヤ
ネルMOSトランジスタ２０を接続し、そのゲー
トをゲート制御端子１９からインバータ１８を介
して反転した電圧により制御するようにした点、
および入力端子１５と前記ＮチヤネルMOSトラ
ンジスタ２０との間に一対のＰチヤネルMOSト
ランジスタ２１とＮチヤネルMOSトランジスタ
２２とからなるバツクゲート制御スイツチを接続
した点とが第２図に示した例と異なるだけで他は
同じである。すなわち、これらMOSトランジス
タ２０，２１，２２によりバツクゲート電位を電
源ラインとドレイン（あるいはソース）電位とに
切り換えている。
上述したように、バツクゲートの電位が電源で
固定されたような前者の伝達ゲートスイツチング
回路は、低電圧状態におけるバツクゲート電位の
影響により、通常よりも大きくなつたMOSトラ
ンジスタのしきい値電圧に対しゲート・ソース間
電圧が小さくなるため、スイツチング動作をしに
くいという欠点がある。
固定されたような前者の伝達ゲートスイツチング
回路は、低電圧状態におけるバツクゲート電位の
影響により、通常よりも大きくなつたMOSトラ
ンジスタのしきい値電圧に対しゲート・ソース間
電圧が小さくなるため、スイツチング動作をしに
くいという欠点がある。
また、バツクゲートの電位が電源とドレインあ
るいはソースに切り変わるような後者の伝達ゲー
トスイツチング回路は、低電圧で動作することに
ついては問題がないが、バツクゲートの電位がド
レインの電位と等しくなつたとき、Ｎ型チヤネル
のMOSトランジスタではドレインの電位がソー
スの電位よりも大きくなると、基板とドレインと
の間に電流が流れるという現象、いわゆるバイポ
ーラアクシヨンが発生し、またＰ型チヤネルの
MOSトランジスタの場合も同様の結線状態およ
び電位状態であればバイポーラアクシヨンにより
同様の現象が発生し、共にスイツチング回路のオ
ン抵抗に大きな影響を与えるという欠点がある。
るいはソースに切り変わるような後者の伝達ゲー
トスイツチング回路は、低電圧で動作することに
ついては問題がないが、バツクゲートの電位がド
レインの電位と等しくなつたとき、Ｎ型チヤネル
のMOSトランジスタではドレインの電位がソー
スの電位よりも大きくなると、基板とドレインと
の間に電流が流れるという現象、いわゆるバイポ
ーラアクシヨンが発生し、またＰ型チヤネルの
MOSトランジスタの場合も同様の結線状態およ
び電位状態であればバイポーラアクシヨンにより
同様の現象が発生し、共にスイツチング回路のオ
ン抵抗に大きな影響を与えるという欠点がある。
本発明の目的は、従来のかかる低電圧動作を可
能にするとともに、基板とドレインもしくはソー
ス間に電流を流さないようにする伝達ゲートスイ
ツチング回路を提供することにある。
能にするとともに、基板とドレインもしくはソー
ス間に電流を流さないようにする伝達ゲートスイ
ツチング回路を提供することにある。
本発明の伝達ゲートスイツチング回路は、
MOS LSIを用いて構成した伝達ゲートスイツチ
ング回路において、それぞれバツクゲートを有す
る一対のMOSトランジスタからなり入出力信号
をスイツチングするゲート手段と、前記MOSト
ランジスタのソースとドレインの電位を比較する
比較回路と、入力端子と前記MOSトランジスタ
の一方のバツクゲート間に接続した第一のスイツ
チと、出力端子と前記一方のバツクゲート間に接
続した第二のスイツチと、しきい値電圧を大きく
するために前記一方のバツクゲートと第一の電源
端子間へ接続する第三のスイツチと、前記比較回
路の出力とゲート制御端子からの信号との論理を
とり前記第一，第二のスイツチを制御する論理回
路と、前記ゲート手段、第一および第二のスイツ
チ、比較回路に接続され、その動作を制御する電
圧を供給する第二の電源端子とを有し、前記ゲー
ト手段を導通させるときは、前記一対のMOSト
ランジスタの一方のトランジスタのソースとドレ
インとの電位を比較し、しきい値電圧の値を変え
られる方のトランジスタがＮチヤネルトランジス
タであれば電位の低い方を、Ｐチヤネルトランジ
スタであれば電位の高い方を前記比較回路出力に
よりバツクゲート電位として供給し、一方前記ゲ
ート手段を非導通とするときは、前記第一の電源
端子からバツクゲート電位を供給するように構成
される。
MOS LSIを用いて構成した伝達ゲートスイツチ
ング回路において、それぞれバツクゲートを有す
る一対のMOSトランジスタからなり入出力信号
をスイツチングするゲート手段と、前記MOSト
ランジスタのソースとドレインの電位を比較する
比較回路と、入力端子と前記MOSトランジスタ
の一方のバツクゲート間に接続した第一のスイツ
チと、出力端子と前記一方のバツクゲート間に接
続した第二のスイツチと、しきい値電圧を大きく
するために前記一方のバツクゲートと第一の電源
端子間へ接続する第三のスイツチと、前記比較回
路の出力とゲート制御端子からの信号との論理を
とり前記第一，第二のスイツチを制御する論理回
路と、前記ゲート手段、第一および第二のスイツ
チ、比較回路に接続され、その動作を制御する電
圧を供給する第二の電源端子とを有し、前記ゲー
ト手段を導通させるときは、前記一対のMOSト
ランジスタの一方のトランジスタのソースとドレ
インとの電位を比較し、しきい値電圧の値を変え
られる方のトランジスタがＮチヤネルトランジス
タであれば電位の低い方を、Ｐチヤネルトランジ
スタであれば電位の高い方を前記比較回路出力に
よりバツクゲート電位として供給し、一方前記ゲ
ート手段を非導通とするときは、前記第一の電源
端子からバツクゲート電位を供給するように構成
される。
要するに、本発明の伝達ゲートスイツチング回
路は、ゲートを構成するＮ型チヤネルトランジス
タまたはＰ型チヤネルトランジスタを導通させる
とき（伝達するとき）、ソース電位とドレイン電
位をコンパレータで比較し、その出力電位の低い
方または高い方を前記トランジスタのバツクゲー
ト電位として供給すればよく、また前記トランジ
スタを非導通とするとき（伝達しないとき）、バ
ツクゲート電位に負側電源（第一の電源）を供給
すればよい。
路は、ゲートを構成するＮ型チヤネルトランジス
タまたはＰ型チヤネルトランジスタを導通させる
とき（伝達するとき）、ソース電位とドレイン電
位をコンパレータで比較し、その出力電位の低い
方または高い方を前記トランジスタのバツクゲー
ト電位として供給すればよく、また前記トランジ
スタを非導通とするとき（伝達しないとき）、バ
ツクゲート電位に負側電源（第一の電源）を供給
すればよい。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例を説明するための伝
達ゲートスイツチング回路図である。
達ゲートスイツチング回路図である。
第１図に示すように、かかる伝達ゲートスイツ
チング回路は入力端子１５と出力端子１６間にお
ける信号をスイツチングするためのそれぞれバツ
トゲートを有する一対のゲート回路用NMOSト
ランジスタ１およびPMOSトランジスタ２と、
前記NMOSトランジスタ１のソースとドレイン
の電位を比較する比較回路（コパレータ）３と、
入力端子１５と前記MOSトランジスタ１のバツ
トゲート間に接続した第一のスイツチ用NMOS
トランジスタ４およびPMOSトランジスタ５と、
出力端子１６と前記一方のバツクゲート間に接続
した第二のスイツチ用NMOSトランジスタ７お
よびPMOSトランジスタ８と、しきい値電圧を
大きくするために前記一方のバツクゲートと第一
の電源端子VSS（−3V）１７間へ接続した第三の
スイツチ用NMOSトランジスタ６と、前記コパ
レータ３の出力とゲート制御端子１９からの信号
との論理をとり前記第一，第二のスイツチを制御
するインバータ９、NOR回路１２，１３からな
る論理回路と、前記ゲート回路，第一および第二
のスイツチ，コンパレータ３に接続され、その動
作を制御するための電圧を供給する第二の電源端
子VDD（0V）１４とを有する。尚、１０，１１
および１８は入力・制御信号の反転電圧を作成す
るためのインバータである。
チング回路は入力端子１５と出力端子１６間にお
ける信号をスイツチングするためのそれぞれバツ
トゲートを有する一対のゲート回路用NMOSト
ランジスタ１およびPMOSトランジスタ２と、
前記NMOSトランジスタ１のソースとドレイン
の電位を比較する比較回路（コパレータ）３と、
入力端子１５と前記MOSトランジスタ１のバツ
トゲート間に接続した第一のスイツチ用NMOS
トランジスタ４およびPMOSトランジスタ５と、
出力端子１６と前記一方のバツクゲート間に接続
した第二のスイツチ用NMOSトランジスタ７お
よびPMOSトランジスタ８と、しきい値電圧を
大きくするために前記一方のバツクゲートと第一
の電源端子VSS（−3V）１７間へ接続した第三の
スイツチ用NMOSトランジスタ６と、前記コパ
レータ３の出力とゲート制御端子１９からの信号
との論理をとり前記第一，第二のスイツチを制御
するインバータ９、NOR回路１２，１３からな
る論理回路と、前記ゲート回路，第一および第二
のスイツチ，コンパレータ３に接続され、その動
作を制御するための電圧を供給する第二の電源端
子VDD（0V）１４とを有する。尚、１０，１１
および１８は入力・制御信号の反転電圧を作成す
るためのインバータである。
次に、この回路動作について説明する。
まず、ゲート制御端子１９からのスイツチ制御
信号により入力端子１５と出力端子１６間を接続
する場合、コンパレータ３により出力電位と入力
電位を比較する。上記の比較により入力側の電位
が低い場合は、コンパレータ３およびNOR１３
の出力側は共にVDD、トランジスタ４，５は導
通状態、トランジスタ７，８は遮断（非導通）状
態になるので、トランジスタ１のバツクゲート電
位は入力側電位になる。また逆に、比較の結果、
出力側の電位が低い場合は、コンパレータ３の出
力はVSS，NOR１２の出力はVDD，トランジス
タ７，８は導通状態、トランジスタ４，５は非導
通状態になるので、トランジスタ１のバツクゲー
ト電位は出力側電位になる。すなわち、基板から
ソースあるいはドレインに電流が流れるというバ
イポーラアクシヨンが少なくなる。
信号により入力端子１５と出力端子１６間を接続
する場合、コンパレータ３により出力電位と入力
電位を比較する。上記の比較により入力側の電位
が低い場合は、コンパレータ３およびNOR１３
の出力側は共にVDD、トランジスタ４，５は導
通状態、トランジスタ７，８は遮断（非導通）状
態になるので、トランジスタ１のバツクゲート電
位は入力側電位になる。また逆に、比較の結果、
出力側の電位が低い場合は、コンパレータ３の出
力はVSS，NOR１２の出力はVDD，トランジス
タ７，８は導通状態、トランジスタ４，５は非導
通状態になるので、トランジスタ１のバツクゲー
ト電位は出力側電位になる。すなわち、基板から
ソースあるいはドレインに電流が流れるというバ
イポーラアクシヨンが少なくなる。
一方、ゲート制御端子１９からのスイツチ制御
信号により入力端子１５と出力端子１６間を接続
しない場合、トランジスタ１のバツクゲート電位
はVSSになるので、このトランジスタ１は遮断
しやすい状態になる。すなわち、低電圧動作がし
やすくなる。
信号により入力端子１５と出力端子１６間を接続
しない場合、トランジスタ１のバツクゲート電位
はVSSになるので、このトランジスタ１は遮断
しやすい状態になる。すなわち、低電圧動作がし
やすくなる。
以上、本実施例について説明したが、実施例に
おけるＮチヤネルMOSトランジスタをＰチヤネ
ルMOSトランジスタに置きかえても、同様の結
果が得られる。
おけるＮチヤネルMOSトランジスタをＰチヤネ
ルMOSトランジスタに置きかえても、同様の結
果が得られる。
以上説明したように、本発明の伝達ゲートスイ
ツチング回路は伝達ゲートを構成する一対の
MOSトランジスタの一方のトランジスタのバツ
クゲートを複数のスイツチを介してその一方のト
ランジスタのソースまたはドレインに接続するこ
とにより、低電圧駆動を行えるという効果があ
る。
ツチング回路は伝達ゲートを構成する一対の
MOSトランジスタの一方のトランジスタのバツ
クゲートを複数のスイツチを介してその一方のト
ランジスタのソースまたはドレインに接続するこ
とにより、低電圧駆動を行えるという効果があ
る。
また、本発明の伝達ゲートスイツチング回路は
前記一対のMOSトランジスタのソース電位とド
レイン電位とをコンパレータにより比較すること
により、前記一対のMOSトランジスタのソース
またはドレインから基板へ電流が流れてしまうと
いう現象、いわゆるバイポーラアクシヨン、を抑
制することができるという効果がある。
前記一対のMOSトランジスタのソース電位とド
レイン電位とをコンパレータにより比較すること
により、前記一対のMOSトランジスタのソース
またはドレインから基板へ電流が流れてしまうと
いう現象、いわゆるバイポーラアクシヨン、を抑
制することができるという効果がある。
第１図は本発明の一実施例を説明するための伝
達ゲートスイツチング回路図、第２図は従来の一
例を説明するための伝達ゲートスイツチング回路
図、第３図は従来の他の例を説明するための伝達
ゲートスイツチング回路図である。 １，２……ゲート手段用MOSトランジスタ、
３……比較回路、４，５……第一のスイツチ用
MOSトランジスタ、６……第三のスイツチ用
MOSトランジスタ、７，８……第二のスイツチ
用MOSトランジスタ、９，１２，１３……論理
回路素子、１０，１１，１８……インバータ、１
４……第二の電源端子（VDD）、１５……入力端
子、１６……出力端子、１７……第一の電源端子
（VSS）、１９……ゲート制御端子。
達ゲートスイツチング回路図、第２図は従来の一
例を説明するための伝達ゲートスイツチング回路
図、第３図は従来の他の例を説明するための伝達
ゲートスイツチング回路図である。 １，２……ゲート手段用MOSトランジスタ、
３……比較回路、４，５……第一のスイツチ用
MOSトランジスタ、６……第三のスイツチ用
MOSトランジスタ、７，８……第二のスイツチ
用MOSトランジスタ、９，１２，１３……論理
回路素子、１０，１１，１８……インバータ、１
４……第二の電源端子（VDD）、１５……入力端
子、１６……出力端子、１７……第一の電源端子
（VSS）、１９……ゲート制御端子。
Claims (1)
- １ MOS LSIを用いて構成した伝達ゲートスイ
ツチング回路において、それぞれバツクゲートを
有する一対のMOSトランジスタからなり入出力
信号をスイツチングするゲート手段と、前記
MOSトランジスタのソースとドレインの電位を
比較する比較回路と、入力端子と前記MOSトラ
ンジスタの一方のバツクゲート間に接続した第一
のスイツチと、出力端子と前記一方のバツクゲー
ト間に接続した第二のスイツチと、しきい値電圧
を大きくするために前記一方のバツクゲートと第
一の電源端子間へ接続する第三のスイツチと、前
記比較回路の出力とゲート制御端子からの信号と
の論理をとり前記第一，第二のスイツチを制御す
る論理回路と、前記ゲート手段、第一および第二
のスイツチ、比較回路に接続され、その動作を制
御する電圧を供給する第二の電源端子とを有し、
前記ゲート手段を導通させるときは、前記一対の
MOSトランジスタの一方のトランジスタのソー
スとドレインとの電位を比較し、しきい値電圧の
値を変えられる方のトランジスタがＮチヤネルト
ランジスタであれば電位の低い方を、Ｐチヤネル
トランジスタであれば電位の高い方を前記比較回
路出力によりバツクゲート電位として供給し、一
方前記ゲート手段を非導通とするときは、前記第
一の電源端子からバツクゲート電位を供給するこ
とを特徴とする伝達ゲートスイツチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29910487A JPH01140808A (ja) | 1987-11-26 | 1987-11-26 | 伝達ゲートスイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29910487A JPH01140808A (ja) | 1987-11-26 | 1987-11-26 | 伝達ゲートスイッチング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01140808A JPH01140808A (ja) | 1989-06-02 |
| JPH0543211B2 true JPH0543211B2 (ja) | 1993-07-01 |
Family
ID=17868192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29910487A Granted JPH01140808A (ja) | 1987-11-26 | 1987-11-26 | 伝達ゲートスイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140808A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305304A (ja) * | 2001-04-05 | 2002-10-18 | Toshiba Corp | 電力用半導体装置 |
| JP4635188B2 (ja) * | 2006-07-25 | 2011-02-16 | 独立行政法人産業技術総合研究所 | 四端子二重絶縁ゲート電界トランジスタによるｍｏｓ回路 |
-
1987
- 1987-11-26 JP JP29910487A patent/JPH01140808A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01140808A (ja) | 1989-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6768368B2 (en) | Level shifter circuit and semiconductor device including the same | |
| JP2616142B2 (ja) | 出力回路 | |
| US4578600A (en) | CMOS buffer circuit | |
| US4563594A (en) | Schmitt trigger circuit using MOS transistors and having constant threshold voltages | |
| US6031394A (en) | Low voltage CMOS circuit for on/off chip drive at high voltage | |
| US4363978A (en) | Reduced power tristate driver circuit | |
| US6437627B1 (en) | High voltage level shifter for switching high voltage in non-volatile memory intergrated circuits | |
| KR950026119A (ko) | 출력 회로 | |
| EP0225249B1 (en) | Cmos current switching circuit | |
| US5013937A (en) | Complementary output circuit for logic circuit | |
| CN1855724B (zh) | 缓冲电路 | |
| US4717847A (en) | TTL compatible CMOS input buffer | |
| EP1098438A1 (en) | Complementary logic circuit | |
| KR100232661B1 (ko) | 아날로그 스위치회로 | |
| EP0346898B1 (en) | Power supply switching circuit | |
| US6480050B1 (en) | Level shifter with no quiescent DC current flow | |
| US6064223A (en) | Low leakage circuit configuration for MOSFET circuits | |
| JP5190335B2 (ja) | トレラントバッファ回路及びインターフェース | |
| KR940003448A (ko) | 반도체 기억장치 | |
| JP2679495B2 (ja) | 半導体回路 | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| JPH0543211B2 (ja) | ||
| JPH05160692A (ja) | 電圧比較器 | |
| JP2646771B2 (ja) | 半導体集積回路 | |
| JP2800336B2 (ja) | 半導体アナログスイッチ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |