JP4635188B2

JP4635188B2 - 四端子二重絶縁ゲート電界トランジスタによるｍｏｓ回路

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Publication number: JP4635188B2
Application number: JP2006202056A
Authority: JP
Inventors: 敏弘関川; 帆平小池
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2006-07-25
Filing date: 2006-07-25
Publication date: 2011-02-16
Anticipated expiration: 2026-07-25
Also published as: JP2008028916A

Description

本発明は二重絶縁ゲート電界効果トランジスタ、特に四端子二重絶縁ゲート電界効果トランジスタを用いたＭＯＳ回路に関する。

本願明細書では電気回路網での回路の結節点をノードと称することにする。当然のことながら、あるノードは二つの役割をすることがある。すなわち、ある一つの回路網の中である一定の機能を有する部分回路網を部分回路と称することにすると、一つのノードにある部分回路の電気信号が出力されるとき（出力ノード）、そのノードにつながる他の部分回路から見るとそのノードは電気信号が入力されるノード（入力ノード）になっていることがある。
さて、一般に絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）を用いたＭＯＳ集積回路では、図１０に示すようなパストランジスタＰＴ（パスゲートとも言う）が用いられる。
図１０は、従来の絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。図中、ＰＴは絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。ＰＴのボディーは通常接地（ＧＮＤ）に接続されている。

すなわち、普通はＮ形の絶縁ゲート電界効果トランジスタ（ＮＭＯＳＴ）が用いられ、ソースまたはドレインを論理信号入力ノードＩＮに接続し、ドレインまたはソースを論理信号出力ノードＯＴに接続し、さらにゲートを制御信号入力ノードＣＮ接続し、論理信号出力ノードにはその論理信号を受け取るための負荷回路が接続されており、制御信号によりパストランジスタのオン状態、オフ状態を切り替え、負荷回路に論理信号を転送、または非転送する。負荷回路は一般に論理回路、例えばインバータ１であり、論理信号出力ノードＯＴはインバータ１の入力ノードにもなっている。また、論理信号入力ノードＩＮや制御信号入力ノードＣＮには他の論理回路の出力、例えばインバータ２や３の出力ノードが接続され、それぞれの信号が供給される。また、ＮＭＯＳＴのボディーは通常接地（ＧＮＤ）に接続されている。さらに、通常はドレインとソースは構造上ほぼ同等に作製されているので、ソースとドレインを入れ替えても良い。ここでは、動作状態に応じて電流の流れ込む端子をドレイン、流れ出る端子をソースと適宜考えて説明する。

さて、パストランジスタの動作は一般に高速であるとされているが、負荷回路に転送される論理信号のハイレベルの低下が欠点となる。すなわち、論理信号のハイレベルをＶＨとし、制御信号のハイレベルをＶＧＨ、パストランジスタの閾値電圧をＶＴＮとすると、転送された信号のハイレベルはほぼＶＧＨ−ＶＴＮとなり、通常はＶＨとＶＧＨはほぼ等しいから論理信号のハイレベルＶＨが転送後はＶＨ−ＶＴＮに低下してしまう訳である。さらにこの場合、出力ノードはソースと見なすことが出来、ボディーとソース間が逆バイアスされることになるためいわゆるボディー効果によりＮＭＯＳＴの閾値電圧は増加し、ＶＴＮはより大きなＶＴＮＨとなる。結局転送後の論理信号のハイレベルの低下はさらに大きくなり、ＶＨ−ＶＴＮＨと低下してしまう。この欠点を避ける方法として制御信号のハイレベルＶＧＨを論理信号のハイレベルＶＨより高くする方法がある。しかし、これは昇圧回路など余分な回路が必要なのとパストランジスタのゲートの信頼性上の問題が生じる。

一方、絶縁基板上に構成された四端子二重絶縁ゲート電界効果トランジスタ（ＦＴＸＭＯＳ；例えば、特許文献１、特許文献２、特許文献３参照）ではボディーは接地または他の電位が一定の電圧源に接続されておらず、そのためこれをパストランジスタとして用い、図１１のように二つのゲートを電気的に接続（三端子動作と称する、この場合二つのゲートが一体となって形成された特許１８７５５４８号のようないわゆるフィンＦＥＴと同様な動作をする。）して制御信号入力ノードＣＮに接続するとボディー効果が生じることは無く、転送後の論理信号のハイレベルがＶＨ − ＶＴＦよりさらに低下する欠点は避けることが出来る。
図１１は、三端子動作の四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。図中、ＰＦＴは四端子二重絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＦＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。

ただし、ＶＴＦは三端子動作の四端子二重絶縁ゲート電界効果トランジスタ（ＦＴＸＭＯＳと略称する）の閾値電圧である。一般に論理信号出力ノードＯＴに転送された論理信号のハイレベルはそれに接続される論理回路（例えば図１０や図１１のインバータ１）の論理閾値レベルより高くないと論理動作に支障がでたり、リーク電流の増加をもたらしたりして具合が悪い。この現象を軽減するには他の論理回路に用いられているＮＭＯＳＴやＦＴＸＭＯＳとは別に特別にパストランジスタの閾値電圧（ＶＴＮやＶＴＦ）を小さくする必要がある。しかし、閾値電圧を個別に異なる値とすることは製造プロセスが特に複雑になるなどの欠点がある。また、ＦＴＸＭＯＳで三端子動作をさせると、同じチャネル幅に対して電流はほぼ二倍になるが、ゲートの入力容量もほぼ二倍となり制御信号入力ノードに対する負荷も約二倍と大きくなり動作速度の低下や、またパストランジスタで消費されるダイナミックな消費電力も約二倍に増加するなどの欠点がある。
これに対し、図１２のようにＦＴＸＭＯＳを用い、その第一ゲートと第二ゲートを別々に駆動（四端子動作と称する）し、第一ゲートを制御信号入力ノードＣＮに接続し、第二ゲートをその閾値電圧を制御するための閾値電圧制御電圧源が接続される閾値電圧制御ノードＶＣＮに接続した回路構成が考えられる。

図１２は、四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。図中、ＰＦＴは四端子二重絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＦＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。ＶＴＣはＰＦＴの閾値電圧を制御するための電圧源が接続される閾値電圧制御ノードである。
ＦＴＸＭＯＳでは第二ゲートの電位によって第一ゲートから見た閾値電圧を制御できると言う特徴があるのでこのようなことが可能である。したがって、三端子動作での閾値電圧を一つの値、例えばＶＴＦに固定して設計、製造したとしてもパストランジスタにおいては四端子動作とし、その閾値電圧を電気的に変えてＶＴＦより十分低くいＶＴＦＬとすることが可能である。ただ、四端子動作ではやはりボディー効果が生じてしまうが、これは閾値電圧ＶＴＦＬを十分低くすることで軽減できる。しかし、動作速度においては論理出力ノードＯＴへの充放電電流が三端子動作の約半分となるため転送速度が三端子動作より遅くなる欠点がある。

特許第１３９５５１３号公報特許第２０２１９３１号公報特許第３５４３１１７号公報

本発明の目的は、上記欠点を除去し、パストランジスタのゲートを駆動するための外部回路がＭＯＳ回路に及ぼす負荷の軽減と転送速度向上、および転送された論理信号のハイレベルが低下する現象を軽減したＭＯＳ回路を提供することにある。

本発明では以下の構成で課題を解決する。
四端子二重絶縁ゲート電界効果トランジスタ（ＦＴＸＭＯＳ）をパストランジスタとして用い、ソースまたはドレインを論理信号入力ノードに接続し、他端のドレインまたはソースを論理信号出力ノードに接続し、その第一ゲートを制御信号入力ノードに接続し、その第二ゲートに抵抗の一端を接続し、その抵抗の他端をその四端子二重絶縁ゲート電界効果トランジスタの閾値電圧を制御するための電圧源（閾値電圧制御電圧源）が接続される閾値電圧制御ノードに接続する。上記構成において、さらに上記四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと第二ゲートとを外部容量で接続する。ここで、外部容量とは意図的に構成された容量を言う。またさらに、第二ゲートと、他の外部容量の一端を接続し、その他端をクロック電圧源等のパルス電圧源が接続されるパルス電源ノードに接続する。さらに閾値電圧制御電圧源の電位を、動作時には閾値電圧が小さくなる方向の電位とし、定常状態や待機時あるいは未使用時には閾値電圧が大きくなる方向の電位とするようにダイナミックに可変とする。さらに、これらをクロックと同期させてダイナミックに可変とする。さらに、上記抵抗を三端子絶縁ゲート電界効果トランジスタのソースとドレイン間の抵抗とし上記三端子絶縁ゲート電界効果トランジスタのゲートをその抵抗値を制御するための電圧源（抵抗値制御電圧源）が接続される抵抗値制御ノードに接続する。そのドレインとソース間の抵抗値は抵抗値制御電圧源の電位によって制御する。さらにまた、上記抵抗を四端子絶縁ゲート電界効果トランジスタのソースとドレイン間の抵抗とし上記四端子絶縁ゲート電界効果トランジスタの第一ゲートを抵抗値制御ノードに接続し、第二ゲートを他の抵抗値制御ノードに接続し、これらの抵抗値制御電圧源の電位を制御することによってそのドレインとソース間の抵抗値を制御する。

また、四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳによるパストランジスタを両端に開放端（無論、開放端は両端のＦＴＸＭＯＳのドレインまたはソースである）を有するように複数個直列接続し、一方の開放端を論理信号入力ノードに接続し、他方の開放端を論理信号出力ノードに接続し、各第一ゲートを複数個の制御信号入力ノードの各一つに各々接続し、各第二ゲート各々に対し一つの抵抗の一端に接続するか、また各抵抗の他端を各々の閾値電圧制御ノードに接続する。なお、上記抵抗は複数個の第二ゲートに対し重複しても良いし、無論それぞれが別々の抵抗でも良い。余った抵抗は回路から削除できることは無論である。さらに、上記閾値電圧制御ノードについても同様である。また、上記各抵抗を三端子または四端子絶縁ゲート電界効果トランジスタのドレインとソース間抵抗に置き換えることが出来ることは無論である。その際、その三端子または四端子絶縁ゲート電界効果トランジスタの各ゲートは、閾値電圧制御ノードに接続し、その電位によって各抵抗値を制御できることも無論である。
なお、繰り返すことになるが、上記四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳによるパストランジスタの各第二ゲートはそれぞれ別の抵抗の一端に接続しても良いし、またいくつか纏めて共通の一つの抵抗の一端に接続しても良い。この場合、余った抵抗と閾値電圧制御ノード等は省くことが出来る。上記各抵抗を三端子または四端子絶縁ゲート電界効果トランジスタのドレインとソース間抵抗に置き換えた場合も同様である。

さらに具体的回路構成は以下の通りである。
構成１：四端子二重絶縁ゲート電界効果トランジスタのソースまたはドレインの一方を論理信号入力ノードに接続し、他方のドレイン又はソースを論理信号出力ノードに接続し、第一ゲートを制御信号入力ノードに接続し、第二ゲートを抵抗の一端に接続し、その他端を閾値電圧制御ノードに接続しことを特徴とするＭＯＳ回路。
構成２：構成１において、前記四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと第二ゲート間を外部容量で接続したことを特徴とするＭＯＳ回路。
構成３：構成１において、前記四端子二重絶縁ゲート電界効果トランジスタの該第二ゲートをさらに他の外部容量の一端に接続し、その外部容量の他端をパルス電源ノードに接続したことを特徴とするＭＯＳ回路。
構成４：構成１ないし３のいずれか１つにおいて、前記抵抗を三端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗とし、該三端子絶縁ゲート電界効果トランジスタのゲートをその抵抗値制御電源ノードに接続したことを特徴とするＭＯＳ回路。
構成５：構成１ないし３において、前記抵抗を他の四端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗で置き換え、その第一ゲートを抵抗値制御電源ノードに接続し、第二ゲートを他の抵抗値制御電源ノードに接続したことを特徴とするＭＯＳ回路。

構成６：両端に開放端を有するように複数個の四端子二重絶縁ゲート電界効果トランジスタを直列接続し、一方の開放端を論理信号入力ノードに接続し、他方の開放端を論理信号出力ノードに接続し、前記直列接続した四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを複数個の各制御信号入力ノードに各々接続し、各第二ゲートを同複数個の各抵抗の一端に各々接続し、前記複数個の各抵抗の他端を各々閾値電圧制御ノードに接続したことを特徴とするＭＯＳ回路。
構成７：構成６において、前記複数個の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートと各第二ゲート間を複数個の各外部容量で各々接続したことを特徴とするＭＯＳ回路。
構成８：構成６において、前記複数個の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートに、さらに各々外部容量の一端を接続し、前記各々の外部容量の他端を各々パルス電源ノードに接続したことを特徴とするＭＯＳ回路。
構成９：構成６ないし８のいずれか１つにおいて、前記複数個の抵抗のうちの一個乃至すべてのいずれか１つを複数個の三端子絶縁ゲート電界効果トランジスタのドレインとソース間抵抗で置き換え、前記三端子絶縁ゲート電界効果トランジスタの各ゲートをそれらの抵抗値制御電源ノードに各々接続したことを特徴とするＭＯＳ回路。
構成１０：構成９において、前記複数個の三端子絶縁ゲート電界効果トランジスタのうちの１以上の任意数の三端子絶縁ゲート電界効果トランジスタを他の四端子絶縁ゲート電界効果トランジスタとし、該他の四端子絶縁ゲート電界効果トランジスタの各第一ゲートを抵抗値制御電源ノードに各々接続し、各第二ゲートを別の抵抗値制御電源ノードに各々接続したことを特徴とするＭＯＳ回路。

構成１１：両端に開放端を有するように複数個の四端子二重絶縁ゲート電界効果トランジスタを直列接続し、一方の開放端を論理信号の入力ノードに接続し、他方の開放端を論理信号の出力ノードに接続し、前記四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを複数個の各制御信号入力ノードに各々接続し、各第二ゲートを共通接続して抵抗の一端に接続し、該抵抗の他端を閾値電圧制御ノードに接続したことを特徴とするＭＯＳ回路。
構成１２：構成１１において、前記複数個の四端子二重絶縁ゲート電界効果トランジスタの共通接続された第二ゲートに対して、さらに、外部容量の一端を接続し、その外部容量の他端をパルス電源ノードに接続したことを特徴とするＭＯＳ回路。
構成１３：構成１１又は１２において、前記抵抗を三端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗で置き換え、該三端子絶縁ゲート電界効果トランジスタのゲートを抵抗値制御電源ノードに接続したことを特徴とするＭＯＳ回路。
構成１４：構成１１又はないし１２において、前記抵抗を他の四端子絶縁ゲート電界効果トランジスタのソースとドレイン間の抵抗で置き換え、該他の四端子絶縁ゲート電界効果トランジスタの第一ゲートを抵抗値制御電源ノードに接続し、第二ゲートを別の抵抗値制御電源ノードに接続したことを特徴とするＭＯＳ回路。

本発明で言うところの四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳ（ここではＮ形として説明する）とは、いわゆる絶縁基板上に形成された二重ゲート電界効果トランジスタあるいはダブルゲートＭＯＳトランジスタであって、さらに二つのゲート電極が電気的に独立した構造の素子である。そして、一方のゲート電極の電位により他方のゲートからみた閾値電圧を制御できるという特徴を有する。チャネルはそれぞれのゲートが面している半導体表面に形成されるが、それぞれのゲートの電位がそれぞれのゲートから見た閾値電圧より低い場合はそれぞれの半導体表面部分にチャネルは形成されず、その半導体表面部分には電流はほとんど流れない。逆に高い場合はそれぞれの半導体表面部分にチャネルがそれぞれ形成され、その半導体表面部分に電流が流れる。すなわち、両方の半導体表面部分に電流が流れる状態（オン状態）、どちらか一方に流れる状態（これもオン状態）、両方とも流れない状態（オフ状態）を第一および第二ゲートで制御できる。
そこで、図１のように論理回路において、四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳをパストランジスタＰＦＴとして用い、そのドレインまたはソースを論理信号入力ノードＩＮに接続し、他端のソースまたはドレインを論理信号出力ノードＯＴに接続する。

図１は、本発明の第１の実施例を示す。図中、ＰＦＴは四端子二重絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＦＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。Ｒは抵抗、ＶＴＣはＰＦＴの閾値電圧を制御するための電圧源が接続される閾値電圧制御ノードである。
第一ゲートは制御信号入力ノードＣＮに接続し、それが面している半導体表面部分にチャネルを形成してパストランジスタをオン状態にするか、チャネルを形成させずにオフ状態にするかが制御される。なお、一般に論理信号出力ノードＯＴには論理回路の入力が、また論理信号入力ノードＩＮや制御信号入力ノードＣＮにも論理回路の出力が接続されるが、一例として図では各インバータ１、２および３で表している。さて、上記ＦＴＸＭＯＳの第二ゲートには抵抗Ｒの一端を接続し、その抵抗の他端をＰＦＴの閾値電圧制御するための閾値電圧制御電圧源（直流電圧源あるいはパルス電圧源）が接続される閾値電圧制御ノードＶＴＣに接続する。このＶＴＣの定常状態における電位により、ＦＴＸＭＯＳよりなるパストランジスタＰＦＴの第一ゲートから見た定常状態の閾値電圧ＶＴＦを制御する。通常、第二ゲートに面している半導体表面部分には定常状態においてチャネルが強く形成されない、あるいは電流が流れたとしても極めて小さくなるように上記電位を設定する。

さて、図１において、制御信号入力ノードＣＮに接続されているＰＦＴのゲート容量は図１２と同様に三端子動作の図１１の場合の約半分であるからより高速でＰＦＴのオン、オフ状態を制御できる。しかし、その分論理信号入力ノードと論理信号出力ノード間に流し得る電流も約半分となるから論理信号の転送速度が遅くなることが懸念される。
この点を解決するためにＰＦＴの第二ゲートに抵抗Ｒの一端を接続し、その抵抗の他端を閾値電圧制御ノードＶＴＣに接続する。そうすると、ＰＦＴの第一ゲートと第二ゲート間の容量ＣＧＧと抵抗Ｒにより微分回路１が形成され、また論理信号入力ノードに接続されたＰＦＴのドレインまたはソースと第二ゲート間の容量ＣＤＧと抵抗Ｒによっても微分回路２が形成される。微分回路１によってＣＮの制御信号の微分波形が第二ゲートに生じ、また微分回路２によって入力ノードＩＮの論理信号の微分波形が第二ゲートに生じる。これらはその時のＶＴＣの電位に重畳される。ＣＧＧおよびＣＤＧにはＰＦＴの各電極間の寄生容量による合成容量も含まれる。また、第二ゲートと接地、または電源ノード間に寄生容量もあるので、微分回路１および２は理想的な微分回路ではないが、微分波形に類似した波形がＶＴＣの電位に重畳されるので同様作用と効果を得ることが出来る。このような波形を含めて、微分波形と称することにする。さて、ＶＴＣにパルス電圧源が接続された場合には、そのパルス電圧源を、ＰＦＴに接続された論理ゲートが動作中の場合はハイレベルにしてＰＦＴの閾値電圧を小さくしてハイレベルの低下を少なくし、また静止状態のときはローレベルにしてＰＦＴの閾値電圧を高くしてリーク電流を極小にし、論理信号出力ノードにおける電位の時間変化（リーク電流による電荷の放電、または充電により生じ、これが大きいと誤動作の原因となる）を小さくできる。この場合、パルス電圧源による動的消費電力の増加はあるが、そのパルス電圧源の電位変化を論理信号レベルの変化量より小さくしてよいことや、その電位変化の周期を論理信号レベルの変化の周期より小さくできることで、動的消費電力を三端子動作の場合より小さくできる。また、図２のようにさらに第二ゲートに、外部容量ＣＫの一端を接続し、その他端をパルス電圧源が接続されるパルス電源ノードＶＣＫに接続し、閾値電圧制御ノードＶＴＣには直流電圧源を接続しても同様な効果を生じさせることが出来る。

図２は、本発明の第２の実施例を示す。図中、ＰＦＴは四端子二重絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＦＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。Ｒは抵抗、ＶＴＣはＰＦＴの閾値電圧を制御するための電圧源が接続される閾値電圧制御ノードである。さらに、ＣＫは外部容量であり、その一端はＰＦＴの第二ゲートに接続され、その他端はパルス電圧源が接続されるパルス電源ノードＶＣＫに接続される。
ここで、外部容量とは意図的に構成した容量を称する。
そこでまず、第一の場合として論理信号入力ノードの論理レベルが確定した後に、制御信号ノードの制御信号がローレベルからハイレベルに変化し、ＰＦＴをオフ状態からオン状態になるときを考える。

図３は、本発明の原理の説明図である。図３（ａ）はＰＦＴの第一ゲートと第二ゲート間の容量ＣＧＧと抵抗Ｒで構成される微分回路１を示したものである。図３（ｂ）は第一ゲートに印加される制御信号パルス波形を、図３（ｃ）は第二ゲートに生じるその微分波形をそれぞれ模式的に表したものである。
その場合微分回路１が働き、図３（Ｃ）に模式的示すように、制御信号の正方向の微分パルスが第二ゲートに生じ、過渡的に第二ゲートが面した半導体表面にチャネルが形成され、流れる電流を三端子動作の場合に近い値に増強できるので転送速度が遅くなることを防ぐことが出来る。逆に制御信号がハイレベルからローレベルに変化してＰＦＴがオン状態からオフ状態になるときは、図３（Ｃ）のように負方向の微分パルスが第二ゲートに生じ、ＰＦＴをより速くオフ状態にするよう作用する。ただし、第一ゲートと第二ゲート間は、第一ゲートによって第一ゲートが面している半導体表面に形成される第一チャネルによってほぼシールドされているからＣＧＧの値は前者より小さくなり微分パルスの大きさは小さくなる。この微分パルスの時定数（ＣＧＧの値とＲの値との積）は抵抗Ｒの値を選ぶことによって制御でき、これを論理信号の過渡応答時間より大きくすれば、転送速度低下の防止効果を大きくすることが出来る。なお、ＶＳＣは閾値電圧制御ノードＶＴＣに接続される閾値電圧制御用電圧源を示す。

次に第二の場合として、ＰＦＴのオンまたはオフ状態が先に確定した後に論理信号入力ノードのレベルが時間変化する場合を考える。この場合は、微分回路２が働くが、ＰＦＴの第二ゲートに生じる微分波形がＰＦＴに流れるオン電流を増強するように作用しない場合がある。ＰＦＴがオン状態で、論理信号入力ノードのレベルがローレベルからハイレベルに変化するときは図３（Ｃ）の場合と同様に第二ゲートには正方向の微分パルスが生じ、ＰＦＴに流れる電流を増強するように働く。論理信号入力ノードのレベルがハイレベルからローレベルに変化するときも図３（Ｃ）の場合と同様に第二ゲートには負方向の微分パルスが生じるが、これはＰＦＴに流れる電流を減少するように働いてしまう。しかし、図２でＶＣＫに論理信号入力ノードのレベルが変化するときに正のパルスが印加されるように設定すれば、この負方向の微分パルスを打ち消すことが出来るのでこの欠点を除去できる。一般には論理回路の多くの場合パストランジスタは上記第一の場合のように用いられるので本発明の有効性は高いと言える。

本発明の実施の形態を図に基づいて詳細に説明する。

本発明の第１の実施例を図１に示す。Ｎ形でもＰ形でも良いが（通常はＮ形が望ましい）、四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳをパストランジスタＰＦＴとして用い、ＰＦＴのソースまたはドレインのどちらか一方は論理信号の入力ノードＩＮに、他方は論理信号の出力ノードＯＴに、二つのゲートうち第一ゲートは制御信号入力ノードＣＮに接続され、第二ゲートは抵抗Ｒの一端に接続され、その抵抗Ｒの他端を、ＰＦＴの閾値電圧を制御するための直流電圧源あるいはパルス電圧源が接続される閾値電圧制御ノードＶＴＣに接続する。
図２は本発明の第二の実施例である。四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳをパストランジスタＰＦＴとして用い、ＰＦＴのソースまたはドレインのどちらか一方は論理信号の入力ノードＩＮに、他方は論理信号の出力ノードＯＴに、二つのゲートうち第一ゲートは制御信号入力ノードＣＮに接続され、第二ゲートは抵抗Ｒの一端に接続され、その抵抗Ｒの他端は閾値電圧制御ノードＶＴＣに接続される。さらに、第二ゲートは外部容量ＣＫの一端が接続され、その他端はパルス電圧源が接続されるパルス電源ノードＶＣＫに接続される。パルス電源ノードＶＣＫには論理信号入力ノードＩＮの論理信号と同期したパルス電圧が印加されることが望ましい。

図４は本発明の第３の実施例である。図中、ＰＦＴは四端子二重絶縁ゲート電界効果トランジスタ、ＩＮは論理信号の入力ノード、ＯＴは論理信号の出力ノード、ＣＮはパストランジスタＰＦＴをオン状態またはオフ状態に制御するための制御信号の入力ノードである。Ｒは抵抗、ＶＴＣはＰＦＴのしきい値電圧を制御するための電圧源が接続されるしきい値電圧制御ノードである。さらに、ＣＦは外部容量であり、ＰＦＴの第一ゲートと第二ゲートを接続する。
四端子二重絶縁ゲート電界効果トランジスタＦＴＸＭＯＳをパストランジスタＰＦＴとして用い、ＰＦＴのソースまたはドレインのどちらか一方は論理信号の入力ノードＩＮに、他方は論理信号の出力ノードＯＴに、第一ゲートは制御信号入力ノードＣＮにそれぞれ接続され、第二ゲートは抵抗Ｒの一端に接続され、その抵抗Ｒの他端は閾値電圧制御ノードＶＴＣに接続される。さらに、外部容量ＣＦにより第一ゲートと第二ゲートが接続される。外部容量ＣＦで第一ゲートと第二ゲート間を接続し、微分回路１の時定数を大きくし、ＰＦＴに流れる電流を増大する効果を高めたものである。
図５は本発明の第４の実施例である。図中、ＰＦＴ１とＰＦＴ２はそれぞれ四端子二重絶縁ゲート電界効果トランジスタを示し、これらは直列接続、例えばＰＦＴ１のソースとＰＦＴ２のドレインを接続し、ＰＦＴ１のドレインおよびＰＦＴ２のソースからなる二つの開放端を設け、一方の開放端、例えばＰＦＴ１のドレインを論理信号の入力ノードＩＮに、他方の開放端、例えばＰＦＴ２のソースを論理信号の出力ノードＯＴに、それぞれ接続されている。また、ＰＴＦ１とＰＴＦ２の第一ゲートはそれぞれ第一の制御信号入力ノードＣＮ１、および第二の制御信号入力ノードＣＮ２に接続され、それぞれの第二ゲートはそれぞれ抵抗Ｒ１およびＲ２の各一端が接続され、それらの他端はしきい値電圧制御ノードＶＴＣ１およびＶＴＣ２にそれぞれ接続されている。

第１の実施例ないし第三の実施例におけるＰＦＴを複数個（図では簡単のため第一の実施例のＰＦＴを二個用い、これをＰＦＴ１およびＰＦＴ２とした場合を示す）用いる。これらＰＦＴを直列接続、例えばＰＦＴ１のソースとＰＦＴ２のドレインを接続し、ＰＦＴ１のドレインおよびＰＦＴ２のソースからなる二つの開放端を設け、一方の開放端、例えばＰＦＴ１のドレインを論理信号の入力ノードＩＮに、他方の開放端、例えばＰＦＴ２のソースを論理信号の出力ノードＯＴに、それぞれ接続する。また、ＰＴＦ１とＰＴＦ２の第一ゲートはそれぞれ第一の制御信号入力ノードＣＮ１、および第二の制御信号入力ノードＣＮ２に接続され、それぞれの第二ゲートはそれぞれの閾値電圧を制御するための直流電圧源またはパルス電圧源が接続される閾値電圧制御ノードＶＴＣ１およびＶＴＣ２に接続される。なお、抵抗Ｒ１、Ｒ２、等の他端を纏めて共通にして、一つの閾値電圧制御ノード、例えばＶＴＣ１に接続しても良い。個数が３個以上の場合は、纏め方は種々できるが、纏めることによって、ＶＴＣ１、ＶＴＣ２、等からなる閾値電圧制御ノードの個数を減らすことが出来ることは無論である。論理信号のノードＩＮからノードＯＴへの転送はＣＮ１、ＣＮ２、等における各制御信号で制御される。

図６は本発明の第５の実施例である。図中、ＰＦＴ１とＰＦＴ２はそれぞれ四端子二重絶縁ゲート電界効果トランジスタを示し、これらは直列接続、例えばＰＦＴ１のソースとＰＦＴ２のドレインを接続し、ＰＦＴ１のドレインおよびＰＦＴ２のソースからなる二つの開放端を設け、一方の開放端、例えばＰＦＴ１のドレインを論理信号の入力ノードＩＮに、他方の開放端、例えばＰＦＴ２のソースを論理信号の出力ノードＯＴに、それぞれ接続されている。また、ＰＴＦ１とＰＴＦ２の第一ゲートはそれぞれ第一の制御信号入力ノードＣＮ１、および第二の制御信号入力ノードＣＮ２に接続され、それぞれの第二ゲートは互いに接続されて、抵抗Ｒの一端が接続され、その他端はしきい値電圧制御ノードＶＴＣに接続されている。

図５の実施例において、二つの制御信号の入力タイミングがずれると、例えばノードＣＮ１が先で、ＰＦＴ１が既にオン状態なっていて、後からノードＣＮ２への信号でＰＦＴ２がオン状態になるとき、ＰＦＴ２に流れる電流は増強されるが、ＰＦＴ１は既に過渡応答が終わっているので電流は増強されない。したがって、この場合は転送速度が遅くなる。この点を解決するためにＰＦＴ１とＰＦＴ２の第二ゲートを纏めて共通接続し、ノードＣＮ１またはＣＮ２への制御信号の入力のどちらに対してもそれぞれの第二ゲートに微分パルスが生じるようにして、それぞれの電流が増強されるようにしたものである。
なお、個数が３個以上の場合は、各第二ゲートの纏め方は、纏める第二ゲートの数を種々組み合わせることも考えられ、それぞれの組に抵抗の一端を各々接続し、抵抗の他端を閾値電圧制御ノードに接続することができ、この際、さらにこの閾値電圧制御ノードも任意に纏めることが可能である。

図７は本発明の第６の実施例であり、本発明の第１ないし第５の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を各ＮＭＯＳＴのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。ドレインはパストランジスタＰＦＴ、ＰＦＴ１、ＰＦＴ２等の第二ゲートに接続し、ソースは閾値電圧制御ノードに接続し、ゲートはその抵抗値を制御するための抵抗値制御電圧源（直流電圧源あるいはパルス電圧源）が接続される抵抗値制御ノードＶＲＣに接続する。

図８は本発明の第７の実施例であり、本発明の第一ないし第五の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を三端子動作としたＦＴＸＭＯＳのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。ドレインはパストランジスタＰＦＴ、ＰＦＴ１、ＰＦＴ２等の第二ゲートに接続し、ソースは閾値電圧制御ノードに接続し、二つのゲートは共通接続してその抵抗値を制御するための抵抗値制御電圧源（直流電圧源あるいはパルス電圧源）が接続される抵抗値制御ノードＶＲＣに接続する。
図９は本発明の第八の実施例であり、本発明の第一ないし第五の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を四端子動作としたＦＴＸＭＯＳのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。ドレインはパストランジスタＰＦＴ、ＰＦＴ１、ＰＦＴ２等の第二ゲートに接続し、ソースは閾値電圧制御ノードに接続し、第一ゲートはその抵抗値を制御するための抵抗値制御電圧源（直流電圧源あるいはパルス電圧源）が接続される抵抗値制御ノードＶＲＣ１に接続し、第二ゲートはその抵抗値を制御するための他の抵抗値制御電圧源（直流電圧源あるいはパルス電圧源）が接続される抵抗値制御ノードＶＲＣ２に接続する。

本発明の第一の実施例を示す。本発明の第二の実施例を示す。本発明の原理の説明図である。本発明の第三の実施例を示す。本発明の第四の実施例を示す。本発明の第五の実施例を示す。本発明の第六の実施例であり、本発明の第一ないし第五の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を各ＮＭＯＳＴのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。本発明の第七の実施例であり、本発明の第一ないし第五の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を三端子動作としたＦＴＸＭＯＳのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。本発明の第八の実施例であり、本発明の第一ないし第五の実施例における各抵抗Ｒ、Ｒ１、Ｒ２等を四端子動作としたＦＴＸＭＯＳのドレインとソース間抵抗で置き換える場合の一つの抵抗部分の回路を示す。従来の絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。三端子動作の四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いた回路例を示す。

符号の説明

ＰＴ：通常の絶縁ゲート電界効果トランジスタによるパストランジスタ
ＰＦＴ、ＰＦＴ１、ＰＦＴ２：四端子二重絶縁ゲート電界効果トランジスタによるパストランジスタ
ＣＧＧ：容量
ＣＦ、ＣＫ：外部容量
ＶＴＣ、ＶＴＣ１、ＶＴＣ２：閾値電圧制御ノード
ＶＣＫ：パルス電源ノード
ＶＲＣ、ＶＲＣ１、ＶＲＣ２：抵抗値制御ノード
ＧＮＤ：接地
Ｒ、Ｒ１、Ｒ２：抵抗
ＩＮ：論理信号入力ノード
ＯＴ：論理信号出力ノード
ＣＮ、ＣＮ１、ＣＮ２：制御信号入力ノード

Claims

四端子二重絶縁ゲート電界効果トランジスタのソースまたはドレインの一方を論理信号入力ノードに接続し、他方のドレイン又はソースを論理信号出力ノードに接続し、第一ゲートを制御信号入力ノードに接続し、第二ゲートを抵抗の一端に接続し、その他端を閾値電圧制御ノードに接続しことを特徴とするＭＯＳ回路。
前記四端子二重絶縁ゲート電界効果トランジスタの第一ゲートと第二ゲート間を外部容量で接続したことを特徴とする請求項１記載のＭＯＳ回路。
前記四端子二重絶縁ゲート電界効果トランジスタの該第二ゲートをさらに他の外部容量の一端に接続し、その外部容量の他端をパルス電源ノードに接続したことを特徴とする請求項１記載のＭＯＳ回路。
前記抵抗を三端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗とし、該三端子絶縁ゲート電界効果トランジスタのゲートをその抵抗値制御電源ノードに接続したことを特徴とする請求項１乃至３のいずれか１項記載のＭＯＳ回路。
前記抵抗を他の四端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗で置き換え、その第一ゲートを抵抗値制御電源ノードに接続し、第二ゲートを他の抵抗値制御電源ノードに接続したことを特徴とする請求項１乃至３のいずれか１項記載のＭＯＳ回路。
両端に開放端を有するように複数個の四端子二重絶縁ゲート電界効果トランジスタを直列接続し、一方の開放端を論理信号入力ノードに接続し、他方の開放端を論理信号出力ノードに接続し、前記直列接続された四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを複数個の各制御信号入力ノードに各々接続し、各第二ゲートを複数個の抵抗の各々の一端に各々接続し、前記同複数個の各抵抗の他端を各々閾値電圧制御ノードに接続したことを特徴とするＭＯＳ回路。
前記複数個の四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートと各第二ゲート間を複数個の各外部容量で各々接続したことを特徴とする請求項６記載のＭＯＳ回路。
前記複数個の四端子二重絶縁ゲート電界効果トランジスタの各第二ゲートに、さらに各々外部容量の一端を接続し、前記各々の外部容量の他端を各々パルス電源ノードに接続したことを特徴とする請求項６記載のＭＯＳ回路。
前記複数個の抵抗のうちの一個乃至すべてのいずれか１つを三端子絶縁ゲート電界効果トランジスタのドレインとソース間抵抗で置き換え、前記三端子絶縁ゲート電界効果トランジスタの各ゲートをそれらの抵抗値制御電源ノードに各々接続したことを特徴とする請求項６乃至８のいずれか１項記載のＭＯＳ回路。
１以上の任意数の前記複数個の三端子絶縁ゲート電界効果トランジスタを他の四端子絶縁ゲート電界効果トランジスタとし、該他の四端子絶縁ゲート電界効果トランジスタの各第一ゲートを抵抗値制御電源ノードに各々接続し、各第二ゲートを別のその抵抗値制御電源ノードに各々接続したことを特徴とする請求項９記載のＭＯＳ回路。
両端に開放端を有するように複数個の四端子二重絶縁ゲート電界効果トランジスタを直列接続し、一方の開放端を論理信号の入力ノードに接続し、他方の開放端を論理信号の出力ノードに接続し、前記四端子二重絶縁ゲート電界効果トランジスタの各第一ゲートを複数個の各制御信号入力ノードに各々接続し、各第二ゲートを共通接続して抵抗の一端に接続し、該抵抗の他端を閾値電圧制御ノードに接続したことを特徴とするＭＯＳ回路。
前記複数個の四端子二重絶縁ゲート電界効果トランジスタの共通接続された第二ゲートに対してさらに、外部容量の一端を接続し、その外部容量の他端をパルス電源ノードに接続したことを特徴とする請求項１１記載のＭＯＳ回路。
前記抵抗を三端子絶縁ゲート電界効果トランジスタのドレインとソース間の抵抗で置き換え、該三端子絶縁ゲート電界効果トランジスタのゲートを抵抗値制御電源ノードに接続したことを特徴とする請求項１１又は１２記載のＭＯＳ回路。
前記抵抗を他の四端子絶縁ゲート電界効果トランジスタのソースとドレイン間の抵抗で置き換え、該他の四端子絶縁ゲート電界効果トランジスタの第一ゲートを抵抗値制御電源ノードに接続し、第二ゲートを別の抵抗値制御電源ノードに接続したことを特徴とする請求項１１又は１２記載のＭＯＳ回路。