JP2009171562A - 演算比較器、差動出力回路、および半導体集積回路 - Google Patents

Abstract

【課題】差動信号出力回路の差動出力電圧に係るコモン電圧の調整に適用でき、この場合に、差動出力回路の消費電力や占有面積の低減化に寄与できる上に、差動出力回路毎に独立してコモン電圧の調整に寄与できる演算比較器を提供することである。また、この演算比較器を使用した差動信号出力回路を提供することである。
【解決手段】この発明は、定電流を供給する定電流源回路１０４と、この定電流源回路１０４により駆動される負荷回路１０２、１０３と、カレントミラー回路１０１とを備える。負荷回路１０２、１０３は、ＭＯＳトランジスタＮ１０２〜Ｎ１０５から構成され、ＭＯＳトランジスタＮ１０２、Ｎ１０３のゲート端子に所定の基準電圧を供給し、ＭＯＳトランジスタＮ１０４、Ｎ１０５のゲートには差動出力回路の差動出力信号を構成する信号電圧をそれぞれ供給するようにした。
【選択図】図１

Description

本発明は、演算比較器、この演算比較器を適用した差動出力回路、およびそれらを含む半導体集積回路に関するものである。

差動出力回路は、入力信号に基づき、正相信号および逆相信号からなる一対の差動信号を生成して出力するものであり、例えば、特許文献１に示すものが知られている。
この特許文献１に示す差動出力回路は、スイッチ素子と、２つの比較器と、ＭＯＳトランジスタからなる制御回路を備えている。そして、その制御回路によって、出力端子間に接続される負荷インピーダンスが変動しても出力電圧が所定の一定電圧に保たれ、負荷インピーダンスが一定値以下になった場合には出力電圧が所定電圧を超えないように制御されるようになっている。

しかし、上記の差動出力回路の制御回路では、その構成が複雑な上に、スイッチ素子を都度切り替える必要がある。
ところで、近年、低電圧で高速にデータを伝送できるＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）が注目されている。ＬＶＤＳは、低電圧差動信号規格の１つであり、データ伝送に差動出力回路が使用される。

ＬＶＤＳの差動出力回路では、図５（Ａ）に示すように、互いに逆相の差動出力信号ＴＲ、ＣＰにそれぞれ電圧ＶＴＲ、ＶＣＰが生成されて出力される。この例では、差動出力電圧の電圧差が４００［ｍＶ］であり、その中間電圧であるコモン電圧ＶＣが１．２５［Ｖ］である。
従来のＬＶＤＳ用差動出力回路では、コモン電圧ＶＣを調整するために、差動出力回路のリファレンス回路を内蔵し、このリファレンス回路の差動出力電圧をバンドギャップ回路にフィードバックするようにしていた。

しかし、リファレンス回路は、消費する電力が無視できない上に、半導体チップの一定面積を占有するためにチップ面積が大きくなるという不具合がある。
さらに、上記のＬＶＤＳの差動出力回路では、リファレンス回路の差動出力電圧をバンドギャップ回路にフィードバックするようにしていたので、差動出力回路が複数ある場合には、差動出力回路毎にコモン電圧を調整できないという不具合がある。

その一方、例えばコモン電圧の調整が必要な差動出力回路の場合で、この差動出力信号が高速の場合であっても、差動出力回路毎にコモン電圧の調整を適切に行えることが望まれる。
ところで、例えば、図３に示す一般的な演算比較器を前記差動信号に適用すると、コモン電圧ＶＣと差動信号ＴＲの電圧ＶＴＲと、あるいはコモン電圧ＶＣと差動信号ＣＰの電圧ＶＣＰとの電圧の大小を比較し、それぞれの比較結果を得ることは容易であるが、差動信号ＴＲ、ＣＰの電圧ＶＴＲ、ＶＣＰの関係、すなわち振幅幅を検出することは極めて困難である。

ここで、図３の演算比較器３０は、Ｐ型ＭＯＳトランジスタＰ３０１、Ｐ３０２と、入力信号ＩＮ１、ＩＮ２が供給されるＮ型ＭＯＳトランジスタＮ３０１、Ｎ３０２と、制御入力信号ＥＮが供給されるＮ型ＭＯＳトランジスタＮ３０３と、を備えている。
また、図３の回路を使用して差動信号ＴＲ、ＣＰの電圧ＶＴＲ、ＶＣＰの振幅幅を含めコモン電圧ＶＣとの関係を検出するには、相当の占有面積を占めるばかりか、消費電力の増大をも引き起こす。
特開平１−２２６２１３号公報

そこで、本発明の目的は、上記の点に鑑み、例えばＬＶＤＳ用差動出力回路の差動出力電圧に係るコモン電圧の調整に適用でき、更にはリファレンス回路を使用しないための消費電力や占有面積の低減化に寄与できる上に、差動出力回路毎のコモン電圧の調整に寄与できる演算比較器、およびこの演算比較器をコモン電圧調整回路として提供することにある。

また、本発明の他の目的は、例えばＬＶＤＳの差動出力回路の差動出力電圧に係るコモン電圧の調整に際し、消費電力や占有面積の低減化が図れる上に、差動出力回路毎にコモン電圧の調整ができる差動出力回路を提供することにある。
さらに、本発明の他の目的は、例えばコモン電圧の調整が必要な差動出力回路の場合で、この差動出力電圧が高速の場合であっても、差動出力回路毎にコモン電圧の調整を適切に行うことができる差動出力回路を提供することにある。
さらにまた、本発明の他の目的は、上記の演算比較器などを活用するようにした半導体集積回路を提供することにある。

上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、第１の電源からの第１の電源電圧を受ける第１の定電流源回路と、前記第１の定電流源回路に接続される第１の負荷回路と、前記第１の定電流源回路に接続される第２の負荷回路と、第２の電源からの第２の電源電圧を受ける第１のカレントミラー回路と、を具備する演算比較器であって、前記第１の負荷回路は、基準電圧に接続される第１のゲート端子を有する第１のトランジスタを含み、前記第２の負荷回路は、第２のトランジスタと当該第２のトランジスタに並列に接続される第３のトランジスタとを含み、前記第２のトランジスタの第２のゲート端子は第１の信号を受け、前記第３のトランジスタの第３のゲート端子は前記第１の信号と逆位相の第２の信号を受ける。

第２の発明は、第１の発明において、前記第１のトランジスタは、第５および第６のトランジスタが並列接続され、前記第５および第６のトランジスタの両ゲート端子には、前記基準電圧が接続される。
第３の発明は、第２の発明において、前記第２、第３、第５、および第６の各トランジスタは、同一の特性を有するトランジスタである。

第４の発明は、第１の電源からの第１の電源電圧を受ける第１および第２のカレントミラー回路と、前記第１のカレントミラー回路のセンス側に接続される第１の負荷回路と、前記第２のカレントミラー回路のセンス側に接続される第２の負荷回路と、第２の電源から第２の電源電圧を受け、前記第１および第２の負荷回路へ定電流を供給する第１の定電流源回路と、前記第２の電源から前記第２の電源電圧を受け、第１および第２のトランジスタを含み、前記第１のトランジスタは前記第１のカレントミラー回路のミラー側に接続され、前記第２のトランジスタは前記第２のカレントミラー回路のミラー側に接続される第３のカレントミラー回路と、を具備し、前記第１の負荷回路は、基準電圧が接続されるゲート端子を有する第３のトランジスタを含み、前記第２の負荷回路は、第４のトランジスタと当該第４のトランジスタに並列に接続される第５のトランジスタとを含み、前記第４のトランジスタのゲート端子は第１の信号を受け、前記第５のトランジスタのゲート端子は前記第１の信号と逆位相の第２の信号を受ける。

第５の発明は、第４の発明において、前記第３のトランジスタは、第７および第８のトランジスタが並列接続され、前記第７および第８のトランジスタの両ゲート端子に、前記基準電圧が接続される。
第６の発明は、第５の発明において、前記第４、第５、第７、および第８の各トランジスタは、同一の特性を有するトランジスタである。

第７の発明は、演算比較器を含む半導体集積回路であって、前記演算比較器は、第１〜第６の発明のうちの何れかの演算比較器からなり、当該演算比較器が、ダイ上のボンディングパッド近傍の高耐圧領域に配置される。
第８の発明は、演算比較器を含む半導体集積回路であって、前記演算比較器は、第１〜第６の発明のうちの何れかの演算比較器からなり、当該演算比較器が、ダイ上のボンディングパッドの高耐圧領域に隣接する低耐圧領域に配置される。

第９の発明は、第１および第３の電源からの各電源電圧を受け、第１の入力信号に基づいて第１の非反転出力信号と第２の反転出力信号とを生成する論理回路と、第１および第４の電源からの各電源電圧を受け、前記第１の出力信号に基づいて一対の差動信号の一方の信号の出力電圧を制御（生成）する第１の出力回路と、第１および第４の電源からの各電源電圧を受け、前記第２の出力信号に基づいて前記一対の差動信号の他方の信号の出力電圧を制御（生成）する第２の出力回路と、第１および第２の電源からの各電源電圧を受け、前記第１の出力回路の出力端子の電圧および前記第２の出力回路の出力端子の電圧と、基準電圧との比較結果を出力する第１のコモン電圧調整回路と、を具備する差動出力回路であって、前記第１の出力回路は、前記一対の差動信号の一方の信号の出力電圧を制御する第１の制御回路を含み、前記第２の出力回路は、前記一対の差動信号の他方の信号の出力電圧を制御する第２の制御回路を含み、前記第１および第２の制御回路は、前記第１のコモン電圧調整回路の比較結果に基づいて、差動出力電圧のコモン電圧を調整するために前記一対の差動信号の前記一方の信号と前記他方の信号の電圧を制御する。

第１０の発明は、第９の発明において、前記第１のコモン電圧調整回路は、第１〜第６発明のうちの何れかの演算比較器である。
第１１の発明は、出力回路を含む半導体集積回路であって、前記出力回路は、第９または第１０発明の第１および第２の出力回路からなり、当該第１および第２の出力回路は、ダイ上のボンディングパッド近傍の高耐圧領域に隣接して配置される。

第１２の発明は、演算比較器と出力回路を含む半導体集積回路であって、前記演算比較器と前記出力回路は、第１０発明の演算比較器と第１および第２の出力回路とからなり、前記演算比較器が、前記第１および第２の出力回路の間の高耐圧領域に配置される。
第１３の発明は、演算比較器と出力回路を含む半導体集積回路であって、前記演算比較器と前記出力回路は、第１０発明の演算比較器と第１および第２の出力回路とからなり、前記演算比較器が、前記第１および第２の出力回路の間の近傍の低耐圧領域に配置される。

第１４の発明は、第１および第３の電源からの各電源電圧を受け、第１の入力信号に基づいて、第１の非反転出力信号と第２の反転出力信号とを生成する論理回路と、第１および第４の電源の各電源電圧を受け、前記第１の非反転出力信号と前記第２の反転出力信号に基づき、第３の出力信号および前記第３の出力信号と位相が１８０度異なる第４の出力信号をそれぞれ生成する位相調整回路と、第１および第４の電源からの各電源電圧を受け、前記第３の出力信号に基づいて一対の差動信号の一方の信号の出力電圧を制御（生成）する第１の出力回路と、第１および第４の電源からの各電源電圧を受け、前記第４の出力信号に基づいて前記一対の差動信号の他方の信号の出力電圧を制御（生成）する第２の出力回路と、第１および第２の電源の各電源電圧を受け、前記第１の出力回路の出力端子の電圧および前記第２の出力回路の出力端子の電圧と、基準電圧との比較結果を出力する第１のコモン電圧調整回路と、を具備する差動出力回路であって、前記第１の出力回路は、前記一対の差動信号の一方の信号の出力電圧を制御する第１の制御回路を含み、前記第２の出力回路は、前記一対の差動信号の他方の信号の出力電圧を制御する第２の制御回路を含み、前記第１および第２の制御回路は、前記第１のコモン電圧調整回路の比較結果に基づいて、差動出力電圧のコモン電圧を調整するために前記一対の差動信号の前記一方の信号と前記他方の信号の電圧を制御する。

第１５の発明は、第１４の発明において、前記第１のコモン電圧調整回路は、第１〜第６発明のうちの何れかの演算比較器である。 第１６の発明は、出力回路を含む半導体集積回路であって、前記出力回路は、第１４または第１５発明の第１および第２の出力回路からなり、当該第１および第２の出力回路が、ダイ上のボンディングパッド近傍の高耐圧領域に隣接して配置される。

第１７の発明は、演算比較器と出力回路を含む半導体集積回路であって、前記演算比較器と前記出力回路は、第１５発明の演算比較器と第１および第２の出力回路とからなり、前記演算比較器が、前記第１および第２の出力回路の間の高耐圧領域に配置される。 第１８の発明は、演算比較器と出力回路を含む半導体集積回路であって、前記演算比較器と前記出力回路は、第１５発明の演算比較器と第１および第２の出力回路とからなり、前記演算比較器が、前記第１および第２の出力回路の間の近傍の低耐圧領域に配置される。

このような構成からなる本発明の演算比較器ならびに差動出力回路を、コモン電圧を有する差動信号対のコモン電圧調整回路に適用すれば、例えばＬＶＤＳの差動出力回路の差動出力電圧に係るコモン電圧の調整に適用でき、この場合に、差動出力回路の消費電力や占有面積の低減化に寄与できる上に、差動出力回路毎に独立してコモン電圧の調整に寄与できる。

さらに、本発明の差動出力回路によれば、例えばコモン電圧の調整が必要な差動出力回路の場合で、差動出力電圧が高速の場合であっても、差動出力回路毎に独立してコモン電圧の調整を適切に行うことができる。
また、本発明の半導体集積回路によれば、本発明の演算比較器などを活用することができる。

以下、本発明の実施形態について、図面を参照して説明する。なお、以下では機能の説明を明確にするために、第１の電源電圧をＶＳＳとして、第２の電源電圧をＨＶＤＤとして説明し、明記していないＭＯＳトランジスタの基板端子については、各ＭＯＳトランジスタの属する各電源電圧が印加されているものとする。
また、特に明記しない限りバッファ回路は非反転論理出力バッファ回路を、またインバータ回路は反転論理出力バッファ回路を指し示すものとする。

（演算比較器の第１実施形態）
本発明の演算比較器の第１実施形態の構成について、図１を用いて説明する。
本発明の第１実施形態に係る演算比較器１０は、図１に示すように、カレントミラー回路１０１と、負荷回路１０２と、負荷回路１０３と、定電流源回路１０４とを具備する。
具体的には、演算比較器１０は、Ｐ型ＭＯＳトランジスタＰ１０１とＰ１０２のソース端子がいずれもＨＶＤＤへ接続され、ゲート端子がいずれもＰ型ＭＯＳトランジスタＰ１０２のドレイン端子に接続され、このＰ型ＭＯＳトランジスタＰ１０２のドレイン端子がセンス側出力端子となり、Ｐ型ＭＯＳトランジスタＰ１０１のドレイン端子がミラー側出力端子となるカレントミラー回路１０１を具備する。

更に、Ｎ型ＭＯＳトランジスタＮ１０２とＮ１０３のドレイン端子がいずれもミラー回路１０１のミラー側出力端子に接続され、ソース端子が相互に接続され、ゲート端子はいずれも基準電圧ＲＥＦが接続されるカレントミラー回路１０１の負荷回路１０２を具備する。
更に、Ｎ型ＭＯＳトランジスタＮ１０４とＮ１０５のドレイン端子がいずれもカレントミラー回路１０１のセンス側端子に接続され、ソース端子が前記負荷回路１０２を構成するＮ型ＭＯＳトランジスタＮ１０２とＮ１０３のソース端子に接続され、Ｎ型ＭＯＳトランジスタＮ１０４のゲート端子には差動信号対を構成する信号のうちのＴＲ信号が接続され、Ｎ型ＭＯＳトランジスタＮ１０５のゲート端子には差動信号対を構成する信号のうちのＣＰ信号が接続されるカレントミラー回路１０１の負荷回路１０３を具備する。

更に、Ｎ型ＭＯＳトランジスタＮ１０１のソース端子はＶＳＳへ接続され、ドレイン端子は、前記負荷回路１０２と負荷回路１０３を構成するＮ型ＭＯＳトランジスタＮ１０２、Ｎ１０３、Ｎ１０４、Ｎ１０５のソース端子に接続され、ゲート端子は制御入力信号ＥＮが接続され、前記負荷回路１０２と１０３とに流れる電流を制限するための定電流源回路１０４を具備する。
ここで、上記のＭＯＳトランジスタＮ１０２、Ｎ１０３、Ｎ１０４およびＮ１０５は、同一の特性を有するトランジスタからなる。

このため、Ｎ型ＭＯＳトランジスタＮ１０２、Ｎ１０３、Ｎ１０４およびＮ１０５の各ソース−ドレイン端子間電流は、Ｎ型ＭＯＳトランジスタＮ１０２、Ｎ１０３、Ｎ１０４およびＮ１０５の各オン抵抗に依存する。更に、Ｎ型ＭＯＳトランジスタＮ１０２、Ｎ１０３、Ｎ１０４およびＮ１０５の各オン抵抗は、Ｎ型ＭＯＳトランジスタＮ１０２、Ｎ１０３、Ｎ１０４およびＮ１０５のゲート端子に印加されている電圧により決定される。

定常状態においては、Ｎ型ＭＯＳトランジスタＮ１０２およびＮ１０３のソース−ドレイン端子間電流をＩ０２およびＩ０３とすると、Ｎ型ＭＯＳトランジスタＮ１０２およびＮ１０３のソース端子とドレイン端子は共通であり、ゲート端子には共に基準電圧ＶＲＥＦが印加されているため、Ｎ型ＭＯＳトランジスタＮ１０２およびＮ１０３のソース−ドレイン端子間電流Ｉ０２、Ｉ０３は等しく、その電流値は図１２により、
Ｉ０２＝Ｉ０３＝ＩＲＥＦ
である。
このため、負荷回路１０２を流れる電流Ｉ１０２は、Ｎ型ＭＯＳトランジスタＮ１０２およびＮ１０３のソース−ドレイン端子間電流Ｉ０２とＩ０３の和となり、
Ｉ１０２＝Ｉ０２＋Ｉ０３＝２×Ｉ０２ ・・・（式１）
と表される。

Ｎ型ＭＯＳトランジスタＮ１０４のゲート端子には、差動信号対の一方の信号ＴＲの電圧ＶＴＲが印加されており、この状態でのＮ型ＭＯＳトランジスタＮ１０４のソース−ドレイン端子間電流Ｉ０４は、Ｎ型ＭＯＳトランジスタＮ１０４のゲート端子の電圧がＶＲＥＦの場合のソース−ドレイン端子間電流ＩＲＥＦとＩ０４との差をΔＩＴＲとし、差動信号対ＴＲ、ＣＰの電圧ＶＴＲ、ＶＣＰがＶＴＲ＞ＶＣＰの状態とすると、
Ｉ０４＝ＩＴＲ＝ＩＲＥＦ＋ΔＩＴＲ ・・・（式２）
と表される。
一方、Ｎ型ＭＯＳトランジスタＮ１０５のゲート端子には、差動信号対の一方の信号ＣＰの電圧ＶＣＰが印加されており、この状態でのＮ型ＭＯＳトランジスタＮ１０５のソース−ドレイン端子間電流をＩ０５は、Ｎ型ＭＯＳトランジスタＮ１０５のゲート端子の電圧がＶＲＥＦの場合のソース−ドレイン端子間電流ＩＲＥＦとＩ０５との差をΔＩＣＰとし、差動信号対ＴＲ、ＣＰの電圧ＶＴＲ、ＶＣＰがＶＴＲ＞ＶＣＰの状態とすると、
Ｉ０５＝ＩＣＰ＝ＩＲＥＦ−ΔＩＣＰ ・・・（式３）
と表される。

負荷回路１０３を流れる電流Ｉ１０３は、Ｎ型ＭＯＳトランジスタＮ１０４およびＮ１０５のソース−ドレイン端子間電流Ｉ０４とＩ０５の和であり、式２と式３より、
Ｉ１０３＝Ｉ０４＋Ｉ０５＝２×ＩＲＥＦ＋（ΔＩＴＲ−ΔＩＣＰ） ・・・（式４）
と表される。

差動信号対ＴＲ、ＣＰの各電圧ＶＴＲ、ＶＣＰには電位差ＤＶを有しており、また、コモン電圧ＶＣはＶＴＲとＶＣＰの電圧の中間電圧であるため、差動信号対ＴＲ，ＣＰの各電圧ＶＴＲ、ＶＣＰは、ＶＣ±（ＶＤ／２）である。
図１２に示すとおりＭＯＳトランジスタの線形領域での静特性Ｂ１は、緩やかに増加する傾きを有する直線と見なせる。
このため、ΔＩＴＲ＝ΔＩＣＰと近似できるため、式３は、
Ｉ１０３＝Ｉ０４＋Ｉ０５＝２×ＩＲＥＦ ・・・（式５）
と表される。

そのため、カレントミラー回路１０１を含めた演算比較器１０の動作を考慮すると、演算比較器１０は、式１の２×Ｉ０２と式５のＩ０４＋Ｉ０５の比較を行うことなり、その結果が出力端子ＯＵＴの電圧として出力される。
これは、すなわちＩ０２と（Ｉ０４＋Ｉ０５）／２を比較し、その結果を出力端子ＯＵＴの電圧として出力することである。
差動信号対のコモン電圧ＶＣは、差動信号の一方の信号と他方の信号の電位差の１／２であることから、Ｉ０２と（Ｉ０４＋Ｉ０５）／２を比較することは、基準電圧と差動信号対のコモン電圧ＶＣを比較していることに他ならない。

以上のように、演算比較器の第１実施形態によれば、コモン電圧を有する差動信号対のコモン電圧調整回路に適用すれば、例えばＬＶＤＳの差動出力回路の差動出力電圧に係るコモン電圧の調整に適用でき、この場合に、差動出力回路の消費電力や占有面積の低減化に寄与できる上に、差動出力回路毎のコモン電圧の調整に寄与できる。
なお、図１においては、Ｎ型ＭＯＳトランジスタＮ１０２、Ｎ１０３、Ｎ１０４、ならびにＮ１０５を同じ増幅率βを有するＭＯＳトランジスタとして説明しているが、本発明の機能を考慮するとＮ型ＭＯＳトランジスタＮ１０２、Ｎ１０３は分離されている必要が無く、Ｎ型ＭＯＳトランジスタＮ１０２とＮ１０３とを並列接続したのと同じ増幅率βを有するＮ型ＭＯＳトランジスタで構成することが可能である。

（演算比較器の第２実施形態）
本発明の演算比較器の第２実施形態の構成について、図２を用いて説明する
本発明の第２実施形態に係る演算比較器２０は、図２に示すように、定電流源回路２０１と、負荷回路２０２と、負荷回路２０３と、カレントミラー回路２０４と、カレントミラー回路２０５と、カレントミラー回路２０６とを具備する。
具体的には、演算比較器２０は、Ｐ型ＭＯＳトランジスタＰ２０１のソース端子がＨＶＤＤに接続され、ゲート端子が制御入力信号ＥＮに接続される定電流源回路２０１を具備する。
更に、Ｐ型ＭＯＳトランジスタＰ２０２、Ｐ２０３のドレイン端子がいずれも前記定電流源回路２０１に接続され、ゲート端子はいずれも基準電圧ＶＲＥＦが供給され、ソース端子が相互に接続された負荷回路２０２を具備する。

更に、Ｐ型ＭＯＳトランジスタＰ２０４、Ｐ２０５のドレイン端子がいずれも前記定電流源回路２０１に接続され、Ｐ型ＭＯＳトランジスタＰ２０４のゲート端子には差動信号対を構成する信号のうちのＴＲ信号が接続され、Ｐ型ＭＯＳトランジスタＰ２０５のゲート端子には差動信号対を構成する信号のうちのＣＰ信号が接続され、ソース端子が相互に接続された負荷回路２０３を具備する。

更に、Ｎ型ＭＯＳトランジスタＮ２０１とＮ２０２のソース端子はＶＳＳへ接続され、ゲート端子はＮ型ＭＯＳトランジスタＮ２０２のドレイン端子に接続され、更に前記負荷回路２０２を構成するＰ型ＭＯＳトランジスタＰ２０２とＰ２０３のドレイン端子に接続されるカレントミラー回路２０４を具備する。
更に、Ｎ型ＭＯＳトランジスタＮ２０３とＮ２０４のソース端子はＶＳＳへ接続され、ゲート端子はＮ型ＭＯＳトランジスタＮ２０４のドレイン端子に接続され、更に前記負荷回路２０３を構成するＰ型ＭＯＳトランジスタＰ２０４とＰ２０５のドレイン端子に接続されるカレントミラー回路２０５を具備する。

更に、Ｐ型ＭＯＳトランジスタＰ２０６とＰ２０７のソース端子がＨＶＤＤに接続され、ゲート端子はＰ型ＭＯＳトランジスタＰ２０６のドレイン端子に接続され、更にカレントミラー回路２０４を構成するＮ型ＭＯＳトランジスタＮ２０１のドレイン端子に接続され、Ｐ型ＭＯＳトランジスタＰ２０７のドレイン端子はカレントミラー回路２０５を構成するＮ型ＭＯＳトランジスタＮ２０３のドレイン端子に接続され、この接続点が出力端子ＯＵＴであるカレントミラー回路２０６を具備する。

ここで、上記のＭＯＳトランジスタＰ２０２、Ｐ２０３、Ｐ２０４およびＰ２０５は、同一の特性を有するトランジスタからなる。また、ＭＯＳトランジスタＰ２０２、Ｐ２０３は１つにまとめて構成するようにしても良い。
このような構成の演算比較器の第２実施形態によれば、図１の第１実施形態と同様の作用効果が実現できる。

（差動出力回路の第１実施形態）
本発明の演算比較器の第１実施形態を差動信号出力回路に適用した差動出力回路の第１実施形態の構成を、図４を用いて説明する。
本発明の差動出力回路の第１実施形態は、図４に示すように、図１に示したコモン電圧調整回路である演算比較器１０の他に、出力回路である出力電圧調整機能付きインバータ回路４１と、出力回路である出力電圧調整機能付きインバータ回路４２と、論理回路４３と、を具備する。
しかし、演算比較器１０の構成についてはすでに説明したので、同一要素には同一符号を付してその説明は省略する。

差動出力回路４０は、Ｐ型ＭＯＳトランジスタＰ４１１のソース端子がＨＶＤＤに接続され、ドレイン端子がＰ型ＭＯＳトランジスタＰ４１２のソース端子に接続され、ゲート端子が前記演算比較器１０の出力端子ＯＵＴに接続され、Ｐ型ＭＯＳトランジスタＰ４１２とＮ型ＭＯＳトランジスタＮ４１２により構成され、ゲート端子が入力端子Ａに接続され、Ｎ型ＭＯＳトランジスタＮ４１２のソース端子がＶＳＳに接続され、Ｐ型ＭＯＳトランジスタＰ４１２とＮ型ＭＯＳトランジスタＮ４１２のドレイン端子が出力端子ＴＲに接続されたインバータ回路４１０から構成される出力電圧調整機能付きインバータ回路４１を具備する。

更に、Ｐ型ＭＯＳトランジスタＰ４２１のソース端子がＨＶＤＤに接続され、ドレイン端子がＰ型ＭＯＳトランジスタＰ４２２のソース端子に接続され、ゲート端子が前記演算比較器１０の出力端子ＯＵＴに接続され、Ｐ型ＭＯＳトランジスタＰ４２２とＮ型ＭＯＳトランジスタＮ４２２により構成され、ゲート端子が入力端子Ａに接続され、Ｎ型ＭＯＳトランジスタＮ４２２のソース端子がＶＳＳに接続され、Ｐ型ＭＯＳトランジスタＰ４２２とＮ型ＭＯＳトランジスタＮ４２２のドレイン端子が出力端子ＣＰに接続されたインバータ回路４２０から構成される出力電圧調整機能付きインバータ回路４２を具備する。

更に、電源端子がＨＶＤＤに接続され、グランド端子がＶＳＳに接続され、入力信号ＩＮにより、入力信号ＩＮに対して非反転信号ＩＮ１を生成するバッフア回路４３１を具備する。
更に、電源端子がＨＶＤＤに接続され、グランド端子がＶＳＳに接続され、入力信号ＩＮに対して反転信号を生成するインバータ回路４３２と、電源端子がＨＶＤＤに接続され、グランド端子がＶＳＳに接続され、インバータ回路４３２の出力端子が入力端子に接続され、出力端子が出力端子ＩＮ１Ｂに接続されるバッフア回路４３３を具備する。
図４における外部抵抗ＲＴは、本発明の差動出力信号を用いて差動信号による伝送路を構成する場合に、差動出力信号回路の外部に接続される終端抵抗であり、後述の説明において使用する。

次に、本発明の演算比較器の第１実施形態を差動信号出力回路に適用した差動出力回路の第１実施形態の詳細な動作を、図４と図５を用いて説明する。
なお、図５では本発明の演算比較器の第１実施形態を差動信号出力回路に適用した差動出力回路の第１実施形態の詳細な動作に必要のない素子の遅延時間は省略している。
図５における定常状態（Ｔ＝ｔ０）において、本発明の第１実施形態である演算比較器を差動信号出力回路に適用した差動出力回路の第１実施形態では、入力端子ＲＥＦの電圧をＶＲＥＦ、差動信号ＴＲ、ＣＰの各電圧ＶＴＲ、ＶＣＰとすると、
ＶＲＥＦ＝（ＶＴＲ＋ＶＣＰ）／２
が成り立っている。

これは、入力信号ＩＮがＨｉｇｈレベルであるため、出力電圧調整機能付きインバータ回路４１を構成するＭＯＳトランジスタのうち、Ｐ型ＭＯＳトランジスタＰ４１２がオフ状態、Ｎ型ＭＯＳトランジスタＮ４１２がオン状態であり、出力電圧調整機能付きインバータ回路４２を構成するＭＯＳトランジスタのうち、Ｎ型ＭＯＳトランジスタＮ４２２がオフ状態、Ｐ型ＭＯＳトランジスタＰ４２２がオン状態である。
このため、Ｐ型ＭＯＳトランジスタＰ４２１、Ｐ４２２、終端抵抗ＲＴ、Ｎ型ＭＯＳトランジスタＮ４１２により電流経路が構成され、差動信号端子ＴＲとＣＰには、Ｐ型ＭＯＳトランジスタＰ４２１とＰ４２２のソース−ドレイン端子間のオン抵抗、終端抵抗ＲＴ、Ｎ型ＭＯＳトランジスタＮ４１２のソース−ドレイン端子間のオン抵抗の各抵抗値により電源電圧が分圧された端子電圧が生じる。

ＨＶＤＤの電源電圧をVDDとし、Ｐ型ＭＯＳトランジスタＰ４２１のソース−ドレイン端子間のオン抵抗をＲＰ４２１、Ｐ型ＭＯＳトランジスタＰ４２２のソース−ドレイン端子間のオン抵抗をＲＰ４２２、終端抵抗をＲＲＴ、Ｎ型ＭＯＳトランジスタＮ４１２のソース−ドレイン端子間のオン抵抗をＲＮ４１２とすると、差動信号端子ＴＲとＣＰの各端子電圧ＶＴＲ、ＶＣＰは、
ＶＴＲ＝VDD×ＲＮ４１２
／（ＲＰ４２１＋ＲＰ４２２＋ＲＲＴ＋ＲＮ４１２）
ＶＣＰ＝VDD×（ＲＲＴ＋ＲＮ４１２）
／（ＲＰ４２１＋ＲＰ４２２＋ＲＲＴ＋ＲＮ４１２）
で表される。

前記のとおり演算比較器１０では、基準電圧ＶＲＥＦと差動信号ＴＲ、ＣＰの各電圧ＶＴＲ、ＶＣＰとを比較し、その出力信号を出力電圧調整機能付きインバータ回路４１、４２へ帰還するため、常時ＶＲＥＦ＝（ＶＴＲ＋ＶＣＰ）／２を維持することとなる。
負荷回路１０３を流れる電流Ｉ１０３が、負荷回路１０２を流れる電流Ｉ１０２より大きい場合、すなわち、ＶＴＲ＋ＶＣＰが２×ＶＲＥＦより高い場合は、カレントミラー回路１０１のミラー側端子では、センス側に流れる電流より少ない電流が流れることなり、演算比較器１０の出力端子ＯＵＴの電圧は上昇する。

演算比較器１０の出力端子ＯＵＴは出力電圧調整機能付きインバータ回路４２を構成するＰ型ＭＯＳトランジスタＰ４２１のゲート端子に帰還しており、差動信号対ＴＲとＣＰの電圧の和が２×ＶＲＥＦよりも大きいと、演算比較器１０の出力端子ＯＵＴの電圧が上昇し、出力電圧調整機能付きインバータ回路４２を構成するＰ型ＭＯＳトランジスタＰ４２１のソース−ドレイン端子間のオン抵抗が増大する。

このときのＰ型ＭＯＳトランジスタＰ４２１のソース−ドレイン端子間のオン抵抗をＲＰ４２１’とすると、
ＶＴＲ＝VDD×ＲＮ４１２
／（ＲＰ４２１’＋ＲＰ４２２＋ＲＲＴ＋ＲＮ４１２）
ＶＣＰ＝VDD×（ＲＲＴ＋ＲＮ４１２）
／（ＲＰ４２１’＋ＲＰ４２２＋ＲＲＴ＋ＲＮ４１２）
となり、ＲＰ４２１＜ＲＰ４２１’であるため、差動信号対ＴＲ、ＣＰの各電圧が降下する。

負荷回路１０３を流れる電流Ｉ１０３が、負荷回路１０２を流れる電流Ｉ１０２より小さい場合、すなわち、ＶＴＲ＋ＶＣＰが２×ＶＲＥＦより低い場合は、カレントミラー回路１０１のミラー側端子では、センス側に流れる電流より多くの電流が流れることになり、演算比較器１０の出力端子ＯＵＴの電圧が降下する。
演算比較器１０の出力端子ＯＵＴは出力電圧調整機能付きインバータ回路４２を構成するＰ型ＭＯＳトランジスタＰ４２１のゲート端子に帰還しており、差動信号対ＴＲとＣＰの電圧ＶＴＲ，ＶＣＰの和が２×ＶＲＥＦよりも大きいと、演算比較器１０の出力端子ＯＵＴの電圧が降下し、出力電圧調整機能付きインバータ回路４２を構成するＰ型ＭＯＳトランジスタＰ４２１のソース−ドレイン端子間のオン抵抗が減少する。

このときのＰ型ＭＯＳトランジスタＰ４２１のソース−ドレイン端子間のオン抵抗をＲＰ４２１”とすると、
ＶＴＲ＝VDD×ＲＮ４１２
／（ＲＰ４２１”＋ＲＰ４２２＋ＲＲＴ＋ＲＮ４１２）
ＶＣＰ＝VDD×（ＲＲＴ＋ＲＮ４１２）
／（ＲＰ４２１”＋ＲＰ４２２＋ＲＲＴ＋ＲＮ４１２）
となり、ＲＰ４２１＞ＲＰ４２１”であるため、差動信号対ＴＲ、ＣＰの各電圧が上昇する。

以上により、第１の実施例では、２×ＶＲＥＦ＝ＶＴＲ＋ＶＣＰの状態になるように補正が行われ安定状態となっており、すなわち差動信号対ＴＲ、ＣＰの端子電圧ＶＴＲ、ＶＣＰ、ならびに基準電圧ＶＲＥＦは、ＶＲＥＦ＝（ＶＴＲ＋ＶＣＰ）／２の状態で安定している。
図５における遷移状態（Ｔ＝ｔ１）においても、第３の実施例では、差動信号対ＴＲ、ＣＰの端子電圧ＶＴＲ、ＶＣＰ、ならびに基準電圧ＶＲＥＦは、ＶＲＥＦ＝（ＶＴＲ＋ＶＣＰ）／２の状態を維持している。

しかし、差動出力信号対の一方の信号ＴＲと他方の信号ＣＰは入力信号ＩＮにより、差動出力信号ＴＲは低レベル電圧から高レベル電圧へ、差動出力信号ＣＰは高レベル電圧から低レベル電圧へと遷移する。
これは、入力信号ＩＮにより出力電圧調整機能付きインバータ回路４１では、それまでオフ状態であったＰ型ＭＯＳトランジスタＰ４１２がオン状態に、逆にそれまでオン状態であったＮ型ＭＯＳトランジスタＮ４１２がオフ状態となり、出力電圧調整機能付きインバータ回路４２では、それまでオフ状態であったＮ型ＭＯＳトランジスタＮ４１２がオン状態に、逆にそれまでオン状態であったＰ型ＭＯＳトランジスタＰ４１２がオフ状態となるためである。

しかし、演算比較器１０では入力信号ＩＮによらず前記のごとく、常に差動信号対ＴＲ、ＣＰの各端子電圧ＶＴＲ、ＶＣＰと基準電圧ＶＲＥＦとの比較動作を行っており、その結果が出力電圧調整機能付きインバータ回路４１へ帰還させられるため、Ｔ＝ｔ１においてもＶＲＥＦ＝（ＶＴＲ＋ＶＣＰ）／２が維持されることとなる。
図５における、続く定常状態（Ｔ＝ｔ２）においても、前記と同様に演算比較器４０で差動信号対ＴＲ、ＣＰの電圧ＶＴＲ、ＶＣＰの和の１／２と基準電圧ＶＲＥＦを比較し、その結果を出力電圧調整機能付きインバータ回路４１へ帰還させるため、Ｔ＝ｔ２においてもＶＲＥＦ＝（ＶＴＲ＋ＶＣＰ）／２が維持されることとなる。

（差動出力回路の第２実施形態）
本発明の演算比較器の第２実施形態を差動信号出力回路に適用した差動出力回路の第２実施形態の構成を、図６を用いて説明する。
本発明の差動出力回路の第２実施形態は、図４に示す差動出力回路の第１実施形態の構成を基本とし、図４における演算比較器１０を図２に示す演算比較器２０に置き換えたものである。

従って、第２実施形態に係る差動出力回路６０は、図６に示すように、コモン電圧調整回路である演算比較器２０と、出力回路である出力電圧調整機能付きインバータ回路４１と、出力回路である出力電圧調整機能付きインバータ回路４２と、論理回路４３と、を具備する。
しかし、上記の各構成要素の構成についてはすでに説明したので、同一要素には同一符号を付してその説明は省略する。

次に、本発明の演算比較器の第２実施形態を差動信号出力回路に適用した差動出力回路の第２実施形態の詳細な動作を、図６と図５を用いて説明する。
演算比較器２０では、演算比較器２０を構成する負荷回路２０２のＰ型ＭＯＳトランジスタＰ２０２、Ｐ２０３のソース−ドレイン端子間のオン抵抗は、入力端子ＲＥＦに印加される電圧ＶＲＥＦにより決定される。

また、負荷回路２０３のＰ型ＭＯＳトランジスタＰ２０４のソース−ドレイン端子間のオン抵抗は、差動信号対の一方の信号ＴＲの電圧ＶＴＲがゲート端子に印加されることにより決定される。
Ｐ型ＭＯＳトランジスタＰ２０５のソース−ドレイン端子間のオン抵抗は、差動信号対の他方の信号ＣＰの電圧ＶＣＰがゲート端子に印加されることにより決定される。
このとき、キルヒフォッフの法則により、負荷回路２０２と２０３に流れる電流の和は、電流源回路２０１に流れる電流に等しくなるため、結果として電流源回路２０１を流れる電流を、負荷回路２０２と２０３の内部合成抵抗により分流することとなる。
これにより、カレントミラー回路２０４と２０５のセンス側に流れる電流が決定され、これらの結果がカレントミラー回路２０６により増幅されて、出力端子ＯＵＴに比較結果として出力される。

ＶＴＲ＋ＶＣＰが２×ＶＲＥＦより高い場合は、負荷回路２０２を流れる電流が負荷回路２０３を流れる電流より小さく、演算比較器２０の出力端子ＯＵＴの電圧は上昇する。
ＶＴＲ＋ＶＣＰが２×ＶＲＥＦより低い場合は、負荷回路２０２を流れる電流が負荷回路２０３を流れる電流より大きく、演算比較器２０の出力端子ＯＵＴの電圧は降下する。
この演算比較器２０での比較結果が、出力端子ＯＵＴを介して出力電圧調整機能つきインバータ回路４１と４２へ帰還される。このため、本発明の演算比較器の第１実施形態を差動信号出力回路に適用した差動出力回路の第１実施形態の詳細な動作で説明したのと、同じ動作を行う。

（差動出力回路の第３実施形態）
本発明の演算比較器の第１実施形態を差動信号出力回路に適用した差動出力回路の第３実施形態の構成を、図７を用いて説明する。
なお、以下では、機能の説明を明確にするために、第１の電源電圧をＶＳＳとして、第２および第４の電源電圧をＨＶＤＤとして、第３の電源電圧をＬＶＤＤとして説明し、明記していないＭＯＳトランジスタの基板端子については、各ＭＯＳトランジスタの属する各電源電圧が印加されているものとする。

本発明の差動出力回路の第３実施形態は、図４に示す差動出力回路の第１実施形態の構成を基本とし、図７に示すように、機能回路７４を追加したものである。
従って、第３実施形態に係る差動出力回路７０は、図７に示すように、コモン電圧調整回路である演算比較器１０と、出力回路である出力電圧調整機能付きインバータ回路４１と、出力回路である出力電圧調整機能付きインバータ回路４２と、論理回路４３と、位相調整回路である機能回路７４とを具備する。
しかし、上記の機能回路７４以外の構成についてはすでに説明したので、同一要素には同一符号を付してその説明は省略する。

機能回路７４は、電源端子がＨＶＤＤに接続され、グランド端子がＶＳＳに接続され、正入力端子が論理回路４３の出力端子ＩＮ１に接続され、負入力端子が論理回路４３の出力端子ＩＮ１Ｂに接続され、出力端子が出力端子ＩＮ２を介して出力電圧調整機能付きインバータ回路４１の入力端子Ａに接続される演算比較器７４１を具備する。
更に、電源端子がＨＶＤＤに接続され、グランド端子がＶＳＳに接続され、正入力端子が論理回路４３の出力端子ＩＮ１Ｂに接続され、負入力端子が論理回路４３の出力端子ＩＮ１に接続され、出力端子が出力端子ＩＮ２Ｂを介して出力電圧調整機能付きインバータ回路４２の入力端子Ａに接続される演算比較器７４２を具備する。

次に、本発明の演算比較器の第１実施形態を差動信号出力回路に適用した差動出力回路の第３実施形態の詳細な動作を、図４、図７、図８、および図９を用いて説明する。
本発明の演算比較器の第１実施形態を差動信号出力回路に適用した差動出力回路の第３実施形態においても、図８の定常状態であるＴ＝ｔ０とＴ＝ｔ２での動作は、本発明の演算比較器の第１実施形態を差動信号出力回路に適用した差動出力回路の第１実施形態の動作と同一である。

しかし、図４の差動出力回路４０では、入力信号ＩＮの変化が論理回路４３を経て電圧調整機能付きインバータ回路４１、４２に反映されるまで、時間的に差が生じる。
図９において、入力信号ＩＮが時刻Ｔ＝ｔ０で変化すると、インバータ回路４３２の出力信号であるＮＯＤＥ４３２はインバータ回路４３２の遅延時間経過後に変化する（Ｔ＝ｔ１）。

論理回路４３の出力端子ＩＮ１は、バッフア回路４３１の遅延時間経過後に変化する（Ｔ＝ｔ２）。
論理回路４３の出力端子ＩＮ１Ｂは、ＮＯＤＥ４３２に対してバッフア回路４３３の遅延時間経過後に変化する（Ｔ＝ｔ３）。
しかも、図４の差動出力回路４０のバッフア回路４３１とインバータ回路４３２は、それぞれ異なった遅延時間であるため、出力電圧調整機能付きインバータ回路４１と４２から出力される信号ＴＲとＣＰには、図８（Ｂ）に示すように電圧変化に時間差が生じる。

この状態では、信号ＴＲ、ＣＰの各電圧ＶＴＲ、ＶＣＰの和は、図８（Ｂ）のとおり大きく変化する。なお、図８では説明の都合上（ＶＴＲ＋ＶＣＰ）／２として図示している。
本発明の演算比較器の第１実施形態を差動信号出力回路に適用した差動出力回路の第１実施形態で説明したとおり、演算比較器１０はＶＲＥＦ＝（ＶＴＲ＋ＶＣＰ）／２を比較するため、図４の論理回路４３では、入力データ端子ＩＮが遷移するたびに、過補正となり、結果として差動信号対ＴＲ、ＣＰの電圧ＶＴＲとＶＣＰによるＥｙｅパターンが変形し、伝送に支障をきたしてしまう。

このため、本発明の演算比較器の第１実施形態を差動信号出力回路に適用した差動出力回路の第３実施形態では、前記の不具合を解消するため、論理回路４３の非反転出力信号と反転出力信号の電位差により出力電圧が変化する機能回路７４を使用して、出力信号ＩＮ２とＩＮ２Ｂを生成している。
演算比較器７４１では、正入力端子に論理回路４３の出力端子ＩＮ１が接続され、負入力端子に論理回路４３の出力端子ＩＮ１Ｂが接続されているため、これらの信号の電圧の大小関係により、演算比較器７４１の出力信号の値が決定される。

演算比較器７４２では、正入力端子に論理回路４３の出力端子ＩＮ１Ｂが接続され、負入力端子に論理回路４３の出力端子ＩＮ１が接続されているため、これらの信号の電圧の大小関係により、演算比較器７４２の出力信号の値が決定される。
これを図９において見ると、時刻Ｔ＝ｔ４おいて同時に変化することとなる。
機能回路７４の演算比較器７４１、７４２に図３に示した演算比較器を使用すると、論理回路４３の出力端子ＩＮ１とＩＮ１Ｂの駆動すべき負荷は等しく、更に機能回路７４では入力端子ＩＮ１とＩＮ１Ｂの交差点のみに依存して、出力端子ＩＮ２とＩＮ２Ｂの電圧が変化するため、結果として差動信号対ＴＲ、ＣＰの各電圧ＶＴＲ、ＶＣＰの交差点を一定の電圧に保つことができる。

また、機能回路７４では前記のとおり、論理回路４３の出力端子ＩＮ１とＩＮ１Ｂの電圧の交差点を比較しているため、論理回路４３の電源電圧と機能回路７４の電源電圧が等しい必要は無く、論理回路４３の電源をＬＶＤＤに接続し、機能回路７４の電源をＨＶＤＤに接続することで、機能回路７４に通過する信号の電源電圧をＬＶＤＤからＨＶＤＤへのレベルシフト機能を兼用させることも出来る。

（差動出力回路の第４実施形態）
本発明の演算比較器の第２実施形態を差動信号出力回路に適用した差動出力回路の第４実施形態の構成を、図１０を用いて説明する。
本発明の差動出力回路の第４実施形態は、図７に示す差動出力回路の第３実施形態の構成を基本とし、図７における演算比較器１０を図２に示す演算比較器２０に置き換えたものである。

従って、第４実施形態に係る差動出力回路８０は、図１０に示すように、コモン電圧調整回路である演算比較器２０と、出力回路である出力電圧調整機能付きインバータ回路４１と、出力回路である出力電圧調整機能付きインバータ回路４２と、論理回路４３と、位相調整回路である機能回路７４とを具備する。
しかし、上記の各構成要素の構成や機能についてはすでに説明したので、同一要素には同一符号を付してその説明は省略する。

図１１は、本発明の演算比較器を差動信号出力回路に適用した差動出力回路の第４実施形態の実際の出力電圧の波形例を示す。
図１１において、横軸は差動出力回路の電源電圧、グラフａは高レベル電圧の上限、グラフｂは高レベル電圧の下限、グラフｃは低レベル電圧の上限、グラフｄは低レベル電圧の下限、グラフ群ｅは差動信号出力回路の高レベル出力電圧、グラフ群ｆは差動信号出力回路の低レベル出力電圧を示している。
通常、差動出力回路の出力電圧は、差動出力回路の電源電圧に比例するが、図１１によれば、本発明を適用した差動信号出力回路では、電源電圧の変化に依存しない安定した出力電圧が得られている。

（差動出力回路の製品への適用形態）
図１３に本実施形態の差動出力回路を含む集積回路装置の例を示す。図１３の集積回路装置は、例えばゲートアレイ、エンベディットアレイなどの製品に適用できる。
集積回路装置は、内部領域（コア領域）とＩ／Ｏ領域を有する。また、ボンディングパッド領域を有する。ここでＩ／Ｏ領域は内部領域の外側に形成される。具体的にはＩ／Ｏ領域は、内部領域の周囲（四辺）を囲むように形成される。また、ボンディングパッド領域はＩ／Ｏ領域の外側に形成される。具体的にはボンディングパッド領域は、Ｉ／Ｏ領域の周囲（四辺）を囲むように形成される。なお、ボンディングパッド領域に配置されるボンディングパッドをＩ／Ｏ領域等に配置するようにしてもよく、この場合にはボンディングパッド領域は不要になる。

内部領域には集積回路装置の内部回路（コア回路）が配置される。この内部回路は、ＣＰＵ、ＲＴＣ、表示ドライバ、メモリ、インターフェイス回路、或いは各種ロジック回路などを含むことができる。
Ｉ／Ｏ領域には複数のＩ／Ｏセル（入力バッファ回路、出力バッファ回路、入出力兼用バッファ回路又は電源セル等）が配置される。具体的には例えば内部回路の外周（各辺）を囲むように複数のＩ／Ｏセルが並んで配置される。そしてボンディングパッド領域には、各Ｉ／Ｏセルに接続される各ボンディングパッドが配置される。なお、内部領域、Ｉ／Ｏ領域、ボンディングパッド領域の配置や、Ｉ／Ｏセル、ボンディングパッドの配置は図１３に限定されず、種々の変形実施が可能である。

図１３に示すように本実施形態では差動出力回路４０、６０、７０あるいは８０が、集積回路装置のＩ／Ｏ領域に配置される。具体的にはＩ／Ｏセルの１つとして差動出力回路を配置する。即ち差動出力回路４０、６０、７０あるいは８０を、Ｉ／Ｏセルと同じようにセル化してＩ／Ｏ領域に配置する。この場合の差動出力回路４０、６０、７０あるいは８０のセルは、例えばＩ／Ｏセル（複数のＩ／Ｏセルのうちの少なくとも２つ）と同じ大きさにすることができる。

なお、Ｉ／Ｏ領域に差動出力回路４０、６０、７０あるいは８０を複数形成し、これらの複数の差動出力回路４０、６０、７０あるいは８０が、独立して動作するようにしてもよい。また内部回路が複数の回路ブロック（ＣＰＵ、ＲＴＣ、メモリ等）を含む場合に、複数の回路ブロックの各回路ブロックに対して、複数の差動出力回路４０、６０、７０あるいは８０のうちの少なくとも１つの差動出力回路が動作するようにしてもよい。

例えば差動出力回路４０、６０、７０あるいは８０などを集積回路装置に配置する比較例の手法として、これらの回路をマクロブロック化し、このマクロブロックを、集積回路装置の特定の部位に配置したり、Ｉ／Ｏ領域の一部を含む領域に配置したりする手法が考えられる。
しかしながら、この比較例の配置では、ピン配置に制約が生じてしまい、カスタム製品の利用者のピン配置の自由度を確保することが難しくなる。

これに対して図１３の本実施形態の手法によれば、差動出力回路４０、６０、７０あるいは８０をＩ／Ｏ領域の任意の位置に配置できるようになる。従って、カスタム製品の利用者のピン配置の自由度を確保でき、商品力を向上できる。
また本実施形態では、差動出力回路４０、６０、７０あるいは８０では、出力電圧調整機能付きインバータ回路４１、４２および機能回路７４は高耐圧トランジスタ（耐圧が第１の電圧であるトランジスタ）領域に配置され、論理回路４３は低耐圧トランジスタ（耐圧が第１の電圧よりも高い第２の電圧であるトランジスタ）により形成される。ここで、低耐圧トランジスタは高耐圧トランジスタよりも絶対最大定格が低いトランジスタであり、高耐圧トランジスタは低耐圧トランジスタよりも絶対最大定格が高いトランジスタである。具体的には高耐圧トランジスタは低耐圧トランジスタよりも例えばゲート酸化膜が厚いトランジスタになっている。

例えば図４あるいは図６では、演算比較器１０あるいは２０の差動入力端子ＴＲ、ＣＰは、外部からの信号を接続するためにボンディングパッドに接続されている。従って外部からＥＳＤ（静電気）が印加されると、ボンディングパッドを介して演算比較器１０あるいは２０のＮ型ＭＯＳトランジスタＮ０１４、Ｎ１０５のゲート端子に直接に印加され、これらのトランジスタが静電破壊される。

これは、ＭＯＳトランジスタにおいて、ソース端子あるいはドレイン端子では、ＥＳＤが印加された場合、構造上ゲート端子に比べてこれらの面積が広く単位面積あたりのＥＳＤの電圧が低くなること、更にはＥＳＤの電圧によりチャネル形成されていない接合部でブレークダウンが発生し電荷が移動できるが、ゲート端子では構造上面積は狭く、ＥＳＤの電荷の移動経路が無いためである。
このため、差動入力端子ＴＲ、ＣＰに対してはＥＳＤ（静電気）保護回路が必要となるが、差動入力端子ＴＲ、ＣＰはゲート端子のみに接続され極めて高い入力インピーダンスであるため、ＥＳＤ保護回路による入力信号の劣化を可能な限り防ぐことが可能である。従って、トランジスタが静電破壊される事態を効果的に防止でき、信頼性を向上できる。

近年、高集積、高速、低消費電力消費を実現するため、集積回路の内部ブロックは、低耐圧トランジスタで構成され、電源電圧を低下させている。一方外部との信号のインターフェイスは、確実性や対ノイズ製を考慮して、内部ブロックほど電源電圧が低下せず、従来の電源電圧で動作するようになっている。従って、この意味においても出力電圧調整機能付きインバータ回路４１、４２および機能回路７４を高耐圧トランジスタ（ＨＶＤＤで動作するトランジスタ）で形成する構成は有利になる。

図１４にＩ／Ｏセルのレイアウト例を示す。このＩ／Ｏセルには、静電気保護用ダイオードとして機能するツェナ・ダイオードが配置される。またＩ／Ｏセルには、ボンディングパッドに接続される信号線を駆動するためのＮ型ドライバやＰ型ドライバが配置される。これらのＮ型ドライバ、Ｐ型ドライバは、Ｉ／Ｏセル内の他のトランジスタに比べてトランジスタサイズが非常に大きなトランジスタになっている。またＩ／Ｏセルには、入力バッファ回路、プリドライバ回路が配置される。ここで入力バッファ回路は、プルアップ抵抗素子（プルアップ用トランジスタ）、プルダウン抵抗素子（プルダウン用トランジスタ）、静電気保護用抵抗素子などを含む。またプリドライバは、Ｎ型ドライバ、Ｐ型ドライバを駆動するためのトランジスタなどを含む。またＩ／Ｏセルには、制御ロジックが配置され、この制御ロジックは、プリドライバ回路や入力バッファ回路を制御するための各種ロジック回路を含む。

また図１４では、Ｉ／Ｏセルのツェナ・ダイオード、Ｎ型ドライバ、Ｐ型ドライバ、Ｐ型入力バッファ回路用トランジスタ、Ｎ型入力バッファ回路用トランジスタ、Ｐ型プリドライバ用トランジスタ、Ｎ型プリドライバ用トランジスタは、高耐圧領域（ＨＶＤＤ領域）に配置される。一方、Ｎ型制御ロジック用トランジスタ、Ｐ型制御ロジック用トランジスタは、低耐圧領域（ＬＶＤＤ領域）に配置される。このように高耐圧領域、低耐圧領域を順に構成することで、高耐圧領域、低耐圧領域を構成するための構造（例えばゲート酸化膜厚等）の境界を可能な限り減じることが可能なばかりでなく、Ｎ型、Ｐ型の領域を構成するための構造（ウェル境界等）の境界を可能な限り減じることが可能になり、より簡素な構造で、しかも容易に本発明を具現化できる。

図１５に示すように、ツェナ・ダイオードを配置しない変形実施も可能である。更に、集積回路装置内の領域やトランジスタに高耐圧／低耐圧の区別がない、あるいは集積回路装置内の領域やトランジスタに高耐圧／低耐圧の区別があるにもかかわらず、低耐圧の領域のトランジスタで構成する場合においては、本発明の差動出力回路が高耐圧領域に配置する必要はない。

本実施形態によれば、Ｉ／Ｏセルに配置されるトランジスタ、抵抗等の素子を用いて差動出力回路が形成されるため、図１３のようにＩ／Ｏ領域の任意の位置に差動出力回路４０、６０、７０および８０を配置できるようになる。この結果、ピン配置の自由度等を向上できると共にＥＳＤ耐圧を高めることができ、信頼性を向上できる。
差動出力回路４０、６０、７０および８０は、差動信号対を出力するため、集積回路装置より外部に２本の信号を出力するのは当然である。このため、差動出力信号ＴＲ、ＣＰの位相差を考慮すると、隣接するＩ／Ｏ領域にそれぞれ配置されることが望ましい。

更に差動出力信号ＴＲ、ＣＰの電圧ＶＴＲ、ＶＣＰと基準電圧ＶＲＥＦとを比較するための演算比較器１０あるいは２０が、差動出力回路４０、６０、７０および８０の配置されたＩ／Ｏ領域に接している方が、特性上好ましい。
これらにより、本発明の差動出力回路は、図１６に示すように隣接するＩ／Ｏ領域に生成している。これは、先に説明したピン配置の自由度の向上やＥＳＤ耐圧の向上とも整合性の取れたものである。

例えば、本発明の差動出力回路の第３実施形態では（図７参照）、出力電圧調整機能付きインバータ回路４１、４２は、Ｎ型ドライバ、Ｐ型ドライバ領域（高耐圧領域）に、演算比較器１０と機能回路７４はＰ型プリドライバ用トランジスタ、Ｎ型プリドライバ用トランジスタ領域（高耐圧領域）に、論理回路４３はＮ型制御ロジック用トランジスタ、Ｐ型制御ロジック用トランジスタ（低耐圧領域）に配置される。ここで、演算比較器１０は、ボンディングパッドの高耐圧領域に隣接する低耐圧領域に配置するようにしても良い。

なお、これらの構成は、本発明の差動出力回路の第４実施形態（図１０参照）についても適用される。
更に本発明の差動出力回路４０、６０、７０または８０は少なくとも２つのボンディングパッドを装備するため、図１６に示すように、隣接したＩ／Ｏ領域に差動出力回路を配置し、演算比較器１０、機能回路７４、および論理回路４３を、左右の高耐圧領域の隣接部分に配置すると、信号配線の長さを短くし、より特性の良い差動出力回路を提供できることとなる。

更に、差動出力回路４０、６０、７０および８０のみでは、Ｉ／Ｏ領域に設けたＭＯＳトランジスタの一部で構成でき、残りのＭＯＳトランジスタは未使用のＭＯＳトランジスタとなり無駄が生じる。このため演算比較器１０あるいは２０、論理回路４３および機能回路７４を、これら未使用のＭＯＳトランジスタで構成することで、より高集積化が実現できる。この点についても、先に説明した差動出力回路４０、６０、７０および８０の配置方法との整合性が確保されており、理にかなったものである。

このように本発明の実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１の電源、第２の電源等）と共に記載された用語（ＶＳＳ、ＨＶＤＤ、ＬＶＤＤ、Ｎ型、Ｐ型、基準電圧等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。

また、演算比較器、差動出力回路、集積回路装置の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。例えば、演算比較器、差動出力回路を構成するトランジスタの接続関係を変更したり、他のトランジスタ、抵抗素子等を追加したりする変形実施も可能である。
また、集積回路装置のレイアウトも本実施形態で説明したものに限定されない。また、本実施形態で説明した変形例を組み合わせた構成も本発明の範囲に含むことができる。

本発明の演算比較器の第１実施形態の構成を示す回路図である。 本発明の演算比較器の第２実施形態の構成を示す回路図である。 既知の演算比較器の構成を示す回路図である。 本発明の差動出力回路の第１実施形態の構成を示す回路図である。 本発明の差動出力回路の入力信号と差動出力信号の一例を示す波形図である。 本発明の差動出力回路の第２実施形態の構成を示す回路図である。 本発明の差動出力回路の第３実施形態の構成を示す回路図である。 本発明の差動出力回路の入力信号と差動出力信号の一例を示す波形図である。 本発明の差動出力回路の内部の信号状態の一例を示す波形図である。 本発明の差動出力回路の第４実施形態の構成を示す回路図である。 第４実施形態の出力電圧特性の一例を示す図である。 ＭＯＳトランジスタの静特性を示す図である。 本発明が適用される半導体集積装置の概略を示す図である。 Ｉ／Ｏセルの構成図。 Ｉ／Ｏセルの構成図。 本発明の差動出力回路の生成（配置）例を示す回路図。

符号の説明

１０、２０、３０・・・ 演算比較器、４０、６０、７０、８０・・・差動出力回路、４１、４２・・・ 出力電圧調整機能付きインバータ回路、４３・・・ 論理回路、７４・・・機能回路、４４・・・差動信号レシーバ回路、ＲＴ・・・差動信号終端抵抗、１０１、２０４、２０５、２０６・・・カレントミラー回路、１０２、１０３、２０２、２０３・・・負荷回路、１０４、２０１・・・電流源回路、４３１、４３３・・・インバータ回路、４３２・・・バッフア回路、７４１、７４２・・・演算比較器、Ｐ１０１、Ｐ１０２・・・Ｐ型ＭＯＳトランジスタ、Ｎ１０１、Ｎ１０２・・・Ｎ型ＭＯＳトランジスタ

Claims (18)

1. 第１の電源からの第１の電源電圧を受ける第１の定電流源回路と、
   前記第１の定電流源回路に接続される第１の負荷回路と、
   前記第１の定電流源回路に接続される第２の負荷回路と、
   第２の電源からの第２の電源電圧を受ける第１のカレントミラー回路と、を具備する演算比較器であって、
   前記第１の負荷回路は、基準電圧に接続される第１のゲート端子を有する第１のトランジスタを含み、
   前記第２の負荷回路は、第２のトランジスタと当該第２のトランジスタに並列に接続される第３のトランジスタとを含み、
   前記第２のトランジスタの第２のゲート端子は第１の信号を受け、
   前記第３のトランジスタの第３のゲート端子は前記第１の信号と逆位相の第２の信号を受けることを特徴とする演算比較器。
2. 前記第１のトランジスタは、第５および第６のトランジスタが並列接続され、前記第５および第６のトランジスタの両ゲート端子には、前記基準電圧が接続されることを特徴とする請求項１記載の演算比較器。
3. 前記第２、第３、第５、および第６の各トランジスタは、同一の特性を有するトランジスタであることを特徴とする請求項２記載の演算比較器。
4. 第１の電源からの第１の電源電圧を受けて動作する第１および第２のカレントミラー回路と、
   前記第１のカレントミラー回路のセンス側に接続される第１の負荷回路と、
   前記第２のカレントミラー回路のセンス側に接続される第２の負荷回路と、
   第２の電源から第２の電源電圧を受け、前記第１および第２の負荷回路へ定電流を供給する第１の定電流源回路と、
   前記第２の電源から前記第２の電源電圧を受け、第１および第２のトランジスタを含み、前記第１のトランジスタは前記第１のカレントミラー回路のミラー側に接続され、前記第２のトランジスタは前記第２のカレントミラー回路のミラー側に接続される第３のカレントミラー回路と、を具備し、
   前記第１の負荷回路は、基準電圧が接続されるゲート端子を有する第３のトランジスタを含み、
   前記第２の負荷回路は、第４のトランジスタと当該第４のトランジスタに並列に接続される第５のトランジスタとを含み、
   前記第４のトランジスタのゲート端子は第１の信号を受け、
   前記第５のトランジスタのゲート端子は前記第１の信号と逆位相の第２の信号を受けることを特徴とする演算比較器。
5. 前記第３のトランジスタは、第７および第８のトランジスタが並列接続され、
   前記第７および第８のトランジスタの両ゲート端子に、前記基準電圧が接続されることを特徴とする請求項４記載の演算比較器。
6. 前記第４、第５、第７、および第８の各トランジスタは、同一の特性を有するトランジスタであることを特徴とする請求項５記載の演算比較器。
7. 演算比較器を含む半導体集積回路であって、
   前記演算比較器は、請求項１乃至請求項６のうちの何れかの請求項に記載の演算比較器からなり、当該演算比較器が、ダイ上のボンディングパッド近傍の高耐圧領域に配置されることを特徴とする半導体集積回路。
8. 演算比較器を含む半導体集積回路であって、
   前記演算比較器は、請求項１乃至請求項６のうちの何れかの請求項に記載の演算比較器からなり、当該演算比較器が、ダイ上のボンディングパッドの高耐圧領域に隣接する低耐圧領域に配置されることを特徴とする半導体集積回路。
9. 第１および第３の電源からの各電源電圧を受け、第１の入力信号に基づいて第１の非反転出力信号と第２の反転出力信号とを生成する論理回路と、
   第１および第４の電源からの各電源電圧を受け、前記第１の出力信号に基づいて一対の差動信号の一方の信号の出力電圧を制御する第１の出力回路と、
   第１および第４の電源からの各電源電圧を受けて動作し、前記第２の出力信号に基づいて前記一対の差動信号の他方の信号の出力電圧を制御する第２の出力回路と、
   第１および第２の電源からの各電源電圧を受けて動作し、前記第１の出力回路の出力端子の電圧および前記第２の出力回路の出力端子の電圧と、基準電圧との比較結果を出力する第１のコモン電圧調整回路と、を具備する差動出力回路であって、
   前記第１の出力回路は、前記一対の差動信号の一方の信号の出力電圧を制御する第１の制御回路を含み、
   前記第２の出力回路は、前記一対の差動信号の他方の信号の出力電圧を制御する第２の制御回路を含み、
   前記第１および第２の制御回路は、前記第１のコモン電圧調整回路の比較結果に基づいて、差動出力電圧のコモン電圧を調整するために前記一対の差動信号の前記一方の信号と前記他方の信号の電圧を制御することを特徴とする差動出力回路。
10. 前記第１のコモン電圧調整回路は、請求項１乃至請求項６のうちの何れかの請求項に記載の演算比較器であることを特徴とする請求項９記載の差動出力回路。
11. 出力回路を含む半導体集積回路であって、
    前記出力回路は、請求項９または請求項１０に記載の第１および第２の出力回路からなり、
    当該第１および第２の出力回路は、ダイ上のボンディングパッド近傍の高耐圧領域に隣接して配置されることを特徴とする半導体集積回路。
12. 演算比較器と出力回路を含む半導体集積回路であって、
    前記演算比較器と前記出力回路は、請求項１０に記載の演算比較器と第１および第２の出力回路とからなり、
    前記演算比較器が、前記第１および第２の出力回路の間の高耐圧領域に配置されることを特徴とする半導体集積回路。
13. 演算比較器と出力回路を含む半導体集積回路であって、
    前記演算比較器と前記出力回路は、請求項１０に記載の演算比較器と第１および第２の出力回路とからなり、
    前記演算比較器が、前記第１および第２の出力回路の間の近傍の低耐圧領域に配置されることを特徴とする半導体集積回路。
14. 第１および第３の電源からの各電源電圧を受け、第１の入力信号に基づいて、第１の非反転出力信号と第２の反転出力信号とを生成する論理回路と、
    第１および第４の電源の各電源電圧を受け、前記第１の非反転出力信号と前記第２の反転出力信号に基づき、第３の出力信号および前記第３の出力信号と位相が１８０度異なる第４の出力信号をそれぞれ生成する位相調整回路と、
    第１および第４の電源からの各電源電圧を受け、前記第３の出力信号に基づいて一対の差動信号の一方の信号を出力する第１の出力回路と、
    第１および第４の電源からの各電源電圧を受け、前記第４の出力信号に基づいて前記一対の差動信号の他方の信号を出力する第２の出力回路と、
    第１および第２の電源の各電源電圧を受けて動作し、前記第１の出力回路の出力端子の電圧および前記第２の出力回路の出力端子の電圧と、基準電圧との比較結果を出力する第１のコモン電圧調整回路と、を具備する差動出力回路であって、
    前記第１の出力回路は、前記一対の差動信号の一方の信号の出力電圧を制御する第１の制御回路を含み、
    前記第２の出力回路は、前記一対の差動信号の他方の信号の出力電圧を制御する第２の制御回路を含み、
    前記第１および第２の制御回路は、前記第１のコモン電圧調整回路の比較結果に基づいて、差動出力電圧のコモン電圧を調整するために前記一対の差動信号の前記一方の信号と前記他方の信号の電圧を制御することを特徴とする差動出力回路。
15. 前記第１のコモン電圧調整回路は、請求項１乃至請求項６のうちの何れかの請求項に記載の演算比較器であることを特徴とする請求項１４記載の差動出力回路。
16. 出力回路を含む半導体集積回路であって、
    前記出力回路は、請求項１４または請求項１５に記載の第１および第２の出力回路からなり、
    当該第１および第２の出力回路が、ダイ上のボンディングパッド近傍の高耐圧領域に隣接して配置されることを特徴とする半導体集積回路。
17. 演算比較器と出力回路を含む半導体集積回路であって、
    前記演算比較器と前記出力回路は、請求項１５に記載の演算比較器と第１および第２の出力回路とからなり、
    前記演算比較器が、前記第１および第２の出力回路の間の高耐圧領域に配置されることを特徴とする半導体集積回路。
18. 演算比較器と出力回路を含む半導体集積回路であって、
    前記演算比較器と前記出力回路は、請求項１５に記載の演算比較器と第１および第２の出力回路とからなり、
    前記演算比較器が、前記第１および第２の出力回路の間の近傍の低耐圧領域に配置されることを特徴とする半導体集積回路。

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