KR100971990B1

KR100971990B1 - 논리회로 및 반도체장치

Info

Publication number: KR100971990B1
Application number: KR1020030005711A
Authority: KR
Inventors: 사이토우요시카즈; 오사다켄이치
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 가부시기가이샤 히다치초엘에스아이시스템즈
Priority date: 2002-01-31
Filing date: 2003-01-29
Publication date: 2010-07-23
Also published as: KR20030065387A; CN1964193A; CN1435947A; US20030141905A1; CN1964193B; CN1295878C; JP2003224465A; US6756814B2; TW200302566A; JP3831270B2; TWI270972B

Abstract

본 발명은, 논리회로 및 반도체장치에 관한 것으로, 서브 스레숄드전류를 억제하고, 논리게이트부의 출력논리를 고정하기 위한 회로의 간소화를 도모하는 기술을 제시한다.

입력된 제어신호에 따라 상기 논리게이트부에의 전원공급을 차단가능한 n채널형 제 1 트랜지스터(103)와, 상기 제 1 트랜지스터에 의한 상기 전원공급의 차단동작에 연동하여 논리게이트부의 출력노드를 하이 레벨로 고정가능한 p채널형 제 2 트랜지스터(104)를 갖고, 상기 제 1 트랜지스터의 임계치는 상기 논리게이트부를 구성하는 트랜지스터의 임계치보다도 높게 설정된다. 논리게이트부에의 전원공급을 차단하는 수단, 및 그에 연동하여 논리게이트부의 출력노드를 하이 레벨로 고정하는 수단을, 각각 상기 제 1 트랜지스터 및 제 2 트랜지스터로 구성하므로써, 서브 스레숄드전류를 억제하고, 논리게이트부의 출력논리를 고정하기 위한 회로의 간소화를 도모한다.

Description

논리회로 및 반도체장치{LOGIC CIRCUIT AND SEMICONDUCTOR DEVICE}

도 1 은 본 발명에 관한 논리회로의 구성예 회로도이다.

도 2 는 상기 논리회로의 다른 구성예 회로도이다.

도 3 은 상기 논리회로의 다른 구성예 회로도이다.

도 4 는 상기 논리회로의 비교대상이 되는 회로의 구성예 회로도이다.

도 5 는 상기 논리회로의 다른 구성예 회로도이다.

도 6 은 상기 논리회로의 다른 구성예 회로도이다.

도 7 은 상기 논리회로의 다른 구성예 회로도이다.

도 8 은 본 발명에 관한 논리회로가 적용된 디코더의 구성예 회로도이다.

도 9 는 본 발명에 관한 논리회로가 적용된 클록 드라이버의 구성예 회로도이다.

도 10 은 상기 클록 드라이버에 있어서 주요부의 구성예 회로도이다.

도 11 은 본 발명에 관한 논리회로가 적용된 출력 드라이버 및 출력버퍼를 포함하는 출력회로의 구성예 회로도이다.

도 12 는 상기 출력 드라이버에 있어서 주요부의 상세한 구성예 회로도이다.

도 13 은 상기 출력 드라이버의 동작예 설명도이다.

도 14 는 상기 출력 드라이버에 있어서 주요부의 상세한 구성예 회로도이다.

도 15 는 상기 출력 드라이버에 있어서 주요부의 상세한 구성예 회로도이다.

도 16 은 상기 출력버퍼 및 그 주변부의 상세한 구성예 회로도이다.

도 17 은 출력 드라이버 및 출력버퍼의 주요부의 동작설명도이다.

<도면의 주요부분에 대한 부호의 설명>

100 : 논리회로 101 : 제 1 전원공급단자

102 : 제 2 전원공급단자

103, 132, 173, 174, 194, 252, 254 : n채널형 MOS트랜지스터

104, 129, 131, 181 ~ 184, 195 : p채널형 MOS트랜지스터

115 : 출력노드

본 발명은, 논리회로 및 그것을 포함하는 반도체 집적회로에 관한 것으로, 특히 저전력동작에 적합한 회로에 관한 것이다.

MOS트랜지스터의 미세화가 진행됨에 따라 그 내압이 저하하기 때문에, 그 동작전압을 낮게 하지 않을 수 없다. 이 경우, MOS트랜지스터의 고속성을 유지하기 위해서는 동작전압의 저하에 맞추어 MOS트랜지스터의 임계치를 저하시킬 필요가 있다. 이것은 동작속도가 MOS트랜지스터의 실행게이트전압, 즉, 동작전압에서 MOS트랜지스터의 임계치를 차감한 수치로 지배되고, 이 수치가 큰 만큼 고속이기 때문이다. 그러나, 임계치를 0.4V정도 이하로 하면, MOS트랜지스터의 서브 스레숄드 특성(테일링특성)에 의해, MOS트랜지스터를 완전히 오프시킬 수 없게 되고, 원하지 않은 직류전류가 흐르는 현상을 발생시킨다. 그러한 현상에 의해 다수의 MOS트랜지스터로 구성된 반도체 집적회로의 실질적인 직류전류는 현저히 증대된다. 특히 고온동작시에는 MOS트랜지스터의 임계치가 낮고, 테일링계수가 커지는 관계에서, 상기 서브 스레숄드특성에 기인하는 현상은 더 심각해진다. 그러한 사정을 감안하여 본원 출원인은 MOS트랜지스터를 미세화해도 고속 ·저전력의 반도체 집적회로에 관해 먼저 제안하고 있다.(일본 특허공개 평7-86916, 대응 미국특허 2002/084804) 그에 따르면, MOS트랜지스터의 소스와 전원사이에 대전류와 소전류의 전류공급을 제어하는 제어수단을 삽입하고, 용도에 따라 이들 전류를 전환하여 MOS트랜지스터로 공급하게 하고, 대기시에 흐르는 서브 스레숄드전류(「서브 스레숄드 리크전류」라고도 한다.)를 억제하게 하고 있다.

본원 출원인이 이전에 제안한 반도체 집적회로(일본 특허공개 평7-86916)에 관해 본원 발명자가 검토한 결과, 출력논리를 고정하기 위한 회로구성에 있어서 아직 개량의 여지가 있는 것을 발견했다.

본원 출원인이 이전에 제안한 상기 반도체 집적회로에서는 소정의 기능을 갖는 논리회로와, 전원(VCC, VSS)사이에 대전류와 소전류의 전류공급을 제어하는 제어수단을 삽입하고, 이 제어수단의 제어를 대소로 전환하므로써 논리회로에 공급하도록 하고, 이 논리회로에의 전류경로를 차단한 경우에는 논리회로의 출력을 레벨홀드회로에 의해 유지하게 하고 있다. 상기 레벨홀드회로는 p채널형 MOS트랜지스터 와 n채널형 MOS트랜지스터가 직렬접속되어 이루어지는 두개의 인버터가 루프상으로 결합되어 이루어진다. 상기 레벨홀드회로는 상기 논리회로에의 전류경로가 차단되었을 때의 출력논리를 유지한다. 상기 홀드회로는 상기와 같이 두개의 인버터가 루프상으로 결합되어 이루어지므로, 4개의 MOS트랜지스터가 필요하다. MOS트랜지스터의 미세화가 진행됨에 따라, 서브 스레숄드전류를 억제해야 할 회로는 반도체 집적회로에 있어서는 다수 존재하고, 그에 따라 상기 홀드회로의 수도 다수 필요해지므로, 상기 홀드회로만으로도 MOS트랜지스터의 수는 늘어나게 된다.

본 발명의 목적은 서브 스레숄드전류를 억제하고, 논리게이트부의 출력논리를 고정하기 위한 회로의 간소화를 도모하기 위한 기술을 제공하는 데에 있다.

본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부도면으로 명백하게 알 수 있을 것이다.

본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.

즉, 제 2 전원공급단자와 저전위측 전원 사이에 설치되고, 입력된 제어신호에 따라 상기 논리게이트부에의 전원공급을 차단가능한 n채널형 제 1 트랜지스터와, 고전위측 전원과 논리게이트부의 출력노드 사이에 설치되고, 상기 제 1 트랜지스터에 의한 상기 전원공급의 차단동작에 연동하여 논리게이트부의 출력노드를 하이 레벨로 고정가능한 p채널형 제 2 트랜지스터를 갖고, 상기 제 1 트랜지스터의 임계치는 상기 논리게이트부를 구성하는 트랜지스터의 임계치보다도 높게 설정되어 이루어진다. MOS트랜지스터의 미세화가 진행됨에 따라, 그 내압이 저 하하기 때문에, 그 동작전압을 낮게 하지 않을 수 없다. 이 경우, 트랜지스터의 고속 스위칭 동작성을 유지하기 위해서는, 동작전압의 저하에 맞추어 트랜지스터의 임계치를 저하시킬 필요가 있다.

상기의 수단에 따르면, 제 1 트랜지스터는 논리게이트부에의 전원공급을 차단하고, 제 2 트랜지스터는 이 전원공급의 차단동작에 연동하여 논리게이트부의 출력노드를 하이 레벨로 고정한다. 이에 따라 서브 스레숄드전류를 억제하고, 논리게이트부의 출력논리를 고정하기 위한 회로는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터로 구성되고, 이것이 해당 회로의 간소화를 달성한다. 이 때, 상기 제 1 트랜지스터의 임계치를 상기 논리게이트부를 구성하는 트랜지스터의 임계치보다도 높게 설정하므로써, 상기 제 1 트랜지스터에서의 서브 스레숄드전류의 저감을 보증한다.

상기 제 2 전원공급단자와 상기 저전위측 전원과의 사이에 설치되고, 입력된 제어신호에 따라 논리게이트부에의 전원공급을 차단가능한 n채널형 제 1 트랜지스터와, 상기 저전위측 전원과 상기 논리게이트부의 출력노드와의 사이에 설치되고, 상기 제 1 트랜지스터에 의한 상기 전원공급의 차단동작에 연동하여 상기 논리게이트부의 출력노드를 로 레벨로 고정가능한 n채널형의 제 2 트랜지스터를 갖고, 상기 제 1 트랜지스터의 임계치는 상기 논리게이트부를 구성하는 트랜지스터의 임계치보다도 높게 설정되어 이루어진다.

상기의 수단에 따르면, 제 1 트랜지스터는 논리게이트부에의 전원공급을 차단하고, 이 전원공급의 차단동작에 연동하고, 제 2 트랜지스터는 논리게이트부의 출력노드를 로 레벨로 고정한다. 이에 의해 서브 스레솔드전류를 억제하고, 논리게이트부의 출력논리를 고정하기 위한 회로는 상기 제 1 트랜지스터와 상기 제 2 트랜지스터로 구성되고, 이것이 해당 회로의 간소화를 달성한다. 이 때, 상기 제 1 트랜지스터의 임계치를 상기 논리게이트부를 구성하는 트랜지스터의 임계치보다도 높게 설정하므로써, 상기 제 1 트랜지스터에서의 서브 스레숄드전류 저감을 보증한다.

도 1에는 본 발명에 관한 논리회로의 구성예가 도시된다.

도 1에 도시되는 논리회로는 특히 제한되지는 않지만, 소정의 기능을 갖는 논리게이트부(100), 그에 결합된 n채널형 MOS트랜지스터(103), 및 p채널형 MOS트랜지스터(104)를 포함하여 이루어진다.

상기 논리게이트부(100)는 특히 제한되지는 않지만, 다음과 같이 구성된다.

고전위측 전원(VDDI)이 공급되는 제 1 전원공급단자(101)와, 저전위측 전원(그라운드, GND)이 공급되는 제 2 전원공급단자(102)를 갖는다. 고전위측 전원(VDDI)은 외부로부터 공급된 고전위측 전원(VCC)을 미도시의 강압회로에서 강압하므로써 얻을 수 있다.

논리게이트부(100)는 다음과 같이 구성된다.

p채널형 MOS트랜지스터(105)와, n채널형 MOS트랜지스터(106)가 직렬접속되고, 입력신호(114)의 논리를 반전하기 위한 인버터가 형성된다. p채널형 MOS트랜지스터(105)의 소스전극은 고전위측 전원(VDDI)에 결합되고, n채널형 MOS트랜지스터(106)의 소스전극은 제 2 전원공급단자(102)에 결합된다. 이 인버터의 출력신호는 p채널형 MOS트랜지스터(108) 및 n채널형 MOS트랜지스터(107)의 게이트전극에 전달된다. p채널형 MOSF트랜지스터(108, 109) 및 n채널형 MOS트랜지스터(110)가 직렬접속된다. p채널형 MOS트랜지스터(108)의 소스전극은 제 1 전원공급단자(101)에 결합되고, n채널형 MOS트랜지스터(110)의 소스전극은 제 2 전원공급단자(102)에 결합된다. p채널형 MOS트랜지스터(109) 및 n채널형 MOS트랜지스터(110)의 게이트전극에는 제어신호(113)가 전달되게 되어 있다. p채널형 MOS트랜지스터(109)와, n채널형 MOS트랜지스터(110)와의 직렬접속된 곳에서 이 논리게이트부(100)의 출력노드(115)가 인출된다.

상기 n채널형 MOS트랜지스터(103)는 상기 제 2 전원공급단자(102)와 상기 저전위측 전원(GND) 사이에 설치되고, 입력된 제어신호(116)에 따라 상기 논리게이트부(100)에의 전원공급 차단을 가능하게 한다. 즉, 제어신호(116)가 하이 레벨인 경우에는 n채널형 MOS트랜지스터(103)가 ON되므로써, 상기 제 2 전원공급단자(102)가 그라운드(GND)에 결합되므로써 저전위측 전원의 공급이 가능해진다. 또, 제어신호(116)가 로 레벨인 경우에는 n채널형 MOS트랜지스터(103)가 OFF되므로써, 상기 논리게이트부(100)에의 전원공급이 차단된다. 이 전원차단에 의해 논리게이트부(100)는 비동작상태(대기상태)가 된다. 또, 상기 논리게이트부(100)에의 전원공급이 차단되었을 경우에 있어서, 상기 논리게이트부(100)의 출력노드(115)가 논리부정이 되지 않도록 상기 n채널형 MOS트랜지스터(103)에 의한 전원공급의 차단동작에 연동하여 p채널형 MOS트랜지스터(104)가 ON되므로써 출력노드(115)의 논리가 하 이 레벨로 고정된다.

여기에서, 상기 p채널형 MOS트랜지스터(104)가 존재하지 않는 경우에는 노드(115)가 논리부정 또는 극히 느리게 하이 레벨이 되기 때문에, 예를 들면, 도 4에 도시되는 것과 같이 논리게이트부(100)의 후단계에 논리게이트부(121)가 배치되는 경우에 있어서, 이 논리게이트부(121)의 논리동작에 지장을 초래하거나, 입력 초기단계를 형성하는 p채널형 MOS트랜지스터(118)와 n채널형 MOS트랜지스터(119)의 직렬회로에 관통전류가 흐르거나 한다. 도 1에 도시되는 p채널형 MOS트랜지스터(104)는 상기 논리게이트부(100)에의 전원공급이 차단된 경우에 있어서, 상기 논리게이트부(100)의 출력노드(115)를 하이 레벨로 고정하고, 해당 출력노드가 논리부정이 되지 않도록 작용한다.

상기 논리게이트부(100)를 구성하는 MOS트랜지스터(105, 106, 107, 108, 109, 110)는 임계치가 낮게 설정되어 있다. 그에 대해 n채널형 MOS트랜지스터(103)와 p채널형 MOS트랜지스터(104)는 상기 MOS트랜지스터(105, 106, 107, 108, 109, 110)에 비해 임계치가 높게 설정되어 있다. 여기에서 MOS트랜지스터의 미세화에 의해 그 내압이 저하하기 때문에, MOS트랜지스터의 동작전압을 낮게 하지 않을 수 없다. 고속성을 유지하는 데에는 동작전원전압에 맞도록 MOS트랜지스터(105, 106, 107, 108, 109, 110)의 임계치를 저하시킬 필요가 있다. 이에 대해, 논리게이트부(100)를 구성하는 MOS트랜지스터의 서브 스레숄드전류를 저감하기 위한 회로의 동작은 논리게이트부(100)에 비해 늦어도 괜찮다. 이 때문에 MOS트랜지스터(103, 104)는 상기 논리게이트부(100)를 구성하는 MOS트랜지스터의 임계치보다 도 크게 설정되고, MOS트랜지스터(103, 104)에서의 서브 스레숄드전류의 저감을 도모하고 있다. MOS트랜지스터의 임계치는 특히 제한되는 것은 아니지만, 이온투입에 있어서 불순물농도를 바꾸므로써 제어된다.

이렇게 상기 고전위측 전원(VDDI)과 상기 논리게이트부(100)의 출력노드(115) 사이에 p채널형 MOS트랜지스터(104)를 설치하고, 이 p채널형 MOS트랜지스터(104)를 n채널형 MOS트랜지스터(103)에 의한 전원공급의 차단동작에 연동하여 ON시키므로써, 상기 논리게이트부(100)의 출력노드(115) 논리를 하이 레벨로 고정할 수 있으므로, 상기 논리게이트부(100)의 출력노드(115) 논리를 유지하기 위한 홀드회로를 설치할 필요가 있다. 상기 홀드회로는 상기와 같이 두개의 인버터가 루프상으로 결합되어 이루어지기 때문에, 4개의 MOS트랜지스터가 필요해지지만, 본 예에서는 p채널형 MOS트랜지스터가 1개로 만족하므로, MOS트랜지스터수의 저감을 꾀할 수 있다. 또, n채널형 MOS트랜지스터(103)와 p채널형 MOS트랜지스터(104)는 상기 MOS트랜지스터(105, 106, 107, 108, 109, 110)에 비해 임계치가 높게 설정되어 있으므로 채널형 MOS트랜지스터(103)와 p채널형 MOS트랜지스터(104)에서의 서브 스레숄드전류는 극히 적다.

다음으로 상기 논리회로의 다른 구성예에 관해 설명한다.

도 2에는 상기 논리회로의 다른 구성예가 도시된다.

도 2에 도시되는 논리회로가 도 1에 도시되는 것과 크게 다른 것은 p채널형 MOS트랜지스터(104)의 임계차가 상기 논리게이트부(100)를 구성하는 MOS트랜지스터와 동일하게 낮게 설정되어 있는 점이다. p채널형 MOS트랜지스터(104)의 OFF시에 있어서 서브 스레숄드전류가 허용범위이면, p채널형 MOS트랜지스터(104)의 임계치를 낮게 설정해도 특별한 지장은 없다.

또, 출력노드(115)의 논리를 하이 레벨로 고정하고싶은 경우에는 도 3에 도시되는 것과 같이 논리게이트부(100)의 후단계에 p채널형 MOS트랜지스터(111)와 n채널형 MOS트랜지스터(112)가 직렬접속되어 이루어지는 인버터를 배치하고, 상기 논리게이트부(100)의 출력신호를 반전하고나서 후단계 회로로 전달하면 된다.

도 5에 도시하는 것과 같이 논리게이트부(100)의 출력노드(115)를 로 레벨로 고정하도록 해도 좋다. 도 5에 도시되는 구성에서는 p채널형 MOS트랜지스터(111)와 n채널형 MOS트랜지스터(112)가 직렬접속되어 이루어지는 인버터가 논리게이트부(100)의 최종단계 회로로서 설치된다. 제어신호(116)에 의해 동작제어되는 P채널형 MOS트랜지스터(129)가 설치되고, 이 p채널형 MOS트랜지스터(129)에 의해 상기 p채널형 MOS트랜지스터(111)와 n채널형 MOS트랜지스터(112)와의 직렬접속회로에의 전원공급이 차단되게 되어 있다. 또, n채널형 MOS트랜지스터(103, 130)를 상보적으로 동작시키기 위해, p채널형 MOS트랜지스터(127)와 n채널형 MOS트랜지스터(128)가 직렬접속되어 이루어지는 인버터가 설치되고, 제어신호(116)가 이 인버터로 반전되고나서 n채널형 MOS트랜지스터(103)의 게이트전극에 전달되게 되어 있다. 또한, 상기예의 경우와 동일한 이유로, 상기 MOS트랜지스터(103, 127, 128, 129, 130)의 임계치는 상기 논리게이트부(100)를 구성하는 트랜지스터의 임계치보다도 높게 설정되어 있다.

이러한 구성에 있어서는 제어신호(116)가 로 레벨인 경우에, p채널형 MOS트 랜지스터(129) 및 n채널형 MOS트랜지스터(103)가 ON되면, 회로에 동작용 전원이 공급되므로써 논리게이트부(100)는 동작상태가 된다. 그에 대해, 제어신호(116)가 하이 레벨인 경우에 p채널형 MOS트랜지스터(129) 및 n채널형 MOS트랜지스터(103)가 OFF되면, 회로에의 전원공급이 차단되므로써, 논리게이트부(100)는 대기상태가 된다.

도 6에 도시되는 구성에서는 제어신호(116)에 의해 동작제어되는 p채널형 MOS트랜지스터(131) 및 n채널형 MOS트랜지스터(132)가 설치되어 있다. 이 p채널형 MOS트랜지스터(131) 및 n채널형 MOS트랜지스터(132)의 임계치는 상기예의 경우와 동일한 이유로 상기 논리게이트부(100)를 구성하는 트랜지스터의 임계치보다도 높게 설정되어 있다.

상기 p채널형 MOS트랜지스터(131)는 고전위측 전원(VDDI)과 제 1 전원공급단자(101) 사이에 설치되고, 제어신호(116)에 따라 상기 논리게이트부(100)에의 전원공급 차단을 한다. 또, n채널형 MOS트랜지스터(132)는 논리게이트부(100)의 출력노드(115)와 그라운드(GND)사이에 설치되고, 상기 논리게이트부(100)에의 전원공급 차단에 연동하여 상기 출력노드(115)를 로 레벨로 고정한다.

그리고, 논리게이트부(100)의 구성소자수가 많은 경우에는 논리게이트부(100)의 내부전원을 나누어, 그에 대응하여 제 2 전원공급단자를 복수 설치하고, 각각의 단자로부터 전원공급을 하는 것을 생각할 수 있다. 예를 들면, 도 7에 도시되는 경우에는 논리게이트부(100)에 있어서 저전위측 전원이 회로블럭(141)과, 그에 결합된 회로블럭(142)으로 나뉘어지고, 그에 따라 제 2 전 원공급단자(102-1, 102-2)를 설치한다. 그리고, 이 단자(102-1, 102-2)에 대응하여 n채널형 MOS트랜지스터(103-1, 103-2)가 설치된다. 제어신호(116)에 의해 채널형 MOS트랜지스터(103-1, 103-2)가 동작제어되므로써, 회로(141, 142)에의 전원공급을 차단할 수 있다. 또한, 상기예와 동일한 이유로 n채널형 MOS트랜지스터(103-1, 103-2)의 임계치는 논리게이트부(100)를 구성하는 트랜지스터의 임계치보다도 높게 설정된다.

다음으로, 본 발명에 관한 논리회로의 적용예에 관해 설명한다.

도 8에는 본 발명에 관한 논리회로에 적용된 디코더가 도시된다.

이 디코더(800)는 특히 제한되지는 않지만, 반도체 집적회로의 일례가 되는 반도체 기억장치에 있어서 로 어드레스와 컬럼 어드레스를 디코드하는 기능을 갖는다. 디코더(800)는 2비트 구성의 어드레스신호를 설치하기 위한 버퍼를 구성하는 게이트(155, 156, 157, 158)와, 설치된 어드레스신호를 디코드하기 위한 디코드배선군(159)과, 이 디코드배선군(159)의 논리신호에 따른 디코드출력을 얻기 위한 복수의 디코드논리(151, 152, 153, 154)를 포함한다. 여기에서 이 디코드논리(151, 152, 153, 154)가 본 발명에 있어서 논리게이트부의 일례가 된다.

상기 디코드논리(151, 152, 153, 154)는 각각 동일구성이 된다. 예를 들면, 디코드논리(151)는 p채널형 MOS트랜지스터(151, 162, 164, 165, 167)와 n채널형 MOS트랜지스터(163, 166, 168)가 결합되어 이루어진다. MOS트랜지스터(161, 162, 164, 165)의 게이트폭(W)과 게이트길이(L)의 비(W/L)는 3/0.16이 된다. MOS트랜지스터(163, 166)의 W/L은 2/0.16이 된다. MOS트랜지스터(167)의 W/L은 24/0.16이 되 고, MOS트랜지스터(168)의 W/L은 12/0.16이 된다. 고전위측 전원(VDDI)이 공급되는 제 1 전원공급단자(171)와, 저전위측 전원(GND)이 공급되는 제 2 전원공급단자(172, 173)를 갖는다.

상기 제 2 전류공급단자(172, 173)에 대응하여 n채널형 MOS트랜지스터(173, 174)가 설치된다. n채널형 MOS트랜지스터(173, 174)는 칩셀렉트신호(CS)에 따라 디코드논리(151, 152, 153, 154)에의 출력노드(161, 162, 163, 164)에는 상기 디코드논리(151, 152, 153, 154)에의 전원공급의 차단동작에 연동하여 상기 출력노드(161, 162, 163, 164)를 하이 레벨로 고정가능한 p채널형 MOS트랜지스터(181, 182, 183, 184)의 W/L은 12/0.16이 된다.

고전위측 전원(VDDI)이 낮아도 고속동작이 가능한 것같이, 디코드논리(151, 152, 153, 154)를 구성하는 MOS트랜지스터는 임계치가 낮게 설정되어 있다. 그에 대해, 상기예의 경우와 동일한 이유로 p채널형 MOS트랜지스터(181, 182, 183, 184)와 n채널형 MOS트랜지스터(173, 174)의 임계치는 디코드논리(151, 152, 153, 154)를 구성하는 MOS트랜지스터보다도 크게 설정되어 있다.

도 9에는 본 발명에 이러한 논리회로가 클록 드라이버회로에 적용된 경우가 도시된다.

도 9에 도시되는 클록 드라이버회로(190)는 특히 제한되지는 않지만, 반도체 집적회로에 있어서 각 기능모듈에 클록신호를 분배하는 기능을 갖고, 복수개의 2입력논리게이트(191)가 결합되어 이루어진다. 입력초기단계의 2입력게이트(192)의 한쪽 입력단자에는 클록신호(CLK)가 입력되고, 다른 쪽 입력단자에는 칩 셀렉트신호(CS)가 입력된다. 또, 그 다음 단계에 위치하는 2입력논리게이트에는 앞 단계의 2입력논리게이트의 출력신호 및 칩 셀렉트신호가 입력된다.

상기 복수의 2입력논리게이트(191)의 하나에 관한 구성이 도 10에 도시된다. 도 10에 도시되는 것과 같이 이 2입력논리게이트(191)는 p채널형 MOS트랜지스터(192)와 n채널형 MOS트랜지스터(193)가 직렬접속되어 이루어지는 인버터를 갖는다. 이 인버터(197)의 제 1 전원공급단자(198)는 고전위측 전원(VDDI)에 결합되고, 제 2 전원공급단자(199)는 n채널형 MOS트랜지스터(194)를 통해 그라운드(GND)에 결합된다. n채널형 MOS트랜지스터(194)는 칩 셀렉트신호(CS)에 기초하여 상기 인버터(197)에의 전원공급을 차단할 수 있다. 또, 인버터(197)의 출력노드(196)와 고전위측 전원(VDDI) 사이에는 상기 인버터(107)에의 전원공급 차단동작에 연동하여 상기 출력노드(196)를 하이 레벨로 고정하기 위한 p채널형 MOS트랜지스터(195)가 설치된다. 여기에서 상기 인버터(197)가 본 발명에 있어서 논리게이트부의 일례가 된다. 그리고, 상기예의 경우와 동일한 이유로 이 인버터(197)를 구성하는 MOS트랜지스터(192, 193)는 임계치가 낮게 설정되고, MOS트랜지스터(194, 195)는 그보다도 임계치가 높게 설정된다. 또한, MOS트랜지스터(192, 193)의 W/L은 24/0.16이 되고, MOS트랜지스터(194)의 W/L은 48/0.16이 되고, MOS트랜지스터(195)의 W/L은 1/0.16이 된다.

다음으로, 본 발명에 관한 논리회로가 반도체 집적회로의 일례가 되는 반도체 기억장치에 있어서 출력드라이버에 적용된 경우에 관해 설명한다.

도 11에는 반도체 기억장치에 있어서 출력드라이버 및 출력버퍼를 포함하는 출력회로가 도시된다.

출력드라이버(42)는 특히 제한되지는 않지만, 출력드라이버회로(201, 202, 203)와, 상기 출력드라이버회로(201, 202)의 출력단자에 결합된 댐퍼(damper)용 저항(211, 212)과, 출력버퍼(43)에서 출력되는 신호파형의 상승과 하강특성을 전환하기 위한 전환제어회로(204)를 포함한다. 출력드라이버(201, 202, 203), 및 전환제어회로(204)는 칩콘트롤러(46)에서 전달된 드라이버활성화신호(DOC)에 의해 활성화된다. 그리고, 출력드라이버(201, 202, 203)는 드라이버활성화신호(DOC)에 의해 활성화된 상태에서 입력된 데이터(DATA)에 기초하여 출력버퍼(43)를 구동한다.

상기 출력버퍼(43)는 특히 제한되지는 않지만, p채널형 MOS트랜지스터(231)와, n채널형 MOS트랜지스터(232)가 직렬접속되어 이루어지는 제 1 출력드라이버와, p채널형 MOS트랜지스터(233)와, n채널형 MOS트랜지스터(234)가 직렬접속되어 이루어지는 제 2 출력드라이버를 포함한다. 상기 p채널형 MOS트랜지스터(231, 233)의 소스전극은 고전위측 전원(VCC)에 결합되고, 상기 n채널형 MOS트랜지스터(232, 234)의 소스전극은 그라운드(GND)에 결합된다.

상기 출력드라이버(42)와 상기 출력버퍼(43)사이에는 정전파괴보호소자(26)가 배치된다. 이 정전파괴보호소자(26)는 특히 제한되지는 않지만, 저항(221, 222, 223, 224)을 포함하여 이루어진다. 또, 신호출력을 위한 패드(17)의 근방에 배치된 정전파괴보호소자(27)는 출력버퍼(43)의 출력신호선과 고전위측 전원(VCC)에 결합된 다이오드(271)와, 출력버퍼(43)의 출력신호선과 그라운드(GND)에 결합된 다이오드(272)를 포함하여 이루어진다.

상기 출력드라이버회로(201, 202, 203)는 기본적으로는 각각 도 12에 도시되는 것과 같이 게이트회로(241, 242, 243, 244)와, p채널형 MOS트랜지스터(245, 247)과, n채널형 MOS트랜지스터(246, 248)를 포함하여 이루어진다. 게이트회로(241)에서 입력데이터(DATA)와, 드라이버활성화신호(DOC)와의 논리가 취해지고, 그 논리출력에 따라 p채널형 MOS트랜지스터(245)가 구동된다. 게이트회로(242)에서 입력데이터(DATA)와 드라이버활성화신호(DOC)와의 논리가 취해지고, 그 논리출력에 따라 n채널형 MOS트랜지스터(246)가 구동된다. 게이트회로(243)에서 입력데이터(DATA)와, 드라이버활성화신호(DOC)의 논리가 취해지고, 그 논리출력에 따라 p채널형 MOS트랜지스터(247)가 구동된다. 게이트회로(244)에서 입력데이터(DATA)와, 드라이버활성화신호(DOC)와의 논리가 취해지고, 그 논리출력에 따라 n채널형 MOS트랜지스터(248)가 구동된다. 상기 p채널형 MOS트랜지스터(245, 247)의 소스전극은 고전위측 전원(VCC)에 결합되고, 상기 n채널형 MOS트랜지스터(246, 248)의 소스전극은 그라운드(GND)에 결합된다. 그리고, 이 출력드라이버회로는 MOS트랜지스터의 오픈 드레인형식으로 출력버퍼(43)를 구동하기 위한 제 1 출력단자(291)와 제 2 출력단자(292)를 갖는다. 즉, 상기 p채널형 MOS트랜지스터(245)와 상기 n채널형 MOS트랜지스터(246)의 드레인전극이 저항(249)을 통해 결합되고, 상기 p채널형 MOS트랜지스터(245) 드레인전극과 상기 저항(249)의 접속노드에서 이 출력드라이버회로의 제 1 출력단자(291)가 인출된다. 또, 상기 p채널형 MOS트랜지스터(247)의 드레인전극과 상기 n채널형 MOS트랜지스터(248)의 드레인전극이 저항(250)을 통해 결합되고, 상기 n채널형 MOS트랜지스터(248)의 드 레인전극과 상기 저항(250)의 접속노드에서 이 출력드라이버회로의 제 2 출력단자(292)가 인출된다.

상기 p채널형 MOS트랜지스터(245)는 출력버퍼(43)에 있어서 p채널형 MOS트랜지스터(231) 또는 (233)의 게이트전극을 하이 레벨로 구동하므로써 해당 p채널형 MOS트랜지스터를 리세트하는 기능을 갖고, 그러한 의미에서 이 p채널형 MOS트랜지스터(245)를 「pMOS리세트측 회로(281)」라 한다.

상기 n채널형 MOS트랜지스터(246) 및 저항(249)은 출력버퍼(43)에 있어서 p채널형 MOS트랜지스터(231) 또는 (233)의 게이트전극을 로 레벨로 구동하므로써 해당 n채널형 MOS트랜지스터를 세트하는 기능을 갖고, 그러한 의미에서 이 n채널형 MOS트랜지스터(246) 및 저항(249)을 「pMOS세트측 회로(282)」라 한다.

상기 n채널형 MOS트랜지스터(247) 및 저항(250)은 출력버퍼(43)에 있어서 n채널형 MOS트랜지스터(233) 또는 (234)의 게이트전극을 하이 레벨로 구동하므로써 해당 n채널형 MOS트랜지스터를 세트하는 기능을 갖고, 그러한 의미에서 이 n채널형 MOS트랜지스터(247) 및 저항(250)을 「nMOS세트측 회로(283)」라 한다.

상기 p채널형 MOS트랜지스터(248)는 출력버퍼(43)에 있어서 n채널형 MOS트랜지스터(232) 또는 (234)의 게이트전극을 로 레벨로 구동하므로써 해당 n채널형 MOS트랜지스터를 리세트하는 기능을 갖고, 그러한 의미에서 이 n채널형 MOS트랜지스터(248)를 「nMOS리세트측 회로(284)」라 한다.

상기 저항(249, 250)은 출력드라이버(43)이 구동을 지연시키는 작용을 갖는다. 따라서 그러한 저항이 개재되는 회로와, 그것이 개재되지 않는 회로를 드라이 버활성화 신호(DOC)에 기초하여 구분하므로써, 출력드라이버(42)의 구동능력을 전환할 수 있다. 또, 드라이버활성화신호(DOC)에 기초하여 출력버퍼(43)에 있어서 출력동작에 관여하는 MOS트랜지스터의 수를 변경하므로써 출력버퍼 구동사이즈를 변경할 수 있다. 예를 들면 LV-CMOS인터페이스와 LV-TTL인터페이스에 대응시키기 위해서는 도 13에 도시하는 것과 같이 드라이버 활성화신호(DOC)에 기초하여 출력드라이버회로(201, 202, 203)에 있어서 pMOS세트측 회로(283), 및 nMOS리세트측 회로(284)를 구분하도록 해도 좋다. 즉, LV-CMOS인터페이스에 대응시키기 위해서는 출력드라이버회로(201)에 있어서 pMOS세트측 회로(282) 및 nMOS세트측 회로(283)와, 출력드라이버회로(202, 203)에 있어서 모든 세트측 회로 및 리세트측 회로가 사용되므로써, 출력버퍼(43)를 고속으로 구동한다. LV-CMOS인터페이스에 있어서는 제 39도에서 알 수 있는 것과 같이 로 레벨측 노이즈 마진(131)과, 하이 레벨측 노이즈 마진(132)이 크기 때문에, 출력버퍼(43)를 고속으로 구동하므로써, 출력버퍼(43)로부터의 출력신호 파형상승 하강특성인 tr/tf치를 작게 하고, 신호전달시간의 단축을 꾀할 수 있다.

그에 대해, LV-TTL인터페이스에 대응시키는 데에는, 출력드라이버회로(201)에 있어서 pMOS세트측 회로(282) 및 nMOS세트측 회로(283)와, 출력드라이버회로(202)에 있어서 pMOS리세트측 회로(281) 및 nMOS리세트측 회로(284)가 사용되고, 그 외의 회로는 출력버퍼(43)의 구동에 관여되지 않는다. 이렇게 출력버퍼(43)의 구동능력을 낮추므로써, 출력버퍼(43)로부터의 출력전류를 저감하므로써, 출력파형에 포함되는 노즐의 저감을 꾀한다. 이것은 LV-TTL인터페이 스에 있어서는 고전위측 전원(VCC)의 레벨이 낮은 만큼 로 레벨측 노이즈 마진이 작아지고, 고전위측 전원(VCC)의 레벨이 높은 만큼 하이 레벨측의 노이즈 마진이 작아지므로, 출력버퍼(43)를 저속으로 구동하므로써, 출력신호에 포함되는 노이즈를 억제할 필요가 있기 때문이다.

도 14 내지 도 16에는 출력드라이버(42) 및 출력버퍼(43)의 더 상세한 구성예가 도시된다.

또한, 도 14 내지 도 16에 도시되는 MOS트랜지스터의 근방에는, 대응하는 MOS트랜지스터의 W/L이 도시된다.

도 14에 도시되는 것과 같이 전환제어회로(204)는 제 1 DOC드라이버(262), 제 2 DOC드라이버(261), 및 데이터 드라이버(263)를 포함하여 이루어진다. 제 1 DOC드라이버(262), 제 2 DOC드라이버(261), 및 데이터 드라이버(263)로부터의 출력신호(DOC_B_C, DOC_T_C, DOC_B, DOC_T, DATA_B, DATA_T)는 도 15에 도시되는 출력 드라이버회로(201, 202-1, 202-2, 203-1, 203-2)에 전달된다. 여기에서 도 15에 있어서 출력 드라이버회로(202-1, 202-2)는 도 11에 있어서 출력드라이버회로(202)에 대응하고, 도 15에 있어서 출력 드라이버회로(203-1, 203-2)는 도 11에 있어서 출력 드라이버회로(203)에 대응한다. 이 출력 드라이버회로(201, 202-1, 202-2, 203-1, 203-2)의 출력신호는 정전파괴보호소자(26)를 통해, 도 16에 도시되는 출력버퍼(43)에 전달된다. 이 출력버퍼(43)의 전단계 및 후단계에는 각각 정전파괴보호소자(27-1) 및 (27-2)가 배치된다. 이 정전파괴보호소자(27-1) 및 (27-2)는 도 11에 있어서 정전파괴보호소자(27)에 대응한다. 출력버퍼(43)에 포함되는 MOS트랜 지스터에는 외부부하를 구동할 필요가 있으므로, 게이트사이즈비(W/L)가 100/0.6, 혹은 200/0.6 등과 같이 다른 MOS트랜지스터에 비해, 게이트 사이즈비가 큰 것이 채용된다.

도 15에 도시되는 것과 같이 전환제어회로(204)와 출력 드라이버회로(201, 202-1, 202-2, 203-1, 203-2)에 있어서는 본 발명에 관한 논리회로가 다수 채용되어 있다.

예를 들면, 출력 드라이버회로(203-1)에 있어서는 논리게이트부(251)에의 전원공급을 차단가능한 n채널형 MOS트랜지스터(254)와, 이 n채널형 MOS트랜지스터(254)에 의한 전원공급의 차단동작에 연동하여 상기 논리게이트부(251)의 출력노드(255)를 로 레벨로 고정가능한 n채널형 MOS트랜지스터(252)와, n채널형 MOS트랜지스터(253, 254)를 상보적으로 ON시키기 위한 인버터(253)가 설치된다. 여기에서 상기예의 경우와 동일한 이유로 논리게이트부(251)를 구성하는 MOS트랜지스터는 임계치가 낮게 설정되고, MOS트랜지스터(252, 254)와 인버터(253)를 형성하는 MOS트랜지스터 등은 임계치가 높게 설정된다.

도 17에는 도 14 내지 도 16에 있어서 출력 드라이버(42) 및 출력버퍼(43)의 주요부 진리치표가 도시되어 있다. 도 17에 있어서 「L」은 로 레벨, 「H」는 하이 레벨, 「HZ」는 고임피던스상태, X는 논리부정을 각각 표시하고 있다.

이상 본 발명자에 의해 이루어진 발명을 구체적으로 설명했지만, 본 발명은 그에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경가능 한 것은 말할 필요도 없다.

예를 들면, 도 8에 도시되는 디코더와, 도 9, 도 10에 도시되는 클록 드라이버, 도 14 내지 대 16에 도시되는 출력 드라이버 등에 있어서는 그에 한정되는 것은 아니고, 도 1 내지 도 3, 도 5 및 도 6에 도시되는 논리회로와 마찬가지로 전원공급을 차단하는 트랜지스터와, 출력노드의 논리를 고정하는 트랜지스터의 도전성과 그 접속개소는 적당히 변형하여 실시할 수 있다.

이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용분야인 디코더와 클록 드라이버회로, 출력드라이버에 적용한 경우에 관해 설명했지만, 본 발명은 그에 한정되는 것은 아니고, 여러가지 전자회로에 적용할 수 있다.

본 발명은 적어도 논리게이트부를 포함하는 것을 조건으로 적용할 수 있다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 아래와 같다.

즉, 스탠바이 시 등에 있어서, 제 1 트랜지스터에 의해 논리게이트부에의 전원공급이 차단되고, 상기 전원공급의 차단동작에 연동하여 제 2 트랜지스터에 의해 논리게이트부의 출력노드가 하이 레벨로 고정되므로, 서브 스레숄드전류를 억제하고, 논리게이트부의 출력논리를 고정하기 위한 회로는, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터로 구성할 수 있고, 그에 의해 해당 회로의 간소화를 꾀할 수 있다.

또, 제 1 트랜지스터에 의해 논리게이트부에의 전원공급이 차단되고, 이 전원공급의 차단동작에 연동하여 제 2 트랜지스터에 의해 논리게이트부의 출력노드가 로 레벨로 고정되므로, 서브 스레숄드전류를 억제하고, 논리게이트부의 출력논리를 고정하기 위한 회로는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터로 구성할 수 있고, 그에 의해 해당 회로의 간소화를 도모할 수 있다.

Claims

고전위측 전원이 공급되는 제 1 전원공급단자와,

저전위측 전원이 공급되는 제 2 전원공급단자를 갖고,

상기 제 1 전원공급단자 및 상기 제 2 전원공급단자로부터의 전원공급에 의해 동작가능한 트랜지스터를 포함하는 논리게이트부와,

상기 제 2 전원공급단자와 상기 저전위측 전원과의 사이에 설치되고, 입력된 제어신호에 따라 상기 논리게이트부에의 전원공급을 차단하는 n채널형 제 1 트랜지스터와,

상기 고전위측 전원과 상기 논리게이트부의 출력노드와의 사이에 설치되고,

상기 입력된 차단신호에 연동하여 상기 논리게이트부의 출력노드를 하이 레벨로 고정하는 p채널형 제 2 트랜지스터와, 를 갖고,

상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 임계치는 상기 논리게이트부를 구성하는 트랜지스터의 임계치보다도 높게 설정되어 있는 것을 특징으로 하는 논리회로.
고전위측 전원이 공급되는 제 1 전원공급단자와,

저전위측 전원이 공급되는 제 2 전원공급단자를 갖고,

상기 제 1 전원공급단자 및 상기 제 2 전원공급단자로부터의 전원공급에 의해 동작가능한 트랜지스터를 포함하는 논리게이트부와,

상기 제 2 전원공급단자와 상기 저전위측 전원사이에 설치되고, 입력된 제어신호에 따라 상기 논리게이트부에의 전원공급을 차단하는 n채널형 제 1 트랜지스터와,

상기 저전위측 전원과 상기 논리게이트부의 출력노드사이에 설치되고, 상기 입력된 차단신호에 연동하여 상기 논리게이트부의 출력노드를 로 레벨로 고정하는 n채널형 제 2 트랜지스터와, 를 갖고,

상기 제 1 트랜지스터 및 제 2 트랜지스터의 임계치는 상기 논리게이트부를 구성하는 트랜지스터의 임계치보다도 높게 설정되어 있는 것을 특징으로 하는 논리회로.
청구항 1 또는 2에 있어서,

상기 논리게이트부에 있어서 제 2 전원공급단자는 상기 논리게이트부의 내부구성에 따라 서로 독립된 복수의 단자를 포함하고, 상기 제 1 트랜지스터는 상기 복수의 단자에 대응하여 배치된 복수의 트랜지스터를 포함하는 논리회로.
고전위측 전원이 공급되는 제 1 전원공급단자와,

저전위측 전원이 공급되는 제 2 전원공급단자를 갖고,

상기 제 1 전원공급단자 및 상기 제 2 전원공급단자로부터의 전원공급에 의해 동작가능한 트랜지스터를 포함하는 논리게이트부와,

상기 제 1 전원공급단자와 상기 고전위측 전원사이에 설치되고, 입력된 제어신호에 따라 상기 논리게이트부에의 전원공급을 차단하는 p채널형 제 1 트랜지스터와,

상기 저전위측 전원과 상기 논리게이트부의 출력노드사이에 설치되고, 상기 입력된 제어신호에 응해서 상기 논리게이트부의 출력노드를 로 레벨로 고정하는 n채널형 제 2 트랜지스터와, 를 갖고,

상기 제 1 트랜지스터 및 제 2 트랜지스터의 임계치는 상기 논리게이트부를 구성하는 트랜지스터의 임계치보다도 높게 설정되어 있는 것을 특징으로 하는 논리회로.
청구항 1, 2 또는 4 중 어느 한 항에 있어서,

상기 논리게이트부는, 상기 출력노드에 접속된 출력을 갖는 NOR회로를 포함하는 논리회로.
청구항 1, 2 또는 4 중 어느 하나에 있어서,

상기 논리회로는 반도체장치에 포함되고, 상기 반도체장치는 입력된 어드레스신호를 디코드하기 위한 디코드배선군과,

상기 디코드배선군의 논리신호에 따른 디코드출력을 얻기 위한 복수의 디코드논리회로를 포함하는 디코더를 포함하고,

상기 복수의 디코드논리회로는 상기 논리회로를 포함하는 논리회로.
청구항 1, 2 또는 4에 있어서,

상기 논리회로는 반도체장치에 포함되고, 상기 반도체장치는 클록 드라이버회로를 포함하고, 상기 클록 드라이버회로는, 클록신호를 설치하기 위한 클록입력단자와,

선택신호를 설치하기 위한 선택신호 입력단자를 포함하는 클록 드라이버를 복수 포함하고,

상기 복수의 클록 드라이버는 상기 논리회로를 포함하고, 상기 클록 입력단자를 통해 입력된 클록신호가 상기 논리게이트부에 입력되고, 상기 선택신호 입력단자를 통해 입력된 선택신호가 상기 제어신호로서 상기 제 1 트랜지스터에 전달되는 논리회로.
청구항 1, 2 또는 4 중 어느 하나에 있어서,

상기 논리회로는 반도체장치에 포함되고, 상기 반도체장치는 신호출력을 위한 출력버퍼와,

입력데이터에 따라 상기 출력버퍼를 구동하기 위한 출력드라이버를 포함하고,

상기 출력 드라이버는 상기 논리회로를 포함하는 논리회로.
청구항 1, 2 또는 4 중 어느 하나에 있어서,

상기 논리회로는 반도체장치에 포함되고, 상기 반도체장치는 신호출력을 위 한 출력버퍼와, 입력데이터에 따라 상기 출력버퍼를 구동하기 위한 출력 드라이버를 포함하고,

상기 출력 드라이버는 복수의 출력 드라이버회로와, 상기 출력 드라이버회로를 제어하므로써 상기 출력버퍼에서 출력되는 신호파형의 시작, 마침특성을 전환하기 위한 전환제어회로를 포함하고,

상기 출력 드라이버회로 및 상기 전환제어회로는 상기 논리회로를 포함하는 논리회로.
신호 출력을 위한 출력 버퍼와 입력 데이터에 따라 상기 출력 버퍼를 구동하기 위한 출력 드라이버를 구비한 반도체장치로서,

상기 출력 드라이버는, 복수의 출력 드라이버 회로와, 상기 출력 드라이버 회로를 제어함으로써 상기 출력 버퍼로부터 출력되는 신호 파형의 상승 하강 특성을 절환하기 위한 절환제어회로를 포함하고,

상기 절환제어회로 또는 상기 출력 드라이버는 고전위측 전원이 공급되는 제1 전원 공급 단자와, 저전위측 전원이 공급되는 제2 전원 공급 단자를 갖고,

상기 제 1 전원 공급 단자 및 상기 제 2 전원 공급 단자로부터의 전원 공급에 의해 동작 가능한 트랜지스터를 포함한 논리 게이트부와, 상기 제 2 전원 공급 단자와 상기 저전위측 전원의 사이에 설치되어 입력된 제어 신호에 따라 상기 논리 게이트부에의 전원 공급을 차단하는 n채널형의 제1 트랜지스터와, 상기 고전위측 전원과 상기 논리 게이트부의 출력 노드와의 사이에 설치되어 상기 입력된 제어 신호에 따라 상기 논리 게이트부의 출력 노드를 하이레벨에 고정하는 p채널형의 제2 트랜지스터로를 갖고, 상기 제 1 트랜지스터의 임계치는 상기 논리 게이트부를 구성하는 트랜지스터의 임계치보다 높게 설정되어 있는 것을 특징으로 하는 반도체 장치.
청구항 10에 있어서,

상기 입력 데이터는 LV－TTL 인터페이스 또는 LV－CMOS 인터페이스에 의거하는 신호 레벨을 가지는 것을 특징으로 하는 반도체장치.
삭제
삭제
삭제
삭제