CN1295878C - 逻辑电路和半导体器件 - Google Patents
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Abstract
本发明涉及简化用于当抑止亚阈值电流时固定逻辑门的输出逻辑的电路。逻辑电路具有能够根据输入控制信号中断到逻辑门的电源的n沟道型第一晶体管，和能够与由第一晶体管的电源中断操作连锁地将逻辑门的输出节点固定为高电平的p沟道型第二晶体管，并且第一晶体管的阈电压设置成高于作为逻辑门组成部分的晶体管的阈电压。用于中断到逻辑门的电源的装置由第一晶体管来实现，并且用于将逻辑门的输出节点固定为高电平的装置由第二晶体管来实现，从而简化用于当抑止亚阈值电流时固定逻辑门的输出逻辑的电路。
Description
技术领域
本发明涉及一种逻辑电路和一种包括该逻辑电路的半导体器件，尤其涉及一种适合于低功率操作的电路。
背景技术
因为MOS晶体管变得更精细，它的击穿电压下降，使得操作电压不得不降低。在这种情况下，为了维持MOS晶体管的高处理速度，MOS晶体管的阈电压不得不因操作电压的降低而降低，因为操作速度由MOS晶体管的有效栅压，也就是，通过操作电压减去MOS晶体管的阈电压而获得的值来控制。该值越大，处理速度越高。但是，当阈电压设置到大约0.4V或者更小时，MOS晶体管由于MOS晶体管的亚阀值特性(衰减尾部特性)不能够完全关闭，并且出现不希望的直流电流动的现象。由于这种现象，由许多MOS晶体管构成的半导体集成电路的基本直流电显著增加。尤其是，在高温操作时，MOS晶体管的阈电压低并且衰减尾部因素高，使得由亚阀值特性引起的现象变得更严重。考虑这些情况，申请人在这里已经提出一种具有更精细的MOS晶体管的高速低功率半导体集成电路(日本未经审查专利申请号Hei 7(1995)-86916，其对应于美国专利号2002/084804)。在该半导体集成电路中，用于控制大电流和小电流的电流供给的控制装置插入在MOS晶体管的源级和电源之间，并且当根据使用切换电流时，电流供给到MOS晶体管，从而抑止以备用模式流动的亚阈值电流(也称作“亚阈值漏电流”)。
发明内容
发明人在这里审查了申请人在这里提出的半导体集成电路(日本未经审查专利申请号Hei 7(1995)-86916)，并且发现在用于固定输出逻辑的电路结构中有改进的余地。
由申请人在这里提出的半导体集成电路中，用于控制大电流和小电流的电流供给的控制装置插入在具有预先确定功能的逻辑电路和电源(VCC，VSS)之间。当通过控制装置在大电流和小电流之间切换电流时，电流供给到逻辑电路。在电流到逻辑电路的路径被中断的情况下，逻辑电路的输出通过电平保持电路来保持。电平保持电路通过连接两个反相器来形成，在这两个反相器的每个中p沟道型MOS晶体管和n沟道型MOS晶体管环形串联。电平保持电路保持输出逻辑，当到逻辑电路的电流路径被中断时。因为保持电路通过如上所述环形连接两个反相器而形成，四个MOS晶体管是必需的。因为MOS晶体管变得更精细，亚阈值电流必须抑止的许多电路存在于半导体集成电路中，因此许多保持电路是必需的。因此，MOS晶体管的数目，甚至仅仅在保持电路中，是巨大的。
本发明的一个目的在于提供一种简化电路的技术，其中该电路用于当抑止亚阈值电流时固定逻辑门输出逻辑。
本发明的上述和其它目的以及新特征将从说明书的描述和附图中变得明白。
在说明书中公开的发明典型的概要将如下简要地描述。
一种逻辑电路具有：n沟道型第一晶体管，该晶体管在第二电源终端和低电势端电源之间给出，并且能够根据输入控制信号中断到逻辑门的电源；p沟道型第二晶体管，该晶体管在高电势端电源和逻辑门的输出节点之间给出，并且能够与第一晶体管的电源中断操作连锁地将逻辑门的输出节点固定到高电平，并且第一晶体管的阈电压设置为高于作为逻辑门组成部分的晶体管的阈电压。因为MOS晶体管变得更精细，它的击穿电压下降，使得操作电压不得不降低。为了维持晶体管的高速开关操作，晶体管的阈电压不得不因操作电压的下降而下降。
根据该装置，第一晶体管中断到逻辑门的电源，并且第二晶体管与电源中断操作连锁地将逻辑门的输出节点固定到高电平。因此，用于当抑止亚阈值电流时固定逻辑门的输出逻辑的电路由第一和第二晶体管构成，从而实现电路的简化。在这种情况下，通过将第一晶体管的阈电压设置为高于作为逻辑门组成部分的晶体管的阈电压，保证第一晶体管中亚阈值电流的减小。
一种逻辑电路包括：n沟道型第一晶体管，该晶体管在第二电源终端和低电势端电源之间给出，并且能够根据输入控制信号中断到逻辑门的电源；n沟道型第二晶体管，该晶体管在低电势端电源和逻辑门的输出节点之间给出，并且能够与第一晶体管的电源中断操作连锁地将逻辑门的输出节点固定到低电平，并且第一晶体管的阈电压设置为高于作为逻辑门组成部分的晶体管的阈电压。
根据该装置，第一晶体管中断到逻辑门的电源，并且第二晶体管与电源中断操作连锁地将逻辑门的输出节点固定到高电平。因此，用于当抑止亚阈值电流时固定逻辑门的输出逻辑的电路由第一和第二晶体管构成，从而实现电路的简化。在这种情况下，通过将第一晶体管的阈电压设置为高于作为逻辑门组成部分的晶体管的阈电压，保证第一晶体管中亚阈值电流的减小。
附图说明
图1是电路图，其显示根据本发明的逻辑电路的结构实例。
图2是电路图，其显示逻辑电路结构的另一实例。
图3是电路图，其显示逻辑电路结构的另一实例。
图4是电路图，其显示与逻辑电路比较的电路的结构实例。
图5是电路图，其显示逻辑电路结构的另一实例。
图6是电路图，其显示逻辑电路结构的另一实例。
图7是电路图，其显示逻辑电路结构的另一实例。
图8是电路图，其显示一种解码器的结构实例，根据本发明的逻辑电路应用于该解码器。
图9是电路图，其显示一种时钟驱动器的结构实例，根据本发明的逻辑电路应用于该时钟驱动器。
图10是电路图，其显示该时钟驱动器主要部分的结构实例。
图11是电路图，其显示一种包括输出驱动器和输出缓冲器的输出电路的结构实例，根据本发明的逻辑电路应用于该输出电路。
图12是电路图，其显示该输出驱动器主要部分详细结构的实例。
图13是说明该输出驱动器操作实例的图。
图14是电路图，其显示该输出驱动器主要部分详细结构的实例。
图15是电路图，其显示该输出驱动器主要部分详细结构的实例。
图16是电路图，其显示输出缓冲器和外围组成部分详细结构的实例。
图17是说明输出驱动器和输出缓冲器主要部分的操作的图。
具体实施方式
图1显示根据本发明的逻辑电路的结构实例。
图1中所示的逻辑电路包括，虽然没有特别地限制，具有预先确定功能的逻辑门100，以及连接到逻辑门100的n沟道型MOS晶体管103和p沟道型MOS晶体管104。
虽然没有特别地限制，逻辑门100如下构成。
逻辑门100具有第一电源终端101和第二电源终端102，高电势端电源VDDI供给到第一电源终端，而低电势端电源(地GND)供给到第二电源终端。高电势端电源VDDI通过未显示的降压电路降低从外部供给的高电势端电源VCC来获得。
逻辑门100如下构成。
p沟道型MOS晶体管105和n沟道型MOS晶体管106串联，从而形成用于反转输入信号114的逻辑的反相器。p沟道型MOS晶体管105的源极连接到高电势端电源VDDI，并且n沟道型MOS晶体管106的源极连接到第二电源终端102。反相器的输出信号传送到p沟道型MOS晶体管108和n沟道型MOS晶体管107的栅极。p沟道型MOS晶体管108，p沟道型MOS晶体管109和n沟道型MOS晶体管110串联。p沟道型MOS晶体管108的源极连接到第一电源终端101，并且n沟道型MOS晶体管110的源极连接到第二电源终端102。控制信号113传送到p沟道型MOS晶体管109和n沟道型MOS晶体管110的栅极。从p沟道型MOS晶体管109和n沟道型MOS晶体管110的串联点，引出逻辑门100的输出节点115。
n沟道型MOS晶体管103在第二电源终端102和低电势端电源(GND)之间给出，并且可以根据输入控制信号116中断到逻辑门100的电源。特别地，当控制信号116处于高电平时，n沟道型MOS晶体管103导通，并且第二电源终端102连接到地GND，从而使得能够供给低电势端电源。当控制信号116处于低电平时，n沟道型MOS晶体管103关闭，使得到逻辑门100的电源被中断。通过电源的中断，逻辑门100进入不工作状态(备用状态)。在到逻辑门100的电源被中断的情况下，为了防止逻辑门100的输出节点115的逻辑变得不明确，与n沟道型MOS晶体管103的电源中断操作连锁地，p沟道型MOS晶体管104导通，从而将输出节点115的逻辑固定在高电平。
在p沟道型MOS晶体管104不存在的情况下，节点115的逻辑变得不明确或者非常慢地变高。因此，例如，如图4中所示，逻辑门121布置于逻辑门100的后一级的情况下，逻辑门121的逻辑操作被扰乱或者馈通被传递到形成第一输入级的p沟道型MOS晶体管118和n沟道型MOS晶体管119的串联电路。在到逻辑门100的电源被中断的情况下，图1中所示的p沟道型MOS晶体管104操作，以将逻辑门100的输出节点115固定在高电平，使得输出节点的逻辑不会变得不明确。
构成逻辑门100的MOS晶体管105，106，107，108，109和110中每个晶体管的阈电压设置为低。相反地，n沟道型MOS晶体管103和p沟道型MOS晶体管104中每个晶体管的阈电压设置为高于MOS晶体管105，106，107，108，109和110中每个晶体管的阈电压。因为击穿电压因MOS晶体管变得更精细而下降，MOS晶体管的操作电压不得不降低。为了维持高处理速度，MOS晶体管105，106，107，108，109和110中每个晶体管的阈电压不得不根据操作电源电压而降低。另一方面，用于减小构成逻辑门100的MOS晶体管的亚阈值电流的电路的操作，与逻辑门100比较可能慢。因此，MOS晶体管103和104中每个晶体管的阈电压设置为高于构成逻辑门100的任何MOS晶体管的阈电压，从而减小MOS晶体管103和104的亚阈值电流。MOS晶体管的阈电压，虽然没有特别地限制，通过在离子注入时改变杂质浓度来控制。
如上所述，通过在高电势端电源VDDI和逻辑门100的输出节点115之间提供p沟道型MOS晶体管104，并且与n沟道型MOS晶体管103的电源中断操作连锁地导通p沟道型MOS晶体管104，逻辑门100输出节点115的逻辑可以固定到高电平。这样，不需要提供用于保持逻辑门100的输出节点115的逻辑的保持电路。因为保持电路通过如上所述环形连接两个反相器而形成，需要四个MOS晶体管。在本实施方案中，一个p沟道型MOS晶体管就足够了，使得MOS晶体管的数目可以减少。因为与MOS晶体管105，106，107，108，109和110中每个晶体管的阈电压比较，n沟道型MOS晶体管103和p沟道型MOS晶体管104中每个晶体管的阈电压设置为较高，所以n沟道型MOS晶体管103和p沟道型MOS晶体管104中的亚阈值电流非常小。
现在将描述逻辑电路结构的另一个实例。
图2显示逻辑电路结构的另一个实例。
图2中所示的逻辑电路主要不同于图1的逻辑电路关于一点，即p沟道型MOS晶体管104的阈电压设置为低，以类似于构成逻辑门100的MOS晶体管的方式。如果p沟道型MOS晶体管104关闭状态下的亚阈值电流在允许范围内，即使p沟道型MOS晶体管104的阈电压设置为低，也没有特别的延迟。
当用户希望将输出节点115的逻辑固定在高电平时，如图3中所示，布置一个反相器就足够了，该反相器通过在逻辑门100的后一级串联p沟道型MOS晶体管111和n沟道型MOS晶体管112而形成，将逻辑门100的输出信号反转，并且将反转的信号传送到后面的电路。
如图5中所示，逻辑门100的输出节点115的逻辑可以固定在低电平。在图5中所示的结构中，通过串联p沟道型MOS晶体管111和n沟道型MOS晶体管112而形成的反相器作为逻辑门100中的最后一级电路来提供。提供p沟道型MOS晶体管129，该晶体管的操作由控制信号116来控制。通过p沟道型MOS晶体管129，到通过串联p沟道型MOS晶体管111和n沟道型MOS晶体管112而获得的电路的电源被中断。为了使n沟道型MOS晶体管103和n沟道型MOS晶体管130互补地工作，提供通过串联p沟道型MOS晶体管127和n沟道型MOS晶体管128而形成的反相器，控制信号116由反相器反转，并且反转的信号传送到n沟道型MOS晶体管103的栅极。出于与上述情况类似的原因，MOS晶体管103，127，128，129和130中每个晶体管的阈电压设置为高于构成逻辑门100的每个晶体管的阈电压。
在该结构中，当控制信号116处于低电平时，p沟道型MOS晶体管129和n沟道型MOS晶体管103导通，并且操作电压供给到电路，使得逻辑门100工作。相反，当控制信号116处于高电平时，p沟道型MOS晶体管129和n沟道型MOS晶体管103关闭，并且到电路的电源被中断，使得逻辑门100进入备用模式。
在图6中所示的结构中，提供p沟道型MOS晶体管131和n沟道型MOS晶体管132，n沟道型MOS晶体管132的操作由控制信号116来控制。p沟道型MOS晶体管131和n沟道型MOS晶体管132中每个晶体管的阈电压设置为高于构成逻辑门100的每个晶体管的阈电压，出于与上述情况类似的原因。
p沟道型MOS晶体管131在高电势端电源VDDI和第一电源终端101之间给出，并且根据控制信号116中断到逻辑门100的电源。n沟道型MOS晶体管132在逻辑门100的输出节点115和地GND之间给出，并且与逻辑门100的电源中断连锁地将输出节点115固定在低电平。
当逻辑门100的元件数目大时，逻辑门100的内部电源被划分，因此提供多个第二电源终端，并且电源从每个终端供给。例如，在图7中所示的情况中，逻辑门100中的低电势端电源划分成电路块141和连接到电路块141的电路块142，因此提供第二电源终端102-1和102-2。与终端102-1和102-2相对应，提供n沟道型MOS晶体管103-1和103-2。n沟道型MOS晶体管103-1和103-2的操作由控制信号116来控制，因此使得能够中断到电路141和142的电源。出于与上述情况类似的原因，n沟道型MOS晶体管103-1和103-2中每个晶体管的阈电压设置为高于构成逻辑门100的任何晶体管的阈电压。
现在将描述根据本发明的逻辑电路的应用实例。
图8是显示一种解码器，根据本发明的逻辑电路应用于该解码器。
编码器800具有(虽然没有特别地限制)解码作为半导体集成电路实例的半导体存储设备中行地址和列地址的功能。解码器800包括门155，156，157和158，它们构成用于接收由两位组成的地址信号的缓冲器，用于解码接收到的地址信号的解码线组159，以及用于根据解码线组159的逻辑信号获得解码输出的多个解码逻辑151，152，153和154。在这种情况下，解码逻辑151，152，153和154是本发明中的逻辑门的实例。
解码逻辑151，152，153和154具有相同的结构。例如，解码逻辑151通过连接p沟道型MOS晶体管161，162，164，165和167以及n沟道型MOS晶体管163，166和168来形成。MOS晶体管161，162，164和165中每个晶体管的门宽度(W)和门长度(L)的比W/L设置为3/0.16。MOS晶体管163和166中每个晶体管的比W/L设置为2/0.16。MOS晶体管167的比W/L设置为24/0.16，并且MOS晶体管168的比W/L设置为12/0.16。解码器800具有第一电源终端171以及第二电源终端172和173，高电势端电源VDDI供给到第一电源终端，而低电势端电源(GND)供给到第二电源终端。
与第二电源终端172和173相对应，提供n沟道型MOS晶体管173和174。n沟道型MOS晶体管173和174中的每个晶体管根据片选信号CS中断到解码逻辑151，152，153和154的电源。对于解码逻辑151，152，153和154的输出节点161，162，163和164，提供p沟道型MOS晶体管181，182，183和184，它们能够与中断到解码逻辑151，152，153和154的电源的操作连锁地，将输出节点161，162，163和164固定在高电平。p沟道型MOS晶体管181，182，183和184中每个晶体管的W/L为12/0.16。
构成解码逻辑151，152，153和154的每个晶体管的阈电压设置为低，使得即使高电势端电源VDDI低也能够执行高速操作。相反地，出于与上述情况类似的原因，p沟道型MOS晶体管181，182，183和184以及n沟道型MOS晶体管173和174中每个晶体管的阈电压设置为大于构成解码逻辑151，152，153和154的每个MOS晶体管的阈电压。
图9显示根据本发明的逻辑电路应用于时钟驱动电路的情况。
图9中所示的时钟驱动电路190具有(虽然没有特别地限制)将时钟信号分配到半导体集成电路中功能模块的功能，并且它通过连接多个2输入逻辑门191而形成。时钟信号CLK输入到第一输入级中的2输入门191的一个输入端，并且片选信号CS输入到另一个输入端。前一级的2输入逻辑门的输出信号和片选信号输入到位于下一级的2输入逻辑门。
图10显示多个2输入逻辑门191中一个逻辑门的结构。2输入逻辑门191具有通过串联p沟道型MOS晶体管192和n沟道型MOS晶体管193而形成的反相器197。反相器197的第一电源终端198连接到高电势端电源VDDI，并且第二电源终端199经由n沟道型MOS晶体管194连接到地(GND)。n沟道型MOS晶体管194可以基于片选信号CS终端到反相器197的电源。在反相器197的输出节点196和高电势端电源VDDI之间，提供p沟道型MOS晶体管195，其用于与中断到反相器197的电源的操作连锁地将输出节点196固定到高电平。反相器197是本发明的逻辑门的实例。出于与上述情况类似的原因，构成反相器197的MOS晶体管192和193中每个晶体管的阈电压设置为低，并且MOS晶体管194和195中每个晶体管的阈电压设置为高于MOS晶体管192和193中每个晶体管的阈电压。MOS晶体管192和193中每个晶体管的比W/L设置为24/0.16，MOS晶体管194的比W/L设置为48/0.16，并且MOS晶体管195的比W/L设置为1/0.16。
现在将描述根据本发明的逻辑电路应用于作为半导体集成电路实例的半导体存储设备中的输出驱动器的情况。
图11显示半导体存储设备中的包括输出驱动器和输出缓冲器的输出电路。
输出驱动器142包括(虽然没有特别地限制)输出驱动电路201，202和203，连接到输出驱动电路201和202的阻尼电阻器211和212，以及用于切换来自输出缓冲器43的信号波输出的上升/下降特性的开关控制电路204。输出驱动器201，202和203以及开关控制电路204通过从芯片控制器46传送来的驱动器启动信号DOC来启动。输出驱动器201，202和203基于数据DATA来驱动输出缓冲器43，数据DATA在输出驱动器201，202和203被驱动器启动信号DOC启动的状态下输入。
输出缓冲器43包括(虽然没有特别地限制)通过串联p沟道型MOS晶体管231和n沟道型MOS晶体管232而形成的第一输出驱动器，和通过串联p沟道型MOS晶体管233和n沟道型MOS晶体管234而形成的第二输出驱动器。p沟道型MOS晶体管231和233的源极连接到高电势端电源VCC，并且n沟道型MOS晶体管232和234的源极连接到地GND。
静电屏蔽器件26布置于输出驱动器42和输出缓冲器43之间。静电屏蔽器件26包括(虽然没有特别地限制)电阻221，222，223和224。布置在用于输出信号的衬垫(pad)17附近的静电屏蔽器件27包括，连接到输出缓冲器43的输出信号线和高电势端电源VCC的二极管271，以及连接到输出缓冲器43的输出信号线和地GND的二极管272。
输出驱动电路201，202和203中的每个驱动器基本地包括，如图12中所示，门电路241，242，243和244，p沟道型MOS晶体管245和247，以及n沟道型MOS晶体管246和248。门电路241获得输入数据DATA和驱动器启动信号DOC之间的逻辑，并且p沟道型MOS晶体管245根据该逻辑输出来驱动。门电路242获得输入数据DATA和驱动器启动信号DOC之间的逻辑，并且根据该逻辑输出来驱动n沟道型MOS晶体管246。门电路243获得输入数据DATA和驱动器启动信号DOC之间的逻辑，并且p沟道型MOS晶体管247根据该逻辑输出来驱动。门电路244获得输入数据DATA和驱动器启动信号DOC之间的逻辑，并且n沟道型MOS晶体管248根据该逻辑输出来驱动。p沟道型MOS晶体管245和247的源极连接到高电势端电源VCC，并且n沟道型MOS晶体管246和248的源极连接到地GND。输出驱动电路具有第一输出终端291和第二输出终端292，用于以MOS晶体管的漏极开路的形式来驱动输出驱动器43。特别地，p沟道型MOS晶体管245的漏极和n沟道型MOS晶体管246的漏极经由电阻249彼此连接，并且输出驱动电路的第一输出终端291从p沟道型MOS晶体管245的漏极和电阻249之间的连接点引出。p沟道型MOS晶体管247的漏极和n沟道型MOS晶体管248的漏极经由电阻250彼此连接，并且输出驱动电路的第二输出终端292从n沟道型MOS晶体管248的漏极和电阻250之间的连接点引出。
p沟道型MOS晶体管245具有通过将输出缓冲器43中的p沟道型MOS晶体管231或233的栅极驱动到高电平来复位p沟道型MOS晶体管的功能。因此，p沟道型MOS晶体管245称作“pMOS复位电路281”。
n沟道型MOS晶体管246和电阻249具有通过将输出缓冲器43中的p沟道型MOS晶体管231或233的栅极驱动到低电平来设置n沟道型MOS晶体管的功能。因此，n沟道型MOS晶体管246和电阻249称作“pMOS设置电路282”。
n沟道型MOS晶体管247和电阻250具有通过将输出缓冲器43中的n沟道型MOS晶体管232或234的栅极驱动到高电平来设置n沟道型MOS晶体管的功能。因此，n沟道型MOS晶体管247和电阻250称作“nMOS设置电路283”。
p沟道型MOS晶体管248具有通过将输出缓冲器43中的n沟道型MOS晶体管232或234的栅极驱动到低电平来复位n沟道型MOS晶体管的功能。因此，n沟道型MOS晶体管248称作“nMOS复位电路284”。
电阻249和250具有延迟输出驱动器43的驱动的功能。通过基于驱动器启动信号DOC来适当地使用包括这种电阻的电路和不包括这种电阻的电路，输出驱动器42的驱动能力可以切换。通过基于驱动器启动信号DOC来改变与输出缓冲器43中的输出操作相关的MOS晶体管数目，输出缓冲器驱动尺寸可以改变。例如，为了遵照LV-CMOS接口或者LV-TTL接口，如图13中所示，优选地基于驱动器启动信号DOC来适当地使用输出驱动电路201，202和203中的pMOS复位电路281，pMOS设置电路282，nMOS设置电路283和nMOS复位电路284。特别地，为了遵照LV-CMOS接口，通过使用输出驱动电路201中的pMOS设置电路282和nMOS设置电路283以及输出驱动电路202和203中的所有设置电路和复位电路，输出缓冲器43被高速驱动。在LV-CMOS接口中，如从图39显然明白的，低电平端的噪声容限131和高电平端的噪声容限132大。因此，通过高速驱动输出缓冲器43，作为来自输出缓冲器43的输出信号的波形上升/下降特性的tr/tf值减小，并且信号传送时间可以缩短。
另一方面，为了遵照LV-TTL接口，使用输出驱动电路201中的pMOS设置电路282和nMOS设置电路283以及输出驱动电路202中的pMOS复位电路281和nMOS复位电路284。其它电路与输出缓冲器43的驱动无关。通过以这种方式降低输出缓冲器43的驱动能力，来自输出缓冲器43的输出电流减小，并且包含于输出波形中的噪声减小，出于下面的原因。在LV-TTL接口中，高电势端电源VCC的电平越低，低电平端的噪声容限变得越小。高电势端电源VCC的电平越高，高电平端的噪声容限变得越小。因此，包含于输出信号中的噪声不得不通过低速驱动输出缓冲器43来抑止。
图14～16显示输出驱动器42和输出缓冲器43更详细结构的实例。
在图14～16中所示的每个MOS晶体管旁边，标明相应MOS晶体管的W/L比。
如图14中所示，开关控制电路204包括第一DOC驱动器262，第二DOC驱动器261和数据驱动器263。来自第一DOC驱动器262，第二DOC驱动器261和数据驱动器263的输出信号DOC_B_C，DOC_T_C，DOC_B，DOC_T，DATA_B和DATA_T传送到图15中所示的输出驱动电路201，202-1，202-2，203-1和203-2。图15中的输出驱动电路202-1和202-1对应于图11中的输出驱动电路202，并且图15中的输出驱动电路203-1和203-2对应于图11中的输出驱动电路203。输出驱动电路201，202-1，202-2，203-1和203-2的输出信号经由静电屏蔽器件26传送到图16中所示的输出缓冲器43。在输出缓冲器43的前一级和后一级中，分别布置静电屏蔽器件27-1和27-2。静电屏蔽器件27-1和27-2对应于图11中的静电屏蔽器件27。因为包含于输出缓冲器43中的MOS晶体管必须驱动外部负载，使用与其它MOS晶体管相比具有较高门尺寸比(W/L)例如100/0.6，200/0.6等的MOS晶体管。
如图15中所示，在开关控制电路204和输出驱动电路201，202-1，202-2，203-1和203-2中，许多根据本发明的逻辑电路被使用。
例如，输出驱动电路203-1包括能够中断到逻辑门251的电源的n沟道型MOS晶体管254，能够与由n沟道型MOS晶体管254执行的电源终端操作连锁地，将逻辑门251的输出节点255固定到低电平的n沟道型MOS晶体管252，以及用于互补地导通n沟道型MOS晶体管252和254的反相器253。出于与上述情况类似的原因，构成逻辑门251的每个MOS晶体管的阈电压设置为低，并且MOS晶体管252和254以及形成反相器253的MOS晶体管中每个晶体管的阈电压设置为高。
图17显示图14～16中的输出驱动器42和输出缓冲器43的主要部分的真值表。在图17中，“L”表示低电平，“H”表示高电平，“HZ”表示高阻态，并且“X”表示该逻辑不明确。
虽然由发明人在这里实现的本发明已经在上面具体地描述，显然，本发明并不局限于该实施方案，而是可以不背离要点作各种改变。
例如，本发明并不局限于图8中所示的解码器，图9和10中所示的时钟驱动器，图14～16中所示的输出驱动器等，而是本发明的实现可以通过适当地修改用于中断电源的晶体管以用于以类似于图1～3和图5和6中所示逻辑电路的方式固定输出结点的逻辑的电导和连接部分。
虽然由发明人在这里实现的本发明应用于应用领域中作为本发明背景的解码器，时钟驱动电路和输出电路的情况已经在上面描述，但是本发明并不局限于这些情况，而是可以应用于各种电子电路。
本发明可以在电子电路至少包括逻辑门的情况下应用。
由在本说明书中公开的发明典型而产生的作用将简要描述如下。
在备用模式等中，到逻辑门的电源由第一晶体管中断，并且逻辑门的输出结点由第二晶体管与电源中断操作连锁地固定到高电平。因此，用于当抑止亚阈值电流时固定逻辑门的输出逻辑的电路可以由第一和第二晶体管来构成，从而使得能够简化电路。
因为到逻辑门的电源由第一晶体管中断，并且逻辑门的输出结点由第二晶体管与电源中断操作连锁地固定到高电平，用于当抑止亚阈值电流时固定逻辑门的输出逻辑的电路可以由第一和第二晶体管来构成，从而使得能够简化电路。
Claims (13)
1.一种逻辑电路，包括：
逻辑门，包括第一电源终端，高电势端电源供给到该第一电源终端，第二电源终端，低电势端电源供给到该第二电源终端，以及可以由从所述第一和第二电源终端供给的所述电源操作的晶体管；
n沟道型第一晶体管，该晶体管在所述第二电源终端和所述低电势端电源之间给出，根据控制信号中断向所述第二电源终端供给所述低电势端电源；
p沟道型第二晶体管，该晶体管在所述高电势端电源和所述逻辑门输出节点之间给出，根据所述控制信号将所述逻辑门的输出节点设置为高电平，
其中所述第一和第二晶体管中的每个晶体管的阈电压都设置得高于作为所述逻辑门组成部分的晶体管的阈电压。
2.一种逻辑电路，包括：
逻辑门，包括第一电源终端，高电势端电源供给到该第一电源终端，第二电源终端，低电势端电源供给到该第二电源终端，以及可以由从所述第一和第二电源终端供给的所述电源操作的晶体管；
n沟道型第一晶体管，该晶体管在所述第二电源终端和所述低电势端电源之间给出，根据控制信号中断向所述第二电源终端供给所述低电势端电源；
n沟道型第二晶体管，该晶体管在所述低电势端电源和所述逻辑门输出节点之间给出，根据所述控制信号将所述逻辑门的输出节点设置为低电平，
其中所述第一和第二晶体管中的每个晶体管的阈电压都设置得高于作为所述逻辑门组成部分的晶体管的阈电压。
3.根据权利要求1或2的逻辑电路，其中所述逻辑门中的第二电源终端包括多个终端，这些终端依照所述逻辑门的内部结构彼此独立，并且所述第一晶体管配置于所述低电势端电源与所述多个终端的每一个终端之间。
4.一种逻辑电路，包括：
逻辑门，包括第一电源终端，高电势端电源供给到该第一电源终端，第二电源终端，低电势端电源供给到该第二电源终端，以及可以由从所述第一和第二电源终端供给的所述电源操作的晶体管；
p沟道型第一晶体管，该晶体管在所述第一电源终端和所述高电势端电源之间给出，根据控制信号中断向所述第一电源终端供给所述高电势端电源；
n沟道型第二晶体管，该晶体管在所述低电势端电源和所述逻辑门输出节点之间给出，根据所述控制信号将所述逻辑门的输出节点设置为低电平，
其中所述第一和第二晶体管中的每个晶体管的阈电压都设置得高于作为所述逻辑门组成部分的晶体管的阈电压。
5.根据权利要求1，2和4中任何一个的逻辑电路，其中所述逻辑门包括输出连接到所述输出节点的NOR电路。
6.一种半导体器件，包括：
用于接收第一电压的第一电压终端；
用于接收大于所述第一电压的第二电压的第二电压终端；
逻辑电路，包括第一终端，连接到所述第二电压终端的第二终端，输出终端，第一N型晶体管，和第一P型晶体管；
第二N型晶体管，其具有连接于所述第一电压终端和所述第一终端之间的源漏间路径和用于接收控制信号的栅极，所述第二N型晶体管用于减小所述逻辑电路的亚阈值电流；
第二P型晶体管，其具有连接于所述第二电压终端和所述输出终端之间的源漏间路径和用于接收所述控制信号的栅极，所述第二P型晶体管用于将所述逻辑电路的所述输出终端的电势设置为所述第二电压，
其中所述第二N型晶体管的阈电压大于所述第一N型晶体管的阈电压，
其中所述第二P型晶体管的阈电压大于所述第一P型晶体管的阈电压。
7.一种半导体器件，包括：
用于接收第一电压的第一电压终端；
用于接收大于所述第一电压的第二电压的第二电压终端；
逻辑电路，包括连接到所述第一电压终端的第一终端，第二终端，输出终端，第一N型晶体管，和第一P型晶体管；
第二P型晶体管，其具有连接于所述第二电压终端和所述第二终端之间的源漏间路径和用于接收控制信号的栅极，所述第二P型晶体管用于减小所述逻辑电路的亚阈值电流；
第二N型晶体管，其具有连接于所述第一电压终端和所述输出终端之间的源漏间路径和用于接收所述控制信号的栅极，所述第二N型晶体管用于将所述逻辑电路的所述输出终端的电势设置为所述第一电压，
其中所述第二N型晶体管的阈电压大于所述第一N型晶体管的阈电压，
其中所述第二P型晶体管的阈电压大于所述第一P型晶体管的阈电压。
8.根据权利要求6或7的半导体器件，
其中所述逻辑电路包括连接到所述输出终端的NOR电路，
其中所述NOR电路包括所述第一N型晶体管和所述第一P型晶体管。
9.根据权利要求6或7的半导体器件，进一步包括数据输出终端和连接到所述数据输出终端的数据输出电路，
其中所述数据输出电路包括所述逻辑电路。
10.根据权利要求6或7的半导体器件，
其中所述半导体器件包括用于解码输入地址信号的解码线组和用于根据所述解码线组的逻辑信号获得解码输出的多个解码逻辑电路，
其中所述多个解码逻辑电路包括所述逻辑电路。
11.根据权利要求6或7的半导体器件，
其中所述半导体器件包括时钟驱动电路，所述时钟驱动电路包括多个时钟驱动器，每个时钟驱动器具有用于接收时钟信号的时钟输入终端，和用于接收选择信号的选择信号输入终端，
其中所述多个时钟驱动器中的每个时钟驱动器都包括所述逻辑电路，经由所述时钟输入终端输入的时钟信号输入到所述逻辑门，并且经由所述选择信号输入终端输入的选择信号作为所述控制信号传送到所述第一N型晶体管的控制终端。
12.根据权利要求6或7的半导体器件，
其中所述半导体器件包括用于输出信号的输出缓冲器和用于根据输入数据驱动所述输出缓冲器的输出驱动器，
其中所述输出驱动器包括所述逻辑电路。
13.根据权利要求6或7的半导体器件，
其中所述半导体器件包括用于输出信号的输出缓冲器和用于根据输入数据驱动所述输出缓冲器的输出缓冲器，
其中所述输出驱动器包括多个输出驱动电路，和一个切换控制电路，该切换控制电路用于通过控制所述输出驱动电路而切换从所述输出缓冲器输出的信号波形的上升/下降特性，
其中所述输出驱动电路和所述切换控制电路包括所述逻辑电路。
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| TR01 | Transfer of patent right |
Effective date of registration: 20160801 Address after: Tokyo, Japan Patentee after: Renesas Electronics Corp. Address before: Tokyo, Japan Patentee before: Hitachi, Ltd. Patentee before: HITACHI ULSI SYSTEMS Co.,Ltd. |
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070117 Termination date: 20220130 |