CN1193846A - 半导体集成电路 - Google Patents

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Abstract

在半导体集成电路中,虽然组合电路正常地工作,但是,存在着顺序电路由于保持数据的消失而发生误动作的问题。由于构成了控制单元可以使顺序电路所包含的场效应晶体管的阈值电压可变,所以,在动作时可以降低晶体管的阈值电压,向存储保持节点高速地进行数据的写入和读出,在不动作时提高晶体管的阈值电压、减小漏电流,这样,便可使存储保持节点的数据不会破坏和消失,从而可以实现低功耗化。

Description

半导体集成电路
本发明涉及用于延长便携式电子仪器等的电池寿命的低功耗的半导体集成电路。
近年来，随着便携式仪器的进步和发展，为了使内装电池可以使用更长时间，便要求使半导体集成电路(LSI)实现低功耗化。作为实现低功耗化的有效的方法，例如有降低工作电压的方法等。即，由于电功率等于电压和电流的乘积，所以，通过降低工作电压，便可将电压和电流都降低，这样，通常具有平方的效果。
但是，构成LSI的MOSFET(MOS场效应晶体管)具有当电源电压降低时动作劣化速度变慢的性质。该性质起因于即使降低电源电压也不能不加考虑地降低阈值电压。因为，如果降低阈值电压，MOSFET截止时的漏电流将增大，反而增加功耗。为了解决这一问题，以往是采用如下方法。
图7是例如特开平7-212218号公报所公开的现有的所谓MT-CMOS(Multi-threshold CMOS)的低电压工作电路。图中，1、2和5是p沟道MOSFET，3、4和6是n沟道MOSFET。将p沟道MOSFET1、2的阈值电压的绝对值设定得低于p沟道MOSFET5的阈值电压的绝对值，同时，将n沟道MOSFET3、4的阈值电压的绝对值设定得低于n沟道MOSFET6的阈值的绝对值(以后，假定「阈值电压」是指其绝对值)。并且，这些MOSFET1～4构成2输入“与非”门的组合电路11。另外，p沟道MOSFET5连接在电源电压12和假想的电源线9之间，控制信号CSB1输入到其栅极，n沟道MOSFET6连接在假想的地线10和地13之间，控制信号CS1输入到其栅极。
下面，说明其动作。
使该2输入“与非”门的组合电路11动作时，使控制信号CS1成为高电平，同时，使其反相信号即控制信号CSB1成为低电平。因此，p沟道MOSFET5和n沟道MOSFET6都成为导通状态，假想的电源线9上升到电源电压12的电压电平VDD，另一方面，假想的地线10降低到地13的电压电平VGND。结果，该组合电路11进行通常的“与非”动作。这时，由于将MOSFET1～4的阈值电压(绝对值)设定得低，所以，在电源电压12的电压VDD为低电压时也可以高速动作。
组合电路11不工作时，使控制信号CS1成为低电平，使其反相信号即控制信号CSB1成为高电平。这时，p沟道MOSFET5和n沟道MOSFET6都截止，假想的电源线9和假想的地线10分别断开电源电压12和地13。这时，由于将p沟道MOSFET5和n沟道MOSFET6的阈值电压(绝对值)都设定得高于MOSFET1～4，所以，可以将漏电流抑制得很小。
通常，在MOSFET的栅极·源极间的电压小于阈值电压的区域，源极·漏极间的漏电流随栅极电压按指数函数增加。因此，组合电路11不工作时，通过使MOSFET1～4和MOSFET5、6的阈值电压有电压差，便可大幅度地减小漏电流。作为一例，图7示出了组合电路11为2输入“与非”门的情况，但是，不论在构成LSI的什么样的种类和规模的电路中，同样的讨论都成立。
由于现有的低电压动作式的半导体集成电路是按上述方式构成的，所以，如2输入“与非”门那样，在通过输出与输入组合而决定的组合电路的情况下，可以正常地工作，但是，在具有存储保持以前的状态的功能的顺序电路的情况下，存在发生误动作等问题。
作为该顺序电路的一例，在图8中示出了2个反相器的输入和输出相互交叉地连接而成的所谓的锁存电路的图。图中，14、15是p沟道MOSFET，16、17是n沟道MOSFET，它们都具有低的阈值电压(绝对值)。5是p沟道MOSFET，6是n沟道MOSFET，它们的阈值电压(绝对值)都高。由这些MOSFET14～17构成顺序电路20，节点18、19形成一对存储保持节点，一个节点为高电平时，另一个节点成为低电平，从而可以保持输入的值。
下面，说明其动作。
在CS1为高电平、同时CSB1成为低电平的状态下顺序电路20动作时，使写入的数据的值正常地保持，而且由于p沟道MOSFET14、15和n沟道MOSFET16、17的阈值电压都低，所以，可以向节点18、19高速地进行写入和读出。
但是，在不动作时，CS1为低电平、而且CSB1成为高电平，漏电流减小，这时，由于MOSFET14～17截止时的漏电流大于MOSFET5、6截止时的漏电流，所以，将不能保持节点18、19的数据。因为，例如假定节点18为高电平、节点19为低电平，则MOSFET14～17中的p沟道MOSFET15和n沟道MOSFET16为截止，而其他2个为导通，但是，由于流过p沟道MOSFET15和n沟道MOSFET16的漏电流的影响，高电平的节点18的电平将降低，低电平的节点19的电平将上升。这一过程将持续到节点18、19的电平相等为止，其结果，将失去所保持的数据。这样，在现有的低电压动作式的半导体集成电路中，存在丢失顺序电路的数据的问题。
本发明就是为了解决上述问题而提案的，目的在于提供可以不破坏顺序电路的保持数据、利用不动作的电路的漏电流的减小而实现低功耗化的半导体集成电路。
本发明第1方面的半导体集成电路：具备有开关单元、与该开关单元连接的组合电路、包括第1场效应晶体管的顺序电路和使第1场效应晶体管的阈值电压可变的控制单元。
本发明第2方面的半导体集成电路，其特征在于：顺序电路所包含的第1场效应晶体管具有背栅极，控制单元通过该背栅极使上述第1场效应晶体管的阈值电压可变。
本发明第3方面的半导体集成电路，其特征在于：控制单元包括正电压发生器和负电压发生器。
本发明第4方面的半导体集成电路，其特征在于：在组合电路中包括第2场效应晶体管，同时在开关单元中包括第3场效应晶体管，第3场效应晶体管的阈值电压的绝对值比第2场效应晶体管的阈值电压的绝对值高。
本发明第5方面的半导体集成电路，其特征在于：在组合电路中包括第2场效应晶体管、开关单元中至少包括2个第3场效应晶体管并且其中1个晶体管的源极与电源电压连接而另一个晶体管的源极与地电位连接的半导体集成电路中，第2场效应晶体管的阈值电压的绝对值与第3场效应晶体管的阈值电压的绝对值大致相等，而且当上述第3场效应晶体管处于截止状态时，在电源电压一侧的晶体管和地一侧的晶体管中，将栅极·源极间电位反向偏置。
本发明第6方面的半导体集成电路，其特征在于：组合电路由多个第1电路块构成，开关单元个别地与各第1电路块连接，顺序电路也由多个第2电路块构成，使所包含的第1场效应晶体管的阈值电压可变的控制单元个别地与各第2电路块连接。
本发明第7方面的半导体集成电路，其特征在于：开关单元具有发生比电源电压高的电压的第1升压器、发生比地电位低的电压的第1降压器、与第1升压器连接的反相单元和与第1降压器连接的非反相单元。
本发明第8方面的半导体集成电路，其特征在于：控制单元具备与正电压发生器连接的第2升压器和与负电压发生器连接的第2降压器，正电压发生器和负电压发生器由多路转换电路构成。
本发明第9方面的半导体集成电路，其特征在于：控制单元所包含的第2升压器和第2降压器与开关单元所包含的第1升压器和第1降压器不同。
本发明第10方面的半导体集成电路，其特征在于：在具备包括组合电路及顺序电路的逻辑电路和具有升压器及降压器的集成电路的半导体集成电路中，使用集成电路的升压器和降压器驱动组合电路的开关单元，同时驱动通过顺序电路所包含的具有背栅极的场效应晶体管的背栅极进行控制的控制单元。
本发明第11方面的半导体集成电路，其特征在于：具有升压器和降压器的集成电路由动态随机存取存储器(DRAM)构成。
图1是本发明实施例1的半导体集成电路的电路结构图。
图2是本发明实施例2的半导体集成电路的电路结构图。
图3是本发明实施例3的半导体集成电路的电路结构图。
图4是本发明实施例4的半导体集成电路的电路结构图。
图5是本发明实施例5的半导体集成电路的电路结构图。
图6是本发明实施例6的半导体集成电路的电路结构图。
图7是现有的MT-CMOS的低电压动作电路的电路结构图。
图8是现有的锁存电路的电路结构图。
下面，说明本发明的实施例。
实施例1.
图1是表示本发明实施例1的低电压动作式的半导体集成电路的图，图中，1、2是p沟道MOSFET，5是p沟道MOSFET，3、4是n沟道MOSFET，6是n沟道MOSFET，23、24是背栅极用节点。这里，p沟道MOSFET1、2的阈值电压的绝对值设定得低于p沟道MOSFET5得阈值电压的绝对值，同时，n沟道MOSFET3、4的阈值电压的绝对值设定得低于n沟道MOSFET6的阈值电压的绝对值(以后，假定「阈值电压」是指其绝对值)。并且，这些MOSFET1～4构成例如2输入“与非”门那样的组合电路11，MOSFET5、6构成开关单元。这时，p沟道MOSFET5连接在电源电压12和假想的电源线9之间，控制信号CSB1输入到其栅极。另外，n沟道MOSFET6连接在假想的地线10和地13之间，控制信号CS1输入到其栅极。
另一方面，14、15是p沟道MOSFET，16、17是n沟道MOSFET，它们构成顺序电路20。另外，正电压发生器21、负电压发生器22和MOSFET14～17的背栅极用节点23、24构成控制单元。这些MOSFET14～17由阈值电压的绝对值低的晶体管构成，节点18、19形成一对存储保持节点。这时，将p沟道MOSFET14、15的背栅极电位VC1与正电压发生器21的输出连接，将n沟道MOSFET16、17的背栅极电位VD1与负电压发生器22的输出连接。
下面，说明其动作。
使组合电路11动作时，使控制信号CS1成为高电平，同时，使其反相信号即控制信号CSB1成为低电平。这样，p沟道MOSFET5和n沟道MOSFET6都成为导通状态，假想的电源线9上升到电源电压12的电位电平VDD，另一方面，假想的地线10降低到地13的电平VGND。结果，这样的2输入“与非”门的组合电路11就进行通常的“与非”动作。这时，由于MOSFET1～4的阈值电压(绝对值)设定得低，所以，在电源电压12的电压即使为低电压时也可以以低功耗进行高速的动作。
在使组合电路11不动作时，使控制信号CS1成为低电平，使其反相信号即控制信号CSB1成为高电平。这时，p沟道MOSFET5和n沟道MOSFET6都截止，假想的电源线9和假想的地线10分别断开电源电压12和地13。这里，由于将p沟道MOSFET5和n沟道MOSFET6的阈值电压(绝对值)设定得都高于MOSFET1～4，所以，可以将漏电流抑制得很小。
另一方面，对于顺序电路20，在动作时输入控制单元的控制信号CS2成为高电平，由于正电压发生器21的作用，p沟道MOSFET14、15的背栅极电位VC1成为电源电压电平VDD，同时，由于负电压发生器22的作用，n沟道MOSFET16、17的背栅极电位VD1成为地电位电平VGND。因此，这时，顺序电路20可以进行通常的存储保持动作。这时，由于构成顺序电路20的p沟道MOSFET14、15和n沟道MOSFET16、17的阈值电压的绝对值都低，所以，可以向节点18、19高速地进行数据的写入和读出。另外，在顺序电路20不动作时，CS2成为低电平，正电压发生器21的输出VC1也高于电源电压VDD，负电压发生器22的输出VD1低于地电位VGND值。结果，由于p沟道MOSFET14、15的背栅极电位VC1高于电源电压12，所以，其阈值电压升高，另外，由于n沟道MOSFET16、17的背栅极的背栅极电位VD1低于电源电压12，所以，阈值电压仍然升高。因此，可以减小从顺序电路20的电源电压12向地13流动的漏电流。
如上所述，按照本实施例1，在使顺序电路20不动作时，通过改变低阈值MOSFET的背栅极电位从而提高其阈值电压，便可获得减小漏电流、不破坏存储保持节点的数据和减小功耗的效果。此外，由于在组合电路11和顺序电路29中使用的MOSFET的阈值低，所以，具有在动作时也可以高速并且低功耗地进行写入和读出的效果。在本实施例1中，是将控制信号CS1和CSB1作为不同的信号进行说明的，但是，即使两者是同一信号也可以实现同样的动作，从而可以获得同样的效果。
实施例2.
图2是表示本发明实施例2的低电压动作式的半导体集成电路的图，图中，由于顺序电路20的结构和动作与实施例1相同，所以，对相同部分标以相同的符号，并省略重复说明。
在实施例2中，将组合电路11不动作时的漏电流减小用的MOSFET5、6的阈值电压设定为与其他MOSFET1～4同样低的阈值电压。
下面，说明其动作。
在本实施例2中，在使组合电路11不动作时，是通过使控制信号CS1成为比地电平VGND低的电位、同时使CSB1成为比电源电压VDD高的电位来实现减小漏电流的。否则，由于构成开关单元的MOSFET的阈值与构成组合电路的MOSFET的阈值为同量级，所以，那样将在电源和地之间发生漏电流，从而将增大整个电路的功耗。因此，如果按照上述方式构成，不仅不使用具有多种阈值电压的MOSFET就可以获得和实施例1相同的效果，而且包括开关单元所使用的MOSFET5、6在内可以使全部阈值降低。因此，在制造半导体集成电路时，可以减少掩模数，由于可以减少制造工序数，所以，可以降低制造成本。
实施例3.
图3是表示本发明实施例3的将分别由多个组合电路和顺序电路构成的电路块应用于大规模集成电路(LSI)时的框图，图中，111～11m是组合电路的块，分别具备输入控制信号CSB11～CSB1m的p沟道MOSFET51～5m和输入控制信号CS11～CS1m的n沟道MOSFET61～6m。另一方面，201～20n是顺序电路的块，分别具备输入CS21～CS2n的正电压发生器211～21n、负电压发生器221～22n、背栅极用节点(控制单元)231～23n和241～24n。其他结构由于与上述图2所示的实施例2相同，所以，对相同的部分标以相同的符号，并省略重复说明。
在组合电路的块111～11m中，p沟道MOSFET51～5m具有低的阈值，根据控制信号CSB11～CSB1m进行与实施例2的p沟道MOSFET5相同的动作，另外，n沟道MOSFET61～6m也是低阈值，根据控制信号CS11～CS1m进行与实施例2的n沟道MOSFET6相同的动作。另外，正电压发生器211～21n进行与实施例1的正电压发生器21相同的动作，分别根据控制信号CS21～CS2n控制顺序电路201～20n的p沟道MOSFET的背栅极用节点231～23n。另一方面，在顺序电路的块201～20n中，负电压发生器221～22n也进行与实施例1的负电压发生器22相同的动作，分别根据控制信号CS21～CS2n控制顺序电路201～20n的n沟道MOSFET的背栅极用节点231～23n。控制信号CSB11～CSB1m、CS11～CS1m和控制信号CS21～CS2n都可以独立地起作用。
下面，说明其动作。
通过将控制信号CSB11～CSB1m、CS11～CS1m分别独立地输入组合电路的块111～11m，组合电路的块111～11m分别独立地动作，另一方面，同样通过将控制信号CS21～CS2n也分别独立地输入顺序电路的块201～20n，使顺序电路的块201～20n分别独立地动作。
如上所述，按照本实施例3，由于可以对各顺序电路的块独立地控制不动作时的顺序电路的动作，所以，可以个别地控制减小漏电流以使不会破坏由各个存储保持节点所保持的数据，而且由于不使用具有多种阈值的MOSFET所以，可以减少掩模数等从而可以减少制造工序数。因此，可以获得降低制造成本和减小成品化的半导体集成电路在备用时等不工作部分的漏电流从而可以抑制电力消耗量的效果。这里，是以图的半导体集成电路为基础进行说明的，但是，也可以以图1的半导体集成电路为基础。
实施例4.
图4是表示本发明实施例4的半导体集成电路的电路结构的图，是使用升压器和降压器发生控制信号CSB11～CSB1m和CS11～CS1m的情况。图中，48是发生比电源电压高的电压的升压器(第1升压器)，49是发生比地电位低的电压的降压器(第1降压器)，501～50m是具有控制信号BE1～BEm的反相功能的缓冲电路，511～51m是具有控制信号BE1～BEm的非反相功能的缓冲电路，缓冲电路501～50m和非反相缓冲电路511～51m分别构成反相单元和非反相单元。VH、VL分别是具有比电源电压VDD高的电位的升压器48的输出和具有比地电位VGND低的电位的降压器49的输出。另外，反相缓冲电路501～50m分别将电源和地与节点ND11和节点ND21、…、节点ND1m和节点ND2m连接，非反相缓冲电路511～51m分别将电源和地与节点ND31和节点ND41、…、节点ND3m和节点ND4m连接。控制信号BE1～BEm是用于控制向组合电路输入的控制信号即CSB11～和CS11、…、CSB1m和CS1m的信号。其他结构和上述图3所示的实施例3相同，所以，对相同的部分标以相同的符号，并省略重复说明。
下面，说明其动作。
以图3所示的m个组合电路块中的1个组合电路111为例，在动作时控制信号BE1成为高电平。这时，在缓冲电路501和511中，CSB11和CS11分别成为地电平VGND和电源电压电平VDD，进行在实施例3中说明的动作。不动作时控制信号BE1成为低电平，这时，CSB11通过反相缓冲电路501进行反相，成为具有比电源电压VDD高的电位的节点ND11的电位VH，另外，CS11通过非反相缓冲电路511不进行反相，成为具有比地电平低的电位的节点ND41的电位VL。这样，便和在实施例3中说明的一样，可以减小组合电路块111的漏电流。同样，对于缓冲电路50m、51m，也根据控制信号BEm进行上述动作。
如上所述，按照本实施例4，仅在反相缓冲电路和非反相缓冲电路中附加了升压器和降压器等简单的电路，就可以进一步减小组合电路不工作时的漏电流，所以，具有可以进一步降低半导体集成电路不工作部分的漏电流引起的电力消耗。实施例4也可以将上述升压和降压电路设置在和由实施例3所示的组合电路及顺序电路构成的电路相同的芯片内，这样，就可以缩小承载半导体集成电路的芯片的尺寸。
实施例5.
图5是表示本发明实施例5的半导体集成电路的电路结构的图，图中，581～58n分别是构成正电压发生器211～21n的多路转换电路(MUX)，591～59n分别是构成负电压发生器221～22n的多路转换电路(MUX)。其他结构和实施例4相同，所以，对相同的部分标以相同的符号，并省略重复说明。
下面，说明其动作。
例如，在图3的顺序电路201动作时控制信号CS21成为高电平，在多路转换电路581中，选择电源电压VDD向背栅极用节点231输出，在多路转换电路591中，地电位VGND向背栅极用节点241输出。不动作时控制信号CS21成为低电平，在多路转换电路581中，选择比电源电压高的电位VH向背栅极用节点231输出，在多路转换电路591中，选择比地电位低的电位VL向背栅极用节点241输出。这样，便可实现和实施例3相同的动作。
如上所述，按照本实施例5，由于将简单而廉价的多路转换电路应用于正、负电压发生器，所以，即使在顺序电路不工作时也可以减小漏电流，从而不会破坏顺序电路的保持数据。因此，具有以低制造成本降低半导体集成电路不动作部分的电力消耗的效果。
在实施例5中，是假定升压器(第2升压器)48和降压器(第2降压器)49与实施例4的相同而进行说明的，但是，如果假定它们不同并且可以单独地设定输出电压，还可以实现更精细地减小漏电流。此外，也可以将本实施例5所示的由正、负电压发生器构成的电路设置在与实施例3所示的由组合电路和顺序电路构成的电路相同的芯片内，这样，便可缩小承载半导体集成电路的芯片的尺寸。
实施例6.
图6是表示本发明实施例6的半导体集成电路的电路结构的图，图中，62是例如以闪速存储器、动态随机存取存储器(DRAM)为代表的存储信息需要刷新的高集成MOSRAM，63是逻辑电路，并且是存储部和逻辑部混合型的所谓的混合型半导体集成电路。逻辑电路的结构和实施例3的由组合电路和顺序电路构成的逻辑电路相同。在高集成MOSRAM中，进行必须刷新动作使电路良好地动作，所以，通常在内部设置升压器48和降压器49，如果将它们的输出VH、VL应用于逻辑电路63，将可以像实施例3那样动作。
如上所述，按照本实施例6，由于可以有效地利用设置在DRAM内部的升压器和降压器，所以，可以缩小附加电路占有的面积，因此，可以抑制硬件的零部件数的增加。结果，不仅可以减小半导体集成电路中不工作部分的漏电流从而可以降低电力消耗，而且还可以缩小制成的半导体集成电路装置的芯片尺寸，从而可以降低制造成本。
如上所述，按照本发明的第1方面，由于具有控制单元使顺序电路使用的第1场效应晶体管的阈值电压可变，所以，在顺序电路动作时可以使第1场效应晶体管的阈值电压降低、从而可以向在该顺序电路中形成的存储保持节点以低功耗高速地进行数据的写入和读出，加上在顺序电路不动作时通过提高第1场效应晶体管的阈值电压，可以减小漏电流，这样，便具有使存储保持节点所保持的数据不会破坏和消失的效果。
另外，开关单元构成的在组合电路不动作时可以使其与其他电路部分断开，所以，可以减小组合电路的漏电流。
按照本发明的第2方面，由于构成为：构成顺序电路的第1场效应晶体管具有背栅极，所以，顺序电路不工作时控制单元通过背栅极控制其电位，提高第1场效应晶体管的阈值，从而可以减小漏电流，这样，便可防止存储保持节点所保持的数据破坏和消失，并且可以实现低功耗化。
按照本发明的第3方面，由于构成为：与顺序电路连接的控制单元包括正电压发生器和负电压发生器，所以，利用输入与背栅极连接的正电压发生器和负电压发生器的控制信号是高电平还是低电平，可以使构成顺序电路的p沟道和n沟道的第1场效应晶体管的阈值可变。因此，顺序电路动作时以低的阈值使晶体管动作，所以，可以进行高速存取而且可以降低电力消耗，另一方面，在顺序电路不动作时，由于可以使p沟道的晶体管的阈值高于电源电压，同时使n沟道的晶体管的阈值低于地电位，所以，可以减小从顺序电路的电源向地流通的漏电流，这样，便具有使存储保持节点所保持的数据不消失的效果。
此外，如果使用具有上述背栅极的晶体管构成顺序电路，使用阈值小的晶体管就可以构成，所以，伴随掩模数减少，可以减少工序数，从而可以降低制造成本，而且，由于可以缩小制成的半导体集成电路装置的芯片尺寸，所以，可以提高产品合格率。
按照本发明的第4方面，由于构成为：组合电路使用的第2场效应晶体管的阈值电压比开关单元使用的第3场效应晶体管的阈值电压小，所以，仅抑制输入到组合电路的栅极上的控制信号的电平，就可以以低功耗而高速地进行逻辑动作。
按照本发明的第5方面，由于构成为：组合电路使用的第2场效应晶体管的阈值电压与开关单元使用的第3场效应晶体管的阈值电压大致相等，第3场效应晶体管处于截止状态时，在电源电压一侧的晶体管和地一侧的晶体管中，使其栅极·源极间电压反向偏置，所以，上述开关单元使用的晶体管也可以应用组合电路使用的晶体管以及阈值小的晶体管。因此，由于在1个半导体集成电路中不混合存在具有多种阈值的晶体管，所以，可以减少掩膜数，使制造工序简易，从而可以降低制造成本。
按照本发明的第6方面，由于构成为：组合电路由多个电路块构成，开关单元与各电路块个别连接，顺序电路也由多个电路块构成，使所包含的第1场效应晶体管的阈值电压可变的控制单元与各电路块个别连接，所以，可以考虑半导体集成电路的功耗和存取速度等诸多条件更精细地抑制漏电流，从而可以使顺序电路的存储保持数据不消失。
按照本发明的第7方面，由于控制信号经过反相单元和非反相单元时，在电源一侧和地一侧，第1升压器和降压器可以分别控制开关单元所具有的第3场效应晶体管的栅极·源极间的电位，所以，可以成为相互反向偏置。这样，通过附加简单的电路便可减小组合电路的漏电流，所以，可以降低功耗。
按照本发明的第8方面，由于构成为：与顺序电路连接的控制单元具备与正电压发生器连接的第2升压器和与负电压发生器连接的第2降压器，正电压发生器和负电压发生器由简单的多路转换电路构成，所以，可以设定顺序电路不工作时经过多路转换电路的控制信号，通过背栅极后在升压器一侧和降压器一侧可以有效地减小顺序电路的漏电流。因此，只单纯地附加廉价的电路就可以进一步降低电路的功耗而使存储保持数据不消失。
按照本发明的第9方面，由于构成为：控制单元所包含的升压器和降压器与开关单元所包含的升压器和降压器独立地构成，所以，可以个别地设定输出电压，从而可以更精细地减小漏电流，这样，便可实现制成的半导体集成电路装置整体的低功耗化。
按照本发明的第10方面，由于构成为：将包括升压器和降压器的电路与包括组合电路和顺序电路的逻辑电路结合，所以，如果将集成电路的升压器和降压器利用于该逻辑电路，就可以省略附加电路的设定，所以，可以缩小半导体集成电路装置整体的芯片尺寸。而且，由于芯片尺寸减小，每1个圆片的制造成本也降低。
按照本发明的第11方面，由于构成为：具备升压器和降压器的集成电路由动态随机存取存储器(DRAM)构成，所以，可以作成逻辑电路和DRAM的混合电路，通常，DRAM具备为了进行刷新动作等而具有升压器和降压器，所以，可以设计为将它们使用于逻辑电路的动作中。因此，可以不引起零部件数增加而缩小整个混合电路占有的面积。

Claims (11)

1.一种半导体集成电路，具备有开关单元、与该开关单元连接的组合电路、包括第1场效应晶体管的顺序电路和使上述第1场效应晶体管的阈值电压可变的控制单元。
2.按照权利要求1所述的半导体集成电路，其特征在于：顺序电路所包含的第1场效应晶体管具有背栅极，控制单元通过该背栅极使上述第1场效应晶体管的阈值电压可变。
3.按权利要求2所述的半导体集成电路，其特征在于：控制单元包括正电压发生器和负电压发生器。
4.按照权利要求1～3的任一权项所述的半导体集成电路，其特征在于：在组合电路中包括第2场效应晶体管，在开关单元中包括第3场效应晶体管，并且上述第3场效应晶体管的阈值电压的绝对值比上述第2场效应晶体管的阈值电压的绝对值高。
5.按照权利要求1～3的任一权项所述的半导体集成电路，其特征在于：在组合电路中包括第2场效应晶体管、在开关单元中包括至少2个第3场效应晶体管并且其中1个晶体管的源极与电源电压连接另一个晶体管的源极与地电位连接的半导体集成电路中，上述第2场效应晶体管的阈值电压的绝对值与上述第3场效应晶体管的阈值电压的绝对值大致相等，而且在上述第3场效应晶体管处于截止状态时，在电源电压一侧的晶体管和地一侧的晶体管中，使栅极与源极间电位反向偏置。
6.按照权利要求1所述的半导体集成电路，其特征在于：组合电路由多个第1电路块构成，开关单元与各第1电路块个别地连接，顺序电路也由多个第2电路块构成，使所包含的第1场效应晶体管的阈值电压可变的控制单元个别地与各第2电路块连接。
7.按照权利要求6所述的半导体集成电路，其特征在于：开关单元具备发生比电源电压高的电压的第1升压器、发生比地电位低的电压的第1降压器、与上述第1升压器连接的反相单元和与上述第1降压器连接的非反相单元。
8.按照权利要求3所述的半导体集成电路，其特征在于：控制单元具备有与正电压发生器连接的第2升压器和与负电压发生器连接的第2降压器，上述正电压发生器和负电压发生器由多路转换电路构成。
9.按照权利要求8所述的半导体集成电路，其特征在于：控制单元所包括的第2升压器和第2降压器与开关单元所包括的第1升压器和第1降压器不同。
10.一种具备包括组合电路及顺序电路的逻辑电路和具有升压器及降压器的集成电路的半导体集成电路，其特征在于：使用上述集成电路的升压器和降压器驱动组合电路的开关单元，同时，驱动通过顺序电路所包含的具有背栅极的场效应晶体管的背栅极进行控制的控制单元。
11.按照权利要求10所述的半导体集成电路，其特征在于：具有上述升压器和降压器的集成电路由动态随机存取存储器(DRAM)构成。
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