CN107947763A - 半导体集成电路 - Google Patents

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Abstract

本申请涉及半导体集成电路。降低半导体集成电路的耗电量，并降低半导体集成电路中的工作延迟。包括在存储电路中的多个时序电路分别包括：晶体管，该晶体管的沟道形成区使用氧化物半导体形成；以及电容器，该电容器的一个电极电连接到当所述晶体管截止时成为浮动状态的节点。通过将氧化物半导体用于晶体管的沟道形成区，可以实现断态电流(泄漏电流)极小的晶体管。因此，通过在不向存储电路供应电源电压的期间中使该晶体管截止，可以将该期间中的与电容器的一个电极电连接的节点的电位保持为恒定或大致恒定。结果，可以实现上述目的。

Description

半导体集成电路
本申请是申请日为2011年7月15日、发明名称为“半导体集成电路”的中国专利申请201180038709.5的分案申请。
技术领域
本发明涉及一种半导体集成电路。尤其是，本发明涉及一种半导体集成电路，该半导体集成电路包括具有时序电路的存储电路并可以控制向该存储电路供应的电源电压(可以进行电源门控(power gating))。
背景技术
包括逻辑电路的半导体集成电路的规模逐年扩大。在集成电路的发展初期，集成电路由几个元件构成。现在有由几千万个元件构成的中央处理单元(CPU：CentralProcessing Unit)及数字信号处理器(DSP：Digital Signal Processor)。虽然通过元件的微型化及低电压化降低了每个元件的耗电量，但是因为元件数进一步增加，所以集成电路整体的耗电量在增加。作为降低耗电量的方法，已对部分地停止时钟的时钟门控(clockgating)、降低时钟频率的方法及部分地降低电源电压的方法进行研究开发。
耗电量不仅包括起因于由晶体管等的元件的切换引起的充放电等的动态功率，而且包括起因于该元件的截止状态下的泄漏电流等的静态功率。虽然在包括少数元件的集成电路中该静态功率大致可以忽视不管，但是在包括庞大数量的元件的集成电路中该静态功率太大而不能忽视。因此，已开发了控制将电源电压供应到包括在集成电路中的电路的方法(电源门控)。该方法可以减低起因于泄漏电流的耗电量。
例如，专利文献1公开了一种可以进行电源门控的半导体集成电路。具体地说，专利文献1公开了一种半导体集成电路，该半导体集成电路包括在逻辑电路和电源供应线之间的晶体管，并可通过控制该晶体管的切换来控制向该逻辑电路供应电源电压。
[参考文献][专利文献1]日本专利申请公开2005-268694号公报
发明内容
但是，当该逻辑电路包括由多个时序电路构成的存储电路(寄存器等)时，所储存的数据由于进行电源门控而被擦除。实际上，已知在现有的半导体集成电路所包括的逻辑电路中通常使用寄存器等的存储电路，并且电源门控引起所储存的数据的擦除。在此情况下，当再次开始向存储电路供应电源电压时，需要再次进行算术运算等。就是说，相似的算术运算需要进行两次。因此，通过进行电源门控获得的降低耗电量的效果减弱。另外，由于直到完成该算术运算为止不能再次开始该半导体集成电路的工作，所以这会使半导体集成电路的工作延迟。
鉴于上述问题，本发明的一个方式的目的之一是降低半导体集成电路的耗电量。本发明的一个方式的另一目的是降低半导体集成电路中的工作延迟。注意，本发明的一个方式的目的是实现上述目的中的至少一个。
通过如下方式可以实现上述目的中的至少一个。包括在存储电路中的多个时序电路分别包括：晶体管，该晶体管的沟道形成区使用氧化物半导体形成；以及电容器，该电容器的一个电极电连接到当所述晶体管截止时成为浮动状态的节点。该氧化物半导体的带隙比硅的带隙宽，并且该氧化物半导体的本征载流子密度比硅的本征载流子密度低。通过将这种氧化物半导体用于晶体管的沟道形成区，可以实现断态电流(off-state current)(泄漏电流)极少的晶体管。因此，通过在不向存储电路供应电源电压的期间中使该晶体管截止，可以将该期间中的与电容器的一个电极电连接的节点的电位保持为恒定或大致恒定。结果，当再次开始向存储电路供应电源电压时不需要再次进行算术运算等。就是说，在根据本发明的一个方式的半导体集成电路中，不存在由于该再次的算术运算产生的耗电量及工作延迟，因此可以实现上述目的。
并且，该氧化物半导体优选为i型(本征)或基本上本征的氧化物半导体(纯OS)，其中有可能用作电子施主(多个施主)的水分或氢等杂质的浓度得到了降低。具体地说，当使用二次离子质谱分析法(SIMS：Secondary Ion Mass Spectroscopy)测量氢浓度时，该氧化物半导体的氢浓度为5×1019(atoms/cm3)以下，优选为5×1018(atoms/cm3)以下，更优选为5×1017(atoms/cm3)以下。通过霍尔效应测量进行测量的该氧化物半导体的载流子密度低于1×1014/cm3，优选低于1×1012/cm3，更优选低于1×1011/cm3。该氧化物半导体的带隙为2eV以上，优选为2.5eV以上，更优选为3eV以上。
在此，说明使用二次离子质谱分析法(SIMS)进行的氢浓度的分析。已知的是：在SIMS分析中，在原理上难以准确地获得样品表面附近或材质不同的膜的叠层的界面附近的数据。因此，当使用SIMS分析膜中的厚度方向上的氢浓度分布时，采用没有值的极端变动且可以获得大致相同的值的区域的平均值作为氢浓度。另外，当所测量的膜的厚度小时，有时由于受到相邻的膜的氢浓度的影响而找不到可以获得大致相同的值的区域。此时，采用设置有该膜的区域的氢浓度的最大值或最小值作为该膜的氢浓度。再者，当在设置有该膜的区域中不存在具有最大值的山形峰值及具有最小值的谷形峰值时，采用拐点的值作为氢浓度。
以下示出氧化物半导体的例子：四元金属氧化物的In-Sn-Ga-Zn-O类氧化物半导体；三元金属氧化物的In-Ga-Zn-O类氧化物半导体、In-Sn-Zn-O类氧化物半导体、In-Al-Zn-O类氧化物半导体、Sn-Ga-Zn-O类氧化物半导体、Al-Ga-Zn-O类氧化物半导体、Sn-Al-Zn-O类氧化物半导体；二元金属氧化物的In-Zn-O类氧化物半导体、Sn-Zn-O类氧化物半导体、Al-Zn-O类氧化物半导体、Zn-Mg-O类氧化物半导体、Sn-Mg-O类氧化物半导体、In-Mg-O类氧化物半导体、In-Ga-O类氧化物半导体；以及In-O类氧化物半导体、Sn-O类氧化物半导体、Zn-O类氧化物半导体等。另外，在本说明书中，例如In-Sn-Ga-Zn-O类氧化物半导体是指包含铟(In)、锡(Sn)、镓(Ga)及锌(Zn)的金属氧化物。对其组成比没有特别的限制。上述氧化物半导体也可以包含硅。
另外，在本说明书中，例如可以以化学式InMO3(ZnO)m(m>0)表示氧化物半导体。在此，M表示选自Ga、Al、Mn和Co中的一种或多种金属元素。
在根据本发明的一个方式的半导体集成电路中，即使在不向存储电路供应电源电压的期间中，在该存储电路所包括的多个时序电路的每一个中也可以保持特定节点的电位。再者，可以使保持在该节点中的电位对应于保持在该时序电路中的数据。就是说，在根据本发明的一个方式的半导体集成电路中，当再次开始向存储电路供应电源电压时不需要再次进行算术运算等。因此，在根据本发明的一个方式的半导体集成电路中，可以降低耗电量并降低工作延迟。
附图说明
在附图中：
图1A至图1C示出半导体集成电路的结构的例子；
图2A至图2H示出晶体管的制造方法的例子；
图3A至图3C是用来说明晶体管的断态电流的测量方法的图；
图4A和图4B示出晶体管的特性；
图5示出晶体管的特性；
图6示出晶体管的特性；
图7示出晶体管的特性；
图8示出晶体管的特性；
图9示出时序电路的具体例子；
图10示出时序电路的工作例子；
图11示出晶体管的具体例子；
图12A至图12H示出晶体管的具体制造工序的例子；
图13A至图13G示出晶体管的具体制造工序的例子；
图14A至图14D示出晶体管的具体制造工序的例子；
图15示出晶体管的变形例子；
图16A和图16B各自示出晶体管的变形例子；
图17A和图17B示出晶体管的变形例子；
图18A和图18B各自示出晶体管的变形例子；
图19示出晶体管的变形例子；
图20示出晶体管的变形例子；
图21A至图21C示出氧化物半导体层的制造工序的变形例子；
图22示出CPU的具体例子；
图23A至图23E示出氧化物材料的结晶结构；
图24A至图24C示出氧化物半导体材料的结晶结构；
图25A至图25C示出氧化物半导体材料的结晶结构；
图26示出通过计算获得的迁移率的栅电压依赖性；
图27A至图27C各自示出通过计算获得的漏电流和迁移率的栅电压依赖性；
图28A至图28C各自示出通过计算获得的漏电流和迁移率的栅电压依赖性；
图29A至图29C各自示出通过计算获得的漏电流和迁移率的栅电压依赖性；
图30A和图30B各自示出用于计算的晶体管的截面结构；
图31A至图31C各自示出包含氧化物半导体的晶体管的特性；
图32A和图32B各自示出包含氧化物半导体的晶体管的特性；
图33A和图33B各自示出包含氧化物半导体的晶体管的特性；
图34示出氧化物半导体的XRD光谱；
图35示出包含氧化物半导体的晶体管的特性；
图36示出包含氧化物半导体的晶体管的特性；
图37A和图37B各自示出包含氧化物半导体的晶体管的特性；
图38A和图38B是包含氧化物半导体的晶体管的平面图和截面图；以及
图39A和图39B是包含氧化物半导体的晶体管的平面图和截面图。
具体实施方式
下面，参照附图详细说明本发明的实施方式。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解在不脱离本发明的宗旨及其范围的情况下可以做出各种变换和修改。因此，本发明不应该被限制为下面的实施方式的说明。
<半导体集成电路的结构的例子>
首先，参照图1A至图1C说明根据本发明的一个方式的半导体集成电路的结构的例子。
图1A是示出半导体集成电路的结构的例子的框图。图1A所示的半导体集成电路包括算术运算电路10、储存通过在算术运算电路10中进行算术运算获得的数据的存储电路11、以及控制向存储电路11供应电源电压的电源门控电路12。
图1B示出图1A所示的存储电路11及电源门控电路12的具体结构的例子。图1B所示的存储电路11包括：当被供应时钟信号(CK)、反转时钟电路(CKB)、高电源电位(VDD)及低电源电位(VSS)时可以工作的时序电路21_1至21_n(n是3以上的自然数)；以及当被供应高电源电位(VDD)及低电源电位(VSS)时可以工作的组合电路22_1至22_n。
时序电路21_1的输入端子与存储电路11的输入端子电连接。时序电路21_1的输出端子与组合电路22_1的输入端子电连接。时序电路21_a(a是2至n的自然数)的输入端子与组合电路22_a-1的输出端子电连接。时序电路21_a的输出端子与组合电路22_a的输入端子电连接。组合电路22_n的输出端子与存储电路11的输出端子电连接。
图1B所示的电源门控电路12可以对电源门控晶体管20的栅极输出电源门控信号(PG)，并可以对时序电路21_1至21_n的每一个输出置位信号(SET)、复位信号(RES)、第一传输信号(TS1)及第二传输信号(TS2)。电源门控晶体管20的漏极电连接到对时序电路21_1至21_n及组合电路22_1至22_n供应低电源电位(VSS)的布线。电源门控晶体管20的源极电连接到低电源电位(VSS)的供应源。因此，通过切换电源门控晶体管20，可以控制向时序电路21_1至21_n及组合电路22_1至22_n供应低电源电位(VSS)。第一传输信号(TS1)是用来将保持在时序电路21_1至21_n中的数据传输到后述节点的信号，当使用氧化物半导体形成沟道形成区的晶体管截止时该节点成为浮动状态。第二传输信号(TS2)是用来从该节点传输该数据的信号。
注意，虽然图1B示出控制向时序电路21_1至21_n及组合电路22_1及22_n供应低电源电位(VSS)的结构，但是也可以采用控制高电源电位(VDD)的供应的结构或控制低电源电位(VSS)及高电源电位(VDD)的供应的结构。具体地说，也可以将电源门控晶体管设置在供应高电源电位(VDD)的布线与时序电路21_1至21_n及组合电路22_1至22_n之间。
图1C示出图1B所示的时序电路21_x(x是1至n的自然数中的任何一个)的结构的例子。图1C所示的时序电路21_x包括触发器30、晶体管31及电容器32。触发器30的输入端子与时序电路21_x的输入端子电连接。触发器30的输出端子与时序电路21_x的输出端子电连接。晶体管31的栅极与供应第一传输信号(TS1)的布线电连接。晶体管31的源极和漏极中的一个与作为触发器30中的节点的第一节点电连接。晶体管31的源极和漏极中的另一个与作为触发器30中的节点的第二节点电连接。电容器32的一个电极与该第二节点及晶体管31的源极和漏极中的另一个电连接。电容器32的另一个电极与供应固定电位(Vcom)的布线电连接。晶体管31是使用氧化半导体形成沟道形成区的晶体管。无论是否进行电源门控，固定电位(Vcom)一直具有固定值。例如，可以使用高电源电位(VDD)或低电源电位(VSS)作为固定电位(Vcom)。此时，不需要生成新的电位作为固定电位(Vcom)，所以是优选的。注意，当使用低电源电位(VSS)作为固定电位(Vcom)时，需要控制作为固定电位(Vcom)供应到时序电路21_x的低电源电位(VSS)，以即使在进行电源门控的期间中也将该低电源电位(VSS)供应到包括在触发器30中的逻辑门。具体地说，例如，可以独立地提供将低电源电位(VSS)作为固定电位(Vcom)供应到时序电路21_x的路径；以及将低电源电位(VSS)供应到包括在触发器30中的逻辑门的路径。
并且，晶体管31的源极和漏极中的一个(第一节点)可以通过包括在触发器30中的逻辑门中的晶体管电连接到供应高电源电位(VDD)的布线或供应低电源电位(VSS)的布线；晶体管31的源极和漏极中的另一个及电容器32的一个电极(第二节点)不能电连接到这些布线。例如，将前者设计为电连接到包括在触发器30中的逻辑门中的多个晶体管中的至少一个的源极或漏极，将后者设计为不电连接到该多个晶体管的源极及漏极而是电连接到该多个晶体管中的至少一个的栅极。就是说，在图1C所示的时序电路21_x中，通过使晶体管31截止，可以使与晶体管31的源极和漏极中的另一个及电容器32的一个电极电连接的节点(第二节点)成为浮动状态。
就是说，在图1C所示的时序电路21_x中，通过供应高电平电位作为第一传输信号(TS1)，可以将保持在触发器30中的数据传输到与晶体管31的源极和漏极中的另一个及电容器32的一个电极电连接的节点(第二节点)，从而可以在该节点中保持数据。
注意，虽然在此在时序电路21_1至21_n的每一个中包括晶体管31及电容器32，但是并非所有时序电路21_1至21_n都需要具有该结构。就是说，时序电路21_1至21_n中的只有m个时序电路(m是1以上且小于n的自然数)可包括晶体管31及电容器32。注意，在此情况下，不需要将第一传输信号(TS1)及第二传输信号(TS2)供应到不包括晶体管31及电容器32的时序电路。
<使用氧化物半导体形成沟道形成区的晶体管的断态电流>
这里，说明对使用氧化物半导体形成沟道形成区的晶体管的断态电流(泄漏电流)进行测量的结果。
首先，参照图2A至图2H说明用于测量的晶体管的制造方法。
首先，通过CVD法在玻璃衬底50上形成由100nm厚的氮化硅层与150nm厚的氧氮化硅层的叠层形成的基底层51(参照图2A)。
接着，通过溅射法在该基底层51上形成100nm厚的钨层。再者，通过光刻法对该钨层选择性地进行蚀刻来形成栅极层52(参照图2B)。
接着，通过CVD法在基底层51及栅极层52上形成由100nm厚的氧氮化硅层形成的栅极绝缘层53(参照图2C)。
接着，通过溅射法在栅极绝缘层53上形成25nm厚的氧化物半导体层。使用In2O3:Ga2O3:ZnO＝1:1:2[摩尔数比]的组成比的金属氧化物靶材形成该氧化物半导体层。此外，在如下条件下形成该氧化物半导体层：衬底温度为200℃，处理室的内压为0.6Pa，直流电源为5kW，以及气氛为氧与氩的混合气氛(氧流量为50sccm，氩流量为50sccm)。再者，通过光刻法对该氧化物半导体层选择性地进行蚀刻来形成氧化物半导体层54(参照图2D)。
接着，在氮与氧的混合气氛(氮的百分比为80％，氧的为20％)下，以450℃进行1小时的热处理。
接着，通过光刻法对栅极绝缘层53选择性地进行蚀刻(未图示)。注意，该蚀刻工序是用来形成将栅极层52与后面形成的导电层连接的接触孔的工序。
接着，通过溅射法在栅极绝缘层53及氧化物半导体层54上形成100nm厚的钛层、200nm厚的铝层及100nm厚的钛层的叠层。再者，通过光刻法对该叠层选择性地进行蚀刻来形成源极层55a及漏极层55b(参照图2E)。
接着，在氮气氛下以300℃进行1小时的热处理。
接着，在栅极绝缘层53、氧化物半导体层54、源极层55a及漏极层55b上形成由300nm厚的氧化硅层形成的保护绝缘层56。再者，通过光刻法对保护绝缘层56选择性地进行蚀刻(参照图2F)。注意，该蚀刻工序是用来形成将栅极层、源极层及漏极层与后面形成的导电层连接的接触孔的工序。
接着，在保护绝缘层56上涂布1.5μm厚的丙烯酸树脂层，并且对该丙烯酸树脂层进行选择性的曝光，来形成平坦化绝缘层57(参照图2G)。再者，通过在氮气氛下以250℃进行1小时的热处理对由丙烯酸树脂层形成的平坦化绝缘层57进行焙烧。
接着，通过溅射法在平坦化绝缘层57上形成200nm厚的钛层。再者，通过光刻法对该钛层选择性地进行蚀刻，来形成连接于栅极层52的导电层(未图示)、连接于源极层55a的导电层58a以及连接于漏极层55b的导电层58b(参照图2H)。
接着，在氮气氛下以250℃进行1小时的热处理。
通过上述工序制造用于测量的晶体管。
再者，以下说明利用用于测量的特性评价电路计算断态电流值的方法。
参照图3A至图3C说明利用特性评价电路的电流测量。图3A至图3C为用来说明特性评价电路的图。
首先，参照图3A说明特性评价电路的结构。图3A为示出特性评价电路的结构的电路图。
图3A所示的特性评价电路包括多个测量系统801。多个测量系统801彼此并联连接。在此，八个测量系统801彼此并联连接。通过使用多个测量系统801，能够同时进行泄漏电流的多个测量。
测量系统801包括晶体管811、晶体管812、电容器813、晶体管814以及晶体管815。
晶体管811、晶体管812、晶体管814以及晶体管815为n沟道型场效应晶体管。
电压V1被输入到晶体管811的源极和漏极中的一个。电压Vext_a被输入到晶体管811的栅极。晶体管811为用来注入电荷的晶体管。
晶体管812的源极和漏极中的一个连接于晶体管811的源极和漏极中的另一个。电压V2被输入到晶体管812的源极和漏极中的另一个。电压Vext_b被输入到晶体管812的栅极。晶体管812为用来评价泄漏电流的晶体管。注意，本实施方式的“泄漏电流”是指包括晶体管的断态电流的泄漏电流。
电容器813的一个电极连接于晶体管811的源极和漏极中的另一个。电压V2被输入到电容器813的另一个电极。在此，电压V2为0V。
电压V3被输入到晶体管814的源极和漏极中的一个。晶体管814的栅极连接于晶体管811的源极和漏极中的另一个。注意，将晶体管814的栅极、晶体管811的源极和漏极中的另一个、晶体管812的源极和漏极中的一个及电容器813的一个电极彼此连接的部分称为节点A。在此，电压V3为5V。
晶体管815的源极和漏极中的一个连接于晶体管814的源极和漏极中的另一个。电压V4被输入到晶体管815的源极和漏极中的另一个。电压Vext_c被输入到晶体管815的栅极。在此，电压Vext_c为0.5V。
测量系统801在晶体管814的源极和漏极中的另一个与晶体管815的源极和漏极中的一个连接的部分处输出的电压作为输出电压Vout。
在此，作为晶体管811使用如下晶体管：通过参照图2A至图2H说明的制造方法形成的沟道长度L为10μm且沟道宽度W为10μm的晶体管。
作为晶体管814及晶体管815使用如下晶体管：通过参照图2A至图2H说明的制造方法形成的沟道长度L为3μm且沟道宽度W为100μm的晶体管。
至少晶体管812包括宽度为1um的偏置区，在该偏置区中如图3B所示那样栅极层52不与源极层55a及漏极层55b重叠。通过设置该偏置区，能够降低寄生电容。再者，作为晶体管812，使用具有不同沟道长度L及不同沟道宽度W的六个晶体管的样品(SMP)(参照表1)。
[表1]
L[μm] W[μm]
SMP1 1.5 1×105
SMP2 3 1×105
SMP3 10 1×105
SMP4 1.5 1×106
SMP5 3 1×106
SMP6 10 1×106
如图3A所示，通过分别设置用来注入电荷的晶体管和用来评价泄漏电流的晶体管，在注入电荷的期间能够使用来评价泄漏电流的晶体管一直截止。
此外，通过分别设置用来注入电荷的晶体管和用来评价泄漏电流的晶体管，能够适当地设定各晶体管的尺寸。通过将用来评价泄漏电流的晶体管的沟道宽度W设定为大于用来注入电荷的晶体管的沟道宽度W，能够使用来评价泄漏电流的晶体管的泄漏电流以外的特性评价电路的泄漏电流成分相对小。结果，能够以高准确度测量用来评价泄漏电流的晶体管的泄漏电流。加上，因为在注入电荷时不需要使用来评价泄漏电流的晶体管导通，所以测量不受沟道形成区中的电荷的一部分流到节点A时产生的节点A的电压变动的影响。
接着，参照图3C说明测量图3A所示的特性评价电路的泄漏电流的方法。图3C为用来说明使用图3A所示的特性评价电路测量泄漏电流的方法的时序图。
在使用图3A所示的特性评价电路的测量泄漏电流的方法中，设置写入期间及保持期间。以下说明各期间中的工作。
在写入期间中，输入使晶体管812截止的电压VL(-3V)作为电压Vext_b。此外，写入电压Vw作为电压V1输入，然后，在一定期间输入使晶体管811导通的电压VH(5V)作为电压Vext_a。由此，电荷蓄积在节点A中，节点A的电压成为与写入电压Vw相等的值。然后，输入使晶体管811截止的电压VL作为电压Vext_a。然后，输入电压VSS(0V)作为电压V1。
在保持期间中，测量由于节点A所保持的电荷量的变化引起的节点A的电压的变化量。根据电压的变化量，能够算出流过晶体管812的源极与漏极之间的电流值。通过上述方法，能够使电荷蓄积在节点A中并且能够测量节点A的电压的变化量。
反复进行节点A中的电荷蓄积和节点A的电压的变化量测量(也称为蓄积及测量工作)。首先，反复进行15次的第一蓄积及测量工作。在第一蓄积及测量工作中，在写入期间中输入5V的电压作为写入电压Vw，并且在保持期间中进行1小时的保持。接着，反复进行两次的第二蓄积及测量工作。在第二蓄积及测量工作中，在写入期间中输入3.5V的电压作为写入电压Vw，并且在保持期间中进行50小时的保持。接着，进行一次的第三蓄积及测量工作。在第三蓄积及测量工作中，在写入期间中输入4.5V的电压作为写入电压Vw，并且在保持期间中进行10小时的保持。通过反复进行蓄积及测量工作能够确认到：所测量的电流值为稳定状态下的值。换言之，能够从流过节点A的电流IA去除瞬态电流(在开始测量后随着时间经过而减少的电流成分)。结果，能够以更高准确度测量泄漏电流。
一般来说，节点A的电压VA作为输出电压Vout的函数由算式(1)表示。
[算式1]VA＝F(Vout)…(1)
节点A的电荷QA使用节点A的电压VA、连接于节点A的电容CA及常数(const)由算式(2)表示。在此，连接于节点A的电容CA为电容器813的电容与电容器813以外的电容的总和。
[算式2]QA＝CAVA+const…(2)
由于节点A的电流IA为流入节点A的电荷(或从节点A流出的电荷)的时间微分，所以节点A的电流IA由算式(3)表示。
[算式3]
这里，Δt大约为54000sec。如上所述，能够利用连接于节点A的电容CA及输出电压Vout算出作为泄漏电流的节点A的电流IA，由此能够获得特性评价电路的泄漏电流。
接着，参照图4A和图4B说明通过使用上述特性评价电路的测量方法测量输出电压的结果以及根据该测量结果算出的特性评价电路的泄漏电流值。
图4A示出晶体管SMP4、SMP5、SMP6的上述测量(第一蓄积及测量工作)中的经过时间Time与输出电压Vout之间的关系。图4B示出上述测量中的经过时间Time与通过该测量算出的电流IA之间的关系。可知：在开始测量后输出电压Vout产生变化，并且需要10小时以上才能达到稳定状态。
图5示出SMP1至SMP6中的节点A的电压与通过上述测量估计的泄漏电流之间的关系。在图5的SMP4中，例如，在节点A的电压为3.0V时，泄漏电流为28yA/μm。因为泄漏电流包括晶体管812的断态电流，所以晶体管812的断态电流也可以认为是28yA/μm以下。
图6至图8分别示出85℃、125℃、150℃下的SMP1至SMP6中的节点A的电压与通过上述测量估计的泄漏电流之间的关系。如图6至图8所示，即使在150℃下，泄漏电流也是100zA/μm以下。
如上所述，在包括使用氧化物半导体形成沟道形成区的晶体管的特性评价电路中，泄漏电流足够少。由此可知，该晶体管的断态电流足够少。此外，即使在温度上升的情况下，该晶体管的断态电流也足够少。
<本说明书所公开的半导体集成电路>
在本说明书所公开的半导体集成电路中，即使在不向存储电路供应电源电压的期间中，也可以在该存储电路所包括的多个时序电路的每一个中保持特定节点(图1C所示的与晶体管31的源极和漏极中的另一个及电容器32的一个电极电连接的节点)的电位。再者，可以使保持在该节点中的电位与保持在该时序电路中的数据匹配。就是说，在本说明书所公开的半导体集成电路中，当再次开始供应电源电压时不需要再次对存储电路进行算术运算等。因此，在本说明书所公开的半导体集成电路中，可以降低耗电量并减少工作延迟。
<具体例子>
参照图9、图10、图11、图12A至图12H、图13A至图13G、图14A至图14D、图15、图16A和图16B、图17A和图17B、图18A和图18B以及图19说明上述半导体集成电路的具体例子。
<时序电路21_x>
图9示出图1C所示的时序电路21_x的具体例子。图9所示的时序电路21_x包括晶体管31、电容器32、NAND门210a至210f、AND门211a及211b以及开关212a至212d。因为从图9也可以一目了然地确认到连接关系，所以关于时序电路21_x的连接关系的详细说明可以参照图9。将与晶体管31的源极和漏极中的另一个及电容器32的一个电极电连接的节点称为节点A。以下说明该节点A中的数据保持工作。
图10示出在图9所示的时序电路21_x的节点N中保持数据(Data)时的工作的例子。在图10所示的工作例子中，期间T1和T3都是电源门控信号(PG)是高电平电位的期间(电源供应期间)，期间T2是电源门控信号(PG)是低电平电位的期间(电源停止期间)。
在期间T1中，为了在进行时钟门控之前确定保持在时序电路21_x中的数据(Data)，停止向时序电路21_x供应时钟信号(CK)。然后，供应高电平电位作为第一传输信号(TS1)。由此，将保持在时序电路21_x中的数据(Data)传输到节点N。
在期间T2中，停止向时序电路21_x中的逻辑门供应电源电压。因此，该时序电路21_x中的数据成为浮动状态(Z)。另一方面，保持在节点N中的数据不被擦除。
在期间T3中，供应高电平电位作为第二传输信号(TS2)。由此，时序电路21_x中的数据被恢复。接着，通过再次开始供应时钟信号(CK)，可以更早地再次开始包括时序电路21_x的半导体集成电路的工作。
<晶体管>
上述半导体集成电路包括许多晶体管。可以根据所希望的特性等从各种晶体管适当地选择上述许多晶体管。例如，在半导体集成电路中，包括在时序电路21_1至21_n及组合电路22_1至22_n中的逻辑门中的晶体管需要进行高速工作。因此，优选这些晶体管都是使用单晶硅、多晶硅或砷化镓(GaAs)等化合物半导体形成沟道形成区的晶体管。另外，电源门控晶体管20需要具有低断态电流(泄漏电流)。因此，优选使用上述利用氧化物半导体形成沟道形成区的晶体管。
鉴于上述观点，说明包括在半导体集成电路中的晶体管的例子。具体地说，说明包括如下晶体管的半导体集成电路的例子：使用包含单晶硅等半导体材料的衬底形成的晶体管；以及使用氧化物半导体形成的晶体管。
图11示出包括在半导体集成电路中的晶体管的例子。图11所示的晶体管160包括：设置在包含半导体材料的衬底100中的沟道形成区116；以夹着沟道形成区116的方式设置的一对杂质区114a、114b及一对高浓度杂质区120a、120b(这些区域也总称为杂质区)；设置在沟道形成区116上的栅极绝缘层108；设置在栅极绝缘层108上的栅极层110；与杂质区114a电连接的源极层130a；以及与杂质区114b电连接的漏极层130b。
注意，在栅极层110的侧面上设置有侧壁绝缘层118。在包含半导体材料的衬底100中，一对高浓度杂质区120a和120b设置在不与侧壁绝缘层118重叠的区域中。一对金属化合物区域124a和124b设置在一对高浓度杂质区120a和120b上。元件分离绝缘层106以围绕晶体管160的方式设置在衬底100上。层间绝缘层126及层间绝缘层128以覆盖晶体管160的方式设置。源极层130a和漏极层130b通过形成在层间绝缘层126及层间绝缘层128中的开口分别电连接到金属化合物区域124a和金属化合物区域124b。就是说，源极层130a通过金属化合物区域124a电连接到高浓度杂质区120a及杂质区114a，并且漏极层130b通过金属化合物区域124b电连接到高浓度杂质区120b及杂质区114b。
图11所示的晶体管164包括设置在层间绝缘层128上的栅极层136d、设置在栅极层136d上的栅极绝缘层138、设置在栅极绝缘层138上的氧化物半导体层140以及设置在氧化物半导体层140上的电连接到氧化物半导体层140的源极层142a和漏极层142b。
在此，以埋入在形成于层间绝缘层128上的绝缘层132中的方式设置栅极层136d。与栅极层136d同样，形成有晶体管160所包括的分别接触于源极层130a及漏极层130b的电极层136a及电极层136b。
以接触于氧化物半导体层140的一部分的方式在晶体管164上设置有保护绝缘层144。层间绝缘层146设置在保护绝缘层144上。在此，到达源极层142a及漏极层142b的开口设置在保护绝缘层144及层间绝缘层146中。通过该开口形成有接触于源极层142a的电极层150d和接触于漏极层142b的电极层150e。与电极层150d及电极层150e同样，通过设置在栅极绝缘层138、保护绝缘层144和层间绝缘层146中的开口，形成有接触于电极层136a的电极层150a及接触于电极层136b的电极层150b。
通过充分去除氢等杂质使氧化物半导体层140高纯度化。具体地说，氧化物半导体层140的氢浓度为5×1019(atoms/cm3)以下。注意，氧化物半导体层140的氢浓度优选为5×1018(atoms/cm3)以下，更优选为5×1017(atoms/cm3)以下。注意，使用二次离子质谱分析法(SIMS：Secondary Ion Mass Spectroscopy)测量上述氧化物半导体层140的氢浓度。
另外，绝缘层152设置在层间绝缘层146上，并以埋入在绝缘层152中的方式设置电极层154a、电极层154b及电极层154d。注意，电极层154a接触于电极层150a，电极层154b接触于电极层150b及电极层150d，并且电极层154d接触于电极层150e。
如图11所示，晶体管160中的漏极层130b通过设置在上层区域中的电极层136b、电极层150b、电极层154b及电极层150d电连接到晶体管164中的源极层142a。
<制造工序的例子>
接着，说明晶体管160及晶体管164的制造方法的例子。以下，首先参照图12A至图12H说明p沟道型晶体管160的制造方法，然后，参照图13A至图13G及图14A至图14D说明晶体管164的制造方法。
首先，准备包含半导体材料的衬底100(参照图12A)。作为包含半导体材料的衬底100，可以使用硅、碳化硅等的单晶半导体衬底或多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等。在此，说明使用单晶硅衬底作为包含半导体材料的衬底100的例子。注意，一般地，“SOI衬底”是指在绝缘表面上设置有硅半导体层的衬底。在本说明书等中，“SOI衬底”还包括在绝缘表面上设置有含有在其类别中硅以外的材料的半导体层的衬底。也就是说，“SOI衬底”中的半导体层不局限于硅半导体层。另外，“SOI衬底”包括在玻璃衬底等的绝缘衬底上隔着绝缘层形成有半导体层的衬底。
在衬底100上形成用作用来形成元件分离绝缘层的掩模的保护层102(参照图12A)。作为保护层102，例如可以使用利用氧化硅、氮化硅、氮氧化硅等形成的绝缘层。注意，在进行该工序之前或之后，为了控制晶体管的阈值电压，也可以将赋予n型导电性的杂质元素或赋予p型导电性的杂质元素添加到衬底100。当作为半导体使用硅时，例如可以使用磷、砷等作为赋予n型导电性的杂质。例如可以使用硼、铝、镓等作为赋予p型导电性的杂质。
接着，通过将上述保护层102用作掩模进行蚀刻，去除不被保护层102覆盖的衬底100的一部分(衬底100的露出的区域)。由此，形成分离了的半导体区域104(参照图12B)。作为该蚀刻优选进行干蚀刻，但是也可以进行湿蚀刻。可以根据被蚀刻的层的材料适当地选择蚀刻气体或蚀刻液。
接着，以覆盖半导体区域104的方式形成绝缘层，并选择性地去除与半导体区域104重叠的绝缘层的区域，从而形成元件分离绝缘层106(参照图12B)。该绝缘层使用氧化硅、氮化硅、氮氧化硅等形成。作为绝缘层的去除方法，可以采用化学机械抛光(CMP：Chemical Mechanical Polishing)等抛光处理、蚀刻处理等的任何方法。注意，在形成半导体区域104之后或在形成元件分离绝缘层106之后，去除上述保护层102。
接着，在半导体区域104上形成绝缘层，并且在该绝缘层上形成包含导电材料的层。
绝缘层在之后用作栅极绝缘层，并优选具有使用如下膜的单层结构或叠层结构，即通过CVD法、溅射法等形成的包含氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等的膜。另外，也可以通过高密度等离子体处理或热氧化处理使半导体区域104的表面氧化或氮化来形成上述绝缘层。例如，可以使用He、Ar、Kr、Xe等稀有气体和氧、氧化氮、氨、氮等气体的混合气体进行高密度等离子体处理。对绝缘层的厚度没有特别的限制，例如绝缘层的厚度也可以为1nm至100nm。
包含导电材料的层可以使用铝、铜、钛、钽、钨等金属材料形成。包含导电材料的层也可以使用包含导电材料的多晶硅等半导体材料形成。对形成包含导电材料的层的方法也没有特别的限制，可以采用蒸镀法、CVD法、溅射法、旋涂法等各种成膜方法。注意，在此说明使用金属材料形成包含导电材料的层时的例子。
然后，对绝缘层及包含导电材料的层选择性地进行蚀刻形成栅极绝缘层108及栅极层110(参照图12C)。
接着，形成覆盖栅极层110的绝缘层112(参照图12C)。然后，将硼(B)、磷(P)、砷(As)等添加到半导体区域104中，形成具有浅结的一对杂质区114a、114b(参照图12C)。注意，通过形成一对杂质区114a、114b，在栅极绝缘层108下的半导体区域104中形成沟道形成区116(参照图12C)。在此，虽然可以适当地设定所添加的杂质的浓度，但是当将晶体管高度微型化时，优选将所添加的杂质的浓度设定为高。虽然在此在形成绝缘层112之后形成一对杂质区114a、114b，但是也可以在形成一对杂质区114a、114b之后形成绝缘层112。
接着，形成侧壁绝缘层118(参照图12D)。通过在以覆盖绝缘层112的方式形成绝缘层之后对该绝缘层进行各向异性高的蚀刻处理，可以以自对准的方式形成侧壁绝缘层118。此时，通过对绝缘层112部分地进行蚀刻，优选露出栅极层110的顶面和一对杂质区114a、114b的顶面。
接着，以覆盖栅极层110、一对杂质区114a、114b和侧壁绝缘层118等的方式形成绝缘层。接着，将硼(B)、磷(P)、砷(As)等添加到一对杂质区114a、114b的一部分来形成一对高浓度杂质区120a、120b(参照图12E)。然后，去除上述绝缘层，并且以覆盖栅极层110、侧壁绝缘层118、一对高浓度杂质区120a、120b等的方式形成金属层122(参照图12E)。金属层122可以通过真空蒸镀法、溅射法、旋涂法等的各种成膜方法形成。优选使用与包括在半导体区域104中的半导体材料起反应而成为低电阻金属化合物的金属材料形成金属层122。作为这种金属材料的例子，可以举出钛、钽、钨、镍、钴、铂等。
接着，进行热处理使金属层122与半导体材料起反应。由此，形成接触于一对高浓度杂质区120a、120b的一对金属化合物区域124a、124b(参照图12F)。注意，当使用多晶硅等形成栅极层110时，在栅极层110与金属层122接触的区域中也形成金属化合物区域。
作为上述热处理，例如可以采用利用闪光灯的照射。当然也可以采用其它热处理方法，但是为了提高形成金属化合物时的化学反应的控制性，优选使用可以在极短的时间内进行热处理的方法。注意，上述金属化合物区域通过金属材料与半导体材料的反应形成并具有足够高的导电性。通过形成该金属化合物区域，可以充分降低电阻，并可以提高元件特性。注意，在形成一对金属化合物区域124a、124b之后去除金属层122。
接着，以覆盖通过上述工序形成的各构成要素的方式形成层间绝缘层126和层间绝缘层128(参照图12G)。层间绝缘层126和层间绝缘层128可以使用氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等无机绝缘材料形成。此外，层间绝缘层126和层间绝缘层128也可以使用聚酰亚胺、丙烯酸树脂等有机绝缘材料形成。注意，虽然在此层间绝缘层具有层间绝缘层126和层间绝缘层128的两层结构，但是层间绝缘层的结构不局限于该结构。在形成层间绝缘层128之后，优选通过CMP、蚀刻处理等使层间绝缘层128的表面平坦化。
然后，在上述层间绝缘层中形成到达一对金属化合物区域124a、124b的开口，并且在该开口中形成源极层130a和漏极层130b(参照图12H)。源极层130a和漏极层130b也可以通过以下方式形成，例如，在包括开口的区域中通过PVD法、CVD法等形成导电层，然后通过蚀刻处理、CMP等去除上述导电层的一部分。
优选以使源极层130a及漏极层130b具有平坦的表面的方式形成源极层130a及漏极层130b。例如，当在包括开口的区域中形成薄的钛膜或薄的氮化钛膜且然后以埋入开口中的方式形成钨膜时，通过在之后进行的CMP可以去除多余的钨、钛、氮化钛等并提高表面的平坦性。如此，通过将包括源极层130a和漏极层130b的表面平坦化，可以在之后的工序中良好地形成电极、布线、绝缘层、半导体层等。
注意，虽然在此只示出接触于一对金属化合物区域124a、124b的源极层130a及漏极层130b，但是在该工序中也可以一同形成用作布线等的电极层等。对用于源极层130a和漏极层130b的材料没有特别的限制，可以使用各种导电材料。例如，可以使用钼、钛、铬、钽、钨、铝、铜、钕、钪等导电材料。
通过上述工序，形成使用包含半导体材料的衬底100的晶体管160。注意，在进行上述工序之后，还可以形成电极、布线、绝缘层等。当布线具有包括层间绝缘层和导电层的叠层结构的多层布线结构时，可以提供高集成化了的电路。
接着，参照图13A至图13G及图14A至图14D说明在层间绝缘层128上形成晶体管164的工序。注意，图13A至图13G及图14A至图14D示出在层间绝缘层128上形成各种电极层、晶体管164等的工序，因此，省略位于晶体管164下部的晶体管160等。
首先，在层间绝缘层128、源极层130a及漏极层130b上形成绝缘层132(参照图13A)。绝缘层132可以通过PVD法、CVD法等形成。绝缘层132可以使用氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等无机绝缘材料形成。
接着，在绝缘层132中形成到达源极层130a及漏极层130b的开口。此时，在之后形成栅极层136d的区域中也形成开口。然后，以填充上述开口的方式形成导电层134(参照图13B)。通过使用掩模的蚀刻等可以形成上述开口。该掩模可以通过使用光掩模的曝光等来形成。虽然作为蚀刻可以使用湿蚀刻或干蚀刻，但是从微细加工的观点来看，优选使用干蚀刻。导电层134可以通过PVD法、CVD法等的成膜法形成。导电层134可以使用钼、钛、铬、钽、钨、铝、铜、钕、钪等导电材料、这些材料的合金或化合物(例如，氮化物)等来形成。
具体地说，可以采用如下方法，例如，通过PVD法在包括开口的区域中形成薄的钛膜，并且通过CVD法形成薄的氮化钛膜，然后以填充开口的方式形成钨膜。在此，通过PVD法形成的钛膜具有使界面的氧化膜还原来降低与下部电极层(在此，源极层130a及漏极层130b等)的接触电阻的功能。在形成钛膜之后形成的氮化钛膜具有抑制导电材料的扩散的阻挡功能。铜膜也可以在形成钛、氮化钛等的阻挡膜之后通过电镀法形成。
在形成导电层134之后，通过蚀刻处理、CMP等去除导电层134的一部分，来露出绝缘层132，从而形成电极层136a、电极层136b及栅极层136d(参照图13C)。注意，当通过去除上述导电层134的一部分来形成电极层136a、电极层136b及栅极层136d时，优选执行该工艺以使其表面平坦化。如此，通过将绝缘层132、电极层136a、电极层136b及栅极层136d的表面以这种方式平坦化，可以在之后的工序中良好地形成电极、布线、绝缘层、半导体层等。
接着，以覆盖绝缘层132、电极层136a、电极层136b及栅极层136d的方式形成栅极绝缘层138(参照图13D)。栅极绝缘层138可以通过CVD法、溅射法等形成。栅极绝缘层138优选包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝、氧化铪、氧化钽、氧化镓等。注意，栅极绝缘层138可以具有单层结构或叠层结构。例如，可以通过作为原料气体使用硅烷(SiH4)、氧和氮的等离子体增强的CVD法形成由氧氮化硅形成的栅极绝缘层138。对栅极绝缘层138的厚度没有特别的限制，例如，栅极绝缘层138的厚度可以为10nm至500nm。在采用叠层结构时，例如，栅极绝缘层138优选为厚度为50nm至200nm的第一栅极绝缘层和第一栅极绝缘层上的厚度为5nm至300nm的第二栅极绝缘层的叠层。
接着，在栅极绝缘层138上形成氧化物半导体层，并且通过使用掩模的蚀刻等对该氧化物半导体层进行加工，以形成岛状的氧化物半导体层140(参照图13E)。
所使用的氧化物半导体优选至少包含铟(In)或锌(Zn)。尤其是，该氧化物半导体优选包含In和Zn。作为用来减小包含氧化物半导体的晶体管的电特性偏差的稳定剂(stabilizer)，优选上述氧化物半导体除了In和Zn以外还包含镓(Ga)。另外，作为稳定剂，该氧化物半导体优选包含锡(Sn)、铪(Hf)和/或铝(Al)。
作为其它稳定剂，可以包含镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)等镧系元素中的一种或多种。
以下示出所使用的氧化物半导体的例子：氧化铟、氧化锡、氧化锌；二元金属氧化物的In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、以及In-Ga类氧化物；三元金属氧化物的In-Ga-Zn类氧化物(也称为IGZO)、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、以及In-Lu-Zn类氧化物；四元金属氧化物的In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物、以及In-Hf-Al-Zn类氧化物。
注意，这里，例如“In-Ga-Zn类氧化物”是指包含In、Ga和Zn作为主要成分的氧化物，并且对In、Ga、Zn的组成比没有限制。另外，也可以还包含In、Ga、Zn以外的金属元素。
另外，作为氧化物半导体，可以使用由InMO3(ZnO)m(m大于0且不是整数)表示的材料。这里，M表示选自Ga、Fe、Mn和Co中的一种金属元素或多种金属元素。作为氧化物半导体，也可以使用由In3SnO5(ZnO)n(n大于0且是整数)表示的材料。
例如，可以使用其原子数比为In:Ga:Zn＝1:1:1(＝1/3:1/3:1/3)或In:Ga:Zn＝2:2:1(＝2/5:2/5:1/5)的In-Ga-Zn类氧化物或具有与其近似的组成的氧化物。或者，也可以使用其原子数比为In:Sn:Zn＝1:1:1(＝1/3:1/3:1/3)、In:Sn:Zn＝2:1:3(＝1/3:1/6:1/2)或In:Sn:Zn＝2:1:5(＝1/4:1/8:5/8)的In-Sn-Zn类氧化物或具有与其近似的组成的氧化物。
但是，不局限于上述记载，根据所需要的半导体特性(迁移率、阈值电压、偏差等)可以使用具有适当的组成比的氧化物半导体。为了获得所需要的半导体特性，氧化物半导体优选具有适当的载流子浓度、杂质浓度、缺陷密度、金属元素与氧的原子数比、键距、密度等。
例如，使用In-Sn-Zn类氧化物可以较容易获得高迁移率。即使当使用In-Ga-Zn类氧化物时，也可以通过减小块体(bulk)内缺陷密度来提高迁移率。
注意，具有In:Ga:Zn＝a:b:c(a+b+c＝1)的原子数比的氧化物的组成与原子数比为In:Ga:Zn＝A:B:C(A+B+C＝1)的氧化物的组成近似是指a、b、c满足(a-A)2+(b-B)2+(c-C)2≤r2的关系，并且r例如可以为0.05。其他氧化物也是同样的。
氧化物半导体既可以为单晶又可以为非单晶。非单晶氧化物半导体可以为非晶或多晶。另外，氧化物半导体也可以具有包括结晶部的非晶结构或非非晶结构。
在非晶态的氧化物半导体中，可以较容易获得平坦的表面。当使用该非晶态的氧化物半导体形成晶体管时，可以减少界面散射，从而可以较容易获得较高的迁移率。
在具有结晶性的氧化物半导体中，可以进一步减少块体内的缺陷。当提高表面的平坦性时，可以获得比非晶态的氧化物半导体的迁移率高的迁移率。为了提高表面的平坦性，优选在平坦的表面上形成氧化物半导体。具体地说，优选在平均面粗糙度(Ra)为1nm以下，优选为0.3nm以下，更优选为0.1nm以下的表面上形成氧化物半导体。
注意，Ra是为了可以应用于面而将在JIS B 0601中定义的中心线平均粗糙度扩大为三维来得到的值。再者，可以将Ra表示为“将从基准面到指定面的偏差的绝对值的平均值”，并且Ra以如下算式定义。
[算式4]
注意，在上述算式4中，S0表示测量面(由坐标(x1,y1)、(x1,y2)、(x2,y1)、(x2,y2)表示的四个点定义的长方形的区域)的面积，并且Z0表示测量面的平均高度。再者，利用原子力显微镜(AFM：Atomic Force Microscope)可以测量Ra。
这里，作为氧化物半导体层，使用In-Ga-Zn-O类金属氧化物靶材通过溅射法来形成非晶氧化物半导体层。
作为用来通过溅射法形成氧化物半导体层140的靶材，例如可以使用以氧化锌等为主要成分的金属氧化物靶材。也可以使用包含In、Ga及Zn的金属氧化物靶材(组成比为In2O3:Ga2O3:ZnO＝1:1:1[摩尔数比]，In:Ga:Zn＝1:1:0.5[原子比])等。作为包含In、Ga及Zn的金属氧化物靶材，也可以使用组成比为In:Ga:Zn＝1:1:1[原子比]或In:Ga:Zn＝1:1:2[原子比]的靶材等。金属氧化物靶材的填充率为90％至100％，优选为95％以上(例如，99.9％)。通过使用填充率高的金属氧化物靶材，可以形成致密的氧化物半导体层。
当针对氧化物半导体层140使用In-Zn-O类材料时，所使用的靶材的组成比的原子数比为In:Zn＝50:1至1:2(换算为摩尔数比则为In2O3:ZnO＝25:1至1:4)，优选为In:Zn＝20:1至1:1(换算为摩尔数比则为In2O3:ZnO＝10:1至1:2)，更优选为In:Zn＝15:1至1.5:1(换算为摩尔数比则为In2O3:ZnO＝15:2至3:4)。例如，当用于形成In-Zn-O类氧化物半导体的金属氧化物靶材的原子数比为In:Zn:O＝X:Y:Z时，满足Z＞1.5X+Y的关系。
可以将In-Sn-Zn类氧化物称为ITZO。作为ITZO，例如可以使用组成比为In:Sn:Zn＝1:2:2、2:1:3、1:1:1或20:45:35[原子比]的氧化物靶材。
形成氧化物半导体层的气氛优选为稀有气体(典型为氩)气氛、氧气氛或包含稀有气体(典型为氩)和氧的混合气氛。具体地说，例如，优选使用氢、水、羟基或氢化物等杂质被降低到百万分之几(ppm)左右(优选为十亿分之几(ppb)左右)的高纯度气体。
在形成氧化物半导体层时，在保持为减压状态的处理室内固定衬底，并且将衬底温度设定为100℃至600℃，优选设定为200℃至400℃。通过在加热衬底的同时形成氧化物半导体层，可以降低氧化物半导体层的杂质浓度。另外，可以减轻由溅射导致的损伤。然后，将去除了氢和水的溅射气体导入去除了残留的水分的处理室，并且将金属氧化物用作靶材形成氧化物半导体层。为了去除残留在处理室内的水分，优选使用吸附型真空泵。例如，可以使用低温泵、离子泵、钛升华泵。排气单元可以是设置有冷阱的涡轮泵。通过使用低温泵排气，去除了沉积室中的氢原子、水(H2O)等包含氢原子的化合物(更优选地，还去除包含碳原子的化合物)等，可以降低在该沉积室中形成的氧化物半导体层的杂质浓度。
氧化物半导体层可以在下述条件下形成，例如：衬底和靶材之间的距离为100mm，压力为0.6Pa，直流(DC)功率为0.5kW，并且气氛为氧(氧流量比为100％)。注意，优选使用脉冲直流(DC)电源，这是因为可以减少尘屑并可以使膜厚度均匀。氧化物半导体层的厚度为2nm至200nm，优选为5nm至30nm。注意，根据氧化物半导体材料，适当厚度会变化，因此根据所使用的材料适当地设定厚度。
注意，在通过溅射法形成氧化物半导体层之前，优选通过引入氩气体产生等离子体的反溅射去除附着在栅极绝缘层138的表面上的尘屑。这里，与离子碰撞到溅射靶材的通常的溅射形成对照的是，反溅射是指将离子碰撞到待处理表面以改变表面的性质的方法。作为使离子碰撞到待处理表面的方法的例子，可以举出在氩气氛下将高频电压施加到处待理表面一侧而在衬底附近生成等离子体的方法等。注意，也可以使用氮、氦或氧等的气氛代替氩气氛。
作为上述氧化物半导体层的蚀刻方法，可以采用干蚀刻或湿蚀刻。当然，也可以将干蚀刻和湿蚀刻组合而使用。根据材料适当地设定蚀刻条件(例如，蚀刻气体、蚀刻液、蚀刻时间、温度等)，来将氧化物半导体层蚀刻成所希望的形状。
作为用于干蚀刻的蚀刻气体的例子，可以举出含有氯的气体(氯类气体，例如氯(Cl2)、三氯化硼(BCl3)、四氯化硅(SiCl4)、四氯化碳(CCl4)等)等。另外，还可以使用含有氟的气体(氟类气体，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、或三氟甲烷(CHF3)等))、溴化氢(HBr)、氧(O2)或对上述气体添加了氦(He)或氩(Ar)等的稀有气体的气体等。
作为干蚀刻法，可以使用平行平板型RIE(反应性离子蚀刻：Reactive IonEtching)法或ICP(感应耦合等离子体：Inductively Coupled Plasma)蚀刻法。为了将氧化物半导体层蚀刻为所希望的形状，适当地设定蚀刻条件(例如，施加到线圈形电极的电力的量、施加到衬底一侧上的电极的电力的量、衬底一侧上的电极温度等)。
作为用于湿蚀刻的蚀刻液，例如可以使用磷酸、醋酸及硝酸的混合溶液等。也可以使用ITO07N(由关东化学株式会社制造)等蚀刻液。
接着，优选对氧化物半导体层进行第一热处理。通过进行该第一热处理，可以使氧化物半导体层脱水化或脱氢化。第一热处理的温度为300℃以上且750℃以下，优选为400℃以上且低于衬底的应变点。例如，将衬底引入到使用电阻发热体等的电炉中，在氮气氛下且以450℃的温度对氧化物半导体层140进行1小时的热处理。当进行该热处理时，氧化物半导体层140不暴露于大气，因此可以防止水和氢的混入。
热处理装置不局限于电炉，也可以为通过热辐射或来自被加热了的气体等介质的导热而加热被处理物的装置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：气体快速热退火)装置或LRTA(Lamp Rapid Thermal Anneal：灯快速热退火)装置等RTA(RapidThermal Anneal：快速热退火)装置。LRTA装置是通过从灯如卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯等发出的光(电磁波)的辐射加热被处理物的装置。GRTA装置是利用高温气体进行热处理的装置。作为气体，使用不通过热处理与被处理物起反应的惰性气体，例如氩等稀有气体或氮。
例如，作为第一热处理，也可以进行如下GRTA处理。将衬底引入到被加热到650℃至700℃的高温的惰性气体中，进行加热几分钟，然后从该惰性气体取出衬底。通过进行GRTA处理，可以在短时间内进行高温热处理。另外，因为GRTA处理是在短时间内进行的热处理，所以即使温度超过衬底的应变点也可以采用GRTA处理。
注意，优选在以氮或稀有气体(氦、氖或氩等)为主要成分且不包含水、氢等的气氛下进行第一热处理。例如，引入热处理装置中的氮或氦、氖、氩等的稀有气体的纯度为6N(99.9999％)以上，优选为7N(99.99999％)以上(即，杂质浓度为1ppm以下，优选为0.1ppm以下)。
根据第一热处理的条件或氧化物半导体层的材料，有时氧化物半导体层产生结晶化成为微晶或多晶。例如，有时氧化物半导体层成为结晶化率为90％以上或80％以上的微晶氧化物半导体层。另外，根据第一热处理的条件或氧化物半导体层的材料，有时氧化物半导体层可成为不包含结晶成分的非晶氧化物半导体层。
另外，在氧化物半导体层中，有时微晶(粒径为1nm至20nm，典型为2nm至4nm)混合在非晶氧化物半导体中(例如，在氧化物半导体层的表面)。
通过在非晶半导体中排列微晶，也可以改变氧化物半导体层的电特性。例如，当使用In-Ga-Zn-O类金属氧化物靶材形成氧化物半导体层时，通过形成具有电各向异性的In2Ga2ZnO7的晶粒取向的微晶部，可以改变氧化物半导体层的电特性。
具体地说，例如，通过以使In2Ga2ZnO7的c轴垂直于氧化物半导体层的表面的方式使晶粒取向，可以提高平行于氧化物半导体层表面的方向上的导电性，并可以提高垂直于氧化物半导体层表面的方向上的绝缘性。另外，上述微晶部具有抑制水或氢等杂质侵入到氧化物半导体层中的功能。
注意，包含上述微晶部的氧化物半导体层可以通过GRTA处理对氧化物半导体层的表面进行加热来形成。另外，通过使用Zn的含量少于In或Ga的含量的溅射靶材，可以更优选地形成氧化物半导体层。
在此，对包含进行c轴取向的结晶的氧化物进行说明。在从ab面、表面或界面的方向看时，该结晶具有三角形状或六角形状的原子排列。在该结晶中，金属原子沿着c轴排列为层状或者金属原子和氧原子沿着c轴排列为层状，并且在ab面中a轴或b轴的方向变化(该结晶绕着c轴转)。将上述结晶也称为c轴取向结晶(CAAC:C Axis Aligned Crystal)。
从更广义来理解，包含CAAC的氧化物是指包括如下相的非单晶氧化物：在从垂直于ab面的方向看时该相具有三角形、六角形、正三角形或正六角形的原子排列，并且从垂直于c轴方向的方向看时在该相中金属原子排列为层状或者金属原子和氧原子排列为层状。
虽然CAAC不是单晶，但是这不意味着CAAC仅由非晶组成。虽然CAAC包括结晶化部(结晶部)，但是有时不能明确辨别一个结晶部与另一个结晶部的边界。
当氧包含在CAAC中时，也可以用氮取代包含在CAAC中的氧的一部分。包含在CAAC中的各结晶部的c轴也可以在一个方向上(例如，垂直于形成有CAAC的衬底表面或CAAC的表面等的方向)取向。或者，包含在CAAC中的各结晶部的ab面的法线也可以在一个方向上(例如，垂直于形成有CAAC的衬底表面或CAAC的表面等的方向)取向。
CAAC根据其组成等成为导体、半导体或绝缘体。CAAC根据其组成等透射或者不透射可见光。
作为上述CAAC的例子，也可以举出一种结晶，该结晶被形成为膜状，并在从垂直于膜表面或支撑衬底的表面的方向观察时具有三角形或六角形的原子排列，并且在观察该膜的截面时在该结晶中金属原子排列为层状或金属原子及氧原子(或氮原子)排列为层状。
参照图23A至图23E、图24至图24C以及图25A至图25C详细说明CAAC的结晶结构的一个例子。在图23A至图23E、图24至图24C以及图25A至图25C中，在没有特别的说明时，以垂直方向为c轴方向，并以与c轴方向正交的面为ab面。在只说“上一半”及“下一半”时，其是指以ab面为边界时的上一半及以ab面为边界时的下一半(相对于ab面的上一半及下一半)。
图23A示出包含一个六配位In原子以及靠近In原子的六个四配位氧(以下称为四配位O)原子的结构。这里，将包括一个金属原子和靠近其的氧原子的结构称为小组。虽然图23A所示的结构实际上是八面体结构，但是为了简化起见将其表示为平面结构。注意，在图23A的上一半及下一半分别具有三个四配位O原子。在图23A所示的小组中，电子电荷为0。
图23B示出包含一个五配位Ga原子、靠近Ga原子的三个三配位氧(以下称为三配位O)原子以及靠近Ga原子的两个四配位O原子的结构。三配位O原子都存在于ab面上。在图23B的上一半及下一半分别具有一个四配位O原子。因为In原子也可以采用五配位，所以In原子也有可能采用图23B所示的结构。在图23B所示的小组中，电子电荷为0。
图23C所示的结构包含一个四配位Zn原子以及靠近Zn原子的四个四配位O原子。在图23C中，上一半具有一个四配位O原子，并且在下一半具有三个四配位O原子。或者，在图23C中，上一半也可以具有三个四配位O原子，并且下一半也可以具有一个四配位O原子。在图23C所示的小组中，电子电荷为0。
图23D示出包括一个六配位Sn原子以及靠近Sn原子的六个四配位O原子的结构。在图23D中，上一半和下一半分别具有三个四配位O原子。在图23D所示的小组中，电子电荷为+1。
图23E示出包括两个Zn原子的小组。在图23E中，在上一半和下一半分别具有一个四配位O原子。在图23E所示的小组中，电子电荷为-1。
在此，多个小组形成中组，并且多个中组形成大组(也称为单元元件)。
这里，说明这些小组之间的键合的规则。图23A所示的六配位In原子的上一半的三个O原子在下方向上分别具有三个靠近的In原子，并且In原子的下一半的三个O原子在上方向上分别具有三个靠近的In原子。五配位Ga原子的上一半的一个O原子在下方向上具有一个靠近的Ga原子，并且Ga原子的下一半的一个O原子在上方向上具有一个靠近的Ga原子。四配位Zn原子的上一半的一个O原子在下方向上具有一个靠近的Zn原子，并且Zn原子的下一半的三个O原子在上方向上分别具有三个靠近的Zn原子。像这样，金属原子的上方向上的四配位O原子的个数与位于该四配位O原子的每一个的下方向上的靠近的金属原子的个数相等。与此同样，金属原子的下方向上的四配位O原子的个数与位于该四配位O原子的上方向上的靠近的金属原子的个数相等。因为配位O原子的配位数为4，所以位于O原子的下方向上的靠近的金属原子的个数和位于O原子的上方向上的靠近的金属原子的个数的总和为4。因此，在位于一金属原子的上方向上的四配位O原子的个数和位于另一金属原子的下方向上的四配位O原子的个数的总和为4时，包括金属原子的两种小组可以彼此键合。例如，在六配位金属(In或Sn)原子通过下一半的三个四配位O原子键合时，其与五配位金属(Ga或In)原子或四配位金属(Zn)原子键合。
配位数为4、5或6的金属原子在c轴方向上通过四配位O原子键合到另一金属原子。除此以外，中组也可以以如下不同方式形成：通过以使层结构的总电子电荷为0的方式使多个小组组合。
图24A示出包括在In-Sn-Zn-O类材料的层结构中的中组的模型。图24B示出包括三个中组的大组。图24C示出从c轴方向上观察图24B中的层结构时的原子排列。
在图24A中，为了简化起见，省略三配位O原子，并且四配位O原子由圆圈表示；圆圈中的数字表示四配位O原子的个数。例如，以③表示Sn原子的上一半及下一半分别具有三个四配位O原子。与此同样，在图24A中，以①表示In原子的上一半及下一半分别具有一个四配位O原子。图24A还示出：下一半具有一个四配位O原子且在上一半具有三个四配位O原子的Zn原子；以及上一半具有一个四配位O原子且下一半具有三个四配位O原子的Zn原子。
在图24A中，在包括于In-Sn-Zn-O类材料的层结构中的中组中，具有如下结构：在从上面按顺序说明时，上一半及下一半分别具有三个四配位O原子的Sn原子与上一半及下一半分别具有一个四配位O原子的In原子键合；该In原子与上一半具有三个四配位O原子的Zn原子键合；通过该Zn原子的下一半的一个四配位O原子与上一半及下一半分别具有三个四配位O原子的In原子键合；该In原子与上一半具有一个四配位O原子的包括两个Zn的小组键合；并且通过该小组的下一半的一个四配位O原子与上一半及下一半分别具有三个四配位O原子的Sn原子键合。多个上述中组彼此键合，以形成大组。
这里，三配位O原子及四配位O原子的一个键合的电子电荷分别可以被认为是-0.667及-0.5。例如，(六配位或五配位)In原子、(四配位)Zn原子以及(五配位或六配位)Sn原子的电子电荷分别为+3、+2以及+4。因此，包含Sn原子的小组的电子电荷为+1。因此，为了形成包含Sn原子的层结构，需要消除电子电荷+1的电子电荷-1。作为具有电子电荷-1的结构，可以举出图23E所示的包含两个Zn原子的小组。例如，因为如果对于一个包含Sn原子的小组，有一个包含两个Zn原子的小组，则电子电荷被消除，所以可以使层结构的总电子电荷为0。
通过反复图24B所示的大组，可以得到In-Sn-Zn-O类结晶(In2SnZn3O8)。注意，所得到的In-Sn-Zn-O类结晶的层结构可以由组成式In2SnZn2O7(ZnO)m(m是0或自然数)表示。
使用如下氧化物等上述规则也适用：四元金属氧化物的In-Sn-Ga-Zn类氧化物；三元金属氧化物的In-Ga-Zn类氧化物(也表示为IGZO)、In-Al-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物；二元金属氧化物的In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物等。
例如，图25A示出包括在In-Ga-Zn-O类材料的层结构中的中组的模型。
在图25A中，在包括于In-Ga-Zn-O类材料的层结构中的中组中，具有如下结构：在从上面按顺序说明时，上一半和下一半分别有三个四配位O原子的In原子与上一半具有一个四配位的O原子的Zn原子键合；通过该Zn原子的下一半的三个四配位O原子与上一半及下一半分别具有一个四配位O原子的Ga原子键合；通过该Ga原子的下一半的一个四配位O原子与上一半及下一半分别具有三个四配位O原子的In原子键合。多个上述中组彼此键合，以形成大组。
图25B示出包括三个中组的大组。图25C示出从c轴方向上观察图25B的层结构时的原子排列。
在此，因为(六配位或五配位)In原子、(四配位)Zn原子、(五配位)Ga原子的电子电荷分别是+3、+2、+3，所以包含In原子、Zn原子及Ga原子中的任一种的小组的电子电荷为0。结果，组合这些小组而成的中组的总电子电荷一直为0。
为了形成In-Ga-Zn-O类材料的层结构，不仅可以使用图25A所示的中组形成大组，而且可以使用其In原子、Ga原子、Zn原子的排列与图25A不同的中组形成大组。
也可以对被加工为岛状的氧化物半导体层140之前的氧化物半导体层进行对氧化物半导体层140的第一热处理。在此情况下，在进行第一热处理之后，从加热装置取出衬底，并进行光刻工序。
注意，由于上述第一热处理有使氧化物半导体层140脱水化或脱氢化的效果，所以也可以将其称为脱水化处理或脱氢化处理等。例如，在形成氧化物半导体层之后，在氧化物半导体层140上层叠源极层及漏极层之后，或者，在源极层及漏极层上形成保护绝缘层之后等，可以进行上述脱水化处理或脱氢化处理。可以进行该脱水化处理或脱氢化处理一次或多次。
接着，以接触于氧化物半导体层140的方式形成源极层142a及漏极层142b(参照图13F)。通过在以覆盖氧化物半导体层140的方式形成导电层之后对该导电层选择性地进行蚀刻，可以形成源极层142a及漏极层142b。
该导电层可以通过溅射法等PVD法或等离子体增强的CVD法等CVD法形成。作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼和钨中的元素或以上述元素为成分的合金等。再者，也可以使用选自锰、镁、锆、铍和钍中的任何一种或多种材料。也可以使用与选自钛、钽、钨、钼、铬、钕和钪中的一种元素或多种元素组合的铝。导电层既可以具有单层结构，又可以具有包括两层以上的叠层结构。例如，导电层可以具有包含硅的铝膜的单层结构、在铝膜上层叠有钛膜的两层结构或以钛膜、铝膜和钛膜的顺序层叠的三层结构等。
以氧化物半导体层140不被导电层的蚀刻去除的方式适当地调节导电层和氧化物半导体层140的材料和蚀刻条件。注意，在该蚀刻工序中氧化物半导体层140有时被部分地蚀刻，并且因此具有根据材料和蚀刻条件的槽部(凹部)。
氧化物导电层也可以形成在氧化物半导体层140和源极层142a之间或者在氧化物半导体层140和漏极层142b之间。可以连续形成氧化物导电层和用来形成源极层142a及漏极层142b的金属层(连续沉积)。氧化物导电层可以用作源区或漏区。通过设置这种氧化物导电层，可以降低源区或漏区的电阻，从而可以使晶体管进行高速工作。
为了削减所使用的掩模数或工序数，也可以使用通过多级灰度(multi-tone)掩模形成的抗蚀剂掩模来执行蚀刻步骤，所述多级灰度掩模是透射光以使它具有多种强度的曝光掩模。使用多级灰度掩模形成的抗蚀剂掩模具有多种厚度(具有阶梯形)，并通过灰化还可以进行变形，所以可以将该抗蚀剂掩模用于用来设置不同图案的多个蚀刻工序。就是说，通过使用一个多级灰度掩模，可以形成对应于至少两种以上的不同图案的抗蚀剂掩模。因此，可以削减曝光掩模数，并且还可以削减所对应的光刻工序数，从而可以简化工序。
注意，在进行上述工序之后，优选进行使用N2O、N2或Ar等气体的等离子体处理。该等离子体处理去除附着于露出的氧化物半导体层表面的水等。等离子体处理也可以使用氧和氩的混合气体进行。
接着，以不暴露于大气的方式形成接触于氧化物半导体层140的一部分的保护绝缘层144(参照图13G)。
保护绝缘层144可以通过适当地采用溅射法等的不使水或氢等杂质混入到保护绝缘层144的方法形成。保护绝缘层144的厚度至少为1nm以上。保护绝缘层144可以使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等形成。保护绝缘层144可以具有单层结构或者叠层结构。形成保护绝缘层144时的衬底温度优选为室温以上且300℃以下。形成保护绝缘层144时的气氛优选为稀有气体(典型为氩)气氛、氧气氛或包含稀有气体(典型为氩)和氧的混合气氛。
如果保护绝缘层144中包含氢，该氢就会侵入到氧化物半导体层140或者抽出氧化物半导体层140中的氧，这会导致氧化物半导体层140的背沟道侧的低电阻化，引起寄生沟道的形成。因此，当形成保护绝缘层144时不使用氢是重要的，以使保护绝缘层144包含尽量少的氢。
优选在去除残留在处理室内的水分的同时形成保护绝缘层144，以便不使氢、羟基或水分包含在氧化物半导体层140和保护绝缘层144中。
为了去除残留在处理室内的水分，优选使用吸附型真空泵。例如，优选使用低温泵、离子泵或钛升华泵。排气单元也可以为提供有冷阱的涡轮泵。在使用低温泵进行了排气的沉积室中，例如，氢原子、水(H2O)等包含氢原子的化合物等被去除，因此可以降低在该沉积室中形成的保护绝缘层144所包含的杂质的浓度。
用于保护绝缘层144的沉积的溅射气体优选为氢、水、羟基或氢化物等杂质被降低到大约百万分之几(ppm)左右(优选为十亿分之几(ppb)左右)的高纯度气体。
接着，优选在惰性气体气氛下或在氧气体气氛下进行第二热处理(优选200℃至400℃，例如250℃至350℃)。例如，在氮气氛下以250℃的温度进行1小时的第二热处理。第二热处理可以降低晶体管的电特性的偏差。
再者，也可以在大气中以100℃至200℃的温度进行1小时至30小时的热处理。该热处理既可以在固定加热温度下进行，又可以遵循从室温到100℃至200℃的加热温度的升温和从加热温度到室温的降温的温度循环而进行。该热处理也可以在形成保护绝缘层之前在减压下进行。通过在减压下进行热处理，可以缩短加热时间。既可以进行该热处理代替上述第二热处理，又可以在进行第二热处理的前后等进行该热处理。
接着，在保护绝缘层144上形成层间绝缘层146(参照图14A)。层间绝缘层146可以通过PVD法或CVD法等形成。层间绝缘层146可以使用氧化硅、氮氧化硅、氮化硅、氧化铪、氧化铝、氧化钽等无机绝缘材料形成。在形成层间绝缘层146之后，优选通过CMP、蚀刻处理等对层间绝缘层146的表面进行平坦化。
接着，在层间绝缘层146、保护绝缘层144以及栅极绝缘层138中形成到达电极层136a、电极层136b、源极层142a以及漏极层142b的开口。然后，以埋入该开口的方式形成导电层148(参照图14B)。上述开口可以通过使用掩模的蚀刻等形成。上述掩模可以通过使用光掩模的曝光等形成。作为蚀刻，可以使用湿蚀刻和干蚀刻中的任何一种。但是从微细加工的观点来看，优选使用干蚀刻。导电层148可以通过PVD法或CVD法等成膜法形成。例如，导电层148可以使用钼、钛、铬、钽、钨、铝、铜、钕或钪等导电材料、该材料的合金或化合物(例如，氮化物)等形成。
具体地说，可以采用如下方法：例如，通过PVD法在包括开口的区域中形成薄的钛膜，并且通过CVD法形成薄的氮化钛膜，然后以埋入开口中的方式形成钨膜。在此，通过PVD法形成的钛膜具有还原界面的氧化膜来降低与下部电极(在此，电极层136a、电极层136b、源极层142a以及漏极层142b)的接触电阻的功能。在形成钛膜之后形成的氮化钛膜具有抑制导电材料的扩散的阻挡功能。也可以在形成钛、氮化钛等的阻挡膜之后通过电镀法形成铜膜。
在形成导电层148之后，通过蚀刻处理、CMP等方法去除导电层148的一部分来露出层间绝缘层146，由此形成电极层150a、电极层150b、电极层150d以及电极层150e(参照图14C)。注意，当去除上述导电层148的一部分形成电极层150a、电极层150b、电极层150d及电极层150e时，优选执行上述处理，以使表面平坦化。如此，通过使层间绝缘层146、电极层150a、电极层150b、电极层150d及电极层150e的表面平坦，可以在之后的工序中良好地形成电极、布线、绝缘层、半导体层等。
再者，形成绝缘层152，并且在绝缘层152中形成到达电极层150a、电极层150b、电极层150d及电极层150e的开口。接着，以填充开口的方式形成导电层。然后，通过蚀刻、CMP等方法去除导电层的一部分，由此露出绝缘层152，并且形成电极层154a、电极层154b及电极层154d(参照图14D)。该工序与形成电极层150a等的工序相同，而省略其详细说明。
<晶体管的变形例>
图15、图16A至图16B、图17A至图17B以及图18A至图18B分别示出晶体管的变形例子164。
图15示出如下晶体管164，在该晶体管164中在氧化物半导体层140下具有栅极层136d，并且源极层142a和漏极层142b接触于氧化物半导体层140的底面。
图15所示的结构与图11所示的结构的很大不同之处在于氧化物半导体层140与源极层142a及漏极层142b连接的位置。就是说，在图11所示的结构中，氧化物半导体层140的顶面接触于源极层142a及漏极层142b，另一方面，在图15所示的结构中，氧化物半导体层140的底面接触于源极层142a及漏极层142b。再者，起因于该接触位置的不同，其他电极层、绝缘层等的布置也互不相同。注意，各构成要素的详细内容与图11相同。
具体地说，图15所示的晶体管164包括：设置在层间绝缘层128上的栅极层136d；设置在栅极层136d上的栅极绝缘层138；设置在栅极绝缘层138上的源极层142a及漏极层142b；以及接触于源极层142a及漏极层142b的顶面的氧化物半导体层140。另外，在晶体管164上，以覆盖氧化物半导体层140的方式设置有保护绝缘层144。
图16A和图16B分别示出晶体管164，在该晶体管164中栅极层136d设置在氧化物半导体层140上。图16A示出源极层142a和漏极层142b接触于氧化物半导体层140的底面的结构的例子。图16B示出源极层142a和漏极层142b接触于氧化物半导体层140的顶面的结构的例子。
图11及图15所示的结构与图16A及图16B所示的结构的很大不同之处在于：在图16A和图16B所示的结构中，栅极层136d位于氧化物半导体层140上。并且图16A所示的结构与图16B所示的结构的很大不同之处在于：源极层142a和漏极层142b接触于氧化物半导体层140的底面还是顶面。起因于这些不同，其他电极层、绝缘层等的布置也互不相同。各构成要素的详细内容与图11等相同。
具体地说，图16A所示的晶体管164包括：设置在层间绝缘层128上的源极层142a和漏极层142b；接触于源极层142a和漏极层142b的顶面的氧化物半导体层140；设置在氧化物半导体层140上的栅极绝缘层138；以及设置在栅极绝缘层138上的重叠于氧化物半导体层140的区域中的栅极层136d。
图16B所示的晶体管164包括；设置在层间绝缘层128上的氧化物半导体层140；以接触于氧化物半导体层140的顶面的方式设置的源极层142a及漏极层142b；设置在氧化物半导体层140、源极层142a及漏极层142b上的栅极绝缘层138；以及设置在栅极绝缘层138上的重叠于氧化物半导体层140的区域中的栅极层136d。
注意，在图16A和图16B所示的结构中，有时从图11所示的结构等省略构成要素(例如，电极层150a、电极层154a等)。在此情况下，可以得到制造工序的简化等的次要效果。当然，在图11等所示的结构中也可以省略不必须需要的构成要素。
图17A和图17B分别示出如下晶体管164，在该晶体管164中元件的尺寸较大，且栅极层136d位于氧化物半导体层140下。在此情况下，因为对表面的平坦性及覆盖度的要求较适度，所以不需要以埋入绝缘层中的方式形成布线、电极等。例如，通过在形成导电层之后进行构图，可以形成栅极层136d等。
图17A所示的结构与图17B所示的结构的很大不同之处在于：源极层142a和漏极层142b接触于氧化物半导体层140的底面还是顶面。再者，起因于该不同，其他电极层、绝缘层等的配置也互不相同。各构成要素的详细内容与图11等相同。
具体地说，图17A所示的晶体管164包括：设置在层间绝缘层128上的栅极层136d；设置在栅极层136d上的栅极绝缘层138；设置在栅极绝缘层138上的源极层142a和漏极层142b；以及接触于源极层142a及漏极层142b的顶面的氧化物半导体层140。
图17B所示的晶体管164包括：设置在层间绝缘层128上的栅极层136d；设置在栅极层136d上的栅极绝缘层138；设置在栅极绝缘层138上的重叠于栅极层136d的区域中的氧化物半导体层140；以及接触于氧化物半导体层140的顶面的源极层142a和漏极层142b。
注意，在图17A和图17B所示的结构中，有时从图11所示的结构等省略构成要素。在此情况下，也可以得到制造工序的简化等的次要效果。
图18A和图18B分别示出如下晶体管164，在该晶体管164中元件的尺寸较大，且栅极层136d位于氧化物半导体层140上。在此情况下也同样地，因为对表面的平坦性及覆盖度的要求较适度，所以不需要以埋入绝缘层中的方式形成布线、电极等。例如，通过在形成导电层之后进行构图，可以形成栅极层136d等。
图18A所示的结构与图18B所示的结构的很大不同之处在于：源极层142a和漏极层142b接触于氧化物半导体层140的底面还是顶面。起因于该不同，其他电极层、绝缘层等的配置也互不相同。各构成要素的详细内容与图11等相同。
具体地说，图18A所示的晶体管164包括：设置在层间绝缘层128上的源极层142a及漏极层142b；接触于源极层142a及漏极层142b的顶面的氧化物半导体层140；设置在源极层142a、漏极层142b及氧化物半导体层140上的栅极绝缘层138；以及设置在栅极绝缘层138上的重叠于氧化物半导体层140的区域中的栅极层136d。
图18B所示的晶体管164包括：设置在层间绝缘层128上的氧化物半导体层140；以接触于氧化物半导体层140的顶面的方式设置的源极层142a和漏极层142b；设置在源极层142a、漏极层142b及氧化物半导体层140上的栅极绝缘层138；以及设置在栅极绝缘层138上的栅极层136d。注意，栅极层136d设置在隔着栅极绝缘层138重叠于氧化物半导体层140的区域中。
注意，在图18A和图18B所示的结构中，有时从图11所示的结构等省略构成要素。在此情况下，也可以得到制造工序的简化等的次要效果。
也可以在图11所示的氧化物半导体层140与源极层142a及漏极层142b之间作为缓冲层设置用作源区及漏区的氧化物导电层。图19和图20分别示出在图11所示的晶体管164中设置氧化物导电层来得到的晶体管。
在图19和图20所示的晶体管164中，在氧化物半导体层140与源极层142a及源极层142b之间形成有用作源区及漏区的氧化物导电层162a和162b。图19的晶体管164与图20的晶体管164的不同之处在于根据制造工序的氧化物导电层162a及162b的形状的差异。
在图19所示的晶体管164中，形成氧化物半导体层和氧化物导电层的叠层，通过一个光刻工序将其加工为岛状的氧化物半导体层140和岛状的氧化物导电层。接着，在氧化物半导体层及氧化物导电层上形成源极层142a和漏极层142b。然后，将源极层142a和漏极层142b用作掩模对岛状的氧化物导电层进行蚀刻，从而形成用作源区及漏区的氧化物导电层162a和162b。
在图20所示的晶体管164中，在氧化物半导体层140上形成氧化物导电层，并且在其上形成金属导电层。然后，通过一个光刻工序将氧化物导电层及金属导电层加工来形成用作源区及漏区的氧化物导电层162a、162b、源极层142a和漏极层142b。
当进行用来加工氧化物导电层的形状的蚀刻处理时，适当地调整蚀刻条件(例如，蚀刻气体或蚀刻剂的种类、浓度及蚀刻时间等)，以防止氧化物半导体层受到过蚀刻。
作为氧化物导电层162a和162b的形成方法，采用溅射法、真空蒸镀法(电子束蒸镀法等)、电弧放电离子电镀法或喷涂法。作为氧化物导电层的材料，可以使用氧化锌、氧化锌铝、氧氮化锌铝、氧化锌镓、铟锡氧化物等。另外，上述材料也可以包含氧化硅。
通过在氧化物半导体层140与源极层142a及漏极层142b之间设置氧化物导电层作为源区和漏区，可以降低源区和漏区的电阻，并且可以使晶体管164进行高速工作。
另外，通过采用上述结构可以提高晶体管164的耐受电压。
注意，图19和图20示出如下结构，即在图11所示的晶体管164中，在氧化物半导体层140与源极层142a及漏极层142b之间设置氧化物导电层。但是也可以采用如下结构，即在图15、图16A至图16B、图17A至图17B以及图18A至图18B所示的晶体管164中，在氧化物半导体层140与源极层142a及漏极层142b之间设置氧化物导电层。
注意，虽然在此说明在晶体管160上层叠有晶体管164的例子，但是晶体管160及晶体管164的结构不局限于该例子。例如，晶体管160及晶体管164也可以形成在同一表面上。再者，晶体管160和晶体管164也可以以彼此重叠的方式设置。
<氧化物半导体层的制造工序的变形例>
参照图21A至图21C说明与上述晶体管的制造工序不同的氧化物半导体层的制造工序。
该氧化物半导体层包括：第一结晶氧化物半导体层；以及置于第一结晶氧化物半导体层上的其厚度比第一结晶氧化物半导体层的厚度厚的第二结晶氧化物半导体层。
在绝缘层400上形成绝缘层437。在此，作为绝缘层437，通过PECVD法或溅射法形成厚度为50nm至600nm的氧化物绝缘层。例如，该氧化物绝缘层可以是选自氧化硅层、氧化镓层、氧化铝层、氧氮化硅层、氧氮化铝层或氮氧化硅层中的一层或叠层。
接着，在绝缘层437上形成厚度为1nm至10nm的第一氧化物半导体层。通过溅射法形成第一氧化物半导体层。当通过溅射法沉积第一氧化物半导体层时，衬底温度为200℃至400℃。
在此，在如下条件下形成厚度为5nm的第一氧化物半导体层：使用金属氧化物靶材(组成比为In2O3:Ga2O3:ZnO＝1:1:2[摩尔数比]的In-Ga-Zn-O类金属氧化物靶材)；衬底与靶材之间的距离为170mm；衬底温度为250℃；压力为0.4Pa；直流(DC)电源为0.5kW；在氧气氛下(氧的流量比为100％)、氩气氛下(氩的流量比为100％)或包含氩及氧的气氛下。
接着，将放置有衬底的处理室的气氛设定为氮气氛或干燥空气，并且进行第一热处理。将第一热处理的温度设定为400℃至750℃。通过第一热处理，形成第一结晶氧化物半导体层450a(参照图21A)。
虽然也根据沉积时的衬底温度或第一热处理的温度，但是通过沉积或第一热处理，从膜表面产生结晶化，且结晶从膜表面向膜内部生长，从而可以得到c轴取向结晶。通过第一热处理，大量锌和氧集中在膜表面，在最外表面上以一层或多个层形成顶面为六角形的包括锌和氧的石墨烯型二维结晶，并且该二维结晶向膜厚度方向生长并彼此重叠形成叠层。当升高热处理的温度时，结晶生长从表面到内部，然后从内部到底部进展。
通过第一热处理，将作为氧化物绝缘层的绝缘层437中的氧扩散到第一结晶氧化物半导体层450a与绝缘层437的界面或该界面的附近(从界面到离界面有±5nm的地点的范围内)，从而减少第一结晶氧化物半导体层450a的氧缺陷。因此，在用作基底绝缘层的绝缘层437中，优选在层中(块体中)和第一结晶氧化物半导体层450a与绝缘层437的界面处的至少一处存在超过化学计量比的含量的氧。
接着，在第一结晶氧化物半导体层450a上形成厚于10nm的第二氧化物半导体层。第二氧化物半导体层通过溅射法以200℃至400℃的衬底温度形成，在此情况下，在第一结晶氧化物半导体层上以接触于第一结晶氧化物半导体层的方式形成的第二氧化物半导体层中，前驱物(precursor)排列，从而第二氧化物半导体层可以具有结晶顺序。
在此，在如下条件下形成厚度为25nm的第二氧化物半导体层：使用金属氧化物靶材(组成比为In2O3:Ga2O3:ZnO＝1:1:2[摩尔数比]的In-Ga-Zn-O类金属氧化物靶材)；衬底与靶材之间的距离为170mm；衬底温度为400℃；压力为0.4Pa；直流(DC)电源为0.5kW；在氧气氛下(氧的流量比为100％)、氩气氛下(氩的流量比为100％)或包含氩及氧的气氛下。
接着，将放置有衬底的处理室的气氛设定为氮气氛或干燥空气，并且进行第二热处理。将第二热处理的温度设定为400℃至750℃。通过第二热处理，形成第二结晶氧化物半导体层450b(参照图21B)。通过在氮气氛下、氧气氛下或氮和氧的混合气氛下进行第二热处理，提高第二结晶氧化物半导体层的密度并减少缺陷。通过进行第二热处理，以第一结晶氧化物半导体层450a为晶核，结晶生长向膜厚度方向，即从底部向内部进展，由此形成第二结晶氧化物半导体层450b。
优选以不暴露于大气的方式连续进行从绝缘层437的形成到第二热处理的工序。从绝缘层437的形成到第二热处理的工序优选在几乎不包含氢及水分的气氛(例如，惰性气氛、减压气氛、干燥空气气氛等)下进行。例如，采用露点为-40℃以下，优选为-50℃以下的干燥氮气氛。
接着，对包括第一结晶氧化物半导体层450a和第二结晶氧化物半导体层450b的氧化物半导体叠层进行加工来形成由岛状的氧化物半导体叠层构成的氧化物半导体层453(参照图21C)。虽然在图21B和图21C中以虚线表示第一结晶氧化物半导体层450a与第二结晶氧化物半导体层450b的界面来说明氧化物半导体叠层，但是不存在明确的界面，而在图21B和图21C中为了容易理解示出界面。
通过在氧化物半导体叠层上形成所希望的形状的掩模并然后对该氧化物半导体叠层进行蚀刻，可以对氧化物半导体叠层进行加工。掩模可以通过光刻工序、喷墨印刷法等方法形成。
氧化物半导体叠层的蚀刻可以采用干蚀刻或湿蚀刻。当然，也可以组合采用干蚀刻和湿蚀刻两者的组合。
通过上述制造方法得到的第一结晶氧化物半导体层及第二结晶氧化物半导体层的特征之一是具有结晶的c轴取向。注意，第一结晶氧化物半导体层及第二结晶氧化物半导体层包括包含c轴取向结晶(C-Axis Aligned Crystal(CAAC))的氧化物，该c轴取向结晶不具有单晶结构，也不具有非晶结构。第一结晶氧化物半导体层及第二结晶氧化物半导体层的一部分包括晶粒。
第一结晶氧化物半导体层及第二结晶氧化物半导体层使用至少包含Zn的氧化物半导体材料形成，例如，可以使用：四元金属氧化物的In-Al-Ga-Zn-O类材料、In-Sn-Ga-Zn-O类材料；三元金属氧化物的In-Ga-Zn-O类材料、In-Al-Zn-O类材料、In-Sn-Zn-O类材料、Sn-Ga-Zn-O类材料、Al-Ga-Zn-O类材料、或Sn-Al-Zn-O类材料；二元金属氧化物的In-Zn-O类材料、Sn-Zn-O类材料、Al-Zn-O类材料、Zn-Mg-O类材料、或Zn-O类材料等。此外，上述材料也可以包含SiO2。例如，In-Ga-Zn-O类材料是指含有铟(In)、镓(Ga)、锌(Zn)的氧化物。对其组成比没有特别的限制。In-Ga-Zn-O类材料也可以包含In、Ga及Zn以外的元素。可以使用In-Si-Ga-Zn-O类材料、In-Ga-B-Zn-O类材料及In-B-Zn-O类材料。
不局限于在第一结晶氧化物半导体层上形成有第二结晶氧化物半导体层的双层结构，也可以采用通过如下工序形成的包括三层以上的叠层结构，该工序是：在形成第二结晶氧化物半导体层之后，反复进行用来形成第三结晶氧化物半导体层的沉积和热处理的步骤。
由于晶体管包括如氧化物半导体层453那样的第一结晶氧化物半导体层和第二结晶氧化物半导体层的叠层，所以可以实现具有稳定的电特性的可靠性高的晶体管。
<CPU>
参照图22说明包括上述半导体集成电路的CPU的具体例子。
图22是示出CPU的具体结构的框图。图22所示的CPU在衬底900上主要包括算术逻辑单元(ALU:Arithmetic logic unit)901、ALU控制器902、指令解码器903、中断控制器904、时序控制器905、寄存器906、寄存器控制器907、总线接口(总线I/F)908、可重写ROM909以及ROM接口(ROM I/F)920。ROM 909和ROM I/F 920可以设置在另一芯片上。当然，图22的CPU只是简化结构的例子，而实际上的CPU根据其用途具有多种结构。
通过总线I/F 908被输入到CPU的指令被输入到指令解码器903且被解码，然后被输入到ALU控制器902、中断控制器904、寄存器控制器907和时序控制器905。
ALU控制器902、中断控制器904、寄存器控制器907、和时序控制器905根据被解码的指令进行各种控制。具体地说，ALU控制器902产生用来控制ALU 901的工作的信号。当CPU在执行程序时，中断控制器904根据优先度或掩模状态判断来自外部的输入/输出装置或外围电路的中断要求，并处理所述要求。寄存器控制器907产生寄存器906的地址，并根据CPU的状态从寄存器906读出数据或对寄存器906写入数据。
时序控制器905产生控制ALU 901、ALU控制器902、指令解码器903、中断控制器904、和寄存器控制器907的工作时序的信号。例如，时序控制器905包括根据基准时钟信号CLK1产生内部时钟信号CLK2的内部时钟生成器，并将时钟信号CLK2供应到上述电路。
在图22所示的CPU中，寄存器906包括图1A至图1C所示的存储电路11。寄存器控制器907包括图1A和图1B所示的电源门控电路12。在图22所示的CPU中，寄存器控制器907根据来自ALU 901的指令选择寄存器906中的保持工作。就是说，在寄存器906所具有的存储电路11中，寄存器控制器907选择是否由时序电路21_1至21_n保持数据或者在与电容器32的一个电极电连接的节点中保持数据。当选择由时序电路21_1至21_n保持数据时，向寄存器906中的存储电路11供应电源电压。另一方面，当选择在与电容器32的一个电极电连接的节点中保持数据时，可以停止向寄存器906中的存储电路11供应电源电压。
如此，即使在暂时停止CPU的工作且停止供应电源电压的情况下也可以保持数据，从而可以降低耗电量。具体地说，例如，在个人计算机的使用者停止对键盘等输入装置输入信息的期间中也可以停止CPU的工作。由此，可以降低耗电量。
虽然在此作为例子举出CPU，但是本发明的半导体集成电路不局限于应用于CPU，也可以应用于DSP、定制LSI、现场可编程门阵列(Field Programmable Gate Array：FPGA)等的LSI。
实施例1
由于各种原因，绝缘栅极型晶体管的实际测量的场效应迁移率会比其本来的迁移率低，该现象不仅在使用氧化物半导体的情况下发生。降低迁移率的原因之一是半导体内部的缺陷或半导体与绝缘膜的界面的缺陷。当使用Levinson模型时，可以理论性地计算假定在半导体内部没有缺陷时的场效应迁移率。
当假定半导体的本来的迁移率和所测量的场效应迁移率分别为μ0和μ且在半导体中存在势垒(晶界等)时，所测量的场效应迁移率μ可以由下述算式表示。
[算式5]
在此，E表示势垒的高度，k表示玻尔兹曼常数，T表示绝对温度。当假定势垒由于缺陷而发生时，势垒的高度E根据Levinson模型可以由下述算式表示。
[算式6]
在此，e表示元电荷，N表示沟道内的每单位面积的平均缺陷密度，ε表示半导体的介电常数，n表示沟道内的每单位面积的沟道中的载流子数，COX表示每单位面积的电容，Vg表示栅电压，并且t表示沟道的厚度。注意，在半导体层的厚度为30nm以下的情况下，沟道的厚度可以认为是与半导体层的厚度相同的厚度。线性区中的漏极电流Id可以由下述算式表示。
[算式7]
在此，L表示沟道长度，W表示沟道宽度，并且L和W都是10μm。此外，Vd表示漏极电压。当用Vg除上述算式的两边，且对两边取对数时，可以得到下述算式。
[算式8]
算式8的右边是Vg的函数。由上述算式可知，可以根据以纵轴为ln(Id/Vg)并以横轴为1/Vg来标绘出实际测量的值得到的直线的倾斜度求得缺陷密度N。也就是说，根据晶体管的Id-Vg特性可以对缺陷密度进行评价。在铟(In)、锡(Sn)、锌(Zn)的比率为In:Sn:Zn＝1:1:1的氧化物半导体中，缺陷密度N是1×1012/cm2左右。
基于如上所述那样求得的缺陷密度，且根据算式5及算式6，可以计算出μ0＝120cm2/Vs。包括缺陷的In-Sn-Zn氧化物的所测量的迁移率为40cm2/Vs左右。但是，当缺陷不存在于氧化物半导体内部及氧化物半导体与绝缘膜的界面时，可以预期氧化物半导体的迁移率μ0为120cm2/Vs。
注意，即使在半导体内部不存在缺陷的情况下，晶体管的传输特性也受沟道与栅极绝缘层的界面的散射的影响。换言之，离沟道与栅极绝缘层的界面有x的距离的位置上的迁移率μ1可以由下述算式表示。
[算式9]
在此，D表示栅极方向上的电场，且B、l是常数。B及l可以根据实际测量的结果求得。根据上述测量结果，B＝4.75×107cm/s，l＝10nm(界面散射的影响到达的深度)。当D增加(即，栅电压增高)时，算式9的第二项也增加，所以迁移率μ1降低。
图26示出如下晶体管的迁移率μ2的计算结果，在该晶体管中，沟道使用没有半导体内部的缺陷的理想的氧化物半导体形成。在计算中，使用Synopsys公司制造的器件模拟软件Sentaurus Device，并且在氧化物半导体中，将带隙设定为2.8eV，将电子亲和力设定为4.7eV，将相对介电常数设定为15，并将厚度设定为15nm。上述值通过测量以溅射法形成的薄膜来得到。
再者，将栅极层的功函数设定为5.5eV，将源极的功函数设定为4.6eV，并且将漏极的功函数设定为4.6eV。将栅极绝缘层的厚度设定为100nm，并将相对介电常数设定为4.1。沟道长度和沟道宽度都设定为10μm，而漏极电压Vd设定为0.1V。
如图26所示，当栅电压稍高于1V时，迁移率的峰值为100cm2/Vs以上，但是当栅电压变高时，由于界面散射的影响增大，所以迁移率降低。注意，为了降低界面散射，优选在原子级上将半导体层表面设定为平坦(Atomic Layer Flatness)。
图27A至图27C、图28A至图28C以及图29A至图29C示出对使用上述迁移率的氧化物半导体形成的微型晶体管的特性进行计算得到的结果。图30A和图30B示出用于计算的晶体管的截面结构。图30A和图30B所示的晶体管在氧化物半导体层中分别包括呈现n+导电型的半导体区503a及半导体区503c。半导体区503a及半导体区503c的电阻率为2×10-3Ωcm。
图30A所示的晶体管形成在基底绝缘层501和以埋入基底绝缘层501中的方式形成的由氧化铝形成的埋入绝缘物502上。晶体管包括半导体区503a、半导体区503c、夹在半导体区503a和半导体区503c之间的用作沟道形成区的本征半导体区503b、以及栅极层505。栅极层505的宽度为33nm。
栅极绝缘层504形成在栅极层505和半导体区503b之间。侧壁绝缘物506a及侧壁绝缘物506b形成在栅极层505的双侧面上，并且绝缘物507形成在栅极层505的上部而防止栅极层505与其他布线的短路。侧壁绝缘物的宽度为5nm。以接触于半导体区503a及半导体区503c的方式设置有源极层508a及漏极层508b。注意，该晶体管的沟道宽度为40nm。
图30B所示的晶体管与图30A所示的晶体管的相同之处在于：其形成在基底绝缘层501和由氧化铝形成的埋入绝缘物502上；并且其包括半导体区503a、半导体区503c、设置在它们之间的本征半导体区503b、宽度为33nm的栅极层505、栅极绝缘层504、侧壁绝缘物506a及侧壁绝缘物506b、绝缘物507以及源极层508a及漏极层508b。
图30A所示的晶体管与图30B所示的晶体管的不同之处在于侧壁绝缘物506a及侧壁绝缘物506b下的半导体区的导电型的类型。在图30A所示的晶体管中，侧壁绝缘物506a及侧壁绝缘物506b下的半导体区为呈现n+导电型的半导体区503a的一部分及呈现n+导电型的半导体区503c的一部分。在图30B所示的晶体管中，侧壁绝缘物506a及侧壁绝缘物506b下的半导体区为本征半导体区503b的一部分。换言之，在图30B所示的半导体层中，设置有既不与半导体区503a(半导体区503c)重叠又不与栅极层505重叠的宽度为Loff的区域。将该区域称为偏置(offset)区，并且将其宽度Loff称为偏置长度。如附图所示，偏置长度与侧壁绝缘物506a(侧壁绝缘物506b)的宽度相同。
用于计算的其他参数为如上所述的参数。在计算中，使用Synopsys公司制造的器件模拟软件Sentaurus Device。图27A至图27C示出图30A所示的结构的晶体管的漏极电流(Id，实线)及迁移率(μ，虚线)的栅电压(Vg，栅极与源极的电位差)依赖性。假定漏极电压(漏极与源极的电位差)为+1V进行计算来获得漏极电流Id，并且假定漏极电压为+0.1V进行计算来获得迁移率μ。
图27A示出栅极绝缘层的厚度为15nm时的晶体管的栅电压依赖性，图27B示出栅极绝缘层的厚度为10nm时的晶体管的栅电压依赖性，并且图27C示出栅极绝缘层的厚度为5nm时的晶体管的栅电压依赖性。栅极绝缘层越薄，尤其是截止状态下的漏极电流Id(断态电流)越显著降低。另一方面，迁移率μ的峰值和导通状态时的漏极电流Id(导通电流)没有显著的变化。从图表可知，当栅电压为1V左右时漏极电流超过10μA。
图28A至图28C示出具有图30B所示的结构且偏置长度Loff为5nm的晶体管的漏极电流Id(实线)及迁移率μ(虚线)的栅电压Vg依赖性。假定漏极电压为+1V进行计算来得到漏极电流Id，并且假定漏极电压为+0.1V进行计算来得到迁移率μ。图28A示出栅极绝缘层的厚度为15nm时的晶体管的栅电压依赖性，图28B示出栅极绝缘层的厚度为10nm时的晶体管的栅电压依赖性，并且图28C示出栅极绝缘层的厚度为5nm时的晶体管的栅电压依赖性。
图29A至图29C示出具有图30B所示的结构且偏置长度Loff为15nm的晶体管的漏极电流Id(实线)及迁移率μ(虚线)的栅电压依赖性。假定漏极电压为+1V进行计算来获得漏极电流Id，并且假定漏极电压为+0.1V进行计算来获得迁移率μ。图29A示出栅极绝缘层的厚度为15nm时的晶体管的栅电压依赖性，图29B示出栅极绝缘层的厚度为10nm时的晶体管的栅电压依赖性，并且图29C示出栅极绝缘层的厚度为5nm时的晶体管的栅电压依赖性。
在上述结构的任一者中，栅极绝缘层越薄，断态电流越显著降低，但是迁移率μ的峰值和导通电流没有显著的变化。
注意，在图27A至图27C中迁移率μ的峰值为80cm2/Vs左右，在图28A至28C中迁移率μ的峰值为60cm2/Vs左右，而在图29A至29C中迁移率μ的峰值为40cm2/Vs左右，因此，迁移率μ的峰值随偏置长度Loff的增加而降低。另外，断态电流也有同样的趋势。虽然随着偏置长度Loff的增加而导通电流也减少，但是与断态电流的降低相比，该导通电流的减少平缓得多。另外，从图表可知，在上述结构的任意一者中，当栅电压为1V左右时漏极电流超过10μA。
将以In、Sn、Zn为主要成分的氧化物半导体用于沟道形成区的晶体管通过当形成该氧化物半导体时加热衬底或通过在形成氧化物半导体膜之后进行热处理来可以得到良好的特性。注意，主要成分是指占组成比5atomic％以上的元素。
通过在形成以In、Sn、Zn为主要成分的氧化物半导体膜之后有意地加热衬底，可以提高晶体管的场效应迁移率。另外，可以使晶体管的阈值电压向正方向漂移以使晶体管正常关断。
例如，图31A至图31C分别示出如下晶体管的特性，该晶体管包括：以In、Sn、Zn为主要成分的氧化物半导体膜，沟道长度L为3μm且沟道宽度W为10μm；以及厚度为100nm的栅极绝缘层。注意，将Vd设定为10V。
图31A示出如下晶体管的特性，在该晶体管中，通过不有意地加热衬底的情况下利用溅射法形成以In、Sn、Zn为主要成分的氧化物半导体膜。该晶体管的场效应迁移率为18.8cm2/Vsec。另一方面，通过有意地加热衬底时形成以In、Sn、Zn为主要成分的氧化物半导体膜，可以提高场效应迁移率。图31B示出如下晶体管的特性，在该晶体管中，以200℃加热衬底时形成以In、Sn、Zn为主要成分的氧化物半导体膜。该晶体管的场效应迁移率为32.2cm2/Vsec。
通过在形成以In、Sn、Zn为主要成分的氧化物半导体膜之后进行热处理，可以进一步提高场效应迁移率。图31C示出如下晶体管的特性，在该晶体管中，以In、Sn、Zn为主要成分的氧化物半导体膜通过在200℃下进行溅射之后进行650℃的热处理来形成。该晶体管的场效应迁移率为34.5cm2/Vsec。
通过有意地加热衬底，可以预期降低通过溅射进行成膜时导入于氧化物半导体膜中的水分的效果。此外，通过在成膜后进行热处理，还可以使氢、羟基或水分从氧化物半导体膜释放或者去除。如上述那样，可以提高场效应迁移率。上述场效应迁移率的提高可以认为不仅是因为通过脱水化或者脱氢化去除杂质，而且因为通过缩短原子间距离的高密度化的缘故。此外，通过从氧化物半导体去除杂质使其高纯度化，可以实现氧化物半导体的结晶化。可以预期到通过使用上述高纯度化的非单晶氧化物半导体来可以实现理想的超过100cm2/Vsec的场效应迁移率。
也可以通过如下方法使以In、Sn、Zn为主要成分的氧化物半导体结晶化：对氧化物半导体注入氧离子，通过热处理释放包含在该氧化物半导体中的氢、羟基或水分，并且在进行该热处理的同时或通过该热处理之后的热处理使氧化物半导体结晶化。通过上述结晶化处理或再结晶化处理，可以得到结晶性良好的非单晶氧化物半导体。
通过有意地加热衬底进行成膜及/或在成膜后进行热处理，不仅可以提高场效应迁移率，而且还可以实现晶体管的常截止。在将不有意地加热衬底来形成的以In、Sn、Zn为主要成分的氧化物半导体膜用于沟道形成区的晶体管中，阈值电压易向负一侧漂移。另一方面，在使用通过有意地加热衬底形成的氧化物半导体膜时，可以解决该阈值电压的负漂移的问题。换言之，阈值电压以使晶体管成为常截止的方式漂移，并且从图31A与图31B的对比也可以确认到该倾向。
注意，也可以通过改变In、Sn及Zn的比率来控制阈值电压，当In、Sn及Zn的组成比为In:Sn:Zn＝2:1:3时，可以形成常截止的晶体管。另外，通过将靶材的组成比设定为In:Sn:Zn＝2:1:3，可以获得结晶性高的氧化物半导体膜。
将有意的衬底加热的温度或热处理的温度设定为150℃以上，优选设定为200℃以上，更优选设定为400℃以上。通过在更高的温度下进行成膜或进行热处理，可以实现晶体管的常截止。
通过有意地加热衬底来形成膜及/或在成膜后进行热处理，可以提高对于栅极偏压应力的稳定性。例如，在2MV/cm，150℃且1小时的条件下施加栅极偏压，可以使阈值电压的漂移(drift)小于±1.5V，优选小于1.0V。
对如下两个晶体管进行了BT测试：样品1是在形成氧化物半导体膜后不进行热处理的晶体管；样品2是在形成氧化物半导体膜后进行了650℃的热处理的晶体管。
首先，将衬底温度设定为25℃，将Vds设定为10V，对晶体管的Vgs-Ids特性进行测量。注意，Vds指的是漏极电压(漏极与源极的电位差)。接着，将衬底温度设定为150℃，将Vds设定为0.1V。然后，以使施加到栅极绝缘层的电场强度成为2MV/cm的方式施加20V的Vgs，一直保持该状态1小时。接着，将Vgs设定为0V。接着，将衬底温度设定为25℃，将Vds设定为10V，对晶体管的Vgs-Ids特性进行测量。将该测试称为正BT测试。
同样地，首先将衬底温度设定为25℃，将Vds设定为10V，对晶体管的Vgs-Ids特性进行测量。接着，将衬底温度设定为150℃，将Vds设定为0.1V。然后，以使施加到栅极绝缘层的电场强度成为-2MV/cm的方式施加-20V的Vgs，一直保持该状态1小时。接着，将Vgs设定为0V。接着，将衬底温度设定为25℃，将Vds设定为10V，对晶体管的Vgs-Ids特性进行测量。将该测试称为负BT测试。
图32A示出样品1的正BT测试的结果，而图32B示出样品1的负BT测试的结果。图33A示出样品2的正BT测试的结果，而图33B示出样品2的负BT测试的结果。
样品1的因正BT测试及负BT测试而发生的阈值电压的变动(shift)分别为1.80V及-0.42V。样品2的因正BT测试及负BT测试而发生的阈值电压的变动分别为0.79V及0.76V。样品1及样品2的BT测试前后的阈值电压的变动都小，由此可知其可靠性高。
热处理可以在氧气氛中进行，但是也可以首先在氮、惰性气体或减压下进行热处理，然后在含有氧的气氛中进行热处理。在进行脱水化或脱氢化之后将氧供应到氧化物半导体，由此可以进一步提高热处理的效果。作为在进行脱水化或脱氢化之后供应氧的方法，也可以采用以电场加速氧离子并将其注入到氧化物半导体膜中的方法。
在氧化物半导体中或在该氧化物半导体与接触于该氧化物半导体膜的膜的界面容易产生由氧空位导致的缺陷；通过该热处理使氧化物半导体包含过剩的氧，可以利用过剩的氧补充不断产生的氧空位。过剩的氧主要是存在于晶格间的氧。通过将该氧浓度设定为1×1016/cm3至2×1020/cm3的范围内，可以在不导致结晶扭曲等的状态下使氧化物半导体包含氧。
通过进行热处理使氧化物半导体的至少一部分包含结晶，可以获得更稳定的氧化物半导体膜。例如，在使用组成比为In:Sn:Zn＝1:1:1的靶材，不有意地加热衬底且进行溅射来形成的氧化物半导体膜中，通过利用X线衍射(XRD:X-Ray Diffraction)观察到光晕图案(halo pattern)。通过进行热处理，可以使所形成的氧化物半导体膜结晶化。可以适当地设定热处理的温度；例如通过进行650℃的热处理，可以利用X线衍射观察到明确的衍射峰值。
进行In-Sn-Zn-O膜的XRD分析。XRD分析使用Bruker AXS公司制造的X线衍射装置D8ADVANCE进行，并且通过平面外(out-of-plane)法进行测量。
准备样品A及样品B并对样品A及样品B进行XRD分析。以下说明样品A及样品B的制造方法。
在进行了脱氢化处理的石英衬底上形成厚度为100nm的In-Sn-Zn-O膜。
在氧气氛下以100W(DC)的功率使用溅射装置来形成In-Sn-Zn-O膜。使用In:Sn:Zn＝1:1:1[原子比]的In-Sn-Zn-O靶材作为靶材。注意，将成膜时的衬底加热温度设定为200℃。通过上述步骤制造的样品为样品A。
接着，以650℃的温度对通过与样品A相同的方法制造的样品进行热处理。作为热处理，首先，在氮气氛下进行1小时的热处理，然后在不降低温度的条件下在氧气氛下再进行1小时的热处理。通过上述步骤制造的样品为样品B。
图34示出样品A及样品B的XRD光谱。在样品A中没有观测到起因于结晶的峰值，而在样品B中当2θ为35deg左右及37deg至38deg时观察到起因于结晶的峰值。
像这样，通过在形成以In、Sn、Zn为主要成分的氧化物半导体的期间对衬底有意地进行加热及/或在成膜后进行热处理，可以提高晶体管特性。
该衬底加热及热处理具有不使膜中包含对于氧化物半导体来不利的杂质的氢、羟基的效果或者从膜中去除该氢、羟基的效果。换言之，通过从氧化物半导体去除用作施主杂质的氢来可以实现氧化物半导体的高纯度化，由此可以获得常截止的晶体管。通过将氧化物半导体高纯度化可以使晶体管的断态电流为1aA/μm以下。在此，上述断态电流值的单位示出每沟道宽度1μm的电流值。
图35示出晶体管的断态电流与测量时的衬底温度(绝对温度)的倒数的关系。在此，为了简化起见，横轴表示测量时的衬底温度的倒数乘以1000而得到的数值(1000/T)。具体而言，如图35所示那样，当衬底温度为125℃时可以使断态电流为1aA/μm(1×10-18A/μm)以下，当衬底温度为85℃时可以使断态电流为100zA/μm(1×10-19A/μm)以下，当衬底温度为室温(27℃)时可以使断态电流为1zA/μm(1×10-21A/μm)以下。优选地，当衬底温度为125℃时可以使断态电流为0.1aA/μm(1×10-19A/μm)以下，当衬底温度为85℃时可以使断态电流为10zA/μm(1×10-20A/μm)以下，当衬底温度为室温时可以使断态电流为0.1zA/μm(1×10- 22A/μm)以下。
注意，为了防止当形成氧化物半导体膜时氢及水分混入到膜中，优选充分抑制从沉积室外部的泄漏或通过沉积室内壁的脱气来实现溅射气体的高纯度化。例如，为了防止水分侵入膜中，优选使用露点为-70℃以下的气体作为溅射气体。另外，优选使用靶材本身不含有氢及水分等杂质的被高纯度化了的靶材。虽然可以通过热处理从以In、Sn、Zn为主要成分的氧化物半导体的膜去除水分，但是与以In、Ga、Zn为主要成分的氧化物半导体相比，以In、Sn、Zn为主要成分的氧化物半导体的释放水分的温度高，所以优选形成原本就不含有水分的膜。
对使用如下样品B的晶体管的衬底温度与电特性的关系进行了评价，该样品B在形成氧化物半导体膜之后进行650℃的热处理来形成。
用于测量的晶体管的沟道长度L为3μm，沟道宽度W为10μm，Lov为0μm，dW为0μm。注意，将Vds设定为10V。注意，衬底温度为-40℃，-25℃，25℃，75℃，125℃及150℃。在此，在晶体管中，将栅极层与一对电极的一个重叠的部分的宽度称为Lov，并且将一对电极的不与氧化物半导体膜重叠的部分的宽度称为dW。
图36示出Ids(实线)及场效应迁移率(虚线)的Vgs依赖性。图37A示出衬底温度与阈值电压的关系，而图37B示出衬底温度与场效应迁移率的关系。
根据图37A，可知衬底温度越高阈值电压越低。注意，在-40℃至150℃的范围内，阈值电压从1.09V降至-0.23V。
根据图37B，可知衬底温度越高场效应迁移率越低。注意，在-40℃至150℃的范围内，场效应迁移率从36cm2/Vs降至32cm2/Vs。由此，可知在上述温度范围内电特性变动较小。
在将上述那样的以In、Sn、Zn为主要成分的氧化物半导体用于沟道形成区的晶体管中，在将断态电流保持为1aA/μm以下的状态下可以使场效应迁移率为30cm2/Vsec以上，优选为40cm2/Vsec以上，更优选为60cm2/Vsec以上，从而满足LSI所要求的导通电流值。例如，在L/W＝33nm/40nm的FET中，当栅电压为2.7V，漏极电压为1.0V时，12μA以上的导通电流可以流过。另外，在晶体管的工作所需要的温度范围内也可以确保足够的电特性。当具有这种特性时，即使在使用Si半导体形成的集成电路中设置有包含氧化物半导体的晶体管，也可以实现具有新的功能的集成电路而不牺牲工作速度。
实施例2
在本实施例中，参照图38A和图38B对将In-Sn-Zn-O膜用于氧化物半导体膜的晶体管的一个例子进行说明。
图38A和图38B是共面型的顶栅顶接触结构的晶体管的俯视图及截面图。图38A是晶体管的俯视图。图38B示出沿着图38A的链式线A-B的截面A-B。
图38B所示的晶体管包括：衬底600；设置在衬底600上的基底绝缘膜602；设置在基底绝缘膜602附近的保护绝缘膜604；设置在基底绝缘膜602及保护绝缘膜604上的包括高电阻区606a及低电阻区606b的氧化物半导体膜606；设置在氧化物半导体膜606上的栅极绝缘层608；以隔着栅极绝缘层608重叠于氧化物半导体膜606的方式设置的栅极层610；与栅极层610的侧面接触地设置的侧壁绝缘膜612；至少与低电阻区606b接触地设置的一对电极614；以至少覆盖氧化物半导体膜606、栅极层610及一对电极614的方式设置的层间绝缘膜616；以及以通过形成在层间绝缘膜616中的开口至少与一对电极614的一个连接的方式设置的布线618。
虽然未图示，但是也可以以覆盖层间绝缘膜616及布线618的方式设置保护膜。通过设置该保护膜，可以降低因层间绝缘膜616的表面传导而产生的微小泄漏电流，从而可以降低晶体管的断态电流。
实施例3
在本实施例中，说明将In-Sn-Zn-O膜用于氧化物半导体膜的晶体管的另一个例子。
图39A和图39B是示出晶体管的结构的俯视图及截面图。图39A是晶体管的俯视图。图39B是沿着图39A的链式线A-B的截面图。
图39B所示的晶体管包括：衬底700；设置在衬底700上的基底绝缘膜702；设置在基底绝缘膜702上的氧化物半导体膜706；与氧化物半导体膜706接触的一对电极714；设置在氧化物半导体膜706及一对电极714上的栅极绝缘层708；以隔着栅极绝缘层708重叠于氧化物半导体膜706的方式设置的栅极层710；以覆盖栅极绝缘层708及栅极层710的方式设置的层间绝缘膜716；通过形成在层间绝缘膜716中的开口连接到一对电极714的布线718；以及以覆盖层间绝缘膜716及布线718的方式设置的保护膜720。
作为衬底700，使用玻璃衬底。作为基底绝缘膜702，使用氧化硅膜。作为氧化物半导体膜706，使用In-Sn-Zn-O膜。作为一对电极714，使用钨膜。作为栅极绝缘层708，使用氧化硅膜。栅极层710具有氮化钽膜和钨膜的叠层结构。层间绝缘膜716具有氧氮化硅膜和聚酰亚胺膜的叠层结构。布线718具有按钛膜、铝膜、钛膜的顺序形成的叠层结构。作为保护膜720，使用聚酰亚胺膜。
注意，在具有图39A所示的结构的晶体管中，将栅极层710与一对电极714中的一个电极重叠的部分的宽度称为Lov。同样地，一对电极714的不与氧化物半导体膜706重叠的部分的宽度称为dW。
符号说明
10 算术运算电路
11 存储电路
12 电源门控电路
20 电源门控晶体管
21_1至21_n 时序电路
21_x 时序电路
22_1至22_n 组合电路
30 触发器
31 晶体管
32 电容器
50 衬底
51 基底层
52 栅极层
53 栅极绝缘层
54 氧化物半导体层
55a 源极层
55b 漏极层
56 保护绝缘层
57 平坦化绝缘层
58a 导电层
58b 导电层
100 衬底
102 保护层
104 半导体区域
106 元件分离绝缘层
108 栅极绝缘层
110 栅极层
112 绝缘层
114a 杂质区
114b 杂质区
116 沟道形成区
118 侧壁绝缘层
120a 高浓度杂质区
120b 高浓度杂质区
122 金属层
124a 金属化合物区域
124b 金属化合物区域
126 层间绝缘层
128 层间绝缘层
130a 源极层
130b 漏极层
132 绝缘层
134 导电层
136a 电极层
136b 电极层
136d 栅极层
138 栅极绝缘层
140 氧化物半导体层
142a 源极层
142b 漏极层
144 保护绝缘层
146 层间绝缘层
148 导电层
150a 电极层
150b 电极层
150d 电极层
150e 电极层
152 绝缘层
154a 电极层
154b 电极层
154d 电极层
160 晶体管
162a 氧化物导电层
162b 氧化物导电层
164 晶体管
210a NAND门
210b NAND门
210c NAND门
210d NAND门
210e NAND门
210f NAND门
211a AND门
211b AND门
212a 开关
212b 开关
212c 开关
212d 开关
400 绝缘层
437 绝缘层
450a 结晶氧化物半导体层
450b 结晶氧化物半导体层
453 氧化物半导体层
501 基底绝缘层
502 埋入绝缘物
503a 半导体区域
503b 半导体区域
503c 半导体区域
504 栅极绝缘层
505 栅极层
506a 侧壁绝缘物
506b 侧壁绝缘物
507 绝缘物
508a 源极层
508b 漏极层
600 衬底
602 基底绝缘膜
604 保护绝缘膜
606 氧化物半导体膜
606a 高电阻区域
606b 低电阻区域
608 栅极绝缘层
610 栅极层
612 侧壁绝缘膜
614 电极
616 层间绝缘膜
618 层间绝缘膜
700 衬底
702 基底绝缘膜
706 氧化物半导体膜
708 栅极绝缘层
710 栅极层
714 电极
716 层间绝缘膜
718 布线
720 保护膜
801 测量系统
811 晶体管
812 晶体管
813 电容器
814 晶体管
815 晶体管
900 衬底
901 ALU
902 ALU控制器
903 指令解码器
904 中断控制器
905 时序控制器
906 寄存器
907 寄存器控制器
908 总线I/F
909 ROM
920 ROM I/F
本申请基于分别于2010年8月6日以及2011年5月13日提交到日本专利局的日本专利申请No.2010-178167及No.2011-108342，通过引用将其完整内容并入在此。

Claims (10)

1.一种半导体装置，包括：
时序电路，包括：
第一晶体管，包括第一端子、第二端子和栅极，其中所述第一晶体管包括包含铟、锌和氧的第一半导体层；
电容器；以及
逻辑门，包括电连接到所述第一晶体管的所述第一端子和所述电容器的输入端子，其中当所述第一晶体管处于截止状态时所述输入端子被配置为处于浮动状态。
2.一种半导体装置，包括：
寄存器，包括：
时序电路，包括：
第一晶体管，包括第一端子、第二端子和栅极，其中所述第一晶体管包括包含铟、锌和氧的第一半导体层；
电容器；以及
逻辑门，包括电连接到所述第一晶体管的所述第一端子和所述电容器的输入端子，其中当所述第一晶体管处于截止状态时所述输入端子被配置为处于浮动状态；
电源门控电路；以及
第二晶体管，电连接到所述时序电路和所述电源门控电路，以根据来自所述电源门控电路的信号输出来控制向所述时序电路供应的电源电位。
3.一种半导体装置，包括：
寄存器，包括：
时序电路，包括：
第一晶体管，包括第一端子、第二端子和栅极，其中所述第一晶体管包括包含铟、锌和氧的第一半导体层；
电容器；以及
逻辑门，包括电连接到所述第一晶体管的所述第一端子和所述电容器的输入端子，其中当所述第一晶体管处于截止状态时所述输入端子被配置为处于浮动状态；
寄存器控制器，包括电源门控电路；以及
第二晶体管，电连接到所述时序电路和所述电源门控电路，以根据来自所述电源门控电路的信号输出来控制向所述时序电路供应的电源电位，
其中所述第二晶体管的栅极电连接到所述电源门控电路。
4.一种半导体装置，包括：
寄存器，包括：
时序电路，包括：
第一晶体管，包括第一端子、第二端子和栅极，其中所述第一晶体管包括包含铟、锌和氧的第一半导体层；
电容器；以及
逻辑门，包括电连接到所述第一晶体管的所述第一端子和所述电容器的输入端子，其中当所述第一晶体管处于截止状态时所述输入端子被配置为处于浮动状态；
电源门控电路；以及
第二晶体管，电连接到所述时序电路和所述电源门控电路，以根据来自所述电源门控电路的信号输出来控制向所述时序电路供应的电源电位，
其中所述第二晶体管包括包含沟道形成区的第二半导体层，以及
其中所述第二半导体层包括铟、锌和氧。
5.根据权利要求4所述的半导体装置，其中所述第二半导体层包括镓。
6.根据权利要求5所述的半导体装置，
其中所述第二半导体层包括包含铟、镓、锌和氧的结晶，以及
其中所述结晶的c轴在与所述第二半导体层的顶面垂直的方向上取向。
7.根据权利要求1至6中任一项所述的半导体装置，其中所述第一半导体层中的氢浓度小于或等于5×1019atoms/cm3。
8.根据权利要求1至6中任一项所述的半导体装置，其中所述第一晶体管每沟道宽度1μm的断态电流小于或等于1aA/μm。
9.根据权利要求1至6中任一项所述的半导体装置，其中所述第一半导体层包括镓。
10.根据权利要求9所述的半导体装置，
其中所述第一半导体层包括包含铟、镓、锌和氧的结晶，以及
其中所述结晶的c轴在与所述第一半导体层的顶面垂直的方向上取向。
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