JP2017022377A - 半導体装置 - Google Patents

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Abstract

【課題】電気特性の良好なトランジスタを提供する。
【解決手段】半導体と、半導体と接する第１の絶縁体と、第１の絶縁体と接し、第１の絶縁体を介して半導体と重なる第１の導電体と、半導体と接する、第２の導電体および第３の導電体と、を有し、第１乃至第３の導電体のいずれか一以上は、タングステンと、シリコン、炭素、ゲルマニウム、スズ、アルミニウムまたはニッケルから選ばれた一以上の元素と、を有する領域を有する半導体装置。
【選択図】図１

Description

本発明は、例えば、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。または、本発明は、例えば、表示装置、発光装置、照明装置、蓄電装置、記憶装置、撮像装置、プロセッサ、電子機器に関する。または、表示装置、液晶表示装置、発光装置、記憶装置、撮像装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
近年は、酸化物半導体を用いたトランジスタが注目されている。酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
特開２０１２−２５７１８７号公報
酸化物半導体を用いたトランジスタにおいて、水、水素などの不純物を低減させるために、高温での熱処理を行うことがある。そのため、該トランジスタに用いるゲート電極、ソース電極またはドレイン電極は、耐熱性および耐酸化性を有する材料により形成することが好ましい。
そこで、本発明の一態様は、耐熱性および耐酸化性を有する導電体を用いたトランジスタを提供することを課題の一とする。
また、安定した電気特性を有するトランジスタを提供することを課題の一とする。または、非導通時のリーク電流の小さいトランジスタを提供することを課題の一とする。または、高い周波数特性を有するトランジスタを提供することを課題の一とする。または、ノーマリーオフの電気特性を有するトランジスタを提供することを課題の一とする。または、サブスレッショルドスイング値の小さいトランジスタを提供することを課題の一とする。または、信頼性の高いトランジスタを提供することを課題の一とする。
または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、半導体と、半導体と接する第１の絶縁体と、第１の絶縁体と接し、第１の絶縁体を介して半導体と重なる第１の導電体と、半導体と接する、第２の導電体および第３の導電体と、を有し、第１乃至第３の導電体のいずれか一以上は、タングステン（Ｗ）と、シリコン（Ｓｉ）、炭素（Ｃ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、アルミニウム（Ａｌ）またはニッケル（Ｎｉ）から選ばれた一以上の元素と、を有する領域を有する半導体装置である。
本発明の一態様は、第１乃至第３の導電体のいずれか一以上は、ラザフォード後方散乱分析（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られるシリコン濃度が５ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下である領域を有する上記の半導体装置である。
本発明の一態様は、第１乃至第３の導電体のいずれか一以上は、表面にシリコンおよび酸素を有する領域を有し、該領域の厚さは０．２ｎｍ以上２０ｎｍ以下である上記の半導体装置である。
本発明の一態様は、半導体と接する第２の絶縁体と、第２の絶縁体と接し、第２の絶縁体を介して半導体と重なる第４の導電体と、を有し、第４の導電体は、タングステンと、シリコン、炭素、ゲルマニウム、スズ、アルミニウムまたはニッケルから選ばれた一以上の元素と、を有する領域を有する上記の半導体装置である。
本発明の一態様は、第４の導電体は、ラザフォード後方散乱分析により得られるシリコン濃度が５ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下である領域を有する上記の半導体装置である。
本発明の一態様は、第４の導電体は、表面にシリコンおよび酸素を有する領域を有し、該領域の厚さは０．２ｎｍ以上２０ｎｍ以下である上記の半導体装置である。
本発明の一態様は、半導体は、酸化物半導体を有する上記の半導体装置である。
本発明の一態様により、耐熱性および耐酸化性を有する導電体を用いたトランジスタを提供することができる。
また、安定した電気特性を有するトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
または、該トランジスタを有する半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタを説明する上面図および断面図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタを説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 成膜装置を説明する模式図および断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係るトランジスタの作製方法を説明する断面図。 本発明の一態様に係る製造装置を示す上面図。 本発明の一態様に係るチャンバーを示す断面図。 本発明の一態様に係るチャンバーを示す断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る記憶装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す上面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す断面図。 本発明の一態様に係る半導体装置を示す斜視図および断面図。 本発明の一態様に係る半導体装置を示すブロック図。 本発明の一態様に係る半導体装置を示す回路図。 本発明の一態様に係る半導体装置を示す回路図、上面図および断面図。 本発明の一態様に係る半導体装置を示す回路図および断面図。 本発明の一態様に係る電子機器を示す斜視図。 試料のＸＰＳ結果を説明する図。 試料のＳＴＥＭ結果を説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
以下の実施の形態に示す構成は、実施の形態に示す他の構成に対して適宜、適用、組み合わせ、または置き換えなどを行って、本発明の一態様とすることができる。
なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。
なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。一般的に、電位（電圧）は、相対的なものであり、基準の電位からの相対的な大きさによって決定される。したがって、「接地電位」などと記載されている場合であっても、電位が０Ｖであるとは限らない。例えば、回路で最も低い電位が、「接地電位」となる場合もある。または、回路で中間くらいの電位が、「接地電位」となる場合もある。その場合には、その電位を基準として、正の電位と負の電位が規定される。
なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％（ａｔｏｍｉｃ％ともいう）未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。
なお、本明細書において、単に半導体と記載される場合、様々な半導体に置き換えることができる場合がある。例えば、シリコン、ゲルマニウムなどの第１４族半導体、酸化物半導体、炭化シリコン、ケイ化ゲルマニウム、ヒ化ガリウム、リン化インジウム、セレン化亜鉛、硫化カドミウムなどの化合物半導体、および有機半導体に置き換えることができる。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成について、図１乃至図１２を用いて説明する。
＜トランジスタの構成＞
以下では、本発明の一態様に係る半導体装置の一例としてトランジスタの構成について説明する。
図１（Ａ）乃至図１（Ｃ）を用いてトランジスタ１０の構成について説明する。図１（Ａ）はトランジスタ１０の上面図である。図１（Ｂ）は図１（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ａ３−Ａ４に対応する断面図である。なお、一点鎖線Ａ１−Ａ２で示す領域では、トランジスタ１０のチャネル長方向における構造を示しており、一点鎖線Ａ３−Ａ４で示す領域では、トランジスタ１０のチャネル幅方向における構造を示している。なお、トランジスタのチャネル長方向とは、ソース（ソース領域またはソース電極）およびドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面において、チャネル長方向に対して垂直な方向を意味する。また、図１（Ａ）において、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃは、導電体１０８ａ、１０８ｂなどとほぼ重なるように設けることができるが、上面図では見にくくなるため、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃは少しずらして細い破線で表している。
トランジスタ１０は、基板１００上の絶縁体１０１、導電体１０２、絶縁体１０５、絶縁体１０３および絶縁体１０４と、絶縁体１０４上の絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃと、半導体１０６ｂ上の導電体１０８ａおよび導電体１０８ｂと、絶縁体１０６ｃ上の絶縁体１１２と、絶縁体１１２上の導電体１１４と、導電体１１４上の絶縁体１１６、絶縁体１１８、導電体１２０ａおよび導電体１２０ｂと、を有する。
ここで、絶縁体１０１、絶縁体１０３、絶縁体１０４、絶縁体１０５、絶縁体１０６ａ、絶縁体１０６ｃ、絶縁体１１２、絶縁体１１６および絶縁体１１８は、絶縁膜または絶縁層ということもできる。また、導電体１０２、導電体１０８ａ、導電体１０８ｂ、導電体１１４、導電体１２０ａおよび導電体１２０ｂは、導電膜または導電層ということもできる。また、半導体１０６ｂは、半導体膜または半導体層ということもできる。
なお、絶縁体１０６ａまたは／および絶縁体１０６ｃを設けない構成としてもよい。
また、絶縁体１０５、絶縁体１０３および絶縁体１０４のいずれか一以上を設ける構成としてもよい。例えば、絶縁体１０４のみの単層構造としてもよく、絶縁体１０３および絶縁体１０４の２層による積層構造としてもよい。
また、詳細は後述するが、絶縁体１０６ａおよび絶縁体１０６ｃは、単独で用いる場合、導電体または半導体として機能させることができる材料を用いる場合がある。しかし、半導体１０６ｂと積層させてトランジスタを形成する場合、キャリアは半導体１０６ｂ、半導体１０６ｂと絶縁体１０６ａの界面近傍、および半導体１０６ｂと絶縁体１０６ｃの界面近傍を流れ、絶縁体１０６ａおよび絶縁体１０６ｃは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ａおよび絶縁体１０６ｃを導電体および半導体と記載せず、絶縁体と記載するものとする。
基板１００上に形成された絶縁体１０１上に導電体１０２が形成されている。導電体１０２の少なくとも一部は、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃ、と重なっている。また、導電体１０２の上に接して、導電体１０２を覆うように絶縁体１０５が形成されている。絶縁体１０５の上に絶縁体１０３が形成され、絶縁体１０３の上に絶縁体１０４が形成されている。
絶縁体１０４の上に絶縁体１０６ａが形成され、絶縁体１０６ａの上面に接して半導体１０６ｂが形成される。図１（Ｂ）においては、絶縁体１０６ａおよび半導体１０６ｂの端部が概略一致するように絶縁体１０６ａおよび半導体１０６ｂが形成されているが、本実施の形態に示す半導体装置の構成はこれに限られない。
半導体１０６ｂに接して導電体１０８ａおよび導電体１０８ｂが形成されている。また、導電体１０８ａと導電体１０８ｂは離間して形成されており、トランジスタ１０のソース電極およびドレイン電極として機能することができる。
半導体１０６ｂに接して絶縁体１０６ｃが形成される。絶縁体１０６ｃは、導電体１０８ａと導電体１０８ｂに挟まれる領域において半導体１０６ｂと接することが好ましい。図１（Ｂ）において絶縁体１０６ｃは、導電体１０８ａおよび導電体１０８ｂの上面を概略覆うように形成されているが、本実施の形態に示す半導体装置の構成はこれに限られない。
絶縁体１０６ｃの上に絶縁体１１２が形成される。絶縁体１１２の上に、導電体１１４が形成される。図１（Ｂ）において、絶縁体１１２および絶縁体１０６ｃの端部が概略一致するように、絶縁体１１２と絶縁体１０６ｃが形成されているが、本実施の形態に示す半導体装置の構成はこれに限られない。なお、導電体１１４はトランジスタ１０のゲート電極として機能することができる。
導電体１１４および絶縁体１１２の上に絶縁体１１６が形成され、絶縁体１１６の上に絶縁体１１８が形成される。絶縁体１１８の上に導電体１２０ａおよび導電体１２０ｂが形成されている。導電体１２０ａおよび導電体１２０ｂは、絶縁体１０６ｃ、絶縁体１１２、絶縁体１１６および絶縁体１１８に形成された開口を介して、導電体１０８ａおよび導電体１０８ｂと接続されている。
また、導電体１０２、導電体１１４、導電体１０８ａおよび導電体１０８ｂのいずれか一以上は、タングステンと、シリコン、炭素、ゲルマニウム、スズ、アルミニウムまたはニッケルから選ばれた一以上の元素と、を有する領域を有すると好ましい。
特に、上記本実施の形態における導電体はタングステンとシリコンと、を有する領域を有する導電体を用いると好ましい。また、該導電体は、ＲＢＳにより得られるシリコン濃度が５ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下である領域を有すると好ましい。
また、例えばスパッタリング法によりタングステンを成膜すると、結晶性を有する導電体となる場合がある。そのため、導電体の表面平坦性が悪くなることがある。しかし、本発明に示すような導電体を用いることによって、非晶質を有する導電体を形成することができる。それにより、良好な表面平坦性を有する導電体を形成しやすい。
また、上記導電体は、該導電体の表面にシリコンおよび酸素を有する領域を有し、該領域の厚さは０．２ｎｍ以上２０ｎｍ以下であると好ましい。該領域は、シリコンと酸素が多く含まれた領域とすることができ、その場合、該領域は絶縁体として機能することができる。また、該領域が酸素のバリア層として機能することによって、導電体全体が酸化されるのを抑制することができる。
導電体１０２、導電体１１４、導電体１０８ａおよび導電体１０８ｂに、上記示したような導電体を用いることによって、例えばトランジスタ１０を作製する過程において、熱処理や酸化性雰囲気に曝されることがある場合においても、導電体全体が酸化されるのを抑制することができる。それにより、導電体の抵抗値が増加するのを抑制できるため、良好な電気特性（オン電流など）のトランジスタを作製することができる。
＜半導体＞
以下、半導体１０６ｂの詳細な構成について説明する。
なお、半導体１０６ｂとともに絶縁体１０６ａ、絶縁体１０６ｃの詳細な構成についても説明する。
半導体１０６ｂは、例えば、インジウムを含む酸化物半導体である。半導体１０６ｂは、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体１０６ｂは、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆを表すとする。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体１０６ｂは、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、半導体１０６ｂは、インジウムを含む酸化物半導体に限定されない。半導体１０６ｂは、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
例えば、絶縁体１０６ａおよび絶縁体１０６ｃは、半導体１０６ｂを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体１０６ｂを構成する酸素以外の元素一種以上、または二種以上から絶縁体１０６ａおよび絶縁体１０６ｃが構成されるため、絶縁体１０６ａと半導体１０６ｂとの界面、および半導体１０６ｂと絶縁体１０６ｃとの界面において、欠陥準位が形成されにくい。
絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃは、少なくともインジウムを含むと好ましい。なお、絶縁体１０６ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、絶縁体１０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、絶縁体１０６ｃは、絶縁体１０６ａと同種の酸化物を用いても構わない。ただし、絶縁体１０６ａまたは／および絶縁体１０６ｃがインジウムを含まなくても構わない場合がある。例えば、絶縁体１０６ａまたは／および絶縁体１０６ｃが酸化ガリウムであっても構わない。なお、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。また、上記組成は例えばＲＢＳなどにより測定すればよい。
例えば、スパッタリング法を用いて成膜する場合、絶縁体１０６ａまたは絶縁体１０６ｃに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：２：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：３、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：３、Ｉｎ：Ｍ：Ｚｎ＝１：６：４、Ｉｎ：Ｍ：Ｚｎ＝１：６：５、Ｉｎ：Ｍ：Ｚｎ＝１：６：６、Ｉｎ：Ｍ：Ｚｎ＝１：６：７、Ｉｎ：Ｍ：Ｚｎ＝１：６：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：９等がある。
また、例えば、スパッタリング法を用いて成膜する場合、半導体１０６ｂに用いるターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等がある。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体１０６ｂの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、絶縁体１０６ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
半導体１０６ｂは、例えば、エネルギーギャップが大きい酸化物を用いる。半導体１０６ｂのエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。ここで、絶縁体１０６ａのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大きい。また、絶縁体１０６ｃのエネルギーギャップは、半導体１０６ｂのエネルギーギャップより大きい。
半導体１０６ｂは、絶縁体１０６ａまたは絶縁体１０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、半導体１０６ｂとして、絶縁体１０６ａおよび絶縁体１０６ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。言い換えると、絶縁体１０６ａまたは絶縁体１０６ｃの伝導帯下端のエネルギー準位は、半導体１０６ｂの伝導帯下端のエネルギー準位より真空準位に近い。
このとき、ゲート電圧を印加すると、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃのうち、電子親和力の大きい半導体１０６ｂにチャネルが形成される。なお、高いゲート電圧を印加すると、絶縁体１０６ａの半導体１０６ｂとの界面近傍、および絶縁体１０６ｃの半導体１０６ｂとの界面近傍においても電流が流れる場合がある。
上記の通り、絶縁体１０６ａおよび絶縁体１０６ｃは、単独で用いる場合、導電体、半導体または絶縁体として機能させることができる物質からなる。しかしながら、半導体１０６ｂと積層させてトランジスタを形成する場合、電子は半導体１０６ｂ、半導体１０６ｂと絶縁体１０６ａの界面近傍、および半導体１０６ｂと絶縁体１０６ｃの界面近傍を流れ、絶縁体１０６ａおよび絶縁体１０６ｃは当該トランジスタのチャネルとして機能しない領域を有する。このため、本明細書などにおいては、絶縁体１０６ａおよび絶縁体１０６ｃを半導体と記載せず、絶縁体と記載するものとする。なお、絶縁体１０６ａおよび絶縁体１０６ｃを絶縁体と記載するのは、あくまで半導体１０６ｂと比較してトランジスタの機能上絶縁体に近い機能を有するためなので、絶縁体１０６ａまたは絶縁体１０６ｃとして、半導体１０６ｂに用いることができる物質を用いる場合もある。
ここで、絶縁体１０６ａと半導体１０６ｂとの間には、絶縁体１０６ａと半導体１０６ｂとの混合領域を有する場合がある。また、半導体１０６ｂと絶縁体１０６ｃとの間には、半導体１０６ｂと絶縁体１０６ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる。なお、絶縁体１０６ａと半導体１０６ｂ、または絶縁体１０６ｃと半導体１０６ｂは、それぞれの界面を明確に判別できない場合がある。
このとき、電子は、絶縁体１０６ａ中および絶縁体１０６ｃ中ではなく、半導体１０６ｂ中を主として移動する。上述したように、絶縁体１０６ａと半導体１０６ｂとの界面における欠陥準位密度、および半導体１０６ｂと絶縁体１０６ｃとの界面における欠陥準位密度を低くすることによって、半導体１０６ｂ中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
また、トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、半導体１０６ｂの上面または下面（被形成面、ここでは絶縁体１０６ａの上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
また、トランジスタのオン電流を高くするためには、絶縁体１０６ｃの厚さは小さいほど好ましい。絶縁体１０６ｃの厚さは、絶縁体１０６ａの厚さより小さく、半導体１０６ｂの厚さより小さいことが好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する絶縁体１０６ｃとすればよい。一方、絶縁体１０６ｃは、チャネルの形成される半導体１０６ｂへ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、絶縁体１０６ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する絶縁体１０６ｃとすればよい。
また、信頼性を高くするためには、絶縁体１０６ａは厚いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する絶縁体１０６ａとすればよい。絶縁体１０６ａの厚さを、厚くすることで、隣接する絶縁体と絶縁体１０６ａとの界面からチャネルの形成される半導体１０６ｂまでの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する絶縁体１０６ａとすればよい。
酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、半導体１０６ｂのシリコン濃度は低いほど好ましい。例えば、半導体１０６ｂと絶縁体１０６ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ）において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。また、半導体１０６ｂと絶縁体１０６ｃとの間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。
また、半導体１０６ｂの水素濃度を低減するために、絶縁体１０６ａおよび絶縁体１０６ｃの水素濃度を低減すると好ましい。絶縁体１０６ａおよび絶縁体１０６ｃは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、半導体１０６ｂの窒素濃度を低減するために、絶縁体１０６ａおよび絶縁体１０６ｃの窒素濃度を低減すると好ましい。絶縁体１０６ａおよび絶縁体１０６ｃは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
本実施の形態に示す絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃ、特に半導体１０６ｂは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）酸化物半導体であり、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶことができる。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、該酸化物半導体にチャネル領域が形成されるトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、オフ電流が著しく小さく、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。
したがって、上記高純度真性、または実質的に高純度真性の酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとすることができる。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。酸化物半導体にトラップ準位を形成させる不純物としては、水素、窒素、アルカリ金属、またはアルカリ土類金属等がある。
絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃに含まれる水素は、金属原子と結合する酸素と反応して水になると共に、酸素が脱離した格子（または酸素が脱離した部分）に酸素欠損を形成する。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。特に酸素欠損にトラップされた水素は、半導体のバンド構造に対して浅いドナー準位を形成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃは水素ができる限り低減されていることが好ましい。具体的には、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃにおいて、ＳＩＭＳにより得られる水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、５×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とする。
絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃにおいて、第１４族元素の一つであるシリコンや炭素が含まれると、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃにおいて酸素欠損が増加し、ｎ型化してしまう。このため、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃにおけるシリコンや炭素の濃度と、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃとの界面近傍のシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃにおいて、ＳＩＭＳにより得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃのアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。
また、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃに窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例えば、ＳＩＭＳにより得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下にすることが好ましい。
ここで、図１（Ｄ）に絶縁体１０６ａおよび半導体１０６ｂの中央近傍の拡大断面図を示す。図１（Ｂ）および図１（Ｄ）に示すように、半導体１０６ｂの導電体１０８ａおよび導電体１０８ｂと接する領域（図１（Ｂ）および図１（Ｄ）では点線で表示）に低抵抗領域１０９ａおよび低抵抗領域１０９ｂが形成されることがある。低抵抗領域１０９ａおよび低抵抗領域１０９ｂは、半導体１０６ｂが接した導電体１０８ａまたは導電体１０８ｂに酸素を引き抜かれる、または導電体１０８ａまたは導電体１０８ｂに含まれる導電材料が半導体１０６ｂ中の元素と結合することにより形成されることがある。このような低抵抗領域１０９ａおよび低抵抗領域１０９ｂが形成されることにより、導電体１０８ａまたは導電体１０８ｂと半導体１０６ｂとの接触抵抗を低減することが可能となるのでトランジスタ１０のオン電流を増大させることができる。
また、図示してはいないが、絶縁体１０６ｃと導電体１０８ａまたは導電体１０８ｂとが接する領域においても低抵抗領域が形成されることもある。また、以降の図面においても同様の点線は低抵抗領域を指し示すものとする。
また、図１（Ｄ）に示すように、半導体１０６ｂは、導電体１０８ａと導電体１０８ｂの間に導電体１０８ａおよび導電体１０８ｂと重なった領域より膜厚の薄い領域を有することがある。これは、導電体１０８ａおよび導電体１０８ｂを形成する際に、半導体１０６ｂの上面の一部を除去することにより形成される。半導体１０６ｂの上面には、導電体１０８ａおよび導電体１０８ｂとなる導電体を成膜した際に、低抵抗領域１０９ａおよび１０９ｂと同様の抵抗の低い領域が形成される場合がある。このように、半導体１０６ｂの上面の導電体１０８ａと導電体１０８ｂの間に位置する領域を除去することにより、半導体１０６ｂの上面の抵抗が低い領域にチャネルが形成されることを防ぐことができる。また、以降の図面において、拡大図などで膜厚の薄い領域を示さない場合でも、同様の膜厚の薄い領域が形成されている場合がある。
なお、上述の絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃの３層構造は一例である。例えば、絶縁体１０６ａまたは絶縁体１０６ｃのいずれか一方を設けない２層構造としてもよい。また、絶縁体１０６ａまたは絶縁体１０６ｃの両方を設けない単層構造としてもよい。または、絶縁体１０６ａ、半導体１０６ｂまたは絶縁体１０６ｃとして例示した絶縁体、半導体または導電体のいずれかを有するｎ層構造（ｎは４以上の整数）としても構わない。
＜酸化物半導体の構造＞
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２（Ｅ）に示す。図２（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図３（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
図３（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
また、図３（Ｂ）および図３（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図３（Ｄ）および図３（Ｅ）は、それぞれ図３（Ｂ）および図３（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図３（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
図３（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図３（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図４（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図４（Ｂ）に示す。図４（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図４（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図４（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図５に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図５（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図５（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図５（Ａ）および図５（Ｂ）より、ａ−ｌｉｋｅ ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図６は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図６より、ａ−ｌｉｋｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図６より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図６より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜基板、絶縁体、導電体＞
以下に、トランジスタ１０の半導体以外の各構成要素について詳細な説明を行う。
基板１００は、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板１００として、トランジスタ作製時の加熱処理に耐えうる可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１００として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１００が伸縮性を有してもよい。また、基板１００は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１００の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板１００を薄くすると、半導体装置を軽量化することができる。また、基板１００を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１００上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板１００としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板１００は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１００としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１００として好適である。
絶縁体１０１は、水素または水をブロックする機能を有する絶縁体を用いる。絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃ近傍に設けられる絶縁体中の水素や水は、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃ中にキャリアを生成する要因の一つとなることがある。これによりトランジスタ１０の信頼性が低下するおそれがある。特に基板１００としてスイッチ素子などのシリコン系半導体素子を設けた基板を用いる場合、当該半導体素子のダングリングボンドを終端するために水素が用いられ、当該水素がトランジスタ１０まで拡散するおそれがある。これに対して水素または水をブロックする機能を有する絶縁体１０１を設けることによりトランジスタ１０の下層から水素または水が拡散するのを抑制し、トランジスタ１０の信頼性を向上させることができる。絶縁体１０１は、絶縁体１０５または絶縁体１０４より水素または水を透過させにくいことが好ましい。
また、絶縁体１０１は酸素をブロックする機能も有することが好ましい。絶縁体１０１が絶縁体１０４から拡散する酸素をブロックすることにより、例えば絶縁体１０４などから絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに効果的に酸素を供給することができる。
絶縁体１０１としては、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。これらを絶縁体１０１として用いることにより、酸素、水素または水の拡散をブロックする効果を示す絶縁膜として機能することができる。また、絶縁体１０１としては、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。これらを絶縁体１０１として用いることにより、水素、水の拡散をブロックする効果を示す絶縁膜として機能することができる。
導電体１０２は、少なくとも一部が導電体１０８ａと導電体１０８ｂに挟まれる領域において半導体１０６ｂと重なることが好ましい。導電体１０２は、トランジスタ１０のバックゲートとして機能する。このような導電体１０２を設けることにより、トランジスタ１０のしきい値電圧の制御を行うことができる。また、絶縁体１０３へ電荷注入するのに用いることができる。しきい値電圧の制御を行うことによって、トランジスタ１０のゲート（導電体１１４）に印加された電圧が低い、例えば印加された電圧が０Ｖ以下のときに、トランジスタ１０が導通状態となることを防ぐことができる。つまり、トランジスタ１０の電気特性を、よりノーマリーオフの方向にシフトさせることが容易になる。
導電体１０２としては、タングステンと、シリコン、炭素、ゲルマニウム、スズ、アルミニウムまたはニッケルから選ばれた一以上の元素と、を有する領域を有する導電体を用いればよい。特に、タングステンと、シリコンと、を有する導電体が好ましい。さらに、ＲＢＳにより得られるシリコン濃度が５ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下である領域を有すると好ましく、シリコン濃度が１０ａｔｏｍｉｃ％以上６０ａｔｏｍｉｃ％以下である領域を有すると、さらに好ましい。導電体１０２は、例えば合金や化合物であってもよく、単層で、または積層で形成すればよい。
また、導電体１０２は、導電体１０２の表面にシリコンおよび酸素を有する領域を有し、該領域の厚さは０．２ｎｍ以上２０ｎｍ以下であると好ましい。該領域は、シリコンと酸素が多く含まれた領域とすることができ、その場合、該領域は絶縁体として機能することができる。また、該領域がバリア層として機能することによって、導電体全体が酸化されるのを抑制することができる。
また、導電体１０２は、スパッタリング法により成膜すればよい。または、金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により成膜すればよい。
絶縁体１０５は導電体１０２を覆うように設けられる。絶縁体１０５は、後述する絶縁体１０４または絶縁体１１２と同様の絶縁体を用いることができる。
絶縁体１０３は絶縁体１０５を覆うように設けられる。絶縁体１０３は、酸素をブロックする機能を有することが好ましい。このような絶縁体１０３を設けることにより絶縁体１０４から導電体１０２が酸素を引き抜くことを防ぐことができる。これにより、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに効果的に酸素を供給することができる。
絶縁体１０３としては、ホウ素、アルミニウム、シリコン、スカンジウム、チタン、ガリウム、イットリウム、ジルコニウム、インジウム、ランタン、セリウム、ネオジム、ハフニウムまたはタリウムを有する酸化物または窒化物を有していてもよい。好ましくは、酸化ハフニウムまたは酸化アルミニウムを用いる。
なお、絶縁体１０５、絶縁体１０３及び絶縁体１０４において、絶縁体１０３が電子捕獲領域を有すると好ましい。絶縁体１０５および絶縁体１０４が電子の放出を抑制する機能を有するとき、絶縁体１０３に捕獲された電子は、負の固定電荷のように振舞うことがある。
絶縁体１０４は膜中に含まれる水または水素の量が少ないことが好ましい。また、絶縁体１０４は過剰酸素を有する絶縁体であることが好ましい。例えば、絶縁体１０４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体１０４としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。好ましくは、酸化シリコンまたは酸化窒化シリコンを用いる。
絶縁体１０４中に含まれる水または水素の量は、少ないことが好ましい。例えば、絶縁体１０４は、昇温脱離ガス分析（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、水分子の脱離量が１．０×１０１３分子／ｃｍ２以上１．４×１０１６分子／ｃｍ２以下、さらに１．０×１０１３分子／ｃｍ２以上４．０×１０１５分子／ｃｍ２以下、さらに１．０×１０１３分子／ｃｍ２以上２．０×１０１５分子／ｃｍ２以下となることが好ましい。また、ＴＤＳにて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、水素分子の脱離量が１．０×１０１３分子／ｃｍ２以上１．２×１０１５分子／ｃｍ２以下、さらに１．０×１０１３分子／ｃｍ２以上９．０×１０１４分子／ｃｍ２以下となることが好ましい。なお、ＴＤＳを用いた分子の放出量の測定方法の詳細については、後述する。
水、水素などの不純物は、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃ、特に半導体１０６ｂにおいて欠陥準位を形成し、トランジスタの電気特性を変動させる要因となる。このため、絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃの下に設けられている絶縁体１０４中の水または水素量を低減することにより、絶縁体１０４から水、水素などが半導体１０６ｂなどに供給されて欠陥準位が形成されることを低減できる。このように欠陥準位密度が低減された酸化物半導体を用いることにより、安定した電気特性を有するトランジスタを提供することができる。
絶縁体１０４の成膜は、比較的低温で高品質の膜が得られるプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法を用いて成膜するのが好ましい。しかし、例えば、酸化シリコン膜などをＰＥＣＶＤ法で成膜する場合、原料ガスとしてシリコン水素化物などが用いられることが多く、成膜時に絶縁体１０４中に水素、水などが導入されてしまう。そのため、本実施の形態に示す絶縁体１０４の成膜は、原料ガスとしてハロゲン化シリコンを用いて行うことが好ましい。ここで、ハロゲン化シリコンとしては、例えば、ＳｉＦ４（四フッ化シリコン）、ＳｉＣｌ４（四塩化シリコン）、ＳｉＨＣｌ３（三塩化シリコン）、ＳｉＨ２Ｃｌ２（ジクロルシラン）またはＳｉＢｒ４（四臭化シリコン）などを用いることができ、特にＳｉＦ４（四フッ化シリコン）を用いることが好ましい。
また、絶縁体１０４の成膜に、原料ガスとしてハロゲン化シリコンを用いる場合、ハロゲン化シリコンに加えてシリコン水素化物を加えてもよい。これにより、シリコン水素化物だけを原料ガスにした場合より絶縁体１０４中の水素、水の含有量を減らし、且つハロゲン化シリコンだけを原料ガスとした場合より成膜速度の向上を図ることができる。例えば、ＳｉＦ４とＳｉＨ４を原料ガスとして絶縁体１０４の成膜を行えばよい。なお、ＳｉＦ４とＳｉＨ４の流量の割合は、絶縁体１０４中の水、水素の含有量と成膜速度を考慮して適宜設定すればよい。
また、絶縁体１０４は過剰酸素を有する絶縁体であることが好ましい。このような絶縁体１０４を設けることにより、絶縁体１０４から絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに酸素を供給することができる。当該酸素により、酸化物半導体である絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃの欠陥となる酸素欠損を低減することができる。これにより、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃを欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。
なお、本明細書などにおいて、過剰酸素とは、例えば、化学量論的組成を超えて含まれる酸素をいう。または、過剰酸素とは、例えば、加熱することで当該過剰酸素が含まれる膜または層から放出される酸素をいう。過剰酸素は、例えば、膜や層の内部を移動することができる。過剰酸素の移動は、膜や層の原子間を移動する場合や、膜や層を構成する酸素と置き換わりながら玉突き的に移動する場合などがある。
過剰酸素を有する絶縁体１０４は、ＴＤＳにて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量が１．０×１０１４分子／ｃｍ２以上１．０×１０１６分子／ｃｍ２以下、より好ましくは、１．０×１０１５分子／ｃｍ２以上５．０×１０１５分子／ｃｍ２以下となる。
ＴＤＳを用いた分子の放出量の測定方法について、酸素の放出量を例として、以下に説明する。
測定試料をＴＤＳにより分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ結果、および測定試料のＴＤＳ結果から、測定試料の酸素分子の放出量（ＮＯ２）は、下に示す式で求めることができる。ここで、ＴＤＳによる分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＯ２＝ＮＨ２／ＳＨ２×ＳＯ２×α
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳにより分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳにより分析したときのイオン強度の積分値である。αは、ＴＤＳにおけるイオン強度に影響する係数である。上に示す式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として一定量の水素原子を含むシリコン基板を用いて測定する。
また、ＴＤＳにおいて、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にて、ｇ値が２．０１近傍に非対称の信号を有することもある。
また、絶縁体１０４は、基板１００からの不純物の拡散を防止する機能を有してもよい。
また、上述の通り半導体１０６ｂの上面または下面は平坦性が高いことが好ましい。このため、絶縁体１０４の上面に化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などによって平坦化処理を行って平坦性の向上を図ってもよい。
導電体１０８ａおよび導電体１０８ｂは、それぞれトランジスタ１０のソース電極またはドレイン電極のいずれかとして機能することができる。
導電体１０８ａおよび導電体１０８ｂは、導電体１０２と同様にして形成すればよい。
また、導電体１０８ａおよび導電体１０８ｂは、導電体１１４と重ならない領域において、少なくとも一部が絶縁体１０６ｃを介して絶縁体１１２と重なることが好ましい。例えば、図１（Ｂ）に示すように、導電体１０８ａおよび導電体１０８ｂの上面の大部分を絶縁体１０６ｃで覆う構成にすればよい。このような構成にすることにより、導電体１０８ａおよび導電体１０８ｂの上面において、絶縁体１１２から酸素を引き抜くことが抑制できる。これにより、絶縁体１１２から絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃに効果的に酸素を供給することができる。
絶縁体１１２は、トランジスタ１０のゲート絶縁膜として機能することができる。絶縁体１１２は、絶縁体１０４と同様に過剰酸素を有する絶縁体としてもよい。このような絶縁体１１２を設けることにより、絶縁体１１２から絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６に酸素を供給することができる。
絶縁体１１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体１１２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。
導電体１１４はトランジスタ１０のゲート電極として機能することができる。導電体１１４としては、導電体１０２と同様にして形成すればよい。
ここで、図１（Ｃ）に示すように、導電体１０２および導電体１１４による電界によって、半導体１０６ｂを電気的に取り囲むことができる（なお、導電体から生じる電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体１０６ｂの全体（上面、下面および側面）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソースおよびドレイン間に大きな電流を流すことができ、導通時の電流（オン電流）を高くすることができる。
また、高いオン電流が得られるため、ｓ−ｃｈａｎｎｅｌ構造は、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは４０ｎｍ以下、さらに好ましくは３０ｎｍ以下、より好ましくは２０ｎｍ以下の領域を有する。
絶縁体１１６は、トランジスタ１０の保護絶縁膜として機能することができる。ここで絶縁体１１６の膜厚としては、例えば１ｎｍ以上、または２０ｎｍ以上とすることができる。また、絶縁体１１６は少なくとも一部が絶縁体１０４または絶縁体１１２の上面と接して形成されることが好ましい。
絶縁体１１６としては、例えば、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。絶縁体１１６は酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロックする効果を有することが好ましい。このような絶縁体としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
ここで絶縁体１１６の成膜は、スパッタリング法を用いて行うことが好ましく、酸素を含む雰囲気下でスパッタリング法を用いて行うことがより好ましい。スパッタリング法で絶縁体１１６の成膜をおこなうことにより、成膜と同時に絶縁体１０４または絶縁体１１２の表面（絶縁体１１６成膜後は絶縁体１０４または絶縁体１１２と絶縁体１１６の界面）近傍に酸素が添加される。
絶縁体１１６は、絶縁体１０４および絶縁体１１２より酸素を透過させにくい絶縁体であり、酸素をブロックする効果を有することが好ましい。このような絶縁体１１６を設けることにより、絶縁体１０４および絶縁体１１２から絶縁体１０６ａ、半導体１０６ｂおよび絶縁体１０６ｃに酸素を供給する際に、当該酸素が絶縁体１１６の上方に外部放出されてしまうことを防ぐことができる。
なお、酸化アルミニウムは、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁体１１６に適用するのに好ましい。
また、絶縁体１１６は、上述の絶縁体１０６ａまたは絶縁体１０６ｃとして用いることができる酸化物を用いることもできる。これらの酸化物はスパッタリング法を用いて比較的容易に成膜できるため、絶縁体１０４および絶縁体１１２に効果的に酸素を添加することができる。このような絶縁体１１６としては、Ｉｎを含む酸化絶縁物を用いることが好ましく、例えば、Ｉｎ−Ａｌ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物を用いればよい。Ｉｎを含む酸化絶縁物はスパッタリング法で成膜する際に発生するパーティクル数が少ないので、絶縁体１１６として用いるのに好適である。
絶縁体１１８は、層間絶縁膜として機能する。絶縁体１１８としては、絶縁体１０５などと同様にして形成すればよい。
導電体１２０ａおよび導電体１２０ｂは、トランジスタ１０のソース電極またはドレイン電極に電気的に接続された配線として機能する。導電体１２０ａおよび導電体１２０ｂとしては、導電体１０８ａおよび導電体１０８ｂとして用いることができる導電体を用いればよい。それにより、耐熱性および耐酸化性を有する配線として機能することができる。
以上のような構成とすることにより、耐熱性および耐酸化性を有する導電体を用いたトランジスタを提供することができる。安定した電気特性を有するトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
＜トランジスタ変形例＞
以下、トランジスタ１０の変形例について図７乃至図１２を用いて説明する。なお、図７乃至図１２は、図１（Ｂ）および図１（Ｃ）と同様に、トランジスタのチャネル長方向の断面図とトランジスタのチャネル幅方向の断面図になる。
図７（Ａ）および図７（Ｂ）に示すトランジスタ１２は、導電体１０８ａの表面にシリコンおよび酸素を有する領域１０８ｃを有し、また導電体１０８ｂの表面に、シリコンおよび酸素を有する領域１０８ｄを有する点において、トランジスタ１０と異なる。なお、図７（Ａ）における一点鎖線で囲んだ部分について拡大した図を、図７（Ｃ）に示す。
領域１０８ｃおよび領域１０８ｄは、導電体１０８ａおよび導電体１０８ｂの表面に酸素が供給され、導電体１０８ａおよび導電体１０８ｂ中のシリコンが表面に偏析して酸素と結合することによって形成される。また、領域１０８ｃおよび領域１０８ｄは、絶縁体として機能することができる場合がある。そのため、図７（Ｃ）に示すように、例えば導電体１１４と、導電体１０８ａと、の間に絶縁体として機能する領域１０８ｃが設けられることによって、導電体１１４と、導電体１０８ａと、の間の寄生容量が低減される。同様にして、領域１０８ｄが設けられることで、導電体１１４と、導電体１０８ｂと、の間の寄生容量も低減される。寄生容量が低減されることにより、トランジスタ１２の電気特性を向上させることができる。
また、絶縁体として機能する領域１０８ｃおよび領域１０８ｄが設けられることによって、導電体１１４と、導電体１０８ａまたは導電体１０８ｂと、の間のリーク電流も低減させることができる。
また、領域１０８ｃおよび領域１０８ｄの厚さが薄すぎると、絶縁体として十分な機能を有することができず、また厚すぎると、導電体１０８ａおよび導電体１０８ｂの領域が小さくなり、導電体１０８ａおよび導電体１０８ｂの電気抵抗値が増加してしまう。そのため、領域１０８ｃおよび領域１０８ｄの厚さは０．２ｎｍ以上２０ｎｍ以下であると好ましい。
領域１０８ｃおよび領域１０８ｄは、大気中に暴露させるだけで自然と形成できる場合もある。また、意図的に形成させることもできる。意図的に形成させる方法としては、例えば酸化性雰囲気で熱処理を行えばよい。また、酸素を有する雰囲気にてプラズマ処理を行ってもよい。プラズマ処理は、例えば周波数が２．４５ＧＨｚの電源を用いた高密度プラズマ処理を用いると好ましい。また、その際、半導体１０６ｂにも酸素が添加されることによって、半導体１０６ｂの酸素欠損を補償させてもよい。
図８（Ａ）および図８（Ｂ）に示すトランジスタ１６は、導電体１０２、絶縁体１０１、絶縁体１０５が形成されていない点においてトランジスタ１０と異なる。
図８（Ｃ）および図８（Ｄ）に示すトランジスタ１８は、導電体１１４が、絶縁体１１２、絶縁体１０６ｃ、絶縁体１０４、絶縁体１０３、絶縁体１０５などに形成された開口部を介して導電体１０２と接続される点においてトランジスタ１０と異なる。
図９（Ａ）および図９（Ｂ）に示すトランジスタ２０は、絶縁体１０７が絶縁体１０１上に設けられており、絶縁体１０７に設けられた開口部に導電体１０２が埋め込まれている点において、トランジスタ１０と異なる。ここで、絶縁体１０７としては、絶縁体１０５として用いることができる絶縁体を用いればよい。また、絶縁体１０７および導電体１０２の上面は、ＣＭＰ法などによって平坦化処理を行って平坦性の向上を図ることが好ましい。これにより、バックゲートとして機能する導電体１０２を設けても、半導体１０６ｂを形成する面の平坦性が損なわれないため、キャリアの移動度を向上させ、トランジスタ２０のオン電流を増大させることができる。また、導電体１０２の形状に起因する絶縁体１０４表面の段差がなくなることにより、導電体１０８ａまたは導電体１０８ｂのドレインとして機能するものと、導電体１０２と、の間で、絶縁体１０４の段差部を介して発生するリーク電流を低減することができる。これによりトランジスタ２０のオフ電流を低減することができる。
図１０（Ａ）および図１０（Ｂ）に示すトランジスタ２２は、導電体１０８ａ、導電体１０８ｂおよび絶縁体１０４上に絶縁体１１７が設けられ、絶縁体１１７には半導体１０６ｂに達する開口部が設けられている。当該開口部に絶縁体１０６ｃ、絶縁体１１２、導電体１１４が埋め込まれるように設けられている点において、トランジスタ１０と異なる。また、当該開口部によって、導電体１０８ａと、導電体１０８ｂと、は、離間させられている。トランジスタ２２は、ゲート電極として機能することができる導電体１１４が、絶縁体１１７に設けられる開口部を埋めるように、自己整合（ｓｅｌｆ ａｌｉｇｎ）的に形成されるので、ＴＧＳＡ ｓ−ｃｈａｎｎｅｌ ＦＥＴ（Ｔｒｅｎｃｈ Ｇａｔｅ Ｓｅｌｆ Ａｌｉｇｎ ｓ−ｃｈａｎｎｅｌ ＦＥＴ）と呼ぶこともできる。
ここで、絶縁体１１７は、絶縁体１０４に用いることができる絶縁体を用いて形成すればよい。また、絶縁体１１７の上面はＣＭＰ法などによって平坦化してもよい。
トランジスタ２２では、導電体１０８ａと導電体１１４の間に絶縁体１１７、絶縁体１０６ｃおよび絶縁体１１２が設けられる。また、導電体１０８ｂと導電体１１４の間に絶縁体１１７、絶縁体１０６ｃおよび絶縁体１１２が設けられる。よって、導電体１０８ａの上面と導電体１１４の下面の間の距離、および導電体１０８ｂの上面と導電体１１４の下面の間の距離を、絶縁体１１７の膜厚の分だけ広げることができる。これにより、導電体１１４と導電体１０８ａおよび導電体１０８ｂが重なる領域に発生する寄生容量を低減することができる。寄生容量を低減することにより、トランジスタのスイッチング速度を向上させることができるので、高い周波数特性を有するトランジスタを提供することができる。
図１０（Ｃ）および図１０（Ｄ）に示すトランジスタ２４は、絶縁体１１７、絶縁体１０６ｃ、絶縁体１１２および導電体１１４の上面が概略一致しており、平坦に設けられている点において、トランジスタ２２と異なる。このように形成するために、絶縁体１１７、絶縁体１０６ｃ、絶縁体１１２および導電体１１４の上面はＣＭＰ法などによって平坦化すればよい。
このような構造にすることにより、導電体１１４と導電体１０８ａおよび導電体１０８ｂが重なる領域がほぼ形成されなくなるので、トランジスタ２４のゲート―ソース間、およびゲート―ドレイン間に発生する寄生容量を低減することができる。寄生容量を低減することにより、トランジスタのスイッチング速度を向上させることができるので、高い周波数特性を有するトランジスタを提供することができる。
図１１（Ａ）および図１１（Ｂ）に示すトランジスタ２９は、絶縁体１０７が絶縁体１０１上に設けられており、絶縁体１０７中の開口部に導電体１０２が埋め込まれている点において、トランジスタ２４と異なる。また、絶縁体１０６ｃが、絶縁体１０６ａおよび半導体１０６ｂを覆っている点も、トランジスタ２４と異なる。トランジスタ２９は、絶縁体１１７の開口部の側面に絶縁体１０６ｃが設けられない。そのため、絶縁体１１７の開口部における導電体１１４のチャネル長方向の長さを、トランジスタ２４などよりも長くすることができる。
なお、トランジスタ２９において、導電体１０８ａの表面にシリコンおよび酸素を有する領域１０８ｃを有し、また導電体１０８ｂの表面に、シリコンおよび酸素を有する領域１０８ｄを有する点も、トランジスタ２４と異なる。領域１０８ｃおよび領域１０８ｄは、図７に示すトランジスタ１２と同様にして形成すればよい。
ただし、領域１０８ｃおよび領域１０８ｄは、トランジスタ１２、トランジスタ２９の場合だけに限定されない。例えば、他のトランジスタが領域１０８ｃおよび領域１０８ｄを有していても構わない。
図１２（Ａ）および図１２（Ｂ）に示すトランジスタ２６は、導電体１０８ａおよび導電体１０８ｂが設けられていない点、および導電体１１４および絶縁体１１２の側面端部が概略一致して設けられている点において、トランジスタ１０と異なる。
トランジスタ２６において、低抵抗領域１０９ａおよび低抵抗領域１０９ｂは、絶縁体１１６に含まれる元素の少なくとも一が含まれていてもよい。また、低抵抗領域１０９ａおよび低抵抗領域１０９ｂには、電気抵抗を下げるために様々な元素が添加されていてもよい。
低抵抗領域１０９ａおよび低抵抗領域１０９ｂに添加される元素としては、例えば、ホウ素、リン、窒素、アルゴン、ヘリウム、マグネシウム、アルミニウム、シリコン、チタン、バナジウム、クロム、ニッケル、コバルト、ゲルマニウム、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、ネオジム、ハフニウム、タンタルまたはタングステンなどが好ましい。例えば、低抵抗領域１０９ａおよび低抵抗領域１０９ｂに上記の元素が１×１０１４／ｃｍ２以上２×１０１６／ｃｍ２以下含まれることが好ましい。また、絶縁体１０６ｃにおける、低抵抗領域１０９ａおよび低抵抗領域１０９ｂは、絶縁体１０６ｃの低抵抗領域１０９ａおよび低抵抗領域１０９ｂではない領域（例えば、絶縁体１０６ｃの導電体１１４と重なる領域）より、上述の元素の濃度が高い。
また、トランジスタ２６では、半導体１０６ｂが絶縁体１０６ａおよび絶縁体１０６ｃによって包み込まれるように設けられている。よって、半導体１０６ｂの側面端部、特にチャネル幅方向の側面端部近傍が、絶縁体１０６ａおよび絶縁体１０６ｃと接して設けられていることにより、半導体１０６ｂの側面端部近傍において、絶縁体１０６ａまたは絶縁体１０６ｃとの間に連続接合が形成され、欠陥準位密度が低減される。よって、低抵抗領域１０９ａおよび低抵抗領域１０９ｂを設けることによりオン電流が流れやすくなっても、半導体１０６ｂのチャネル幅方向の側面端部が寄生チャネルとならず、安定した電気特性を得ることができる。なお、絶縁体１０６ａまたは／および絶縁体１０６ｃが無い構成としてもよい。
図１２（Ｃ）および図１２（Ｄ）に示すトランジスタ２８は、絶縁体１１２および導電体１１４が設けられていない点において、トランジスタ１０と異なる。つまり、トランジスタ２８は、所謂ボトムゲート型のトランジスタである。
また本実施の形態では、トランジスタのゲート電極、ソース電極またはドレイン電極などに、タングステンと、シリコン、炭素、ゲルマニウム、スズ、アルミニウムまたはニッケルから選ばれた一以上の元素と、を有する領域を有する導電体を用いる構成について示したが、これに限られない。例えば、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）などの容量素子における電極に、タングステンと、シリコン、炭素、ゲルマニウム、スズ、アルミニウムまたはニッケルから選ばれた一以上の元素と、を有する領域を有する導電体を用いてもよい。またその際、該導電体の表面にシリコンおよび酸素を有する領域を有し、絶縁体と機能することができる該領域を、容量素子の誘電体として使用する構成としてもよい。
本実施の形態により、耐熱性および耐酸化性を有する導電体を用いたトランジスタを提供することができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の作製方法について、図１３乃至図１９を用いて説明する。
＜トランジスタの作製方法１＞
以下に、図１３乃至図１５を用いてトランジスタ１０の作製方法について説明する。
まずは、基板１００を準備する。基板１００に用いる基板としては上述の基板を用いればよい。
次に、絶縁体１０１を成膜する。絶縁体１０１としては上述の絶縁体を用いればよい。
絶縁体１０１の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
次に、導電体１０２となる導電体を成膜する。導電体１０２となる導電体としては、上述の導電体を用いることができる。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１０２を形成する（図１３（Ａ）および図１３（Ｂ）参照。）。なお、単にレジストを形成するという場合、レジストの下に反射防止層を形成する場合も含まれる。
レジストは、対象物をエッチングなどによって加工した後で除去する。レジストの除去には、プラズマ処理または／およびウェットエッチングを用いる。なお、プラズマ処理としては、プラズマアッシングが好適である。レジストなどの除去が不十分な場合、０．００１ｖｏｌｕｍｅ％以上１ｖｏｌｕｍｅ％以下の濃度のフッ化水素酸または／およびオゾン水などによって取り残したレジストなどを除去しても構わない。
次に、絶縁体１０５を成膜する。絶縁体１０５としては上述の絶縁体を用いればよい。絶縁体１０５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体１０５中に含まれる水、または水素を低減するために基板を加熱しながら成膜を行ってもよい。例えば、トランジスタ１０より下に半導体素子層が設けられている場合に比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱してもよい。
また、後述する絶縁体１０４と同様の方法を用いてＰＥＣＶＤ法で成膜することにより、絶縁体１０５に含まれる水、または水素を低減してもよい。
次に、絶縁体１０３を成膜する。絶縁体１０３としては上述の絶縁体を用いればよい。絶縁体１０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体１０３中に含まれる水、または水素を低減するために基板を加熱しながら成膜を行ってもよい。例えば、トランジスタ１０より下に半導体素子層が設けられている場合に比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱してもよい。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
ＰＥＣＶＤ法は、比較的低温で高品質の膜が得られる。また、ＴＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いないＴＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、ＴＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。またこれにより、成膜した膜にピンホールなどが形成れにくくなる。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
従来のＣＶＤ法を利用した成膜装置は、成膜の際、反応のための原料ガスの１種または複数種がチャンバーに同時に供給される。ＡＬＤ法を利用した成膜装置は、反応のための原料ガス（プリカーサとも呼ぶ）と反応剤として機能するガス（リアクタントとも呼ぶ）を交互にチャンバーに導入し、これらのガスの導入を繰り返すことで成膜を行う。なお、導入ガスの切り替えは、例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて行うことができる。
例えば、以下のような手順で成膜を行う。まず、プリカーサをチャンバーに導入し、基板表面にプリカーサを吸着させる（第１ステップ）。ここで、プリカーサが基板表面に吸着することにより、表面化学反応の自己停止機構が作用し、基板上のプリカーサの層の上にさらにプリカーサが吸着することはない。なお、表面化学反応の自己停止機構が作用する基板温度の適正範囲をＡＬＤ Ｗｉｎｄｏｗとも呼ぶ。ＡＬＤ Ｗｉｎｄｏｗは、プリカーサの温度特性、蒸気圧、分解温度などによって決まる。次に、不活性ガス（アルゴン、或いは窒素など）などをチャンバーに導入し、余剰なプリカーサや反応生成物などをチャンバーから排出する（第２ステップ）。また、不活性ガスを導入する代わりに真空排気によって、余剰なプリカーサや反応生成物などをチャンバーから排出してもよい。次に、リアクタント（例えば、酸化剤（Ｈ２Ｏ、Ｏ３など））をチャンバーに導入し、基板表面吸着したプリカーサと反応させて、膜の構成分子を基板に吸着させたままプリカーサの一部を除去する（第３ステップ）。次に、不活性ガスの導入または真空排気によって、余剰なリアクタントや反応生成物などをチャンバーから排出する（第４ステップ）。
なお、第３ステップにおけるリアクタントの導入と、第４ステップにおける不活性ガスの導入を複数回繰り返し行ってもよい。つまり、第１ステップ、第２ステップの後に、第３ステップ、第４ステップ、第３ステップ、第４ステップ…、と第３ステップと第４ステップを繰り返し行ってもよい。
例えば、第３ステップで酸化剤としてＯ３を導入し、第４ステップでＮ２パージを行い、この工程を複数回繰り返してもよい。
また、第３ステップと第４ステップを繰り返す場合、必ずしも同じ種類のリアクタントの導入を繰り返す必要はない。例えば、１回目の第３ステップで酸化剤としてＨ２Ｏを用い、２回目以降の第３ステップで酸化剤としてＯ３を用いてもよい。
このようにして、チャンバー内で酸化剤の導入と不活性ガスの導入（または真空排気）を短時間で複数回繰り返すことで、基板表面に吸着したプリカーサから、余分な水素原子などをより確実に取り除き、チャンバーの外に排除することができる。また、酸化剤の種類を２種類に増やすことにより、基板表面に吸着したプリカーサから、余分な水素原子などをより多く取り除くことができる。このように、成膜中に水素原子が膜中に取り込まれないようにすることにより成膜した絶縁体１０３などに含まれる水、水素などを低減することができる。
このようにして、基板表面に第１の単一層を成膜することができ、第１乃至第４ステップを再び行うことで、第１の単一層の上に第２の単一層を積層することができる。第１乃至第４ステップを、ガス導入を制御しつつ、膜が所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なトランジスタを作製する場合に適している。
ＡＬＤ法は、熱エネルギーを用いてプリカーサを反応させて行う成膜方法である。さらに、上記のリアクタントの反応において、プラズマを用いてリアクタントをラジカル状態として処理を行うＡＬＤ法をプラズマＡＬＤ法と呼ぶことがある。またこれに対して、プリカーサおよびリアクタントの反応を熱エネルギーで行うＡＬＤ法を熱ＡＬＤ法と呼ぶことがある。
ＡＬＤ法は、極めて薄い膜を均一な膜厚で成膜することができる。また、凹凸を有する面に対しても、表面被覆率が高い。
また、プラズマＡＬＤ法により成膜することで、熱ＡＬＤ法に比べてさらに低温での成膜が可能となる。プラズマＡＬＤ法は、例えば、１００度以下でも成膜速度を低下させずに成膜することができる。また、プラズマＡＬＤ法では、酸化剤だけでなく、窒素ガスなど多くのリアクタントを用いることができるので、酸化物だけでなく、窒化物、フッ化物、金属など多くの種類の膜を成膜することができる。
また、プラズマＡＬＤ法を行う場合には、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）などのように基板から離れた状態でプラズマを発生させることもできる。このようにプラズマを発生させることにより、プラズマダメージを抑えることができる。
ここで、ＡＬＤ法を用いて成膜することが可能な装置の一例として、成膜装置１０００の構成について、図１６（Ａ）および図１６（Ｂ）を用いて説明する。図１６（Ａ）は、マルチチャンバー型の成膜装置１０００の模式図であり、図１６（Ｂ）は、成膜装置１０００に用いることができるＡＬＤ装置の断面図である。
＜成膜装置の構成例＞
成膜装置１０００は、搬入室１００２と、搬出室１００４と、搬送室１００６と、成膜室１００８と、成膜室１００９と、成膜室１０１０と、搬送アーム１０１４と、を有する。ここで、搬入室１００２、搬出室１００４、成膜室１００８乃至１０１０は、搬送室１００６と接続されている。これにより、成膜室１００８乃至１０１０において大気に曝すことなく、連続成膜を行うことができ、膜中に不純物が混入するのを防ぐことができる。
なお、搬入室１００２、搬出室１００４、搬送室１００６、成膜室１００８乃至１０１０は、水分の付着などを防ぐため、露点が管理された不活性ガス（窒素ガス等）を充填させておくことが好ましく、減圧を維持させることが望ましい。
また、成膜室１００８乃至１０１０には、ＡＬＤ装置を用いることができる。また、成膜室１００８乃至１０１０のいずれかにＡＬＤ装置以外の成膜装置を用いる構成としてもよい。成膜室１００８乃至１０１０に用いる成膜装置としては、例えば、スパッタリング装置、ＰＥＣＶＤ装置、ＴＣＶＤ装置、ＭＯＣＶＤ装置などがある。
例えば、成膜室１００８乃至１０１０に、ＡＬＤ装置とＰＥＣＶＤ装置を設ける構成とすることで、図１（Ｂ）（Ｃ）に示すトランジスタ１０の酸化シリコンからなる絶縁体１０５をＰＥＣＶＤ法で成膜し、酸化ハフニウムからなる絶縁体１０３をＡＬＤ法で成膜し、ハロゲンを含む酸化シリコンからなる絶縁体１０４をＰＥＣＶＤ法で成膜することができる。一連の成膜は膜を大気に曝すことなく、連続で行われるので、膜中に不純物が混入することなく成膜を行うことができる。
また、成膜装置１０００は、搬入室１００２、搬出室１００４、成膜室１００８乃至１０１０を有する構成としているが、本発明はこれに限られるものではない。成膜装置１０００の成膜室を４個以上にする構成としてもよいし、熱処理やプラズマ処理を行うための処理室を追加する構成としてもよい。また、成膜装置１０００は枚葉式としてもよいし、複数の基板を一括で成膜するバッチ式にしてもよい。
＜ＡＬＤ装置＞
次に、成膜装置１０００に用いることができるＡＬＤ装置の構成について説明する。ＡＬＤ装置は、成膜室（チャンバー１０２０）と、原料供給部１０２１ａ、１０２１ｂと、流量制御器である高速バルブ１０２２ａ、１０２２ｂと、原料導入口１０２３ａ、１０２３ｂと、原料排出口１０２４と、排気装置１０２５を有する。チャンバー１０２０内に設置される原料導入口１０２３ａ、１０２３ｂは供給管やバルブを介して原料供給部１０２１ａ、１０２１ｂとそれぞれ接続されており、原料排出口１０２４は、排出管やバルブや圧力調整器を介して排気装置１０２５と接続されている。
また、図１６（Ｂ）に示すようにチャンバー１０２０にプラズマ発生装置１０２８を接続することにより、熱ＡＬＤ法に加えて、プラズマＡＬＤ法で成膜を行うことができる。プラズマＡＬＤ法では、低温でも成膜レートを落とさず成膜ができるので、成膜効率の低い枚葉式の成膜装置で用いるとよい。
チャンバー内部にはヒータを備えた基板ホルダ１０２６があり、その基板ホルダ１０２６上に被成膜させる基板１０３０を配置する。
原料供給部１０２１ａ、１０２１ｂでは、気化器や加熱手段などによって固体の原料や液体の原料から原料ガスを形成する。または、原料供給部１０２１ａ、１０２１ｂは、気体の原料ガスを供給する構成としてもよい。
また、原料供給部１０２１ａ、１０２１ｂを２つ設けている例を示しているが特に限定されず、３つ以上設けてもよい。また、高速バルブ１０２２ａ、１０２２ｂは時間で精密に制御することができ、原料ガスと不活性ガスのいずれか一方を供給する構成となっている。高速バルブ１０２２ａ、１０２２ｂは原料ガスの流量制御器であり、かつ、不活性ガスの流量制御器とも言える。
図１６（Ｂ）に示す成膜装置では、基板１０３０を基板ホルダ１０２６上に搬入し、チャンバー１０２０を密閉状態とした後、基板ホルダ１０２６のヒータ加熱により基板１０３０を所望の温度（例えば、８０℃以上、１００℃以上または１５０℃以上）とし、原料ガスの供給と、排気装置１０２５による排気と、不活性ガスの供給と、排気装置１０２５による排気とを繰りかえすことで薄膜を基板表面に形成する。
図１６（Ｂ）に示す成膜装置では、原料供給部１０２１ａ、１０２１ｂで用いる原料（揮発性有機金属化合物など）を適宜選択することにより、ハフニウム、アルミニウム、タンタル、ジルコニウム等から選択された一種以上の元素を含む酸化物（複合酸化物も含む）を含んで構成される絶縁層を成膜することができる。具体的には、酸化ハフニウムを含んで構成される絶縁層、酸化アルミニウムを含んで構成される絶縁層、ハフニウムシリケートを含んで構成される絶縁層、またはアルミニウムシリケートを含んで構成される絶縁層などを成膜することができる。また、原料供給部１０２１ａ、１０２１ｂで用いる原料（揮発性有機金属化合物など）を適宜選択することにより、タングステン層、チタン層などの金属層や、窒化チタン層などの窒化物層などの薄膜を成膜することもできる。
例えば、ＡＬＤ装置により酸化ハフニウム層を形成する場合には、溶媒とハフニウム前駆体化合物を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミドハフニウム（ＴＤＭＡＨ）などのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン（Ｏ３）の２種類のガスを用いる。この場合、原料供給部１０２１ａから供給する第１の原料ガスがＴＤＭＡＨであり、原料供給部１０２１ｂから供給する第２の原料ガスがオゾンとなる。なお、テトラキスジメチルアミドハフニウムの化学式はＨｆ［Ｎ（ＣＨ３）２］４である。また、他の材料液としては、テトラキス（エチルメチルアミド）ハフニウムなどがある。
ＡＬＤ装置により酸化アルミニウム層を形成する場合には、溶媒とアルミニウム前駆体化合物（ＴＭＡ：トリメチルアルミニウムなど）を含む液体を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。この場合、原料供給部１０２１ａから供給する第１の原料ガスがＴＭＡであり、原料供給部１０２１ｂから供給する第２の原料ガスがＨ２Ｏとなる。なお、トリメチルアルミニウムの化学式はＡｌ（ＣＨ３）３である。また、他の材料液としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）などがある。
なお、ＡＬＤ装置によりタングステン層を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン層を形成し、その後、ＷＦ６ガスとＨ２ガスを用いてタングステン層を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。これらのガスは、マスフローコントローラによって制御する装置構成としてもよい。
次に、絶縁体１０４を成膜する（図１３（Ｃ）および図１３（Ｄ）参照）。絶縁体１０４としては上述の絶縁体を用いればよい。絶縁体１０４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
絶縁体１０４の成膜は、ＣＶＤ法を用いて行うことが好ましく、特にＰＥＣＶＤ法を用いて行うことが好ましい。
絶縁体１０４をＰＥＣＶＤ法で成膜する場合、原料ガスとしては、水素を含まないまたは水素の含有量が少ない物質を用いることが好ましく、例えば、ハロゲン化物を用いることが好ましい。例えば、絶縁体１０４として酸化シリコンまたは酸化窒化シリコンを成膜する場合、原料ガスとしてハロゲン化シリコンを用いることが好ましく、例えば、ＳｉＦ４（四フッ化シリコン）、ＳｉＣｌ４（四塩化シリコン）、ＳｉＨＣｌ３（三塩化シリコン）、ＳｉＨ２Ｃｌ２（ジクロルシラン）またはＳｉＢｒ４（四臭化シリコン）などを用いることができる。
絶縁体１０４をＰＥＣＶＤ法で成膜する際、酸化性ガス（例えばＮ２Ｏなど）を導入して成膜を行う。上記ハロゲン化シリコンはＳｉＨ４と比較すると反応性が低いため、酸化性ガスが絶縁体１０３に作用しやすい。これにより、絶縁体１０３中に含まれる水または水素が当該酸化性ガスによって脱離され、絶縁体１０３中に含まれる水、水素量の低減を図ることができる可能性がある。
また、絶縁体１０４の成膜に、原料ガスとしてハロゲン化シリコンを用いる場合、ハロゲン化シリコンに加えてシリコン水素化物を加えてもよい。これにより、シリコン水素化物だけを原料ガスにした場合より絶縁体１０４中の水素、水の含有量を減らし、且つハロゲン化シリコンだけを原料ガスとした場合より成膜速度の向上を図ることができる。例えば、ＳｉＦ４とＳｉＨ４を原料ガスとして絶縁体１０４の成膜を行えばよい。例えば、ＳｉＨ４の流量を１ｓｃｃｍより大きく１０ｓｃｃｍ未満、より好ましくは、２ｓｃｃｍ以上４ｓｃｃｍ以下とすることにより、絶縁体１０４中の水、水素の含有量と成膜速度の両方を比較的良好に得ることができる。ただし、ＳｉＦ４およびＳｉＨ４の流量の割合は、絶縁体１０４中の水、水素の含有量と成膜速度を考慮して適宜設定することができる。
また、絶縁体１０４中に含まれる水、または水素を低減するために基板を加熱しながら成膜を行うことが好ましい。
また、後で形成する半導体１０６ｂの上面または下面は平坦性が高いことが好ましい。このため、絶縁体１０４の上面にＣＭＰ処理などの平坦化処理を行って平坦性の向上を図ってもよい。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０５、絶縁体１０３および絶縁体１０４中の水、または水素をさらに低減させることができる。また、絶縁体１０４に過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体１２６ａおよび半導体１２６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
なお、トランジスタ１０より下に半導体素子層が設けられている場合、比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱することができる。例えば、絶縁体１０５、絶縁体１０３および絶縁体１０４の成膜時の基板加熱温度のいずれかのうち最も高い加熱温度以下とすることが好ましい。
次に、絶縁体１２６ａを成膜する。絶縁体１２６ａとしては上述の絶縁体１０６ａとして用いることができる絶縁体または半導体などを用いればよい。絶縁体１２６ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、半導体１２６ｂを成膜する。半導体１２６ｂとしては上述の半導体１０６ｂとして用いることができる半導体を用いればよい。半導体１２６ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体１２６ａの成膜と、半導体１２６ｂの成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１２６ａ、半導体１７６ｂの水素濃度を低減させることができる場合がある。また、絶縁体１２６ａおよび半導体１２６ｂの酸素欠損を低減させることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体１２６ａおよび半導体１２６ｂの結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。絶縁体１２６ａおよび半導体１２６ｂとしてＣＡＡＣ−ＯＳを用いる場合、加熱処理を行うことで、ピーク強度が高くなり、半値全幅が小さくなる。即ち、加熱処理によってＣＡＡＣ−ＯＳの結晶性が高くなる。
なお、トランジスタ１０より下に半導体素子層が設けられている場合、比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱することができる。例えば、絶縁体１０５、絶縁体１０３および絶縁体１０４の成膜時の基板加熱温度、または絶縁体１０４成膜後の加熱処理の温度、のいずれかのうち最も高い加熱温度以下とすることが好ましい。上記に示す方法で絶縁体１０４を成膜することにより絶縁体１０４中の水、水素などを十分除去できているので、絶縁体１２６ａおよび半導体１２６ｂに水または水素が供給されるのを十分低減することができる。
当該加熱処理により、絶縁体１０４から絶縁体１２６ａ、および半導体１２６ｂに酸素を供給することができる。絶縁体１０４に対して加熱処理を行うことにより、極めて容易に酸素を絶縁体１２６ａおよび半導体１２６ｂに供給することができる。
ここで、絶縁体１０３は、酸素をブロックするバリア膜として機能する。絶縁体１０３が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した酸素が絶縁体１０４より下層に拡散することを防ぐことができる。
このように絶縁体１２６ａおよび半導体１２６ｂに酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
また、高密度プラズマ処理などを行ってもよい。高密度プラズマは、マイクロ波を用いて生成すればよい。高密度プラズマ処理では、例えば、酸素、亜酸化窒素などの酸化性ガスを用いればよい。または、酸化性ガスと、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、の混合ガスを用いてもよい。高密度プラズマ処理において、基板にバイアスを印加してもよい。これにより、プラズマ中の酸素イオンなどを基板側に引き込むことができる。高密度プラズマ処理は基板を加熱しながら行ってもよい。例えば、上記加熱処理の代わりに高密度プラズマ処理を行う場合、上記加熱処理の温度より低温で同様の効果を得ることができる。高密度プラズマ処理は、絶縁体１２６ａの成膜前に行ってもよいし、後述する絶縁体１２６ａの成膜前に行ってもよいし、絶縁体１１２の成膜後に行ってもよいし、絶縁体１１６の成膜後などに行ってもよい。
次に、導電体１２８を成膜する（図１３（Ｅ）および図１３（Ｆ）参照。）。導電体１２８としては上述の導電体１０８ａおよび導電体１０８ｂとして用いることができる導電体を用いればよい。導電体１２８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体１２８上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１０８ａおよび導電体１０８ｂを形成する。
次に、半導体１２６ｂ上にレジストなどを形成し、該レジストなど、導電体１０８ａおよび導電体１０８ｂを用いて加工し、絶縁体１０６ａおよび半導体１０６ｂを形成する（図１３（Ｇ）および図１３（Ｈ）参照。）。
また、ここで、半導体１０６ｂの導電体１０８ａおよび導電体１０８ｂと接する領域において、低抵抗領域１０９ａおよび低抵抗領域１０９ｂが形成されることがある。また、半導体１０６ｂは、導電体１０８ａと導電体１０８ｂの間に導電体１０８ａおよび導電体１０８ｂと重なった領域より膜厚の薄い領域を有することがある。これは、導電体１０８ａおよび導電体１０８ｂを形成する際に、半導体１０６ｂの上面の一部を除去することにより形成される。
なお、導電体１２８を形成した後、絶縁体１２６ａ、半導体１２６ｂ、導電体１２８を一括して加工し、絶縁体１０６ａと、半導体１０６ｂと、および半導体１０６ｂと重なる形状の導電体と、を形成し、半導体１０６ｂと重なる形状の導電体をさらに加工して導電体１０８ａおよび導電体１０８ｂを形成してもよい。
次に、絶縁体１２６ｃを成膜する。絶縁体１２６ｃとしては上述の絶縁体１０６ｃとして用いることができる絶縁体または半導体などを用いればよい。絶縁体１２６ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。絶縁体１２６ｃの成膜の前に、半導体１０６ｂ、導電体１０８ａおよび導電体１０８ｂの表面をエッチングしても構わない。例えば、希ガスを含むプラズマを用いてエッチングすることができる。その後、大気に暴露することなく連続で絶縁体１２６ｃを成膜することにより、半導体１０６ｂ、導電体１０８ａおよび導電体１０８ｂと、絶縁体１０６ｃと、の界面への不純物の混入を低減することができる。膜と膜との界面などに存在する不純物は、膜中の不純物よりも拡散しやすい場合がある。そのため、該不純物の混入を低減することにより、トランジスタに安定した電気特性を付与することができる。
次に、絶縁体１３２を成膜する。絶縁体１３２としては上述の絶縁体１１２として用いることができる絶縁体を用いればよい。絶縁体１３２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体１２６ｃの成膜と、絶縁体１３２の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
次に、導電体１３４を成膜する（図１４（Ａ）および図１４（Ｂ）参照。）。導電体１３４としては、上述の導電体１１４として用いることができる導電体を用いればよい。導電体１３４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体１３２の成膜と、導電体１３４の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
次に、導電体１３４上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１１４を形成する。
次に、導電体１１４および絶縁体１３２上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１０６ｃおよび絶縁体１１２を形成する（図１４（Ｃ）および図１４（Ｄ）参照。）。なお、このとき、後に形成する導電体１２０ａおよび導電体１２０ｂが導電体１０８ａおよび導電体１０８ｂと接する領域を露出するように絶縁体１０６ｃおよび絶縁体１１２を形成してもよい。
次に、絶縁体１１６を成膜する（図１４（Ｅ）および図１４（Ｆ）参照。）。絶縁体１１６としては上述の絶縁体を用いればよい。絶縁体１１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
ここで、絶縁体１１６として、酸化アルミニウムなどの酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けることが好ましい。
絶縁体１１６の成膜は、プラズマを用いて行うことが好ましく、スパッタリング法を用いて行うことがより好ましく、酸素を有する雰囲気下でスパッタリング法を用いて行うことがさらに好ましい。
スパッタリング法としては、スパッタ用電源に直流電源を用いるＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）スパッタリング法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法、スパッタ用電源に高周波電源を用いるＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）スパッタリング法を用いてもよい。また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法、成膜中に基板にも電圧をかけるバイアススパッタリング法、反応性ガス雰囲気で行う反応性スパッタリング法などを用いてもよい。なお、スパッタリングの酸素ガス流量や成膜電力は、酸素の添加量などに応じて適宜決定すればよい。
スパッタリング法で絶縁体１１６の成膜をおこなうことにより、成膜と同時に絶縁体１０４または絶縁体１１２の表面（絶縁体１１６成膜後は絶縁体１０４または絶縁体１１２と絶縁体１１６の界面）近傍に酸素が添加される。ここで、酸素は、例えば、酸素ラジカルとして絶縁体１０４または絶縁体１１２に添加されるが、酸素が添加されるときの状態はこれに限定されない。酸素は、酸素原子、または酸素イオンなどの状態で絶縁体１０４または絶縁体１１２に添加されてもよい。なお、酸素の添加に伴い、絶縁体１０４または絶縁体１１２中に酸素が化学量論的組成を超えて含まれる場合があり、このときの酸素を過剰酸素と呼ぶこともできる。
次に、加熱処理を行うことが好ましい（図１５（Ａ）および図１５（Ｂ）参照）。加熱処理を行うことにより、絶縁体１０４または絶縁体１１２に添加した酸素を拡散させ、絶縁体１０６ａ、半導体１０６ｂ、絶縁体１０６ｃに供給することができる。加熱処理は、２５０℃以上６５０℃以下、好ましくは３５０℃以上４５０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。
また、当該加熱処理は、半導体１２６ｂ成膜後の加熱処理よりも低い温度が好ましい。半導体１２６ｂ成膜後の加熱処理との温度差は、２０℃以上１５０℃以下、好ましくは４０℃以上１００℃以下とする。これにより、絶縁体１０４などから余分に過剰酸素（酸素）が放出することを抑えることができる。なお、絶縁体１１８成膜後の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合（例えば絶縁体１１８の成膜で同等の加熱が行われる場合）、行わなくてもよい場合がある。
当該加熱処理により、上記絶縁体１１６の成膜により、絶縁体１０４および絶縁体１１２中に添加された酸素（以下、酸素１８６とする）を絶縁体１０４または絶縁体１１２中に拡散させる（図１５（Ａ）および図１５（Ｂ）参照）。絶縁体１１６は、絶縁体１０４または絶縁体１１２より酸素を透過させにくい絶縁体であり、酸素をブロックするバリア膜として機能する。このような絶縁体１１６が絶縁体１０４または絶縁体１１２上に形成されているので、絶縁体１０４または絶縁体１１２中を拡散する酸素１８６が絶縁体１０４または絶縁体１１２の上方に拡散せず、絶縁体１０４または絶縁体１１２を主に横方向または下方向に拡散していく。
絶縁体１０４または絶縁体１１２中を拡散する酸素１８６は、矢印で示すように、絶縁体１０６ａ、絶縁体１０６ｃおよび半導体１０６ｂに供給される。このとき、酸素をブロックする機能を有する絶縁体１０３が絶縁体１０４の下に設けられていることにより、絶縁体１０４中に拡散した酸素１８６が絶縁体１０４より下層に拡散することを防ぐことができる。
このようにして、絶縁体１０６ａ、絶縁体１０６ｃおよび半導体１０６ｂ、特に半導体１０６ｂでチャネルが形成される領域に酸素１８６を効果的に供給することができる。このように絶縁体１０６ａ、絶縁体１０６ｃおよび半導体１０６ｂに酸素を供給し、酸素欠損を低減させることにより、欠陥準位密度の低い、高純度真性または実質的に高純度真性な酸化物半導体とすることができる。
なお、絶縁体１１６成膜後の加熱処理は、絶縁体１１６成膜後ならばいつ行ってもよい。例えば、絶縁体１１８の形成後に行ってもよいし、導電体１２０ａおよび１２０ｂの形成後に行ってもよい。
次に、絶縁体１１８を成膜する。絶縁体１１８としては上述の絶縁体を用いればよい。絶縁体１１８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体１１８上にレジストなどを形成し、絶縁体１１８、絶縁体１１６、絶縁体１１２および絶縁体１０６ｃに開口を形成する。それから、導電体１２０ａおよび導電体１２０ｂとなる導電体を成膜する。導電体１２０ａおよび導電体１２０ｂとなる導電体としては、上述の導電体を用いることができる。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１２０ａおよび導電体１２０ｂを形成する（図１５（Ｃ）および図１５（Ｄ）参照。）。
以上の工程により、本発明の一態様に係るトランジスタ１０を作製することができる。
＜トランジスタの作製方法２＞
以下に、図１７乃至図１９を用いてトランジスタ２９の作製方法について説明する。なお、トランジスタ２９の作製方法については、適宜上述したトランジスタの作製方法を参酌することができる。
まずは、基板１００を準備する。基板１００に用いる基板としては上述の基板を用いればよい。
次に、絶縁体１０１を成膜する。絶縁体１０１としては上述の絶縁体を用いればよい。
次に、絶縁体１０７となる絶縁体を成膜する。絶縁体としては上述の絶縁体を用いればよい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体上にレジストなどを形成し、該レジストなどを用いて加工し、開口部を有する絶縁体１０７を形成する。
次に、導電体１０２となる導電体を成膜する。導電体１０２となる導電体としては、上述の導電体を用いることができる。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、絶縁体１０７が露出するまで導電体を研磨し、導電体１０２を形成する（図１７（Ａ）および図１７（Ｂ）参照。）。研磨は、ＣＭＰ処理などによって行うことができる。
次に、絶縁体１０５を成膜する。絶縁体１０５としては上述の絶縁体を用いればよい。絶縁体１０５の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体１０５中に含まれる水、または水素を低減するために基板を加熱しながら成膜を行ってもよい。例えば、トランジスタ２９より下に半導体素子層が設けられている場合に比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱してもよい。
また、前述した絶縁体１０４と同様の方法を用いてＰＥＣＶＤ法で成膜することにより、絶縁体１０３に含まれる水、または水素を低減してもよい。
次に、絶縁体１０３を成膜する。絶縁体１０３としては上述の絶縁体を用いればよい。絶縁体１０３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。また、絶縁体１０３中に含まれる水、または水素を低減するために基板を加熱しながら成膜を行ってもよい。例えば、トランジスタ１０より下に半導体素子層が設けられている場合に比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱してもよい。
次に、絶縁体１０４を成膜する（図１７（Ｃ）および図１７（Ｄ）参照。）。絶縁体１０４としては上述の絶縁体を用いればよい。絶縁体１０４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
また、後で形成する半導体１０６ｂの上面または下面は平坦性が高いことが好ましい。このため、絶縁体１０４の上面にＣＭＰ処理などの平坦化処理を行って平坦性の向上を図ってもよい。
次に、加熱処理を行うことが好ましい。
次に、絶縁体１０６ａとなる絶縁体を成膜する。絶縁体としては上述の絶縁体１０６ａとして用いることができる絶縁体または半導体などを用いればよい。絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、半導体１０６ｂとなる半導体を成膜する。半導体としては上述の半導体１０６ｂとして用いることができる半導体を用いればよい。半導体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体の成膜と、半導体の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０５、絶縁体１０３および絶縁体１０４中の水、または水素をさらに低減させることができる。また、絶縁体１０４に過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体１０６ａとなる絶縁体、半導体１０６ｂとなる半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
なお、トランジスタ１０より下に半導体素子層が設けられている場合、比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱することができる。例えば、絶縁体１０５、絶縁体１０３および絶縁体１０４の成膜時の基板加熱温度のいずれかのうち最も高い加熱温度以下とすることが好ましい。
次に、半導体上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１０６ａおよび半導体１０６ｂを形成する（図１７（Ｅ）および図１７（Ｆ）参照。）。
次に、加熱処理を行うことが好ましい。加熱処理を行うことで、絶縁体１０５、絶縁体１０３および絶縁体１０４中の水、または水素をさらに低減させることができる。また、絶縁体１０４に過剰酸素を有せしめることができる場合がある。加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、絶縁体１０６ａとなる絶縁体、半導体１０６ｂとなる半導体の結晶性を高めることや、水素や水などの不純物を除去することなどができる。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。ＲＴＡ装置による加熱処理は、炉と比べて短時間で済むため、生産性を高めるために有効である。
なお、トランジスタ１０より下に半導体素子層が設けられている場合、比較的低い温度範囲（例えば、３５０℃以上４４５℃以下程度の温度範囲）で加熱することができる。例えば、絶縁体１０５、絶縁体１０３および絶縁体１０４の成膜時の基板加熱温度のいずれかのうち最も高い加熱温度以下とすることが好ましい。
次に、絶縁体１０６ｃを成膜する（図１７（Ｇ）および図１７（Ｈ）参照。）。絶縁体１０６ｃとしては上述の絶縁体１０６ｃとして用いることができる絶縁体または半導体などを用いればよい。絶縁体１０６ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、導電体１０８ａおよび導電体１０８ｂとなる導電体を成膜する。導電体としては上述の導電体１０８ａおよび導電体１０８ｂとして用いることができる導電体を用いればよい。導電体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
また、ここで、半導体１０６ｂおよび絶縁体１０６ｃの、導電体１０８となる導電体の近傍の領域において、低抵抗領域１０９が形成されることがある。
次に、導電体上にレジストなどを形成し、該レジストなどを用いて加工し、導電体１０８を形成する。
次に、絶縁体１１０となる絶縁体１１３を成膜する。絶縁体１１３としては上述の絶縁体１１０として用いることができる絶縁体を用いればよい。絶縁体１１３の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
絶縁体１１０を成膜する際、導電体１０８の表面に、シリコンおよび酸素を有する領域１１１が形成される場合がある（図１８（Ａ）およぶ図１８（Ｂ）参照。）。なお、絶縁体１１０を成膜していなくても領域１１１が形成される場合もあり、また絶縁体１１０の成膜条件によっては、絶縁体１１０の成膜時に領域１１１が形成されない場合もある。
次に、絶縁体１１３上にレジストなどを形成し、該レジストなどを用いて加工し、絶縁体１１０、領域１０８ｃ、領域１０８ｄ、導電体１０８ａおよび導電体１０８ｂを形成する（図１８（Ｃ）および図１８（Ｄ）参照。）。また、この際、半導体１０６ｂにおける低抵抗領域１０９を除去するため、絶縁体１０６ｃおよび半導体１０６ｂの一部を加工してもよい。
次に、高密度プラズマ処理を行ってもよい。高密度プラズマ処理は、酸素を有する雰囲気で行うと好ましい。酸素を有する雰囲気とは、酸素原子を有する気体雰囲気であり、酸素、オゾンまたは窒素酸化物（一酸化窒素、二酸化窒素、一酸化二窒素、三酸化二窒素、四酸化二窒素、五酸化二窒素など）雰囲気をいう。また、酸素を有する雰囲気において、窒素、または希ガス（ヘリウム、アルゴンなど）の不活性気体が含まれてもよい。このように酸素を有する雰囲気での高密度プラズマ処理を行うことによって、例えば炭素、水素などを脱離させることができる。また、酸素を有する雰囲気で高密度プラズマ処理を行うことによって、被処理物から炭化水素などの有機化合物も脱離させやすい。
また、高密度プラズマ処理の前後にアニール処理を行ってもよい。なお、プラズマの密度を高くするためには、十分な量のガスを流すことが好ましい場合がある。ガスの量が十分でないと、ラジカルの生成速度よりも失活速度が高くなる場合がある。例えば、ガスを１００ｓｃｃｍ以上、３００ｓｃｃｍ以上または８００ｓｃｃｍ以上流すと好ましい場合がある。
高密度プラズマ処理は、例えば、周波数０．３ＧＨｚ以上３．０ＧＨｚ以下または２．２ＧＨｚ以上２．８ＧＨｚ以下（代表的には２．４５ＧＨｚ）の高周波発生器を用いて発生させたマイクロ波を用いればよい。また、処理圧力を１０Ｐａ以上５０００Ｐａ以下、好ましくは２００Ｐａ以上１５００Ｐａ以下、さらに好ましくは３００Ｐａ以上１０００Ｐａ以下、基板温度を１００℃以上６００℃以下（代表的には４００℃）とし、酸素とアルゴンとの混合ガスを用いて行うことができる。
高密度プラズマは、例えば２．４５ＧＨｚのマイクロ波を用いることによって生成され、高密度プラズマ処理は電子密度が１×１０１１／ｃｍ３以上１×１０１３／ｃｍ３以下、電子温度が２ｅＶ以下、またはイオンエネルギーが５ｅＶ以下の条件で行うと好ましい。このような高密度プラズマ処理は、ラジカルの運動エネルギーが小さく、従来のプラズマ処理と比較してプラズマによるダメージが少ない。そのため、欠陥の少ない膜を形成することができる。マイクロ波を発生するアンテナから被処理物までの距離は５ｍｍ以上１２０ｍｍ以下、好ましくは２０ｍｍ以上６０ｍｍ以下とするとよい。
または、基板側にＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）バイアスを印加するプラズマ電源を有してもよい。ＲＦバイアスの周波数は、例えば１３．５６ＭＨｚまたは２７．１２ＭＨｚなどを用いればよい。高密度プラズマを用いることより高密度の酸素イオンを生成することができ、基板側にＲＦバイアスを印加することで高密度プラズマによって生成された酸素イオンを効率よく被処理物に導くことができる。また、アスペクト比の高い開口部の内部などにも効率よく酸素イオンを導くことができる。そのため、基板バイアスを印加しながら、高密度プラズマ処理を行うことが好ましい。
また、高密度プラズマ処理の後、大気に暴露することなく連続してアニール処理を行ってもよい。また、高密度プラズマ処理は、アニール処理の後、大気に暴露することなく連続して行ってもよい。高密度プラズマ処理と、アニール処理と、を連続して行うことによって、処理の間で不純物が混入することを抑制できる。また、酸素雰囲気で高密度プラズマ処理を行った後、アニール処理を行うことによって、被処理物へ添加された酸素のうち、酸素欠損の補償に使用されなかった不要な酸素を脱離させることができる。また、上記アニール処理は、例えばランプアニールなどにより行えばよい。
また、高密度プラズマ処理の処理時間は、３０秒以上１２０分以下、１分以上９０分以下、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
また、アニール処理は、２５０℃以上８００℃以下、３００℃以上７００℃以下または４００℃以上６００℃以下の処理時間は、３０秒以上１２０分以下、１分以上９０分以下、２分以上３０分以下、または３分以上１５分以下とすると好ましい。
高密度プラズマ処理または／およびアニール処理を行うことによって、半導体１０６ｂのチャネル形成領域となる領域の欠陥準位を低減することができる。即ち、チャネル形成領域を高純度真性とすることができる。その際に、低抵抗領域１０９の一部も高抵抗化し、低抵抗領域１０９ａおよび低抵抗領域１０９ｂに分離される場合がある。また、導電体１０８ａおよび導電体１０８ｂの側面においても、領域１０８ｃおよび領域１０８ｄを形成することができる（図１８（Ｅ）および図１８（Ｆ）参照）。
次に、絶縁体１３２を成膜する。絶縁体１３２としては上述の絶縁体１１２として用いることができる絶縁体を用いればよい。絶縁体１３２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体１２６ｃの成膜と、絶縁体１３２の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
次に、導電体１３４を成膜する（図１９（Ａ）および図１９（Ｂ）参照。）。導電体１３４としては、上述の導電体１１４として用いることができる導電体を用いればよい。導電体１３４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、絶縁体１３２の成膜と、導電体１３４の成膜と、を大気に暴露することなく連続で行うことで、膜中および界面への不純物の混入を低減することができる。
次に、導電体１３４上から絶縁体１１３が露出するまで研磨をすることで、導電体１１４、絶縁体１１２および絶縁体１１０を形成する（図１９（Ｃ）および図１９（Ｄ）参照。）。導電体１１４および絶縁体１１２は、それぞれトランジスタ２９のゲート電極およびゲート絶縁体としての機能を有する。上述した方法によって、導電体１１４および絶縁体１１２を自己整合的に形成することができる。
次に、絶縁体１１６を成膜する（図１９（Ｅ）および図１９（Ｆ）参照。）。絶縁体１１６としては上述の絶縁体を用いればよい。絶縁体１１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
次に、加熱処理を行うことが好ましい。
以上の工程により、本発明の一態様に係るトランジスタ２９を作製することができる。
本実施の形態に示す方法を用いてトランジスタを作製することにより、耐熱性および耐酸化性を有する導電体を用いたトランジスタを提供することができる。
また、安定した電気特性を有するトランジスタを提供することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。または、ノーマリーオフの電気特性を有するトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
さらに、本実施の形態に示す方法を用いてトランジスタを作製することにより、比較的低い温度範囲の加熱処理で、半導体１０６ｂなどに水、水素などが供給されるのを抑制することができるので、当該トランジスタの下の層などに、半導体素子層または配線層などを形成していても、高温で劣化させることなく、当該トランジスタの作製を行うことができる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態３）
＜製造装置＞
以下では、本発明の一態様に係る高密度プラズマ処理を行う製造装置について説明する。
まずは、半導体装置などの製造時に不純物の混入が少ない製造装置の構成について図２０乃至図２２を用いて説明する。
図２０は、枚葉式マルチチャンバーの製造装置２７００の上面図を模式的に示している。製造装置２７００は、基板を収容するカセットポート２７６１と、基板のアライメントを行うアライメントポート２７６２と、を備える大気側基板供給室２７０１と、大気側基板供給室２７０１から、基板を搬送する大気側基板搬送室２７０２と、基板の搬入を行い、かつ室内の圧力を大気圧から減圧、または減圧から大気圧へ切り替えるロードロック室２７０３ａと、基板の搬出を行い、かつ室内の圧力を減圧から大気圧、または大気圧から減圧へ切り替えるアンロードロック室２７０３ｂと、真空中の基板の搬送を行う搬送室２７０４と、チャンバー２７０６ａと、チャンバー２７０６ｂと、チャンバー２７０６ｃと、チャンバー２７０６ｄと、を有する。
また、大気側基板搬送室２７０２は、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂと接続され、ロードロック室２７０３ａおよびアンロードロック室２７０３ｂは、搬送室２７０４と接続され、搬送室２７０４は、チャンバー２７０６ａ、チャンバー２７０６ｂ、チャンバー２７０６ｃおよびチャンバー２７０６ｄと接続する。
なお、各室の接続部にはゲートバルブＧＶが設けられており、大気側基板供給室２７０１と、大気側基板搬送室２７０２を除き、各室を独立して真空状態に保持することができる。また、大気側基板搬送室２７０２には搬送ロボット２７６３ａが設けられており、搬送室２７０４には搬送ロボット２７６３ｂが設けられている。搬送ロボット２７６３ａおよび搬送ロボット２７６３ｂによって、製造装置２７００内で基板を搬送することができる。
搬送室２７０４および各チャンバーの背圧（全圧）は、例えば、１×１０−４Ｐａ以下、好ましくは３×１０−５Ｐａ以下、さらに好ましくは１×１０−５Ｐａ以下とする。また、搬送室２７０４および各チャンバーの質量電荷比（ｍ／ｚ）が１８である気体分子（原子）の分圧は、例えば、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下とする。また、搬送室２７０４および各チャンバーのｍ／ｚが２８である気体分子（原子）の分圧は、例えば、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下とする。また、搬送室２７０４および各チャンバーのｍ／ｚが４４である気体分子（原子）の分圧は、例えば、３×１０−５Ｐａ以下、好ましくは１×１０−５Ｐａ以下、さらに好ましくは３×１０−６Ｐａ以下とする。
なお、搬送室２７０４および各チャンバー内の全圧および分圧は、質量分析計を用いて測定することができる。例えば、株式会社アルバック製四重極形質量分析計（Ｑ−ｍａｓｓともいう。）Ｑｕｌｅｅ ＣＧＭ−０５１を用いればよい。
また、搬送室２７０４および各チャンバーは、外部リークまたは内部リークが少ない構成とすることが望ましい。例えば、搬送室２７０４および各チャンバーのリークレートは、３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下とする。また、例えば、ｍ／ｚが１８である気体分子（原子）のリークレートが１×１０−７Ｐａ・ｍ３／ｓ以下、好ましくは３×１０−８Ｐａ・ｍ３／ｓ以下とする。また、例えば、ｍ／ｚが２８である気体分子（原子）のリークレートが１×１０−５Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下とする。また、例えば、ｍ／ｚが４４である気体分子（原子）のリークレートが３×１０−６Ｐａ・ｍ３／ｓ以下、好ましくは１×１０−６Ｐａ・ｍ３／ｓ以下とする。
なお、リークレートに関しては、前述の質量分析計を用いて測定した全圧および分圧から導出すればよい。リークレートは、外部リークおよび内部リークに依存する。外部リークは、微小な穴やシール不良などによって真空系外から気体が流入することである。内部リークは、真空系内のバルブなどの仕切りからの漏れや内部の部材からの放出ガスに起因する。リークレートを上述の数値以下とするために、外部リークおよび内部リークの両面から対策をとる必要がある。
例えば、搬送室２７０４および各チャンバーの開閉部分はメタルガスケットでシールするとよい。メタルガスケットは、フッ化鉄、酸化アルミニウム、または酸化クロムによって被覆された金属を用いると好ましい。メタルガスケットはＯリングと比べ密着性が高く、外部リークを低減できる。また、フッ化鉄、酸化アルミニウム、酸化クロムなどによって被覆された金属の不動態を用いることで、メタルガスケットから放出される不純物を含む放出ガスが抑制され、内部リークを低減することができる。
また、製造装置２７００を構成する部材として、不純物を含む放出ガスの少ないアルミニウム、クロム、チタン、ジルコニウム、ニッケルまたはバナジウムを用いる。また、前述の部材を鉄、クロムおよびニッケルなどを含む合金に被覆して用いてもよい。鉄、クロムおよびニッケルなどを含む合金は、剛性があり、熱に強く、また加工に適している。ここで、表面積を小さくするために部材の表面凹凸を研磨などによって低減しておくと、放出ガスを低減できる。
または、前述の製造装置２７００の部材をフッ化鉄、酸化アルミニウム、酸化クロムなどで被覆してもよい。
製造装置２７００の部材は、極力金属のみで構成することが好ましく、例えば石英などで構成される覗き窓などを設置する場合も、放出ガスを抑制するために表面をフッ化鉄、酸化アルミニウム、酸化クロムなどで薄く被覆するとよい。
搬送室２７０４および各チャンバーに存在する吸着物は、内壁などに吸着しているために搬送室２７０４および各チャンバーの圧力に影響しないが、搬送室２７０４および各チャンバーを排気した際のガス放出の原因となる。そのため、リークレートと排気速度に相関はないものの、排気能力の高いポンプを用いて、搬送室２７０４および各チャンバーに存在する吸着物をできる限り脱離し、あらかじめ排気しておくことは重要である。なお、吸着物の脱離を促すために、搬送室２７０４および各チャンバーをベーキングしてもよい。ベーキングすることで吸着物の脱離速度を１０倍程度大きくすることができる。ベーキングは１００℃以上４５０℃以下で行えばよい。このとき、不活性ガスを搬送室２７０４および各チャンバーに導入しながら吸着物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。なお、導入する不活性ガスをベーキングの温度と同程度に加熱することで、吸着物の脱離速度をさらに高めることができる。ここで不活性ガスとして希ガスを用いると好ましい。
または、加熱した希ガスなどの不活性ガスまたは酸素などを導入することで搬送室２７０４および各チャンバー内の圧力を高め、一定時間経過後に再び搬送室２７０４および各チャンバーを排気する処理を行うと好ましい。加熱したガスの導入により搬送室２７０４および各チャンバー内の吸着物を脱離させることができ、搬送室２７０４および各チャンバー内に存在する不純物を低減することができる。なお、この処理は２回以上３０回以下、好ましくは５回以上１５回以下の範囲で繰り返し行うと効果的である。具体的には、温度が４０℃以上４００℃以下、好ましくは５０℃以上２００℃以下である不活性ガスまたは酸素などを導入することで搬送室２７０４および各チャンバー内の圧力を０．１Ｐａ以上１０ｋＰａ以下、好ましくは１Ｐａ以上１ｋＰａ以下、さらに好ましくは５Ｐａ以上１００Ｐａ以下とし、圧力を保つ期間を１分以上３００分以下、好ましくは５分以上１２０分以下とすればよい。その後、搬送室２７０４および各チャンバーを５分以上３００分以下、好ましくは１０分以上１２０分以下の期間排気する。
次に、チャンバー２７０６ｂおよびチャンバー２７０６ｃについて図２１に示す断面模式図を用いて説明する。
チャンバー２７０６ｂおよびチャンバー２７０６ｃは、例えば、被処理物に高密度プラズマ処理を行うことが可能なチャンバーである。なお、チャンバー２７０６ｂと、チャンバー２７０６ｃと、は高密度プラズマ処理を行う際の雰囲気が異なるのみである。そのほかの構成については共通するため、以下ではまとめて説明を行う。
チャンバー２７０６ｂおよびチャンバー２７０６ｃは、スロットアンテナ板２８０８と、誘電体板２８０９と、基板ステージ２８１２と、排気口２８１９と、を有する。また、チャンバー２７０６ｂおよびチャンバー２７０６ｃの外などには、ガス供給源２８０１と、バルブ２８０２と、高周波発生器２８０３と、導波管２８０４と、モード変換器２８０５と、ガス管２８０６と、導波管２８０７と、マッチングボックス２８１５と、高周波電源２８１６と、真空ポンプ２８１７と、バルブ２８１８と、が設けられる。
高周波発生器２８０３は、導波管２８０４を介してモード変換器２８０５と接続している。モード変換器２８０５は、導波管２８０７を介してスロットアンテナ板２８０８に接続している。スロットアンテナ板２８０８は、誘電体板２８０９と接して配置される。また、ガス供給源２８０１は、バルブ２８０２を介してモード変換器２８０５に接続している。そして、モード変換器２８０５、導波管２８０７および誘電体板２８０９を通るガス管２８０６によって、チャンバー２７０６ｂおよびチャンバー２７０６ｃにガスが送られる。また、真空ポンプ２８１７は、バルブ２８１８および排気口２８１９を介して、チャンバー２７０６ｂおよびチャンバー２７０６ｃからガスなどを排気する機能を有する。また、高周波電源２８１６は、マッチングボックス２８１５を介して基板ステージ２８１２に接続している。
基板ステージ２８１２は、基板２８１１を保持する機能を有する。例えば、基板２８１１を静電チャックまたは機械的にチャックする機能を有する。また、高周波電源２８１６から電力を供給される電極としての機能を有する。また、内部に加熱機構２８１３を有し、基板２８１１を加熱する機能を有する。
真空ポンプ２８１７としては、例えば、ドライポンプ、メカニカルブースターポンプ、イオンポンプ、チタンサブリメーションポンプ、クライオポンプまたはターボ分子ポンプなどを用いることができる。また、真空ポンプ２８１７に加えて、クライオトラップを用いてもよい。クライオポンプおよびクライオトラップを用いると、水を効率よく排気できて特に好ましい。
また、加熱機構２８１３としては、例えば、抵抗発熱体などを用いて加熱する加熱機構とすればよい。または、加熱されたガスなどの媒体からの熱伝導または熱輻射によって、加熱する加熱機構としてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）またはＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのＲＴＡを用いることができる。ＧＲＴＡは、高温のガスを用いて熱処理を行う。ガスとしては、不活性ガスが用いられる。
また、ガス供給源２８０１は、マスフローコントローラを介して、精製機と接続されていてもよい。ガスは、露点が−８０℃以下、好ましくは−１００℃以下であるガスを用いることが好ましい。例えば、酸素ガス、窒素ガス、および希ガス（アルゴンガスなど）を用いればよい。
誘電体板２８０９としては、例えば、酸化シリコン（石英）、酸化アルミニウムまたは酸化イットリウム（イットリア）などを用いればよい。また、誘電体板２８０９の表面に、さらに別の保護層が形成されていてもよい。保護層としては、酸化マグネシウム、酸化チタン、酸化クロム、酸化ジルコニウム、酸化ハフニウム、酸化タンタル、酸化シリコン、酸化アルミニウムまたは酸化イットリウムなどを用いればよい。誘電体板２８０９は、後述する高密度プラズマ２８１０の特に高密度領域に曝されることになるため、保護層を設けることで損傷を緩和することができる。その結果、処理時のパーティクルの増加などを抑制することができる。
高周波発生器２８０３では、例えば、０．３ＧＨｚ以上３．０ＧＨｚ以下または２．２ＧＨｚ以上２．８ＧＨｚ以下のマイクロ波を発生させる機能を有する。高周波発生器２８０３で発生させたマイクロ波は、導波管２８０４を介してモード変換器２８０５に伝わる。モード変換器２８０５では、ＴＥモードとして伝わったマイクロ波がＴＥＭモードに変換される。そして、マイクロ波は、導波管２８０７を介してスロットアンテナ板２８０８に伝わる。スロットアンテナ板２８０８は、複数のスロット孔が設けられており、マイクロ波は該スロット孔および誘電体板２８０９を通過する。そして、誘電体板２８０９の下方に電界を生じさせ、高密度プラズマ２８１０を生成することができる。高密度プラズマ２８１０には、ガス供給源２８０１から供給されたガス種に応じたイオンおよびラジカルが存在する。例えば、酸素ラジカルまたは窒素ラジカルなどが存在する。
このとき、高密度プラズマ２８１０で生成されたイオンおよびラジカルによって、基板２８１１上の膜などを改質することができる。なお、高周波電源２８１６を用いて、基板２８１１側にバイアスを印加すると好ましい場合がある。高周波電源２８１６には、例えば、１３．５６ＭＨｚ、２７．１２ＭＨｚなどの周波数のＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）電源を用いればよい。基板側にバイアスを印加することで、高密度プラズマ２８１０中のイオンを基板２８１１上の膜などの開口部の奥まで効率よく到達させることができる。
例えば、チャンバー２７０６ｂでは、ガス供給源２８０１から酸素を導入することで高密度プラズマ２８１０を用いた酸素ラジカル処理を行い、チャンバー２７０６ｃでは、ガス供給源２８０１から窒素を導入することで高密度プラズマ２８１０を用いた窒素ラジカル処理を行うことができる。
次に、チャンバー２７０６ａおよびチャンバー２７０６ｄについて図２２に示す断面模式図を用いて説明する。
チャンバー２７０６ａおよびチャンバー２７０６ｄは、例えば、被処理物に電磁波の照射を行うことが可能なチャンバーである。なお、チャンバー２７０６ａと、チャンバー２７０６ｄと、は電磁波の種類が異なるのみである。そのほかの構成については共通する部分が多いため、以下ではまとめて説明を行う。
チャンバー２７０６ａおよびチャンバー２７０６ｄは、一または複数のランプ２８２０と、基板ステージ２８２５と、ガス導入口２８２３と、排気口２８３０と、を有する。また、チャンバー２７０６ａおよびチャンバー２７０６ｄの外などには、ガス供給源２８２１と、バルブ２８２２と、真空ポンプ２８２８と、バルブ２８２９と、が設けられる。
ガス供給源２８２１は、バルブ２８２２を介してガス導入口２８２３に接続している。真空ポンプ２８２８は、バルブ２８２９を介して排気口２８３０に接続している。ランプ２８２０は、基板ステージ２８２５と向かい合って配置されている。基板ステージ２８２５は、基板２８２４を保持する機能を有する。また、基板ステージ２８２５は、内部に加熱機構２８２６を有し、基板２８２４を加熱する機能を有する。
ランプ２８２０としては、例えば、可視光または紫外光などの電磁波を放射する機能を有する光源を用いればよい。例えば、波長１０ｎｍ以上２５００ｎｍ以下、５００ｎｍ以上２０００ｎｍ以下、または４０ｎｍ以上３４０ｎｍ以下にピークを有する電磁波を放射する機能を有する光源を用いればよい。
例えば、ランプ２８２０としては、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプまたは高圧水銀ランプなどの光源を用いればよい。
例えば、ランプ２８２０から放射される電磁波は、その一部または全部が基板２８２４に吸収されることで基板２８２４上の膜などを改質することができる。例えば、欠陥の生成もしくは低減、または不純物の除去などができる。なお、基板２８２４を加熱しながら行うと、効率よく、欠陥の生成もしくは低減、または不純物の除去などができる。
または、例えば、ランプ２８２０から放射される電磁波によって、基板ステージ２８２５を発熱させ、基板２８２４を加熱してもよい。その場合、基板ステージ２８２５の内部に加熱機構２８２６を有さなくてもよい。
真空ポンプ２８２８は、真空ポンプ２８１７についての記載を参照する。また、加熱機構２８２６は、加熱機構２８１３についての記載を参照する。また、ガス供給源２８２１は、ガス供給源２８０１についての記載を参照する。
以上の製造装置を用いることで、被処理物への不純物の混入を抑制しつつ、膜の改質などが可能となる。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
＜回路＞
以下では、本発明の一態様に係るトランジスタなどを利用した半導体装置の回路の一例について説明する。
＜ＣＭＯＳインバータ＞
図２３（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータの構成を示している。
＜半導体装置の構造１＞
図２４は、図２３（Ａ）に対応する半導体装置の断面図である。図２４に示す半導体装置は、トランジスタ２２００と、トランジスタ２１００と、を有する。また、トランジスタ２１００は、トランジスタ２２００の上方に配置する。なお、トランジスタ２１００は、図９（Ａ）および図９（Ｂ）に示したトランジスタ２０の説明を適宜参酌すればよいが、本発明の一態様に係る半導体装置は、これに限定されるものではない。上述の実施の形態において記載したトランジスタをトランジスタ２１００として用いることができる。よって、トランジスタ２１００については、適宜上述したトランジスタについての記載を参酌する。
図２４に示すトランジスタ２２００は、半導体基板４５０を用いたトランジスタである。トランジスタ２２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。導電体４５４は、タングステンと、シリコン、炭素、ゲルマニウム、スズ、アルミニウムまたはニッケルから選ばれた一以上の元素と、を有する領域を有する導電体を用いることが好ましい。
トランジスタ２２００において、領域４７２ａおよび領域４７２ｂは、ソース領域およびドレイン領域としての機能を有する。また、絶縁体４６２は、ゲート絶縁体としての機能を有する。また、導電体４５４は、ゲート電極としての機能を有する。したがって、導電体４５４に印加する電位によって、チャネル形成領域の抵抗を制御することができる。即ち、導電体４５４に印加する電位によって、領域４７２ａと領域４７２ｂとの間の導通・非導通を制御することができる。
半導体基板４５０としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。好ましくは、半導体基板４５０として単結晶シリコン基板を用いる。
半導体基板４５０は、ｎ型の導電型を付与する不純物を有する半導体基板を用いる。ただし、半導体基板４５０として、ｐ型の導電型を付与する不純物を有する半導体基板を用いても構わない。その場合、トランジスタ２２００となる領域には、ｎ型の導電型を付与する不純物を有するウェルを配置すればよい。または、半導体基板４５０がｉ型であっても構わない。
半導体基板４５０の上面は、（１１０）面を有することが好ましい。こうすることで、トランジスタ２２００のオン特性を向上させることができる。
領域４７２ａおよび領域４７２ｂは、ｐ型の導電型を付与する不純物を有する領域である。このようにして、トランジスタ２２００はｐチャネル型トランジスタを構成する。
なお、トランジスタ２２００は、領域４６０などによって隣接するトランジスタと分離される。領域４６０は、絶縁性を有する領域である。
図２４に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、絶縁体４８９と、絶縁体４９０と、絶縁体４９１と、絶縁体４９２と、絶縁体４９３と、絶縁体４９４と、を有する。導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、は、タングステンと、シリコン、炭素、ゲルマニウム、スズ、アルミニウムまたはニッケルから選ばれた一以上の元素と、を有する領域を有する導電体を用いると好ましい。
絶縁体４６４は、トランジスタ２２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４８９は、絶縁体４６８上に配置する。また、トランジスタ２１００は、絶縁体４８９上に配置する。また、絶縁体４９３は、トランジスタ２１００上に配置する。また、絶縁体４９４は、絶縁体４９３上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋め込まれている。
また、絶縁体４８９は、トランジスタ２１００のチャネル形成領域と重なる開口部と、導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれている。
導電体４７４ａは、トランジスタ２１００のゲート電極としての機能を有しても構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ２１００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４ａとトランジスタ２１００のゲート電極としての機能を有する導電体５０４とを電気的に接続しても構わない。こうすることで、トランジスタ２１００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ２１００の飽和領域における電気特性を安定にすることができる。なお、導電体４７４ａは上記実施の形態の導電体１０２に相当するため、詳細については導電体１０２の記載を参酌することができる。
また、絶縁体４９０は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９０は上記実施の形態の絶縁体１０３に相当するため、詳細については絶縁体１０３の記載を参酌することができる。上記実施の形態に記載したように、開口部を除いて導電体４７４ａ乃至４７４ｃの上を覆うように絶縁体４９０を設けることにより、絶縁体４９１から導電体４７４ａ乃至４７４ｃが酸素を引き抜くことを防ぐことができる。これにより、絶縁体４９１からトランジスタ２１００の酸化物半導体に効果的に酸素を供給することができる。
また、絶縁体４９１は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９１は上記実施の形態の絶縁体１０４に相当するため、詳細については絶縁体１０４の記載を参酌することができる。
上記実施の形態に示したように、絶縁体４９１の水、水素の含有量を低減することにより、トランジスタ２１００の酸化物半導体に欠陥準位が形成されるのを抑制することができる。これにより、トランジスタ２１００の電気特性を安定させることができる。
また、このような、水、水素が低減された絶縁体は絶縁体４９１だけでなく、他の絶縁体に用いてもよい。例えば、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３などに用いてもよい。
また、図２４においては、トランジスタ２０における絶縁体１０５、絶縁体１０１に相当する絶縁体を図示していないが、もちろんこれらを設ける構成としてもよい。例えば、絶縁体４６８と絶縁体４８９の間に絶縁体１０１に相当する絶縁体を設けてもよいし、絶縁体４８９と絶縁体４９０の間に絶縁体１０５に相当する絶縁体を設けてもよい。特に、絶縁体４６８と絶縁体４８９の間に絶縁体１０１に相当する、水、水素などをブロックする機能を有する絶縁体を設け、上記のように絶縁体４９１の水、水素の含有量を低減することにより、トランジスタ２１００の酸化物半導体に欠陥準位が形成されるのをさらに抑制することができる。
また、絶縁体４９２は、トランジスタ２１００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１００のソース電極またはドレイン電極の他方である導電体５１６ａに達する開口部と、トランジスタ２１００のゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９２は上記実施の形態の絶縁体１１６に相当するため、詳細については絶縁体１１６の記載を参酌することができる。
また、絶縁体４９３は、トランジスタ２１００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ２１００のソース電極またはドレイン電極の他方である導電体５１６ａに達する開口部と、トランジスタ２１００のゲート電極である導電体５０４に達する開口部と、導電体４７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ２１００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂおよび導電体４９６ｄに達する開口部と、導電体４９６ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂまたは導電体４９８ｃが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３および絶縁体４９４としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３または絶縁体４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ２１００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ２１００の電気特性を安定にすることができる。
水素などの不純物および酸素をブロックする機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
導電体４５４、導電体４８０ａ、導電体４８０ｂ、導電体４８０ｃ、導電体４７８ａ、導電体４７８ｂ、導電体４７８ｃ、導電体４７６ａ、導電体４７６ｂ、導電体４７４ａ、導電体４７４ｂ、導電体４７４ｃ、導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃ、導電体４９６ｄ、導電体４９８ａ、導電体４９８ｂおよび導電体４９８ｃとしては、タングステンと、シリコン、炭素、ゲルマニウム、スズ、アルミニウムまたはニッケルから選ばれた一以上の元素と、を有する領域を有する導電体を用いればよい。特に、タングステンと、シリコンと、を有する導電体が好ましい。また、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いてもよい。例えば、合金や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
なお、図２５に示す半導体装置は、図２４に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図２５に示す半導体装置については、図２４に示した半導体装置の記載を参酌する。具体的には、図２５に示す半導体装置は、トランジスタ２２００がＦｉｎ型である場合を示している。トランジスタ２２００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ２２００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ２２００のオフ特性を向上させることができる。
また、図２６に示す半導体装置は、図２４に示した半導体装置のトランジスタ２２００の構造が異なるのみである。よって、図２６に示す半導体装置については、図２４に示した半導体装置の記載を参酌する。具体的には、図２６に示す半導体装置は、トランジスタ２２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。図２６には、絶縁体４５２によって領域４５６が半導体基板４５０と分離されている構造を示す。半導体基板４５０としてＳＯＩ基板を用いることによって、パンチスルー現象などを抑制することができるためトランジスタ２２００のオフ特性を向上させることができる。なお、絶縁体４５２は、半導体基板４５０を絶縁体化させることによって形成することができる。例えば、絶縁体４５２としては、酸化シリコンを用いることができる。
図２４乃至図２６に示した半導体装置は、半導体基板を用いてｐチャネル型トランジスタを作製し、その上方にｎチャネル型トランジスタを作製するため、素子の占有面積を縮小することができる。即ち、半導体装置の集積度を高くすることができる。また、ｎチャネル型トランジスタと、ｐチャネル型トランジスタとを同一の半導体基板を用いて作製した場合と比べて、工程を簡略化することができるため、半導体装置の生産性を高くすることができる。また、半導体装置の歩留まりを高くすることができる。また、ｐチャネル型トランジスタは、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域、シャロートレンチ構造、歪み設計などの複雑な工程を省略できる場合がある。そのため、ｎチャネル型トランジスタを、半導体基板を用いて作製する場合と比べて、生産性および歩留まりを高くすることができる場合がある。
＜ＣＭＯＳアナログスイッチ＞
また図２３（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。
＜記憶装置１＞
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２７に示す。
図２７（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述のトランジスタ２１００と同様のトランジスタを用いることができる。
トランジスタ３３００は、オフ電流の小さいトランジスタが好ましい。トランジスタ３３００は、例えば、酸化物半導体を用いたトランジスタを用いることができる。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。
図２７（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図２７（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位にして、トランジスタ３３００を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。
トランジスタ３３００のオフ電流が小さいため、ノードＦＧの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報のみを読み出せる構成とすればよい。
なお、上記においては、２種類の電荷をノードＦＧに保持する例について示したが、本発明に係る半導体装置はこれに限られるものではない。例えば、半導体装置のノードＦＧに３種類以上の電荷を保持できる構成としてもよい。このような構成とすることにより、当該半導体装置を多値化して記憶容量の増大を図ることができる。
＜記憶装置の構造１＞
図２８は、図２７（Ａ）に対応する半導体装置の断面図である。図２８に示す半導体装置は、トランジスタ３２００と、トランジスタ３３００と、容量素子３４００と、を有する。また、トランジスタ３３００および容量素子３４００は、トランジスタ３２００の上方に配置する。なお、トランジスタ３３００としては、上述したトランジスタ２１００についての記載を参照する。また、トランジスタ３２００としては、図２４に示したトランジスタ２２００についての記載を参照する。なお、図２４では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
図２８に示すトランジスタ３２００は、半導体基板４５０を用いたトランジスタである。トランジスタ３２００は、半導体基板４５０中の領域４７２ａと、半導体基板４５０中の領域４７２ｂと、絶縁体４６２と、導電体４５４と、を有する。
図２８に示す半導体装置は、絶縁体４６４と、絶縁体４６６と、絶縁体４６８と、導電体４８０ａと、導電体４８０ｂと、導電体４８０ｃと、導電体４７８ａと、導電体４７８ｂと、導電体４７８ｃと、導電体４７６ａと、導電体４７６ｂと、導電体４７４ａと、導電体４７４ｂと、導電体４７４ｃと、導電体４９６ａと、導電体４９６ｂと、導電体４９６ｃと、導電体４９６ｄと、導電体４９８ａと、導電体４９８ｂと、導電体４９８ｃと、絶縁体４８９と、絶縁体４９０と、絶縁体４９１と、絶縁体４９２と、絶縁体４９３と、絶縁体４９４と、を有する。
絶縁体４６４は、トランジスタ３２００上に配置する。また、絶縁体４６６は、絶縁体４６４上に配置する。また、絶縁体４６８は、絶縁体４６６上に配置する。また、絶縁体４８９は、絶縁体４６８上に配置する。また、トランジスタ３３００は、絶縁体４８９上に配置する。また、絶縁体４９３は、トランジスタ３３００上に配置する。また、絶縁体４９４は、絶縁体４９３上に配置する。
絶縁体４６４は、領域４７２ａに達する開口部と、領域４７２ｂに達する開口部と、導電体４５４に達する開口部と、を有する。また、開口部には、それぞれ導電体４８０ａ、導電体４８０ｂまたは導電体４８０ｃが埋め込まれている。
また、絶縁体４６６は、導電体４８０ａに達する開口部と、導電体４８０ｂに達する開口部と、導電体４８０ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７８ａ、導電体４７８ｂまたは導電体４７８ｃが埋め込まれている。
また、絶縁体４６８は、導電体４７８ｂに達する開口部と、導電体４７８ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４７６ａまたは導電体４７６ｂが埋め込まれている。
また、絶縁体４８９は、トランジスタ３３００のチャネル形成領域と重なる開口部と、導電体４７６ａに達する開口部と、導電体４７６ｂに達する開口部と、を有する。また、開口部には、それぞれ導電体４７４ａ、導電体４７４ｂまたは導電体４７４ｃが埋め込まれている。
導電体４７４ａは、トランジスタ３３００のボトムゲート電極としての機能を有しても構わない。または、例えば、導電体４７４ａに一定の電位を印加することで、トランジスタ３３００のしきい値電圧などの電気特性を制御しても構わない。または、例えば、導電体４７４ａとトランジスタ３３００のトップゲート電極である導電体５０４とを電気的に接続しても構わない。こうすることで、トランジスタ３３００のオン電流を大きくすることができる。また、パンチスルー現象を抑制することができるため、トランジスタ３３００の飽和領域における電気特性を安定にすることができる。
また、絶縁体４９０は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９０は上記実施の形態の絶縁体１０３に相当するため、詳細については絶縁体１０３の記載を参酌することができる。上記実施の形態に記載したように、開口部を除いて導電体４７４ａ乃至４７４ｃの上を覆うように絶縁体４９０を設けることにより、絶縁体４９１から導電体４７４ａ乃至４７４ｃが酸素を引き抜くことを防ぐことができる。これにより、絶縁体４９１からトランジスタ３３００の酸化物半導体に効果的に酸素を供給することができる。
また、絶縁体４９１は、導電体４７４ｂに達する開口部と、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９１は上記実施の形態の絶縁体１０４に相当するため、詳細については絶縁体１０４の記載を参酌することができる。
上記実施の形態に示したように、絶縁体４９１の水、水素の含有量を低減することにより、トランジスタ２１００の酸化物半導体に欠陥準位が形成されるのを抑制することができる。これにより、トランジスタ２１００の電気特性を安定させることができる。
また、このような、水、水素が低減された絶縁体は絶縁体４９１だけでなく、他の絶縁体に用いてもよい。例えば、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３などに用いてもよい。
また、図２４においては、トランジスタ２０における絶縁体１０５、絶縁体１０１に相当する絶縁体を図示していないが、もちろんこれらを設ける構成としてもよい。例えば、絶縁体４６８と絶縁体４８９の間に絶縁体１０１に相当する絶縁体を設けてもよいし、絶縁体４８９と絶縁体４９０の間に絶縁体１０５に相当する絶縁体を設けてもよい。特に、絶縁体４６８と絶縁体４８９の間に絶縁体１０１に相当する、水、水素などをブロックする機能を有する絶縁体を設け、上記のように絶縁体４９１の水、水素の含有量を低減することにより、トランジスタ３３００の酸化物半導体に欠陥準位が形成されるのをさらに抑制することができる。
また、絶縁体４９２は、トランジスタ３３００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと絶縁体５１１を介して重なる導電体５１４に達する開口部と、トランジスタ３３００のゲート電極である導電体５０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａを通って、導電体４７４ｃに達する開口部と、を有する。なお、絶縁体４９２は上記実施の形態の絶縁体１１６に相当するため、詳細については絶縁体１１６の記載を参酌することができる。
また、絶縁体４９３は、トランジスタ３３００のソース電極またはドレイン電極の一方である導電体５１６ｂを通って、導電体４７４ｂに達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと絶縁体５１１を介して重なる導電体５１４に達する開口部と、トランジスタ３３００のゲート電極である導電体５０４に達する開口部と、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａを通って、導電体４７４ｃに達する開口部と、を有する。また、開口部には、それぞれ導電体４９６ａ、導電体４９６ｂ、導電体４９６ｃまたは導電体４９６ｄが埋め込まれている。ただし、それぞれの開口部は、さらにトランジスタ３３００などの構成要素のいずれかが有する開口部を介する場合がある。
また、絶縁体４９４は、導電体４９６ａに達する開口部と、導電体４９６ｂに達する開口部と、導電体４９６ｃに達する開口部と、導電体４９６ｄに達する開口部と、を有する。また、開口部には、それぞれ導電体４９８ａ、導電体４９８ｂ、導電体４９８ｃおよび導電体４９８ｄが埋め込まれている。
絶縁体４６４、絶縁体４６６、絶縁体４６８、絶縁体４８９、絶縁体４９３または絶縁体４９４の一以上は、水素などの不純物および酸素をブロックする機能を有する絶縁体を有することが好ましい。トランジスタ３３００の近傍に、水素などの不純物および酸素をブロックする機能を有する絶縁体を配置することによって、トランジスタ３３００の電気特性を安定にすることができる。
トランジスタ３２００のソースまたはドレインは、導電体４８０ｂと、導電体４７８ｂと、導電体４７６ａと、導電体４７４ｂと、導電体４９６ｃと、を介してトランジスタ３３００のソース電極またはドレイン電極の一方である導電体５１６ｂと電気的に接続する。また、トランジスタ３２００のゲート電極である導電体４５４は、導電体４８０ｃと、導電体４７８ｃと、導電体４７６ｂと、導電体４７４ｃと、導電体４９６ｄと、を介してトランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと電気的に接続する。
容量素子３４００は、トランジスタ３３００のソース電極またはドレイン電極の他方である導電体５１６ａと、導電体５１４と、絶縁体５１１と、を有する。なお、絶縁体５１１は、トランジスタ３３００のゲート絶縁体として機能する絶縁体と同一工程を経て形成できるため、生産性を高めることができて好ましい場合がある。また、導電体５１４として、トランジスタ３３００のゲート電極として機能する導電体５０４と同一工程を経て形成した層を用いると、生産性を高めることができて好ましい場合がある。
そのほかの構造については、適宜図２４などについての記載を参酌することができる。
なお、図２９に示す半導体装置は、図２８に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図２９に示す半導体装置については、図２８に示した半導体装置の記載を参酌する。具体的には、図２９に示す半導体装置は、トランジスタ３２００がＦｉｎ型である場合を示している。Ｆｉｎ型であるトランジスタ３２００については、図２５に示したトランジスタ２２００の記載を参照する。なお、図２５では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
また、図３０に示す半導体装置は、図２８に示した半導体装置のトランジスタ３２００の構造が異なるのみである。よって、図３０に示す半導体装置については、図２８に示した半導体装置の記載を参酌する。具体的には、図３０に示す半導体装置は、トランジスタ３２００がＳＯＩ基板である半導体基板４５０に設けられた場合を示している。ＳＯＩ基板である半導体基板４５０に設けられたトランジスタ３２００については、図２６に示したトランジスタ２２００の記載を参照する。なお、図２６では、トランジスタ２２００がｐチャネル型トランジスタである場合について説明したが、トランジスタ３２００がｎチャネル型トランジスタであっても構わない。
＜記憶装置２＞
図２７（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２７（Ａ）に示した半導体装置と異なる。この場合も図２７（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。
図２７（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。
以上に示した半導体装置は、酸化物半導体を用いたオフ電流の小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
＜記憶装置３＞
図２７（Ａ）に示す半導体装置（記憶装置）の変形例について、図３１に示す回路図を用いて説明する。
図３１に示す半導体装置は、トランジスタ４１００乃至トランジスタ４４００と、容量素子４５００および容量素子４６００と、を有する。ここでトランジスタ４１００は、上述のトランジスタ３２００と同様のトランジスタを用いることができ、トランジスタ４２００乃至４４００は、上述のトランジスタ３３００と同様のトランジスタを用いることができる。なお、図３１に示す半導体装置は、図３１では図示を省略したが、マトリクス状に複数設けられる。図３１に示す半導体装置は、配線４００１、配線４００３、配線４００５乃至４００９に与える信号または電位に従って、データ電圧の書き込み、読み出しを制御することができる。
トランジスタ４１００のソースまたはドレインの一方は、配線４００３に接続される。トランジスタ４１００のソースまたはドレインの他方は、配線４００１に接続される。なお図３１では、トランジスタ４１００の導電型をｐチャネル型として示すが、ｎチャネル型でもよい。
図３１に示す半導体装置は、２つのデータ保持部を有する。例えば第１のデータ保持部は、ノードＦＧ１に接続されるトランジスタ４４００のソースまたはドレインの一方、容量素子４６００の一方の電極、およびトランジスタ４２００のソースまたはドレインの一方の間で電荷を保持する。また、第２のデータ保持部は、ノードＦＧ２に接続されるトランジスタ４１００のゲート、トランジスタ４２００のソースまたはドレインの他方、トランジスタ４３００のソースまたはドレインの一方、および容量素子４５００の一方の電極の間で電荷を保持する。
トランジスタ４３００のソースまたはドレインの他方は、配線４００３に接続される。トランジスタ４４００のソースまたはドレインの他方は、配線４００１に接続される。トランジスタ４４００のゲートは、配線４００５に接続される。トランジスタ４２００のゲートは、配線４００６に接続される。トランジスタ４３００のゲートは、配線４００７に接続される。容量素子４６００の他方の電極は、配線４００８に接続される。容量素子４５００の他方の電極は、配線４００９に接続される。
トランジスタ４２００乃至４４００は、データ電圧の書き込みと電荷の保持を制御するスイッチとしての機能を有する。なおトランジスタ４２００乃至４４００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）であることが好ましい。ＯＳトランジスタは、オフ電流が低い、シリコンを有するトランジスタと重ねて作製できる等の利点がある。なお図３１では、トランジスタ４２００乃至４４００の導電型をｎチャネル型として示すが、ｐチャネル型でもよい。
トランジスタ４２００およびトランジスタ４３００と、トランジスタ４４００とは、酸化物半導体を用いたトランジスタであっても別層に設けることが好ましい。すなわち、図３１に示す半導体装置は、図３１に示すように、トランジスタ４１００を有する第１の層４０２１と、トランジスタ４２００およびトランジスタ４３００を有する第２の層４０２２と、トランジスタ４４００を有する第３の層４０２３と、で構成されることが好ましい。トランジスタを有する層を積層して設けることで、回路面積を縮小することができ、半導体装置の小型化を図ることができる。
次いで、図３１に示す半導体装置への情報の書き込み動作について説明する。
最初に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作１とよぶ。）について説明する。なお、以下において、ノードＦＧ１に接続されるデータ保持部に書きこむデータ電圧をＶＤ１とし、トランジスタ４１００の閾値電圧をＶｔｈとする。
書き込み動作１では、配線４００３をＶＤ１とし、配線４００１を接地電位とした後に、電気的に浮遊状態とする。また配線４００５、４００６をハイレベルにする。また配線４００７乃至４００９をローレベルにする。すると、電気的に浮遊状態にあるノードＦＧ２の電位が上昇し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００１の電位が上昇する。またトランジスタ４４００、トランジスタ４２００が導通状態となる。そのため、配線４００１の電位の上昇につれて、ノードＦＧ１、ＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でゲートとソースとの間の電圧（Ｖｇｓ）がトランジスタ４１００の閾値電圧Ｖｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００１、ノードＦＧ１、ＦＧ２の電位の上昇は止まり、ＶＤ１からＶｔｈだけ下がった「ＶＤ１−Ｖｔｈ」で一定となる。
つまり、配線４００３に与えたＶＤ１は、トランジスタ４１００に電流が流れることで、配線４００１に与えられ、ノードＦＧ１、ＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ１−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。
次に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の書き込み動作（以下、書き込み動作２とよぶ。）について説明する。なお、ノードＦＧ２に接続されるデータ保持部に書きこむデータ電圧をＶＤ２として説明する。
書き込み動作２では、配線４００１をＶＤ２とし、配線４００３を接地電位とした後に、電気的に浮遊状態とする。また配線４００７をハイレベルにする。また配線４００５、４００６、４００８、４００９をローレベルにする。トランジスタ４３００を導通状態として配線４００３をローレベルにする。そのため、ノードＦＧ２の電位もローレベルにまで低下し、トランジスタ４１００に電流が流れる。電流が流れることで、配線４００３の電位が上昇する。またトランジスタ４３００が導通状態となる。そのため、配線４００３の電位の上昇につれて、ノードＦＧ２の電位が上昇する。ノードＦＧ２の電位が上昇し、トランジスタ４１００でＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。そのため、配線４００３、ＦＧ２の電位の上昇は止まり、ＶＤ２からＶｔｈだけ下がった「ＶＤ２−Ｖｔｈ」で一定となる。
つまり、配線４００１に与えたＶＤ２は、トランジスタ４１００に電流が流れることで、配線４００３に与えられ、ノードＦＧ２の電位が上昇する。電位の上昇によって、ノードＦＧ２の電位が「ＶＤ２−Ｖｔｈ」となると、トランジスタ４１００のＶｇｓがＶｔｈとなるため、電流が止まる。このとき、ノードＦＧ１の電位は、トランジスタ４２００、４４００共に非導通状態であり、書き込み動作１で書きこんだ「ＶＤ１−Ｖｔｈ」が保持される。
図３１に示す半導体装置では、複数のデータ保持部にデータ電圧を書きこんだのち、配線４００９をハイレベルにして、ノードＦＧ１、ＦＧ２の電位を上昇させる。そして、各トランジスタを非導通状態として、電荷の移動をなくし、書きこんだデータ電圧を保持する。
以上説明したノードＦＧ１、ＦＧ２へのデータ電圧の書き込み動作によって、複数のデータ保持部にデータ電圧を保持させることができる。なお書きこまれる電位として、「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を一例として挙げて説明したが、これらは多値のデータに対応するデータ電圧である。そのため、それぞれのデータ保持部で４ビットのデータを保持する場合、１６値の「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」を取り得る。
次いで、図３１に示す半導体装置からの情報の読み出し動作について説明する。
最初に、ノードＦＧ２に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作１とよぶ。）について説明する。
読み出し動作１では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９をローレベルとして、電気的に浮遊状態にあるノードＦＧ２の電位を「ＶＤ２−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ２−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ２」となる。この配線４００３の電位は、ノードＦＧ２に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ２に接続されるデータ保持部のデータを取得する。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ２」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作２で書きこんだ「ＶＤ２」が読み出される。
ノードＦＧ２に接続されるデータ保持部のデータを取得したら、トランジスタ４３００を導通状態として、ノードＦＧ２の「ＶＤ２−Ｖｔｈ」を放電させる。
次に、ノードＦＧ１に保持される電荷をノードＦＧ２に分配し、ノードＦＧ１に接続されるデータ保持部のデータ電圧を、ノードＦＧ２に接続されるデータ保持部に移す。ここで、配線４００１、４００３をローレベルとする。配線４００６をハイレベルにする。また、配線４００５、配線４００７乃至４００９をローレベルにする。トランジスタ４２００が導通状態となることで、ノードＦＧ１の電荷が、ノードＦＧ２との間で分配される。
ここで、電荷の分配後の電位は、書きこんだ電位「ＶＤ１−Ｖｔｈ」から低下する。そのため、容量素子４６００の容量値は、容量素子４５００の容量値よりも大きくしておくことが好ましい。あるいは、ノードＦＧ１に書きこむ電位「ＶＤ１−Ｖｔｈ」は、同じデータを表す電位「ＶＤ２−Ｖｔｈ」よりも大きくすることが好ましい。このように、容量値の比を変えること、予め書きこむ電位を大きくしておくことで、電荷の分配後の電位の低下を抑制することができる。電荷の分配による電位の変動については、後述する。
次に、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作（以下、読み出し動作２とよぶ。）について説明する。
読み出し動作２では、プリチャージを行ってから電気的に浮遊状態とした、配線４００３を放電させる。配線４００５乃至４００８をローレベルにする。また、配線４００９は、プリチャージ時にハイレベルとして、その後ローレベルとする。配線４００９をローレベルとすることで、電気的に浮遊状態にあるノードＦＧ２を電位「ＶＤ１−Ｖｔｈ」とする。ノードＦＧ２の電位が下がることで、トランジスタ４１００に電流が流れる。電流が流れることで、電気的に浮遊状態の配線４００３の電位が低下する。配線４００３の電位の低下につれて、トランジスタ４１００のＶｇｓが小さくなる。トランジスタ４１００のＶｇｓがトランジスタ４１００のＶｔｈになると、トランジスタ４１００を流れる電流が小さくなる。すなわち、配線４００３の電位が、ノードＦＧ２の電位「ＶＤ１−Ｖｔｈ」からＶｔｈだけ大きい値である「ＶＤ１」となる。この配線４００３の電位は、ノードＦＧ１に接続されるデータ保持部のデータ電圧に対応する。読み出されたアナログ値のデータ電圧はＡ／Ｄ変換を行い、ノードＦＧ１に接続されるデータ保持部のデータを取得する。以上が、ノードＦＧ１に接続されるデータ保持部へのデータ電圧の読み出し動作である。
つまり、プリチャージ後の配線４００３を浮遊状態とし、配線４００９の電位をハイレベルからローレベルに切り替えることで、トランジスタ４１００に電流が流れる。電流が流れることで、浮遊状態にあった配線４００３の電位は低下して「ＶＤ１」となる。トランジスタ４１００では、ノードＦＧ２の「ＶＤ１−Ｖｔｈ」との間のＶｇｓがＶｔｈとなるため、電流が止まる。そして、配線４００３には、書き込み動作１で書きこんだ「ＶＤ１」が読み出される。
以上説明したノードＦＧ１、ＦＧ２からのデータ電圧の読み出し動作によって、複数のデータ保持部からデータ電圧を読み出すことができる。例えば、ノードＦＧ１およびノードＦＧ２にそれぞれ４ビット（１６値）のデータを保持することで計８ビット（２５６値）のデータを保持することができる。また、図３１においては、第１の層４０２１乃至第３の層４０２３からなる構成としたが、さらに層を形成することによって、半導体装置の面積を増大させず記憶容量の増加を図ることができる。
なお読み出される電位は、書きこんだデータ電圧よりＶｔｈだけ大きい電圧として読み出すことができる。そのため、書き込み動作で書きこんだ「ＶＤ１−Ｖｔｈ」や「ＶＤ２−Ｖｔｈ」のＶｔｈを相殺して読み出す構成とすることができる。その結果、メモリセルあたりの記憶容量を向上させるとともに、読み出されるデータを正しいデータに近づけることができるため、データの信頼性に優れたものとすることができる。
また、図３２に図３１に対応する半導体装置の断面図を示す。図３２に示す半導体装置は、トランジスタ４１００、トランジスタ４２００、トランジスタ４３００、トランジスタ４４００、容量素子４５００および容量素子４６００を有する。ここで、トランジスタ４１００は第１の層４０２１に形成され、トランジスタ４２００、トランジスタ４３００、および容量素子４５００は第２の層４０２２に形成され、トランジスタ４４００および容量素子４６００は第３の層４０２３に形成される。
ここで、トランジスタ４２００乃至４４００としてはトランジスタ３３００の記載を、トランジスタ４１００としてはトランジスタ３２００の記載を参酌することができる。また、その他の配線、絶縁体等についても適宜図２８の記載を参酌することができる。
なお、図２８に示す半導体装置の容量素子３４００では導電層を基板に対して平行に設けて容量を形成する構成としたが、容量素子４５００、４６００では、トレンチ状に導電層を設けて、容量を形成する構成としている。このような構成とすることで、同じ占有面積であっても大きい容量値を確保することができる。
＜記憶装置４＞
図２７（Ｃ）に示す半導体装置は、トランジスタ３５００、第６の配線３００６を有する点で図２７（Ａ）に示した半導体装置と異なる。この場合も図２７（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。また、トランジスタ３５００としては上記のトランジスタ３２００と同様のトランジスタを用いればよい。
第６の配線３００６は、トランジスタ３５００のゲートと電気的に接続され、トランジスタ３５００のソース、ドレインの一方はトランジスタ３２００のドレインと電気的に接続され、トランジスタ３５００のソース、ドレインの他方は第３の配線３００３と電気的に接続される。
図３３は、図２７（Ｃ）に示す半導体装置の断面図の一例を示す。図３４は、図３３に示すＡ１−Ａ２方向と概略垂直な断面の一例を示す。図３３および図３４に示す、図２７（Ｃ）に示す半導体装置は、層１６２７乃至層１６３１の５つの層を有する。層１６２７はトランジスタ３２００乃至トランジスタ３６００を有する。層１６２８及び層１６２９はトランジスタ３３００を有する。
層１６２７は、基板１４００と、基板１４００上のトランジスタ３２００乃至トランジスタ３６００と、トランジスタ３２００等の上の絶縁体１４６４と、プラグ１５４１等のプラグを有する。プラグ１５４１等は例えばトランジスタ３２００等のゲート電極、ソース電極またはドレイン電極等に接続する。プラグ１５４１は、絶縁体１４６４を埋めるように形成されることが好ましい。
トランジスタ３２００乃至トランジスタ３６００については、トランジスタ２２００の記載を参酌することができる。
絶縁体１４６４として例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体１４６４はスパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法などにより形成することができる。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
また、絶縁体１４６４として、炭化窒化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｏｎｉｔｒｉｄｅ）、酸化炭化シリコン（ｓｉｌｉｃｏｎ ｏｘｙｃａｒｂｉｄｅ）などを用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキサン）等を塗布法を用いて形成してもよい。
絶縁体１４６４は単層でもよく、複数の材料を積層して用いてもよい。
ここで、図３３には絶縁体１４６４を絶縁体１４６４ａと、絶縁体１４６４ａ上の絶縁体１４６４ｂとの２層とする例を示す。
絶縁体１４６４ａは、トランジスタ３２００の領域１４７６、トランジスタ３２００等のゲートとして機能する導電体１４５４等との密着性や、被覆性がよいことが好ましい。
絶縁体１４６４ａの一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで絶縁体１４６４ａは水素を有すると好ましい場合がある。絶縁体１４６４ａが水素を有することにより、基板１４００が有する欠陥等を低減し、トランジスタ３２００等の特性を向上させる場合がある。例えば基板１４００としてシリコンを有する材料を用いた場合には、水素によりシリコンのダングリングボンド等の欠陥を終端することができる。
ここで導電体１４５４等の絶縁体１４６４ａの下の導電体と、導電体１５１１等の絶縁体１４６４ｂ上に形成される導電体との間に形成される寄生容量は小さいことが好ましい。よって、絶縁体１４６４ｂは誘電率が低いことが好ましい。絶縁体１４６４ｂは、トランジスタ３２００などのゲート絶縁体として機能する絶縁体１４６２よりも誘電率が低いことが好ましい。また、絶縁体１４６４ｂは、絶縁体１４６４ａよりも誘電率が低いことが好ましい。例えば、絶縁体１４６４ｂの比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体１４６４ｂの比誘電率は、絶縁体１４６４ａの比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。
ここで一例として、絶縁体１４６４ａに窒化シリコンを、絶縁体１４６４ｂにＵＳＧを用いることができる。
ここで、絶縁体１４６４ａおよび絶縁体１５８１ａ等に窒化シリコンや、炭化窒化シリコンなどの銅の透過性の低い材料を用いることにより、導電体１５１１等に銅を用いた場合に、絶縁体１４６４ａおよび絶縁体１５８１ａ等の上下の層への銅の拡散を抑制できる場合がある。
また、例えば導電体１５１１の上面から、絶縁体１５８４等を介して上層に銅などの不純物が拡散する可能性がある。よって、導電体１５１１上の絶縁体１５８４は、銅などの不純物の透過性が低い材料を用いることが好ましい。例えば、絶縁体１５８４を、絶縁体１５８１ａおよび絶縁体１５８１ｂの積層構造のように積層構造とすればよい。
層１６２８は、絶縁体１５８１と、絶縁体１５８１上の絶縁体１５８４と、絶縁体１５８４上の絶縁体１５７１と、絶縁体１５７１上の絶縁体１５８５と、を有する。また、絶縁体１４６４上の導電体１５１１等と、導電体１５１１等に接続するプラグ１５４３等と、絶縁体１５７１上の導電体１５１３と、を有する。導電体１５１１は絶縁体１５８１の開口部を埋めるように形成されることが好ましい。プラグ１５４３等は絶縁体１５８４および絶縁体１５７１の開口部を埋めるように形成されることが好ましい。導電体１５１３は、絶縁体１５８５の開口部を埋めるように形成されることが好ましい。
また、層１６２８は、導電体１４１３を有してもよい。導電体１４１３は、絶縁体１５８５の開口部を埋めるように形成されることが好ましい。
絶縁体１５８４および絶縁体１５８５として例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体１５８４および絶縁体１５８５は、スパッタリング法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）、ＭＢＥ法、ＡＬＤ法、またはＰＬＤ法などにより形成することができる。特に、当該絶縁体をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。またプラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
また、絶縁体１５８４および絶縁体１５８５として、炭化シリコン、炭化窒化シリコン（ｓｉｌｉｃｏｎ ｃａｒｂｏｎｉｔｒｉｄｅ）、酸化炭化シリコン（ｓｉｌｉｃｏｎ ｏｘｙｃａｒｂｉｄｅ）などを用いることができる。また、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等を用いることができる。ＵＳＧ、ＢＰＳＧ等は、常圧ＣＶＤ法を用いて形成すればよい。また、例えば、ＨＳＱ（水素シルセスキオキサン）等を塗布法を用いて形成してもよい。
絶縁体１５８４および絶縁体１５８５は単層でもよく、複数の材料を積層して用いてもよい。
絶縁体１５８１は複数の層を積層して形成してもよい。例えば図３３に示すように、絶縁体１５８１は絶縁体１５８１ａと、絶縁体１５８１ａ上の絶縁体１５８１ｂの２層としてもよい。
またプラグ１５４３は、絶縁体１５７１上に凸部を有する。
導電体１５１１、導電体１５１３、導電体１４１３、プラグ１５４３等として、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。例えば、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、ニオブ、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を単層構造または積層構造として用いることができる。また、窒化タングステン、窒化モリブデン、窒化チタンなどの金属窒化物を用いることができる。
ここで、導電体１５１１、導電体１５１３等の導電体は図２７（Ｃ）に示す半導体装置の配線として機能することが好ましい。よって、これらの導電体を、配線、あるいは配線層と呼ぶ場合がある。また、これらの導電体間は、プラグ１５４３等のプラグで接続されることが好ましい。
絶縁体１５８１は、絶縁体１４６４の記載を参照すればよい。また、絶縁体１５８１は単層でもよく、複数の材料を積層して用いてもよい。ここで、図３３には絶縁体１５８１を絶縁体１５８１ａと、絶縁体１５８１ａ上の絶縁体１５８１ｂとの２層とする例を示す。絶縁体１５８１ａおよび絶縁体１５８１ｂに用いることのできる材料や、形成方法についてはそれぞれ、絶縁体１４６４ａおよび絶縁体１４６４ｂに用いることのできる材料や形成方法の記載を参照することができる。
絶縁体１５８１ａの一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、図２７（Ｃ）に示す半導体装置が有する半導体素子、例えばトランジスタ３３００等において、水素が該半導体素子に拡散することにより該半導体素子の特性が低下する場合がある。よって絶縁体１５８１ａとして水素の脱離量が少ない膜を用いることが好ましい。水素の脱離量は、例えばＴＤＳなどを用いて分析することができる。絶縁体１５８１ａの水素の脱離量は、ＴＤＳにおいて、５０℃から５００℃の範囲において、水素原子に換算した脱離量が例えば５×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０２０ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以下である。または、絶縁体１５８１ａは、水素原子に換算した脱離量は、絶縁膜の面積あたりで例えば５×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは２×１０１５ａｔｏｍｓ／ｃｍ２以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
また、このような水素の脱離量が少ない窒化シリコンは、絶縁体１５８１ａだけでなく、図３３に示す絶縁体１５８１ａより上の層の絶縁体に用いてもよい。また、上記窒化シリコンに代えて、上記実施の形態に示す、水素、水が低減された絶縁体１０４と同様の絶縁体を用いてもよい。
また絶縁体１５８１ｂは、絶縁体１５８１ａよりも誘電率が低いことが好ましい。例えば、絶縁体１５８１ｂの比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体１５８１ｂの比誘電率は、絶縁体１５８１ａの比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。
絶縁体１５７１は不純物の透過性が低い絶縁性材料を用いて形成することが好ましい。例えば、絶縁体１５７１は酸素の透過性が低いことが好ましい。また例えば、絶縁体１５７１は水素の透過性が低いことが好ましい。また例えば、絶縁体１５７１は水の透過性が低いことが好ましい。
絶縁体１５７１として例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）、窒化シリコン等を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウム、酸化ガリウムを添加してもよい。またはこれらの絶縁体を窒化処理して酸化窒化物としてもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。特に、酸化アルミニウムは水や水素に対するバリア性に優れているため好ましい。
また、絶縁体１５７１として例えば、炭化シリコン、炭化窒化シリコン、酸化炭化シリコンなどを用いてもよい。
絶縁体１５７１は水や水素の透過性が低い材料の層に、他の絶縁材料を含む層を積層させてもよい。例えば、酸化シリコンまたは酸化窒化シリコンを含む層、金属酸化物を含む層などを積層させて用いてもよい。
ここで例えば、図２７（Ｃ）に示す半導体装置が絶縁体１５７１を有することにより、導電体１５１３、導電体１４１３等が有する元素が、絶縁体１５７１およびその下層（絶縁体１５８４、絶縁体１５８１、層１６２７等）へ拡散することを抑制できる。
ここで絶縁体１５７１の誘電率が絶縁体１５８４よりも高い場合には、絶縁体１５７１の膜厚は絶縁体１５８４の膜厚よりも小さいことが好ましい。ここで絶縁体１５８４の比誘電率は例えば、絶縁体１５７１の比誘電率の好ましくは０．７倍以下、より好ましくは０．６倍以下である。また例えば、絶縁体１５７１の膜厚は好ましくは５ｎｍ以上２００ｎｍ以下、より好ましくは５ｎｍ以上６０ｎｍ以下であり、絶縁体１５８４の膜厚は好ましくは３０ｎｍ以上８００ｎｍ以下、より好ましくは５０ｎｍ以上５００ｎｍ以下である。また、例えば絶縁体１５７１の膜厚は絶縁体１５８４の膜厚の３分の１以下であることが好ましい。
図３３は図２７（Ｃ）に示す半導体装置の構成要素の一部を示す断面図である。図３３には、絶縁体１４６４ｂと、絶縁体１４６４ｂに埋め込まれるように形成されるプラグ１５４１と、絶縁体１４６４ｂ上の絶縁体１５８１と、プラグ１５４１および絶縁体１４６４ｂ上の導電体１５１１と、絶縁体１４８１上の絶縁体１５８４と、絶縁体１５８４上の絶縁体１５７１と、絶縁体１５８４および絶縁体１５７１に埋め込まれるように形成され、導電体１５１１上に位置するプラグ１５４３と、絶縁体１５７１上の絶縁体１５８５と、プラグ１５４３および絶縁体１５７１上の導電体１５１３と、を示す。ここで図３３に示す断面において、プラグ１５４３の上面のうち、最も高い領域の高さは、絶縁体１５７１の上面のうち、最も高い領域の高さよりも高いことが好ましい。
また、導電体１５１３を形成するための開口部は、絶縁体１５７１の一部を除去する場合がある。
ここで一例として、絶縁体１４６４ａとして窒化シリコン、絶縁体１５８１ａとして炭化窒化シリコンを用いる。ここで絶縁体１５７１ａまたは絶縁体１５７１の少なくとも一方に、水素の透過性の低い材料を用いる。この時、導電体１５１３ｂとして例えば窒化チタンを用いることにより、窒化シリコンや炭化窒化シリコンが有する水素がトランジスタ３３００へ拡散することを抑制できる。
層１６２９は、トランジスタ３３００と、プラグ１５４４およびプラグ１５４４ｂ等のプラグと、を有する。プラグ１５４４およびプラグ１５４４ｂ等のプラグは、層１６２８が有する導電体１５１３や、トランジスタ３３００が有するゲート電極、ソース電極またはドレイン電極と接続する。トランジスタ３３００の構成は上記トランジスタ２０、トランジスタ２１００などの記載を参酌することができる。
トランジスタ３３００は、導電体１４１３、絶縁体１５７１ａ、絶縁体１４０２、導電体１４１６ａ、導電体１４１６ｂ、導電体１４０４、絶縁体１４０８、絶縁体５９１を有している。トランジスタ３３００の各構成は、トランジスタ２０の各構成を参酌することができる。導電体１４１３は導電体１０２、絶縁体１５７１ａは絶縁体１０３、絶縁体１４０２は絶縁体１０４、導電体１４１６ａは導電体１０８ａ、導電体１４１６ｂは導電体１０８ｂ、導電体１４０４は導電体１１４、絶縁体１４０８は絶縁体１１６、絶縁体５９１は絶縁体１１８を参酌することができる。また、図３３においては、トランジスタ２０における絶縁体１０５に相当する絶縁体を図示していないが、もちろんこれを設ける構成としてもよい。例えば、絶縁体１５８５と絶縁体１５７１ａの間に絶縁体１０５に相当する絶縁体を設けてもよい。
上記実施の形態と同様に、絶縁体１５７１とトランジスタ２０の絶縁体１０６ａに相当する絶縁体の間に設けられる絶縁体の積層体（本実施の形態においては、絶縁体１５８５、絶縁体１５７１ａ、絶縁体１４０２の積層体）に含まれる水、または水素の量が少ないことが好ましい。上述のように、絶縁体１５７１を水、水素をブロックする機能を有する絶縁体とすると、トランジスタ２０の絶縁体１０６ａおよび半導体１０６ｂとなる酸化物を成膜するときに、当該酸化物に供給される水、水素は、絶縁体１５８５、絶縁体１５７１ａ、絶縁体１４０２に含まれるものである。このため、当該酸化物を成膜するときに、絶縁体１５８５、絶縁体１５７１ａおよび絶縁体１４０２の積層体、その中でも特に絶縁体１４０２に含まれる水、または水素の量が十分少なければ、当該酸化物に水または水素が供給されるのを低減することができる。
また、導電体１４１６ａおよび導電体１４１６ｂは、その上面に接して形成されるプラグ１５４４ｂが有する元素の透過性が低い材料を有することが好ましい。
また、導電体１４１６ａおよび導電体１４１６ｂを積層膜としてもよい。ここで一例として、導電体１４１６ａおよび導電体１４１６ｂを第１の層および第２の層の積層とする。ここで酸化物層４０６ｂ上に第１の層を形成し、第１の層上に第２の層を形成する。第１の層として例えばタングステンを用い、第２の層として例えば窒化タンタルを用いる。ここでプラグ１５４４ｂ等として例えば銅を用いる。銅は抵抗が小さく、プラグや配線等の導電体として用いることが好ましい。一方、銅は拡散しやすく、トランジスタの半導体層やゲート絶縁膜等へ拡散することによりトランジスタ特性を低下させる場合がある。ここで導電体１４１６ａおよび導電体１４１６ｂが窒化タンタルを有することにより、プラグ１５４４ｂ等が有する銅が酸化物層４０６ｂへ拡散することを抑制できる場合がある。
本発明の一態様の図２７（Ｃ）に示す半導体装置は、プラグや配線等が半導体素子の特性低下を招く元素および化合物を有する場合に、該元素や化合物が半導体素子へ拡散することを抑制する構造を有することが好ましい。
層１６３０は、絶縁体１５９２と、導電体１５１４等の導電体と、プラグ１５４５等のプラグと、を有する。プラグ１５４５等は、導電体１５１４等の導電体と接続する。
層１６３１は、容量素子３４００と、を有する。容量素子３４００は、導電体１５１６と、導電体１５１７と、絶縁体１５７１と、を有する。絶縁体１５７１は、導電体１５１６と導電体１５１７で挟まれる領域を有する。また、層１６３１は、絶縁体１５９４と、導電体１５１７上のプラグ１５４７を有することが好ましい。プラグ１５４７は絶縁体１５９４の開口部を埋めるように形成されることが好ましい。また、層１６３１は、層１６３０が有するプラグに接続する導電体１５１６ｂと、導電体１５１６ｂ上のプラグ１５４７ｂを有することが好ましい。
また層１６３１は、プラグ１５４７やプラグ１５４７ｂに接続する、配線層を有してもよい。図３３に示す例では、配線層はプラグ１５４７やプラグ１５４７ｂに接続する導電体１５１８等と、導電体１５１８上のプラグ１５４８と、絶縁体１５９５と、プラグ１５４８上の導電体１５１９と、導電体１５１９上の絶縁体１５９９とを有する。プラグ１５４８は絶縁体１５９５の開口部を埋めるように形成されることが好ましい。また、絶縁体１５９９は、導電体１５１９上に開口部を有する。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した撮像装置の一例について説明する。
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図３５（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す平面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０のいずれか一以上を省略してもよい。
また、図３５（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図３６（Ａ）は、カラー画像を取得するための画素２１１の一例を示す平面図である。図３６（Ａ）に示す画素２１１は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）および青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させることができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配線２４８および配線２４９を、それぞれ配線２４８［ｎ］および配線２４９［ｎ］と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図３６（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長域の光を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図３６（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図３６（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図３６（Ａ）において、赤の波長域の光を検出する副画素２１２、緑の波長域の光を検出する副画素２１２、および青の波長域の光を検出する副画素２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域の光を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図３７の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図３７（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図３７（Ｂ）に示すように光電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。
図３７に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子２２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図３６に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図３８（Ａ）および図３８（Ｂ）は、撮像装置を構成する素子の断面図である。図３８（Ａ）に示す撮像装置は、シリコン基板３００に設けられたシリコンを用いたトランジスタ３５１、トランジスタ３５１上に積層して配置された酸化物半導体を用いたトランジスタ３５２およびトランジスタ３５３、ならびにシリコン基板３００に設けられたフォトダイオード３６０を含む。各トランジスタおよびフォトダイオード３６０は、種々のプラグ３７０および配線３７１と電気的な接続を有する。また、フォトダイオード３６０のアノード３６１は、低抵抗領域３６３を介してプラグ３７０と電気的に接続を有する。
また撮像装置は、シリコン基板３００に設けられたトランジスタ３５１およびフォトダイオード３６０を有する層３１０と、層３１０と接して設けられ、配線３７１を有する層３２０と、層３２０と接して設けられ、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、層３３０と接して設けられ、配線３７２および配線３７３を有する層３４０を備えている。
なお図３８（Ａ）の断面図の一例では、シリコン基板３００において、トランジスタ３５１が形成された面とは逆側の面にフォトダイオード３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード３６０の受光面をトランジスタ３５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層３１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層３１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
なおシリコンを用いたトランジスタのみを用いて画素を構成する場合には、層３３０を省略すればよい。層３３０を省略した断面図の一例を図３８（Ｂ）に示す。
なお、シリコン基板３００は、ＳＯＩ基板であってもよい。また、シリコン基板３００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
ここで、トランジスタ３５１およびフォトダイオード３６０を有する層３１０と、トランジスタ３５２およびトランジスタ３５３を有する層３３０と、の間には絶縁体３８０が設けられる。ただし、絶縁体３８０の位置は限定されない。
トランジスタ３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ３５１の信頼性を向上させる効果がある。一方、トランジスタ３５２およびトランジスタ３５３などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３５２およびトランジスタ３５３などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３８０を設けることが好ましい。絶縁体３８０より下層に水素を閉じ込めることで、トランジスタ３５１の信頼性を向上させることができる。さらに、絶縁体３８０より下層から、絶縁体３８０より上層に水素が拡散することを抑制できるため、トランジスタ３５２およびトランジスタ３５３などの信頼性を向上させることができる。
絶縁体３８０としては、例えば、酸素または水素をブロックする機能を有する絶縁体を用いる。
また、図３８（Ａ）の断面図において、層３１０に設けるフォトダイオード３６０と、層３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図３９（Ａ１）および図３９（Ｂ１）に示すように、撮像装置の一部または全部を湾曲させてもよい。図３９（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図３９（Ａ２）は、図３９（Ａ１）中の一点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図３９（Ａ３）は、図３９（Ａ１）中の一点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図３９（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の一点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図３９（Ｂ２）は、図３９（Ｂ１）中の一点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３９（Ｂ３）は、図３９（Ｂ１）中の一点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態においては、本発明の一態様に係るトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵの一例について説明する。
＜ＣＰＵの構成＞
図４０は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。
図４０に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図４０に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図４０に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図４０に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。
図４０に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図４１は、レジスタ１１９６として用いることのできる記憶素子１２００の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図４１では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図４１では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図４１において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図４１における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号に応じてトランジスタ１２１０の状態（導通状態、または非導通状態）が決まり、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）デバイスにも応用可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した表示装置について、図４２および図４３を用いて説明する。
＜表示装置の構成＞
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図４２は、本発明の一態様に係るＥＬ表示装置の一例である。図４２（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図４２（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図４２（Ｃ）は、図４２（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
図４２（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図４２（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
なお、図４２（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図４２（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
図４２（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図４２（Ｃ）は、図４２（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
図４２（Ｃ）には、トランジスタ７４１として、基板７００上の導電体７０４ａと、導電体７０４ａ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあり導電体７０４ａと重なる半導体７０６ａおよび半導体７０６ｂと、半導体７０６ａおよび半導体７０６ｂと接する導電体７１６ａおよび導電体７１６ｂと、半導体７０６ｂ上、導電体７１６ａ上および導電体７１６ｂ上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり半導体７０６ｂと重なる導電体７１４ａと、を有する構造を示す。なお、トランジスタ７４１の構造は一例であり、図４２（Ｃ）に示す構造と異なる構造であっても構わない。
したがって、図４２（Ｃ）に示すトランジスタ７４１において、導電体７０４ａはゲート電極としての機能を有し、絶縁体７１２ａおよび絶縁体７１２ｂはゲート絶縁体としての機能を有し、導電体７１６ａはソース電極としての機能を有し、導電体７１６ｂはドレイン電極としての機能を有し、絶縁体７１８ａ、絶縁体７１８ｂおよび絶縁体７１８ｃはゲート絶縁体としての機能を有し、導電体７１４ａはゲート電極としての機能を有する。なお、半導体７０６ａ、７０６ｂは、光が当たることで電気特性が変動する場合がある。したがって、導電体７０４ａ、導電体７１６ａ、導電体７１６ｂ、導電体７１４ａのいずれか一以上が遮光性を有すると好ましい。
なお、絶縁体７１８ａおよび絶縁体７１８ｂの界面を破線で表したが、これは両者の境界が明確でない場合があることを示す。例えば、絶縁体７１８ａおよび絶縁体７１８ｂとして、同種の絶縁体を用いた場合、観察手法によっては両者の区別が付かない場合がある。
図４２（Ｃ）には、容量素子７４２として、基板上の導電体７０４ｂと、導電体７０４ｂ上の絶縁体７１２ａと、絶縁体７１２ａ上の絶縁体７１２ｂと、絶縁体７１２ｂ上にあり導電体７０４ｂと重なる導電体７１６ａと、導電体７１６ａ上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり導電体７１６ａと重なる導電体７１４ｂと、を有し、導電体７１６ａおよび導電体７１４ｂの重なる領域で、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去されている構造を示す。
容量素子７４２において、導電体７０４ｂおよび導電体７１４ｂは一方の電極として機能し、導電体７１６ａは他方の電極として機能する。
したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製することができる。また、導電体７０４ａおよび導電体７０４ｂを同種の導電体とすると好ましい。その場合、導電体７０４ａおよび導電体７０４ｂは、同一工程を経て形成することができる。また、導電体７１４ａおよび導電体７１４ｂを同種の導電体とすると好ましい。その場合、導電体７１４ａおよび導電体７１４ｂは、同一工程を経て形成することができる。
図４２（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図４２（Ｃ）は表示品位の高いＥＬ表示装置である。なお、図４２（Ｃ）に示す容量素子７４２は、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去された構造を有するが、本発明の一態様に係る容量素子はこれに限定されるものではない。例えば、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ｃの一部が除去された構造を有しても構わない。
トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで、絶縁体７２０は、トランジスタ７４１のソース電極として機能する導電体７１６ａに達する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図４３（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図４３に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図４２（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図４３（Ｂ）に示す。図４３（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図４３（Ｂ）には、図４２（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁体７２１が配置される。ここで、絶縁体７２１は、トランジスタ７５１に達する開口部（図示しない）を有する。絶縁体７２１上には、導電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ７５１と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態においては、本発明の一態様に係るトランジスタなどを利用した電子機器について説明する。
＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図４４に示す。
図４４（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図４４（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図４４（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図４４（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図４４（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図４４（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
図４４（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
なお、本実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域、ソースドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソースドレイン領域などは、酸化物半導体を有していなくてもよい。
本実施例では、トランジスタなどの導電体として用いる、Ｗ−Ｓｉ膜の組成を調査した結果について説明する。
試料は、Ｓｉウェハに厚さが５０ｎｍの酸化シリコン（ＳｉＯｘ）を熱酸化法によって形成し、その後、スパッタリング装置により、Ｗ−Ｓｉ膜を５０ｎｍの厚さで形成して作製した。
Ｗ−Ｓｉ膜の成膜は、Ｗ−Ｓｉ（Ｗ：Ｓｉ＝１：２．７（原子数比））ターゲットを用いたスパッタリング装置によって、アルゴンガス５０ｓｃｃｍを含む雰囲気にて圧力を０．４Ｐａに制御し、基板温度は室温、ターゲットにＤＣ電源により出力１ｋＷ印加して行った。
以上のようにして作製した試料について、熱処理を行っていない試料のＸＰＳ（Ｘ−ｒａｙ ｐｈｏｔｏｅｌｅｃｔｒｏｎ ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定した結果を図４５（Ａ）に示し、大気雰囲気中にて４００℃、１ｈｒの熱処理を行った試料のＸＰＳにより測定した結果を図４５（Ｂ）に示す。なお、ＸＰＳによる測定によって、Ｗ−Ｓｉ膜の表面から、深さ方向の濃度プロファイルを調査した。
図４５（Ａ）に示すＸＰＳ結果より、Ｗ−Ｓｉ膜の膜表面近傍にＳｉとＯの濃度が高い領域が見られ、ＳｉＯｘによる層が形成されていることがわかった。また、図４５（Ｂ）に示すＸＰＳ結果より、Ｗ−Ｓｉ膜に熱処理を行っても、図４５（Ａ）の結果と比べてＷ−Ｓｉ膜表面におけるＯ濃度がわずかに増加しただけであった。
この結果より、Ｗ−Ｓｉ膜は、熱処理によって酸化しづらい膜であることがわかった。
本実施例では、トランジスタなどの導電体として用いる、Ｗ−Ｓｉ膜について走査型透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による断面観察を行った結果について説明する。
試料は、Ｓｉウェハに厚さが５０ｎｍの酸化シリコン（ＳｉＯｘ）を熱酸化法によって形成し、その後、スパッタリング装置により、Ｗ−Ｓｉ膜を５０ｎｍの厚さで形成して作製した。
Ｗ−Ｓｉ膜の成膜は、Ｗ−Ｓｉ（Ｗ：Ｓｉ＝１：２．７（原子数比））ターゲットを用いたスパッタリング装置によって、アルゴンガス５０ｓｃｃｍを含む雰囲気にて圧力を０．４Ｐａに制御し、基板温度は室温、ターゲットにＤＣ電源により出力１ｋＷ印加して行った。
以上のようにして作製した試料について、大気雰囲気中にて４００℃、１ｈｒの熱処理を行い、ＳＴＥＭによる断面観察を行った結果を図４６（Ａ）に示す。なお、比較のため、Ｗ−Ｓｉ膜の代わりにＷ膜を厚さ５０ｎｍ形成し、大気雰囲気中にて４００℃、１ｈｒの熱処理を行い、ＳＴＥＭによる断面観察を行った結果を図４６（Ｂ）に示す。
図４６（Ａ）に示すＳＴＥＭ像より、Ｗ−Ｓｉ膜は、熱処理を行った試料であっても、表面にわずかに酸化膜が確認される程度であり、酸化されにくいことがわかった。また、図４６（Ｂ）に示すＳＴＥＭ結果より、Ｗ膜の表面には、厚い酸化膜が形成されていることがわかった。
この結果より、Ｗ膜に比べてＷ−Ｓｉ膜は耐酸化性が高いことがわかった。
以上の結果より、Ｗ−Ｓｉ膜をトランジスタの導電体に用いることによって、トランジスタ作製中の熱処理などによって、導電体の酸化による電気抵抗の増加を抑制することができ、それにより良好な電気特性および安定した電気特性を有するトランジスタを作製することができることがわかった。
１０ トランジスタ
１２ トランジスタ
１６ トランジスタ
１８ トランジスタ
２０ トランジスタ
２２ トランジスタ
２４ トランジスタ
２６ トランジスタ
２８ トランジスタ
２９ トランジスタ
１００ 基板
１０１ 絶縁体
１０２ 導電体
１０３ 絶縁体
１０４ 絶縁体
１０５ 絶縁体
１０６ 絶縁体
１０６ａ 絶縁体
１０６ｂ 半導体
１０６ｃ 絶縁体
１０７ 絶縁体
１０８ 導電体
１０８ａ 導電体
１０８ｂ 導電体
１０８ｃ 領域
１０８ｄ 領域
１０９ 低抵抗領域
１０９ａ 低抵抗領域
１０９ｂ 低抵抗領域
１１０ 絶縁体
１１１ 領域
１１２ 絶縁体
１１３ 絶縁体
１１４ 導電体
１１６ 絶縁体
１１７ 絶縁体
１１８ 絶縁体
１２０ａ 導電体
１２０ｂ 導電体
１２６ａ 絶縁体
１２６ｂ 半導体
１２６ｃ 絶縁体
１２８ 導電体
１３２ 絶縁体
１３４ 導電体
１７６ｂ 半導体
１８６ 酸素
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
２９１ 光源
３００ シリコン基板
３１０ 層
３２０ 層
３３０ 層
３４０ 層
３５１ トランジスタ
３５２ トランジスタ
３５３ トランジスタ
３６０ フォトダイオード
３６１ アノード
３６３ 低抵抗領域
３７０ プラグ
３７１ 配線
３７２ 配線
３７３ 配線
３８０ 絶縁体
４０６ｂ 酸化物層
４５０ 半導体基板
４５２ 絶縁体
４５４ 導電体
４５６ 領域
４６２ 絶縁体
４６４ 絶縁体
４６６ 絶縁体
４６８ 絶縁体
４７２ａ 領域
４７２ｂ 領域
４７４ａ 導電体
４７４ｂ 導電体
４７４ｃ 導電体
４７６ａ 導電体
４７６ｂ 導電体
４７８ａ 導電体
４７８ｂ 導電体
４７８ｃ 導電体
４８０ａ 導電体
４８０ｂ 導電体
４８０ｃ 導電体
４８９ 絶縁体
４９０ 絶縁体
４９１ 絶縁体
４９２ 絶縁体
４９３ 絶縁体
４９４ 絶縁体
４９６ａ 導電体
４９６ｂ 導電体
４９６ｃ 導電体
４９６ｄ 導電体
４９８ａ 導電体
４９８ｂ 導電体
４９８ｃ 導電体
５０４ 導電体
５１１ 絶縁体
５１４ 導電体
５１６ａ 導電体
５１６ｂ 導電体
５９１ 絶縁体
７００ 基板
７０４ａ 導電体
７０４ｂ 導電体
７０６ａ 半導体
７０６ｂ 半導体
７１２ａ 絶縁体
７１２ｂ 絶縁体
７１４ａ 導電体
７１４ｂ 導電体
７１６ａ 導電体
７１６ｂ 導電体
７１８ａ 絶縁体
７１８ｂ 絶縁体
７１８ｃ 絶縁体
７１９ 発光素子
７２０ 絶縁体
７２１ 絶縁体
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 基板
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
７９７ 基板
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１０００ 成膜装置
１００２ 搬入室
１００４ 搬出室
１００６ 搬送室
１００８ 成膜室
１０１０ 成膜室
１０１４ 搬送アーム
１０２０ チャンバー
１０２１ａ 原料供給部
１０２１ｂ 原料供給部
１０２２ａ 高速バルブ
１０２２ｂ 高速バルブ
１０２３ａ 原料導入口
１０２３ｂ 原料導入口
１０２４ 原料排出口
１０２５ 排気装置
１０２６ 基板ホルダ
１０２８ プラズマ発生装置
１０３０ 基板
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
１４００ 基板
１４０２ 絶縁体
１４０４ 導電体
１４０８ 絶縁体
１４１３ 導電体
１４１６ａ 導電体
１４１６ｂ 導電体
１４５４ 導電体
４６０ 領域
１４６２ 絶縁体
１４６４ 絶縁体
１４６４ａ 絶縁体
１４６４ｂ 絶縁体
１４７６ 領域
１４８１ 絶縁体
１５１１ 導電体
１５１３ 導電体
１５１３ｂ 導電体
１５１４ 導電体
１５１６ 導電体
１５１６ｂ 導電体
１５１７ 導電体
１５１８ 導電体
１５１９ 導電体
１５４１ プラグ
１５４３ プラグ
１５４４ プラグ
１５４４ｂ プラグ
１５４５ プラグ
１５４７ プラグ
１５４７ｂ プラグ
１５４８ プラグ
１５７１ 絶縁体
１５７１ａ 絶縁体
１５８１ 絶縁体
１５８１ａ 絶縁体
１５８１ｂ 絶縁体
１５８４ 絶縁体
１５８５ 絶縁体
１５９２ 絶縁体
１５９４ 絶縁体
１５９５ 絶縁体
１５９９ 絶縁体
１６２７ 層
１６２８ 層
１６２９ 層
１６３０ 層
１６３１ 層
２１００ トランジスタ
２２００ トランジスタ
２７００ 製造装置
２７０１ 大気側基板供給室
２７０２ 大気側基板搬送室
２７０３ａ ロードロック室
２７０３ｂ アンロードロック室
２７０４ 搬送室
２７０６ａ チャンバー
２７０６ｂ チャンバー
２７０６ｃ チャンバー
２７０６ｄ チャンバー
２７６１ カセットポート
２７６２ アライメントポート
２７６３ａ 搬送ロボット
２７６３ｂ 搬送ロボット
２８０１ ガス供給源
２８０２ バルブ
２８０３ 高周波発生器
２８０４ 導波管
２８０５ モード変換器
２８０６ ガス管
２８０７ 導波管
２８０８ スロットアンテナ板
２８０９ 誘電体板
２８１０ 高密度プラズマ
２８１１ 基板
２８１２ 基板ステージ
２８１３ 加熱機構
２８１５ マッチングボックス
２８１６ 高周波電源
２８１７ 真空ポンプ
２８１８ バルブ
２８１９ 排気口
２８２０ ランプ
２８２１ ガス供給源
２８２２ バルブ
２８２３ ガス導入口
２８２４ 基板
２８２５ 基板ステージ
２８２６ 加熱機構
２８２８ 真空ポンプ
２８２９ バルブ
２８３０ 排気口
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３００６ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
３５００ トランジスタ
３６００ トランジスタ
４００１ 配線
４００３ 配線
４００５ 配線
４００６ 配線
４００７ 配線
４００８ 配線
４００９ 配線
４０２１ 層
４０２２ 層
４０２３ 層
４１００ トランジスタ
４２００ トランジスタ
４３００ トランジスタ
４４００ トランジスタ
４５００ 容量素子
４６００ 容量素子

Claims (7)

  1. 半導体と、
    前記半導体と接する第１の絶縁体と、
    前記第１の絶縁体と接し、前記第１の絶縁体を介して前記半導体と重なる第１の導電体と、
    前記半導体と接する、第２の導電体および第３の導電体と、を有し、
    前記第１乃至第３の導電体のいずれか一以上は、タングステンと、シリコン、炭素、ゲルマニウム、スズ、アルミニウムまたはニッケルから選ばれた一以上の元素と、を有する領域を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第１乃至第３の導電体のいずれか一以上は、ラザフォード後方散乱分析により得られるシリコン濃度が５ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下である領域を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記第１乃至第３の導電体のいずれか一以上は、表面にシリコンおよび酸素を有する領域を有し、該領域の厚さは０．２ｎｍ以上２０ｎｍ以下であることを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記半導体と接する第２の絶縁体と、
    前記第２の絶縁体と接し、前記第２の絶縁体を介して前記半導体と重なる第４の導電体と、を有し、
    前記第４の導電体は、タングステンと、シリコン、炭素、ゲルマニウム、スズ、アルミニウムまたはニッケルから選ばれた一以上の元素と、を有する領域を有することを特徴とする半導体装置。
  5. 請求項４において、
    前記第４の導電体は、ラザフォード後方散乱分析により得られるシリコン濃度が５ａｔｏｍｉｃ％以上７０ａｔｏｍｉｃ％以下である領域を有することを特徴とする半導体装置。
  6. 請求項４または請求項５において、
    前記第４の導電体は、表面にシリコンおよび酸素を有する領域を有し、該領域の厚さは０．２ｎｍ以上２０ｎｍ以下であることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記半導体は、酸化物半導体を有することを特徴とする半導体装置。
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Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2021166923A Active JP7269302B2 (ja) 2015-07-14 2021-10-11 半導体装置
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Country Status (2)

Country Link
US (4) US10276724B2 (ja)
JP (3) JP2017022377A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2019048968A1 (ja) * 2017-09-05 2020-11-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JPWO2019102316A1 (ja) * 2017-11-24 2020-12-10 株式会社半導体エネルギー研究所 酸化物半導体を有するトランジスタ

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3688804A4 (en) * 2017-09-29 2021-04-14 Intel Corporation FERROELECTRIC CAPACITORS WITH RETURN TRANSISTORS
US20210408116A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Company Limited Memory device including a semiconducting metal oxide fin transistor and methods of forming the same
US20220059704A1 (en) * 2020-08-21 2022-02-24 Intel Corporation Transistor cap-channel arrangements

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04266031A (ja) * 1991-02-20 1992-09-22 Toshiba Corp 半導体装置の製造方法
JPH0969496A (ja) * 1995-05-03 1997-03-11 Applied Materials Inc 集積回路構造体上に形成されたポリシリコン／珪化タングステン多層コンポジット及び製造方法
JPH0982813A (ja) * 1995-09-19 1997-03-28 Sony Corp 相補型半導体装置の製造方法
JP2000040675A (ja) * 1998-07-23 2000-02-08 Sony Corp 半導体装置の製造方法およびそれによる半導体装置
JP2001085690A (ja) * 1999-09-17 2001-03-30 Toshiba Corp 半導体装置の製造方法
JP2001110750A (ja) * 1999-09-30 2001-04-20 Applied Materials Inc タングステンシリサイド膜を形成する方法、および金属−絶縁膜−半導体型トランジスタを製造する方法
JP2001144301A (ja) * 1999-08-31 2001-05-25 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2002124658A (ja) * 2000-10-18 2002-04-26 Sony Corp 固体撮像素子の製造方法
JP2007048926A (ja) * 2005-08-10 2007-02-22 Tokyo Electron Ltd Ｗ系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法およびコンピュータ読取可能な記憶媒体
WO2007099922A1 (ja) * 2006-02-28 2007-09-07 Tokyo Electron Limited プラズマ酸化処理方法および半導体装置の製造方法
JP2008282896A (ja) * 2007-05-09 2008-11-20 Seiko Epson Corp 半導体装置、電気光学装置および半導体装置の製造方法
JP2009004733A (ja) * 2007-05-18 2009-01-08 Canon Inc インバータの作製方法及びインバータ
JP2009033145A (ja) * 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011166160A (ja) * 2011-03-22 2011-08-25 Tokyo Electron Ltd 積層膜の形成方法
JP2014187359A (ja) * 2013-02-25 2014-10-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014209596A (ja) * 2013-03-26 2014-11-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

Family Cites Families (120)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
EP0437110B1 (en) * 1990-01-08 2001-07-11 Lsi Logic Corporation Structure for filtering process gases for use with a chemical vapour deposition chamber
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
US5434096A (en) * 1994-10-05 1995-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Method to prevent silicide bubble in the VLSI process
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6403981B1 (en) * 2000-08-07 2002-06-11 Advanced Micro Devices, Inc. Double gate transistor having a silicon/germanium channel region
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR20070116889A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 박막의 기상성막방법
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
KR100889796B1 (ko) 2004-11-10 2009-03-20 캐논 가부시끼가이샤 비정질 산화물을 사용한 전계 효과 트랜지스터
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
WO2006095709A1 (ja) 2005-03-08 2006-09-14 The Doshisha 薄膜発熱体、及び薄膜発熱体の製造方法
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101397571B1 (ko) 2005-11-15 2014-05-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제조방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5078070B2 (ja) 2007-03-26 2012-11-21 学校法人同志社 薄膜発熱体
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR100963027B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2010047217A1 (en) * 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011010544A1 (en) * 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101945171B1 (ko) * 2009-12-08 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8653514B2 (en) * 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2012017843A1 (en) 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
US9111795B2 (en) * 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
US8748258B2 (en) * 2011-12-12 2014-06-10 International Business Machines Corporation Method and structure for forming on-chip high quality capacitors with ETSOI transistors
JP2013236068A (ja) * 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
CN103227208B (zh) * 2013-04-10 2016-12-28 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、阵列基板和显示装置
JP6400336B2 (ja) 2013-06-05 2018-10-03 株式会社半導体エネルギー研究所 半導体装置
US20140363942A1 (en) * 2013-06-11 2014-12-11 Intermolecular Inc. Method for forming a low resistivity tungsten silicide layer for metal gate stack applications
JP2015053477A (ja) 2013-08-05 2015-03-19 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP6401977B2 (ja) 2013-09-06 2018-10-10 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04266031A (ja) * 1991-02-20 1992-09-22 Toshiba Corp 半導体装置の製造方法
JPH0969496A (ja) * 1995-05-03 1997-03-11 Applied Materials Inc 集積回路構造体上に形成されたポリシリコン／珪化タングステン多層コンポジット及び製造方法
JPH0982813A (ja) * 1995-09-19 1997-03-28 Sony Corp 相補型半導体装置の製造方法
JP2000040675A (ja) * 1998-07-23 2000-02-08 Sony Corp 半導体装置の製造方法およびそれによる半導体装置
JP2001144301A (ja) * 1999-08-31 2001-05-25 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001085690A (ja) * 1999-09-17 2001-03-30 Toshiba Corp 半導体装置の製造方法
JP2001110750A (ja) * 1999-09-30 2001-04-20 Applied Materials Inc タングステンシリサイド膜を形成する方法、および金属−絶縁膜−半導体型トランジスタを製造する方法
JP2002124658A (ja) * 2000-10-18 2002-04-26 Sony Corp 固体撮像素子の製造方法
JP2007048926A (ja) * 2005-08-10 2007-02-22 Tokyo Electron Ltd Ｗ系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法およびコンピュータ読取可能な記憶媒体
WO2007099922A1 (ja) * 2006-02-28 2007-09-07 Tokyo Electron Limited プラズマ酸化処理方法および半導体装置の製造方法
JP2008282896A (ja) * 2007-05-09 2008-11-20 Seiko Epson Corp 半導体装置、電気光学装置および半導体装置の製造方法
JP2009004733A (ja) * 2007-05-18 2009-01-08 Canon Inc インバータの作製方法及びインバータ
JP2009033145A (ja) * 2007-06-29 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置
JP2011166160A (ja) * 2011-03-22 2011-08-25 Tokyo Electron Ltd 積層膜の形成方法
JP2014187359A (ja) * 2013-02-25 2014-10-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP2014209596A (ja) * 2013-03-26 2014-11-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2019048968A1 (ja) * 2017-09-05 2020-11-12 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11742431B2 (en) 2017-09-05 2023-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JPWO2019102316A1 (ja) * 2017-11-24 2020-12-10 株式会社半導体エネルギー研究所 酸化物半導体を有するトランジスタ

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