JP2007048926A - W系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法およびコンピュータ読取可能な記憶媒体 - Google Patents

W系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法およびコンピュータ読取可能な記憶媒体 Download PDF

Info

Publication number
JP2007048926A
JP2007048926A JP2005231547A JP2005231547A JP2007048926A JP 2007048926 A JP2007048926 A JP 2007048926A JP 2005231547 A JP2005231547 A JP 2005231547A JP 2005231547 A JP2005231547 A JP 2005231547A JP 2007048926 A JP2007048926 A JP 2007048926A
Authority
JP
Japan
Prior art keywords
gas
film
forming
processing chamber
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005231547A
Other languages
English (en)
Inventor
Hideaki Yamazaki
英亮 山▲崎▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2005231547A priority Critical patent/JP2007048926A/ja
Priority to US11/997,798 priority patent/US20100227459A1/en
Priority to PCT/JP2006/315735 priority patent/WO2007018235A1/ja
Priority to CNA2006800292319A priority patent/CN101238550A/zh
Priority to KR1020087002703A priority patent/KR100930434B1/ko
Priority to TW095129227A priority patent/TW200746310A/zh
Publication of JP2007048926A publication Critical patent/JP2007048926A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/16Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal carbonyl compounds
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34Nitrides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42Silicides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • C23C16/45525Atomic layer deposition [ALD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Inorganic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Composite Materials (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】p,nの両方の仕事関数を達成可能なW系薄膜の成膜方法、およびそれを用いたゲート電極の形成方法を提供すること。
【解決手段】処理室内に基板を配置し、前記処理室にW(CO)ガスを導入してWを堆積する工程と、前記処理室にSi含有ガスを導入してWを珪化またはSiを堆積する工程とを交互に繰り返してWSi膜を成膜し、その際に、W(CO)ガスの供給とSi含有ガスの供給との間に前記処理室をパージする工程を介在させる。
【選択図】図2

Description

本発明は、W系膜の成膜方法、それを用いたゲート電極の形成方法および半導体装置の製造方法、ならびにコンピュータ読取可能な記憶媒体に関する。
従来から、MOS型半導体においては、ゲート電極としてポリシリコン(Poly−Si)が用いられ、ゲート絶縁膜としてSiOやSiONが用いられてきた。しかし、近年のLSIの高集積化にともない、ゲート絶縁膜の薄膜化が進みその厚さが2nm以下となっており、量子トンネル効果によって絶縁膜を透過するダイレクトトンネルリーク電流が増大する問題が顕在化してきた。そこで、ゲート絶縁膜としてSi酸化膜よりも比誘電率の高いいわゆるhigh−k材料を用いることにより、膜厚を厚くしてゲートリーク電流を低減することが試みられている。
ところが、代表的なhigh−k材料であるHf系材料によりゲート絶縁膜では、Poly−Siゲート電極と組み合わせた場合、境界面において相互作用があり、フラットバンド電圧がシフトする現象であるフェルミレベルピニング効果が生じる。
また、ゲート絶縁膜の薄膜化にともない、Poly−Siと下地ゲート酸化膜との界面に形成される空乏層が無視できなくなり、ゲート電極動作時の電気特性の劣化が生じるといった問題がある。
そこで、このようなhigh−k材料におけるフェルミレベルピニング対策およびゲート空乏化対策としてメタルゲート電極の導入が試みられている。
メタルゲート電極は、1回成膜すればその後のイオンインプランテーションによりp,nの2種類の電極を形成可能なPoly−Siとは異なり、p,nの仕事関数に応じたメタルを成膜することができる装置を必要とし、個別の2個以上のチャンバーを用意せざるを得ず、不経済であるという問題がある。
また、メタルゲート電極としては、WSi膜やWN膜等のW系膜が検討されており、その製造方法として、デバイスの微細化に十分対応可能なCVDが用いられている。W系膜のCVDのWソースとしては、従来、WFが用いられていたが、ゲート電極への適用を考慮した場合、WF中に含まれるFがゲート酸化膜の膜質に影響を与えデバイスの故障を生じるおそれがある。そこで、WソースとしてFを含まないタングステンカルボニル(W(CO))ガスが検討されている(例えば特許文献1等)。
しかしながら、WソースとしてW(CO)を用いてWSi膜やWN膜等を成膜する場合には、これが分解して生じた酸素が膜中に取り込まれ、アニール中にその酸素がhigh−k膜に移動することにより、high−k膜のSiO容量換算膜厚(EOT)が厚くなってしまうという問題点がある。また、W(CO)に加えてSi含有ガスやN含有ガスを用い、通常のCVD方によりWSi膜やWN膜を成膜すると、表面のラフネスが悪化し、これに起因してゲートリーク電流が増加してしまうという問題がある。
特開2004−231995号公報
本発明はかかる事情に鑑みてなされたものであって、p,nの両方の仕事関数を達成可能なW系膜の成膜方法、およびそれを用いたゲート電極の形成方法、さらにはそのようなゲート電極の形成方法を用いた半導体装置の製造方法を提供することを目的とする。
また、膜中の組成比および分布を制御するとともに膜中酸素濃度が少なく、膜表面が平滑なW系膜の成膜方法、およびそれを用いたゲート電極の形成方法、さらにはそのようなゲート電極の形成方法を用いた半導体装置の製造方法を提供することを目的とする。
上記W系膜の成膜方法を実行するためのコンピュータ読取可能な記憶媒体を提供することを目的とする。
上記の課題を解決するために、本発明の第1の観点では、処理室内に基板を配置し、前記処理室にW(CO)ガスを導入してWを堆積する工程と、前記処理室内にSi含有ガスを導入してWを珪化またはSiを堆積する工程とを交互に繰り返してWSi膜を成膜し、その際に、W(CO)ガスの供給とSi含有ガスの供給との間に前記処理室をパージする工程を介在させることを特徴とするW系膜の成膜方法を提供する。
上記第1の観点において、W(CO)ガスを導入してWを堆積する工程、前記処理室をパージする工程、Si含有ガスを導入してWを珪化またはSiを堆積する工程、前記処理室をパージする工程をこの順で2回以上繰り返すようにすることができる。また、前記Si含有ガスとしては、SiH、Si、TDMAS,BTBASから選択されたものを用いることができ、特にSiHが好適である。さらに、前記処理室をパージする工程では、Arガス、Heガス、Nガス、Hガスから選択されたパージガスを用いることができ、特にArガスが好適である。さらにまた、Si含有ガスの流量およびW(CO)ガスの供給時間とSi含有ガスの供給時間との比率を制御してWSi膜のSi/W組成比を変化させることができる。さらにまた、前記処理室にW(CO)ガスを導入してWを堆積する工程は、W(CO)ガスが分解する温度以上で行うことが好ましい。
本発明の第2の観点では、シリコン基板上に形成されたゲート絶縁膜の上に、上記第1の観点の成膜方法でWSi膜を成膜してゲート電極とすることを特徴とするゲート電極の形成方法を提供する。
上記第2の観点において、Si含有ガスの流量およびW(CO)ガスの供給時間とSi含有ガスの供給時間との比率を制御してWSi膜のSi/W組成比を変化させることにより仕事関数をn領域からp領域まで変化させることができる。
本発明の第3の観点では、半導体基板の上に、ゲート絶縁膜を形成する工程と、上記第2の観点の方法でWSi膜のゲート電極を形成する工程と、前記半導体基板の主面に不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法を提供する。
本発明の第4の観点では、前記処理室にW(CO)ガスを導入してWを堆積する工程と、前記処理室にN含有ガスを導入してWを窒化する工程とを交互に繰り返してWN膜を成膜し、その際に、W(CO)ガスの供給とN含有ガスの供給との間に前記処理室をパージする工程を介在させることを特徴とするW系膜の成膜方法を提供する。
上記第4の観点において、W(CO)ガスを導入してWを堆積する工程、前記処理室をパージする工程、N含有ガスを導入してWを窒化する工程、前記処理室をパージする工程をこの順で2回以上繰り返すようにすることができる。N含有ガスとしてはNHガスを好適に用いることができる。また、前記処理室をパージする工程では、Arガス、Heガス、Nガス、Hガスから選択されたパージガスを用いることができ、特にArガスが好適である。さらに、W(CO)ガスを導入してWを堆積する工程の1回当たりのW膜の膜厚は5nm以下であることが好ましい。さらにまた、前記処理室にW(CO)ガスを導入してWを堆積する工程は、W(CO)ガスが分解する温度以上で行うことが好ましい。
本発明の第5の観点では、シリコン基板上に形成されたゲート絶縁膜の上に、上記第4の観点の成膜方法でWN膜を成膜してゲート電極とすることを特徴とするゲート電極の形成方法を提供する。
本発明の第6の観点では、半導体基板の上に、ゲート絶縁膜を形成する工程と、上記第5の観点の方法でWN膜のゲート電極を形成する工程と、前記半導体基板の主面に不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法を提供する。
本発明の第7の観点では、コンピュータに制御プログラムを実行させるソフトウエアが記憶されたコンピュータ読取可能な記憶媒体であって、前記制御プログラムは、実行時に、上記第1の観点および第4の観点のいずれかの成膜方法が実施されるようにコンピュータに成膜装置を制御させることを特徴とするコンピュータ読取可能な記憶媒体を提供する。
本発明によれば、処理室内にW(CO)ガスを導入してWを体積する工程と、処理室内にSi含有ガスを導入してWを珪化またはSiを堆積する工程とを交互に繰り返してWSi膜を成膜するに際し、W(CO)ガスの供給とSi含有ガスの供給との間に前記処理室をパージする工程を介在させるので、形成されるWSi膜のSi/W組成比を広い範囲で変化させることができる。このため、n領域からp領域までの仕事関数を有するWSi膜を形成することが可能であり、これをゲート電極に適用することにより、1チャンバーでnMOSのゲート電極とpMOSのゲート電極を造り分けることができる。また、パージ工程を介在させることにより、成膜中の膜への酸素取り込みが阻止され、酸素含有量の少ないWSi膜を得ることができる。さらに、W(CO)ガスとSi含有ガスが同時に処理室に存在しないため、両者の気相反応による基板表面での異常成長が抑制され、極めて平滑な表面を有するWSi膜を得ることができる。このため、ゲート電極に適用した場合に、ゲート絶縁膜側に酸素が拡散してSiO容量換算膜厚(EOT)が厚くなるといったことが防止される。さらにまた、ゲート電極のラフネスに起因するゲートリーク電流も抑制することができる。
また、処理室にW(CO)ガスを導入してWを堆積する工程と、前記処理室にN含有ガスを導入してWを窒化する工程とを交互に繰り返してWN膜を成膜する際に、W(CO)ガスの供給とN含有ガスの供給との間に前記処理室をパージする工程を介在させてWN膜を成膜するので、膜厚方向のN濃度が均一化されるとともに、成膜中の膜への酸素取り込みが阻止され、酸素含有量の少ないWN膜を得ることができる。このため、ゲート電極に適用した場合に、ゲート絶縁膜側に酸素が拡散してSiO容量換算膜厚(EOT)が厚くなるといったことが防止される。
以下、添付図面を参照して本発明の実施形態について具体的に説明する。
まず、第1の実施形態について説明する。図1は、本発明の第1の実施形態に係る方法を実施するためのWSi膜の成膜装置を模式的に示す断面図である。
この成膜装置100は、気密に構成された略円筒状のチャンバー21を有している。チャンバー21の底壁21bの中央部には円形の開口部42が形成されており、底壁21bにはこの開口部42と連通し、下方に向けて突出する排気室43が設けられている。チャンバー21内には半導体基板であるウエハWを水平に支持するためのAlN等のセラミックスからなるサセプタ22が設けられている。このサセプタ22は、排気室43の底部中央から上方に延びる円筒状の支持部材23により支持されている。サセプタ22の外縁部にはウエハWをガイドするためのガイドリング24が設けられている。また、サセプタ22には抵抗加熱型のヒーター25が埋め込まれており、このヒーター25はヒーター電源26から給電されることによりサセプタ22を加熱して、その熱でウエハWを加熱する。この熱により、後述のように、チャンバー21内に導入されたW(CO)ガスが熱分解される。ヒーター電源26にはコントローラー(図示せず)が接続されており、これにより図示しない温度センサーの信号に応じてヒーター25の出力が制御される。また、チャンバー21の壁にもヒーター(図示せず)が埋め込まれており、チャンバー21の壁を40〜80℃程度に加熱するようになっている。
サセプタ22には、ウエハWを支持して昇降させるための3本(2本のみ図示)のウエハ支持ピン46がサセプタ22の表面に対して突没可能に設けられ、これらウエハ支持ピン46は支持板47に固定されている。そして、ウエハ支持ピン46は、エアシリンダ等の駆動機構48により支持板47を介して昇降される。
チャンバー21の天壁21aには、シャワーヘッド30が設けられ、このシャワーヘッド30の下部には、サセプタ22に向けてガスを吐出するための多数のガス吐出孔30bが形成されたシャワープレート30aが配置されている。シャワーヘッド30の上壁にはシャワーヘッド30内にガスを導入するガス導入口30cが設けられており、このガス導入口30cにWカルボニルガスであるW(CO)ガスを供給する配管32とSi含有ガス、例えばSiHガスを供給する配管81とが接続されている。また、シャワーヘッド30の内部には拡散室30dが形成されている。シャワープレート30aには、シャワーヘッド30内でのW(CO)ガスの分解を防止するために、例えば同心円状の冷媒流路30eが設けられており、冷媒供給源30fからこの冷媒流路30eに冷却水等の冷媒が供給され、20〜100℃に制御することができるようになっている。
配管32の他端は、固体状のタングステンカルボニルW(CO)Sが収容されたW原料容器33に挿入されている。W原料容器33の周囲には加熱手段としてヒーター33aが設けられている。W原料容器33には、キャリアガス配管34が挿入され、キャリアガス供給源35から配管34を介してキャリアガスとして例えばArガスをW原料容器33に吹き込むことにより、W原料容器33内の固体状のW(CO)Sがヒーター33aにより加熱されて昇華し、W(CO)ガスとなり、キャリアガスにキャリアされて配管32を介してチャンバー21内の拡散室30dへ供給される。なお、配管34にはマスフローコントローラ36とその前後のバルブ37a,37bが設けられている。また、配管32には例えばW(CO)ガスの量に基づいてその流量を把握するための流量計65とバルブ37cが設けられている。配管32,34の周囲にはヒーター(図示せず)が設けられており、W(CO)ガスの固化しない温度、例えば20〜100℃、好ましくは25〜60℃に制御される。
また、配管32の途中にはパージガス配管38が接続され、このパージガス配管38の他端はパージガス供給源39に接続されている。パージガス供給源39は、パージガスとして、例えばArガス、Heガス、Nガス等の不活性ガスやHガス等を供給するようになっている。このパージガスにより配管32の残留成膜ガスの排気やチャンバー21内のパージを行う。なお、パージガス配管38にはマスフローコントローラ40およびその前後のバルブ41a,41bが設けられている。
一方、配管81の他端は、Si含有ガス、例えばSiHガスを供給するSi含有ガス供給源82に接続されている。配管81にはマスフローコントローラ88およびその前後のバルブ91が設けられている。
また、配管81の途中には、パージガス配管97が接続され、このパージガス配管97の他端はパージガス供給源96に接続されている。パージガス供給源96は、パージガスとして、例えばArガス、Heガス、Nガス等の不活性ガスやHガス等を供給する。このパージガスにより配管81の残留成膜ガスの排気やチャンバー21内のパージを行う。なお、パージガス配管97には、マスフローコントローラ98およびその前後のバルブ99が設けられている。
各マスフローコントローラ、各バルブ、および流量計65はコントローラ60によって制御され、これによりキャリアガス、W(CO)ガス、SiHガス、およびパージガスの供給・停止およびこれらのガスの流量を所定の流量に制御するようになっている。チャンバー21内のガス拡散室30dへ供給されるW(CO)ガスの流量は、流量計65の値に基づいてキャリアガスの流量をマスフローコントローラ36により制御することにより制御される。
上記排気室43の側面には排気管44が接続されており、この排気管44には高速真空ポンプを含む排気装置45が接続されている。そしてこの排気装置45を作動させることによりチャンバー21内のガスが、排気室43の空間43a内へ均一に排出され、排気管44を介して所定の真空度まで高速に減圧することが可能となっている。
チャンバー21の側壁には、成膜装置100に隣接する搬送室(図示せず)との間でウエハWの搬入出を行うための搬入出口49と、この搬入出口49を開閉するゲートバルブ50とが設けられている。
成膜装置100の各構成部は、プロセスコントローラ110に接続されて制御される構成となっている。また、バルブ等の制御はプロセスコントローラ110からコントローラ60を介して行われるようになっている。プロセスコントローラ110には、工程管理者が成膜装置100を管理するためにコマンドの入力操作等を行うキーボードや、成膜装置100の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース111が接続されている。
また、プロセスコントローラ110には、成膜装置100で実行される各種処理をプロセスコントローラ110の制御にて実現するための制御プログラムや、処理条件に応じて成膜装置の各構成部に処理を実行させるためのプログラムすなわちレシピが格納された記憶部112が接続されている。レシピはハードディスクや半導体メモリに記憶されていてもよいし、CDROM、DVD等の可搬性の記憶媒体に収容された状態で記憶部112の所定位置にセットするようになっていてもよい。さらに、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。
そして、必要に応じて、ユーザーインターフェース111からの指示等にて任意のレシピを記憶部112から呼び出してプロセスコントローラ110に実行させることで、プロセスコントローラ110の制御下で、成膜装置100での所望の処理が行われる。
次に、このような成膜装置を用いた本実施形態の成膜方法について説明する。
まず、ゲートバルブ50を開にして搬入出口49から、ゲート絶縁膜が形成されたウエハWをチャンバー21内に搬入し、サセプタ22上に載置する。サセプタ22はあらかじめヒーター25により加熱されており、その熱によりウエハWを加熱し、排気装置45の真空ポンプによりチャンバー21内を排気して、チャンバー21内の圧力を6.7Pa以下に真空排気する。この際のウエハWの加熱温度は、100〜600℃であることが望ましい。
次いで、図2に示すような交互的なガスフローにより成膜を行う。具体的には、以下の第1〜第4工程を所定の回数繰り返す。
すなわち、まず、バルブ37a,37bを開にして固体状のW(CO)原料Sが収容されたW原料容器33にキャリアガス供給源35からキャリアガス、例えばArガスを吹き込み、W(CO)原料Sをヒーター33aにより加熱して昇華させ、次いでバルブ37cを開にして、生成したW(CO)ガスをキャリアガスによりキャリアさせる。そして、W(CO)ガスを配管32およびシャワーヘッド30を介してチャンバー21内へ導入し、ウエハW上にW(CO)ガスを供給して極薄いW膜を形成する(第1工程)。この際に、パージガス供給源39から希釈ガスとしてパージガス、例えばArガスも同時に供給する。この成膜の際には、W(CO)ガスが分解してWのみがウエハ上に堆積され、分解生成物のCOガスは排気される。なお、キャリアガスおよびパージガスはArガスに限らず他のガスを用いてもよく、Nガス、Hガス、Heガス等が用いられる。
この第1工程においては、キャリアガスの流量は、Arガスを用いる場合には、10〜500mL/min(sccm)が好ましく、希釈ガスの流量は、Arガスの場合、10〜1500mL/min(sccm)が好ましい。具体例を挙げれば、キャリアAr/希釈Ar=60/340mL/min(sccm)である。また、この工程の時間は1〜60secが好ましく、具体例としては5secを挙げることができる。
引き続き、バルブ37a〜37cを閉じてW(CO)ガスを停止し、パージガスのみ供給し、分解して生成したCOガスをチャンバー21外に排出する(第2工程)。COがチャンバーに残留しているとCOが膜中に取り込まれ、膜中酸素が多くなるが、このようにパージガスによりチャンバー21内をパージすることによりCOが膜中に取り込まれ難くなる。このとき、高速排気により速やかにCOガスを排出することが好ましい。第2工程におけるパージガスの流量は、Arガスを用いる場合、10〜2000mL/min(sccm)が好ましく、具体例を挙げれば400mL/minである。また、この第2工程の時間は1〜60secが好ましく、具体例としては10secを挙げることができる。
次いで、バルブ41a、41bを閉じてパージガス供給源39からのパージガスを停止し、バルブ91および99を開いてSi含有ガス供給源82およびパージガス供給源96から、それぞれ、Si含有ガス、例えばSiHガスと、希釈ガスとしてパージガス、例えばArガスを配管81およびシャワーヘッド30を介してチャンバー21内に導入する。これにより、先に形成された極薄いW膜を珪化するか、またはW膜の上に極薄いSi膜を堆積する(第3工程)。Si含有ガスとしては、酸素を含有せず、分解してSiになるものであればよく、SiHの他にはSiを挙げることができる。また、有機系のガスでもよく、以下の(1)に示すTDMASや(2)に示すBTBASを用いることができる。
Figure 2007048926
この第3工程においては、Si含有ガスの流量は、SiHガスの場合、10〜1000mL/min(sccm)が好ましい。また、希釈ガスの流量は、Arガスの場合、10〜1000mL/min(sccm)が好ましい。この工程におけるSi含有ガスの流量および/またはこの工程と第1工程との時間比を適宜調整することにより、最終的に形成されるWSi膜中のSi比率を調整することができる。この第3工程の時間は1〜60secが好ましく、具体例としては5secを挙げることができる。
引き続き、バルブ91を閉じてSi含有ガスの供給を停止し、パージガスのみ供給し、チャンバー21内をパージする(第4工程)。第4工程におけるパージガスの流量は、Arガスを用いる場合、10〜2000mL/min(sccm)が好ましく、具体例としては400mL/min(sccm)を挙げることができる。また、この第4工程の時間は1〜60secが好ましく、具体例としては10secを挙げることができる。
以上の第1〜第4工程を所定回数繰り返すことにより、所望の厚さおよび所望の組成のWSi膜を得ることができる。
第1〜第4工程におけるウエハWの温度は、250〜600℃が好ましい。チャンバー21内の圧力は5〜1330Paであることが望ましい。Siを導入する観点から、チャンバー21内の圧力をこのように高く設定することが好ましい。チャンバー21内の圧力は例えば133Paである。ウエハ温度やチャンバー内圧力は工程毎に変化させてもよい。
WSi膜からなるゲート電極を製造する際に、WソースとSiソースとを同時に供給する場合には、WSi膜中にSiを多量に導入することは困難であるが、本実施形態のように交互的なガス導入を行うことにより、Si含有ガスの流量および/または第3工程と第1工程との時間比を変化させることにより、膜のSi/W組成比をRBS測定値で1.3〜4.6の間で大きく変化させることができる。このため、仕事関数をnの領域からpの領域まで変化させることができ、nMOSのゲート電極としてもpMOSのゲート電極としても用いることができる。具体的には、nMOSの場合のゲート電極の仕事関数はほぼ4.4eV以下であるが、このような仕事関数はSi/W組成比が3〜5の範囲で達成することができる。また、pMOSの場合のゲート電極の仕事関数はほぼ4.8eV以上であるが、このような仕事関数はSi/W組成比が0.1〜2.5の範囲で達成することができる。
図3は、SiHガスの流量と膜のSi/W組成比との関係を示す図である。なお、通常組成比はRBSで測定されるが、このSi/W組成比はXPSで測定されたSi/W組成比を基に、SiとWのスパッタレートを考慮してSi/W組成比に換算したものである。この図に示すように、SiHガスの流量が増加するにともない、Si/W組成比が上昇することが確認された。上昇の度合いは、W(CO)流量が低い条件1のほうがW(CO)流量が高い条件2よりも顕著である。また、パージの有無は、Si/W組成比に影響を与えないことも確認された。さらに、この図から、SiHガスの流量を40〜440mL/min(sccm)の間で変化させることによりSi/W組成比を1.3〜4.5の範囲とすることができることが確認された。
このように、膜中のSi濃度を変化させるだけで仕事関数をn領域からp領域まで変化させることができるので、一つのチャンバーによりp,nの仕事関数を有するメタルゲート電極を形成することができる。
また、チャンバー21内の圧力が比較的高いため、第2工程のパージを行わない場合には、Si/W組成比が2.5以下になるとCOが十分に排出されずに膜中の酸素が数十%(原子%)台に増加するが、第2工程によりCOを速やかに排出することができるので膜中の酸素を低減することができ、10%以下のレベルにすることができる。このことを図4に示す。図4は膜中のSi/W組成比と膜中の酸素濃度との関係を示すものである。図中、四角は第2工程のパージ有りの場合であり、XPSで測定された酸素量である。また、三角は第2工程のパージ無しの場合であり、RBSで測定された酸素量である。酸素量の測定方法により、測定値に若干の違いが生ずるが、XPSでの測定地はRBSでの測定地より高くなる傾向があることが判明している。この図を見ると明らかなように、Si/W組成比が増大、すなわちSiリッチな組成になるほど、膜中酸素が低減し、Si/W>3では酸素量は5%以下程度となる。逆にSi/W組成比<3においては、相対的に膜中酸素量が高くなるが、パージ無しの場合に比べて、パージ有りとすることにより、酸素量が半減以下になることが確認された。
以上のような交互的な成膜は、ALD(Atomic Layer Deposition)と類似しているが、以下の点で異なっている。すなわち、ALDは、原料ガスを基板上に化学的または物理的に吸着するのみであり、吸着したガス分子層と次のガスとを反応させて1〜数原子層成長させ、これを繰り返して任意の膜厚を実現するものであるのに対し、本実施形態では、原料ガスを基板上で分解させ成膜し、その後SiH等のSi含有ガスで表面を珪化して極薄の珪化物を形成し、これを繰り返して任意の膜厚とするものである。原料ガスがW(CO)の場合は、W(CO)単体で分解/成膜する温度以上である必要があり、この温度はW(CO)のみでの成膜実験により、300℃と確認された。
次に、このように形成されるWSi膜をゲート電極として適用したMOS型半導体の製造方法について図5を参照して簡単に説明する。まず、図5(a)に示すように、半導体基板であるSi基板1上に、ゲート絶縁膜2を形成する。次いで、図5(b)に示すように、ゲート絶縁膜2上に、上述のような交互成膜によりWSi膜3aを成膜する。その後、熱処理を経て、WSi膜3aをエッチングしてゲート電極3を形成し、さらにイオン注入等により不純物拡散領域4を形成することによって、図5(c)に示すようなMOS型半導体装置が製造される。なお、ゲート絶縁膜2およびゲート電極3の厚さは、例えば、それぞれ0.8〜5nm、5〜100nmである。
次に、本実施形態のWSi膜を用いたゲート電極を製造する際の具体例について説明する。
<実施例1>
図1の装置において、サセプタ22を予め672℃に設定して加熱しておき、搬送装置によりサセプタ22上に300mmウエハを載置した。この状態で、上述のようにキャリアガスとしてのArガスと、希釈ガスとしてのArガスを、キャリアAr/希釈Ar=60/340mL/min(sccm)の割合で供給してW(CO)をチャンバー21内に5sec間導入し、ウエハ上に極薄いW膜を形成した(第1工程)。
引き続き、パージガスとしてArガスを400mL/min(sccm)の流量でチャンバー21内へ10sec間導入し、チャンバー21内をパージした(第2工程)。
次に、SiHガスと希釈ガスとしてのArガスを、SiH/希釈Ar=100/300mL/min(sccm)の割合で供給してSiHガスをチャンバー21内に5sec間導入して第1工程で形成したW膜の上に極薄いSi膜を形成した(第3工程)。
引き続き、パージガスとしてArガスを400mL/min(sccm)の流量でチャンバー21内へ10sec間導入し、チャンバー21内をパージした(第4工程)。
チャンバー21内の圧力を133Paに保持しつつ、第1〜第4工程を21回繰り返し、WSi膜を得た。このWSi膜について、4端針法によりシート抵抗を測定し、XRFにより膜厚を測定し、これらから比抵抗を算出した。その結果、シート抵抗は997Ω/sq、膜厚は46.9nm、比抵抗は4677μΩ・cmとなった。RBSにより膜の組成比を測定した結果、Si/W組成比=4であった。この膜をゲート電極として、それぞれ2,5,9nmの厚さのSiO膜上に形成し、仕事関数を測定した。測定された仕事関数は4.2eVとなり、nMOSのゲート電極として適用可能であることが確認された。
<実施例2>
図1の装置において、サセプタ22を予め672℃に設定して加熱しておき、搬送装置によりサセプタ22上に300mmウエハを載置した。この状態で、上述のようにキャリアガスとしてのArガスと、希釈ガスとしてのArガスを、キャリアAr/希釈Ar=60/340mL/min(sccm)の割合で供給してW(CO)をチャンバー21内に10sec間導入し、ウエハ上に極薄いW膜を形成した(第1工程)。
引き続き、パージガスとしてArガスを400mL/min(sccm)の流量でチャンバー21内へ10sec間導入し、チャンバー21内をパージした(第2工程)。
次に、SiHガスと希釈ガスとしてのArガスを、SiH/希釈Ar=100/300mL/min(sccm)の割合で供給してSiHガスをチャンバー21内に1sec間導入して第1工程で形成したW膜の上に極薄いSi膜を形成した(第3工程)。
引き続き、パージガスとしてArガスを400mL/min(sccm)の流量でチャンバー21内へ10sec間導入し、チャンバー21内をパージした(第4工程)。
チャンバー21内の圧力を133Paに保持しつつ、第1〜第4工程を21回繰り返し、WSi膜を得た。このWSi膜について、4端針法によりシート抵抗を測定し、XRFにより膜厚を測定し、これらから比抵抗を算出した。その結果、シート抵抗は147Ω/sq、膜厚は149.9nm、比抵抗は2204μΩ・cmとなった。RBSにより膜の組成比を測定した結果、Si/W組成比=1.47であった。この膜をゲート電極として、それぞれ2,5,9nmの厚さのSiO膜上に形成し、仕事関数を測定した。測定された仕事関数は4.9eVとなり、pMOSのゲート電極として適用可能であることが確認された。
次に、本実施形態に従ってW(CO)ガスとSiHガスをパージを介在させて交互に供給して成膜した場合と、W(CO)ガスとSiHガスを同時に供給して通常のCVDで成膜した場合とについて、膜の表面状態と特性を把握した。まず、表面状態について図6に示すが、交互的なガス導入を行って成膜した場合には図6の(a)に示すように良好な表面状態であるのに対し、通常のCVDで成膜した場合には図6の(b)に示すように、表面状態が悪いことが確認された。表面状態の指標であるHazeについても、交互的なガス導入を行って成膜した場合には1.21ppmと極めて良好な値であったのに対して、通常のCVDで成膜した場合には、106.0ppmであり表面状態が著しく悪いことが確認された。中央の比抵抗に関しては、交互的なガス導入を行って成膜した場合には595μΩ・cmであるのに対し、通常のCVDで成膜した場合には85452μΩ・cmとなり2桁もの差があることが確認された。
次に、第2の実施形態について説明する。図7は、本発明の第2の実施形態に係る方法を実施するためのWN膜の成膜装置を模式的に示す断面図である。この実施形態は、第1の実施形態におけるSi含有ガスの代わりにN含有ガスであるNHガスを用いてWN膜からなるゲート電極を形成するものである。図7の装置は、図1の装置のSi含有ガス(SiH)供給源82の代わりに、NHガスを供給するNHガス供給源84を設けた以外は、図1の装置と同じであり、図1と同じものには同じ符号を付して説明を簡略化する。
NHガス供給源84には配管83が接続されており、この配管83はシャワーヘッド30内にN含有ガスを供給する。配管83にはマスフローコントローラ89およびその前後のバルブ92が設けられている。
次に、このような成膜装置を用いた本実施形態の成膜方法について説明する。まず、ゲートバルブ50を開にして搬入出口49から、ゲート絶縁膜が形成されたウエハWをチャンバー21内に搬入し、サセプタ22上に載置する。サセプタ22はあらかじめヒーター25により加熱されており、その熱によりウエハWを加熱し、排気装置45の真空ポンプによりチャンバー21内を排気して、チャンバー21内の圧力を6.7Pa以下に真空排気する。この際のウエハWの加熱温度は、100〜600℃であることが望ましい。
次いで、図8に示すような交互的なガスフローにより成膜を行う。具体的には、以下の第5〜第8工程を所定の回数繰り返す。
すなわち、まず、バルブ37a,37bを開にして固体状のW(CO)原料Sが収容されたW原料容器33にキャリアガス供給源35からキャリアガス、例えばArガスを吹き込み、W(CO)原料Sをヒーター33aにより加熱して昇華させ、次いでバルブ37cを開にして、生成したW(CO)ガスをキャリアガスによりキャリアさせる。そして、W(CO)ガスを配管32およびシャワーヘッド30を介してチャンバー21内へ導入し、ウエハW上にW(CO)ガスを供給して極薄いW膜を形成する(第5工程)。この際に、パージガス供給源39から希釈ガスとしてパージガス、例えばArガスも同時に供給する。この成膜の際には、W(CO)ガスが分解してWのみがウエハ上に堆積され、分解生成物のCOガスは排気される。なお、キャリアガスおよびパージガスはArガスに限らず他のガスを用いてもよく、Nガス、Hガス、Heガス等が用いられる。
この第5工程においては、キャリアガスの流量は、Arガスを用いる場合には、10〜500mL/min(sccm)が好ましく、希釈ガスの流量は、Arガスの場合、10〜1500mL/min(sccm)が好ましい。具体例を挙げれば、キャリアAr/希釈Ar=60/300mL/min(sccm)である。また、この工程の時間は1〜60secが好ましく、具体例としては5secを挙げることができる。
引き続き、バルブ37a〜37cを閉じてW(CO)ガスを停止し、パージガスのみ供給し、分解して生成したCOガスをチャンバー21外に排出する(第6工程)。このとき、高速排気により速やかにCOガスを排出することが好ましい。第6工程におけるパージガスの流量は、Arガスを用いる場合、10〜2000mL/min(sccm)が好ましく、具体例を挙げれば360mL/min(sccm)である。また、この第6工程の時間は1〜60secが好ましく、具体例としては10secを挙げることができる。
次いで、バルブ41a、41bを閉じてパージガス供給源39からのパージガスを停止し、バルブ92および99を開いてNHガス供給源84およびパージガス供給源96から、それぞれ、NHガスと、希釈ガスとしてパージガス、例えばArガスを配管83およびシャワーヘッド30を介してチャンバー21内に導入する。これにより、先に形成した極薄いW膜を窒化する(第7工程)。この第7工程においては、NHガスの流量は、10〜1000mL/min(sccm)が好ましく、希釈ガスの流量は、Arガスの場合、10〜1000mL/min(sccm)が好ましい。具体例としては、NH/希釈Ar=310/50mL/min(sccm)を挙げることができる。この第7工程の時間は1〜60secが好ましく、具体例としては5secを挙げることができる。
引き続き、バルブ92を閉じてNHガスの供給を停止し、パージガスのみ供給し、チャンバー21内をパージする(第8工程)。第8工程におけるパージガスの流量は、Arガスを用いる場合、10〜2000mL/min(sccm)が好ましく、具体例としては360mL/min(sccm)を挙げることができる。また、この第8工程の時間は1〜60secが好ましく、具体例としては10secを挙げることができる。
以上の第5〜第8工程を所定回数繰り返すことにより、所望の厚さおよび所望の組成のWN膜を得ることができる。第5〜第8工程におけるウエハWの温度は、250〜600℃が好ましい。チャンバー21内の圧力は5〜667Paであることが望ましい。ウエハ温度やチャンバー内圧力は工程毎に変化させてもよい。
本発明者らの検討結果によれば、W(CO)ガスおよびNHガスを用いてWN膜を成膜する際に、これらを同時に供給することにより膜中酸素量が上昇することが判明した。そこで、膜中酸素量を抑制することができる方法を検討した結果、上記のように、W(CO)ガスおよびNHガスをパージ工程を介在させて交互に供給することにより、膜中酸素量を抑えてゲート電極に適したWN膜を成膜することができることを見出した。また、W(CO)ガスおよびNHガスを同時に供給する場合には、表層しか窒化されないが、本実施形態のような交互成膜にして1回のW膜の厚さを5nm以下にすることにより、全体を窒化することが可能となる。このことを図9に基づいて説明する。図9は横軸に表面からの深さ(nm)をとり、縦軸に元素の原子%をとって、NがW膜の表面からどのくらいの深さまで存在するかの結果を示すものであり、実線はSi基板上にWを10nm成膜後、NH窒化を60sec行ったもの、破線はSi基板上に極薄いW膜堆積+NH窒化を13回繰り返してトータル10nmの膜厚の膜を形成したもの(1回あたり0.76nm相当)を示す。この図に示すように、W膜を形成してから窒化する場合、窒素は表面から5nm程度しか入らないが、W(CO)ガスおよびNHガスを交互に繰り返し導入することにより、膜全体にNを導入することが可能である。
このようにして得られたWN膜は、仕事関数が4.6〜5.1eVのメタルゲート電極に適用することが可能である。
この実施形態においても、第1の実施形態と同様、原料ガスを基板上で分解させ成膜し、その後NH等で表面を窒化して極薄の窒化物を形成し、これを繰り返して任意の膜厚とするものであり、ALDとは異なっており、原料ガスであるW(CO)単体で分解/成膜する温度以上の300℃以上である必要がある。
次に、このように形成されるWN膜をゲート電極として適用したMOS型半導体の製造方法について図10を参照して簡単に説明する。まず、図10(a)に示すように、半導体基板であるSi基板1上に、ゲート絶縁膜2を形成する。次いで、図10(b)に示すように、ゲート絶縁膜2上に、上述のような交互成膜によりWN膜3bを成膜する。その後、熱処理を経て、WN膜3bをエッチングしてゲート電極3′を形成し、さらにイオン注入等により不純物拡散領域4を形成することによって、図10(c)に示すようなMOS型半導体装置が製造される。なお、ゲート絶縁膜2およびゲート電極3′の厚さは、例えば、それぞれ0.8〜5nm、5〜100nmである。
次に、本実施形態のWN膜を用いたゲート電極を製造する際の具体例について説明する。
<実施例3>
図7の装置において、サセプタ22を予め672℃に設定して加熱しておき、搬送装置によりサセプタ22上に300mmウエハを載置した。この状態で、上述のようにキャリアガスとしてのArガスと、希釈ガスとしてのArガスを、キャリアAr/希釈Ar=60/300mL/minの割合で供給してW(CO)をチャンバー21内に5sec間導入し、ウエハ上に極薄いW膜を形成した(第5工程)。
引き続き、パージガスとしてArガスを360mL/minの流量でチャンバー21内へ10sec間導入し、チャンバー21内をパージした(第6工程)。
次に、NHガスと希釈ガスとしてのArガスを、NH/希釈Ar=310/50mL/minの割合で供給してNHガスをチャンバー21内に5sec間導入して第5工程で形成したW膜を窒化することによりWN膜を形成した(第7工程)。
引き続き、パージガスとしてArガスを360mL/minの流量でチャンバー21内へ10sec間導入し、チャンバー21内をパージした(第8工程)。
チャンバー21内の圧力を20Paに保持しつつ、第5〜第8工程を13回繰り返し、WN膜を得た。このWN膜について、4端針法によりシート抵抗を測定し、XRFにより膜厚を測定し、これらから比抵抗を算出した。その結果、シート抵抗は310Ω/sq、膜厚は9nm、比抵抗は278μΩ・cmとなった。RBSにより膜の組成比を測定した結果、N/W組成比=0.5であり、酸素濃度は3.3原子%であった。この膜をゲート電極として用い、仕事関数を測定した。この際にWN膜はそれぞれの最表面に3nmのHfSiOを積層した2,5,9nmの厚さのSiO膜上に形成した。測定された仕事関数は4.7eVとなり、ゲート電極として適用可能であることが確認された。
<実施例4>
図7の装置において、サセプタ22を予め672℃に設定して加熱しておき、搬送装置によりサセプタ22上に300mmウエハを載置した。この状態で、上述のようにキャリアガスとしてのArガスと、希釈ガスとしてのArガスを、キャリアAr/希釈Ar=60/300mL/minの割合で供給してW(CO)をチャンバー21内に5sec間導入し、ウエハ上に極薄いW膜を形成した(第5工程)。
引き続き、パージガスとしてArガスを360mL/minの流量でチャンバー21内へ10sec間導入し、チャンバー21内をパージした(第6工程)。
次に、NHガスと希釈ガスとしてのArガスを、NH/希釈Ar=310/50mL/minの割合で供給してNHガスをチャンバー21内に10sec間導入して第1工程で形成したW膜を窒化することによりWN膜を形成した(第7工程)。
引き続き、パージガスとしてArガスを360mL/minの流量でチャンバー21内へ10sec間導入し、チャンバー21内をパージした(第8工程)。
チャンバー21内の圧力を133Paに保持しつつ、第5〜第8工程を11回繰り返し、WN膜を得た。このWN膜について、4端針法によりシート抵抗を測定し、XRFにより膜厚を測定し、これらから比抵抗を算出した。その結果、シート抵抗は1990Ω/sq、膜厚は12nm、比抵抗は2390μΩ・cmとなった。RBSにより膜の組成比を測定した結果、N/W組成比=0.5であり、酸素濃度は7.4原子%であった。この膜をゲート電極として用い、仕事関数を測定した。この際に、WN膜は、それぞれ最表面に3nmのHfSiOを積層した2,5,9nmの厚さのSiO膜上に形成した。測定された仕事関数は4.9eVとなり、ゲート電極として適用可能であることが確認された。
<比較例1>
図7の装置において、サセプタ22を予め672℃に設定して加熱しておき、搬送装置によりサセプタ22上に300mmウエハを載置した。この状態で、チャンバー内の圧力を20Paに保持しつつ、キャリアガスとしてのArガスと、希釈ガスとしてのArガスと、NHガスとを、キャリアAr/希釈Ar/NH=90/150/100mL/minの流量で32sec間同時に流し、WN膜を得た。このWN膜について、4端針法によりシート抵抗を測定し、XRFにより膜厚を測定し、これらから比抵抗を算出した。その結果、シート抵抗は282Ω/sq、膜厚は10.6nm、比抵抗は299μΩ・cmとなった。このWN膜の酸素量は21%と非常に高い値を示した。
<比較例2>
図7の装置において、サセプタ22を予め672℃に設定して加熱しておき、搬送装置によりサセプタ22上に300mmウエハを載置した。この状態で、チャンバー内の圧力を20Paに保持しつつ、キャリアガスとしてのArガスと、希釈ガスとしてのArガスとを、キャリアAr/希釈Ar=60/300mL/minの流量で65sec間流し、W膜を成膜した後、NHガスと、希釈ガスとしてのArガスとを、NH/希釈Ar=310/50mL/minの流量で10sec間流して窒化した。この膜について、4端針法によりシート抵抗を測定し、XRFにより膜厚を測定し、これらから比抵抗を算出した。その結果、シート抵抗は79.5Ω/sq、膜厚は9.6nm、比抵抗は76μΩ・cmとなった。この膜をXPSで測定したところ、表面にしかNが存在しないことが確認された。
なお、本発明は上記実施形態に限定されず種々限定可能である。
例えば、上記実施形態では、W(CO)の供給後およびSi含有ガスの供給後の両方でパージ工程を行ったが、パージ工程はW(CO)の供給後のみであってもよい。また、WN膜の成膜に用いるN含有ガスとしてNHの例を示したが、N含有ガスはこれに限定されるものではなく、ヒドラジン[NHNH]、モノメチルヒドラジン[(CH)HNNH]等の他のN含有ガスを用いることもできる。さらに、WSi膜およびWN膜をそれぞれ製造する方法について示したが、これらが複合化したW系膜であってもよい。さらにまた、上記実施形態では、本発明に係るW系膜をMOS型半導体のゲート電極に適用したが、他の用途に使用することもできる。
本発明の第1の実施形態に係る方法を実施するためのWSi膜の成膜装置を模式的に示す断面図。 本発明の第1の実施形態に係る方法のシーケンスを説明するためのタイミングチャート。 本発明の第1の実施形態におけるSiH流量とWSi膜のSi/W組成比(RBS Si/W換算値)との関係を示す図。 本発明の第1の実施形態におけるWSi膜のSi/W組成比と膜中の酸素濃度との関係を示す図。 本発明の第1の実施形態の方法を用いて形成したゲート電極を有するMOS型半導体装置の製造方法を説明するための図。 本発明の第1の実施形態の方法を適用して成膜されたWSi膜と、通常のCVDで成膜されたWSi膜とで表面状態を比較した結果を示す電子顕微鏡写真。 本発明の第2の実施形態に係る方法を実施するためのWN膜の成膜装置を模式的に示す断面図。 本発明の第2の実施形態に係る方法のシーケンスを説明するためのタイミングチャート。 NH窒化方法による膜中N濃度分布の違いを示す図。 本発明の第2の実施形態の方法を用いて形成したゲート電極を有するMOS型半導体装置の製造方法を説明するための図。
符号の説明
1;Si基板
2;ゲート絶縁膜
3,3′;ゲート電極
3a;WSi膜
3b;WN膜
4;不純物拡散領域
21;チャンバー
22;サセプタ
25;ヒーター
30;シャワーヘッド
32,81,83;配管
33;W原料容器
35;キャリアガス供給源
45;排気装置
82;Si含有ガス(SiHガス)供給源
84;NHガス供給源
S;W(CO)原料
W;半導体ウエハ

Claims (18)

  1. 処理室内に基板を配置し、前記処理室にW(CO)ガスを導入してWを堆積する工程と、前記処理室にSi含有ガスを導入してWを珪化またはSiを堆積する工程とを交互に繰り返してWSi膜を成膜し、その際に、W(CO)ガスの供給とSi含有ガスの供給との間に前記処理室をパージする工程を介在させることを特徴とするW系膜の成膜方法。
  2. W(CO)ガスを導入してWを堆積する工程、前記処理室をパージする工程、Si含有ガスを導入してWを珪化またはSiを堆積する工程、前記処理室をパージする工程をこの順で2回以上繰り返すことを特徴とする請求項1に記載のW系膜の成膜方法。
  3. 前記Si含有ガスは、SiH、Si、TDMAS,BTBASから選択されたものであることを特徴とする請求項1または請求項2に記載のW系膜の成膜方法。
  4. 前記処理室をパージする工程は、Arガス、Heガス、Nガス、Hガスから選択されたパージガスを用いることを特徴とする請求項1から請求項3のいずれか1項に記載のW系膜の成膜方法。
  5. Si含有ガスの流量およびW(CO)ガスの供給時間とSi含有ガスの供給時間との比率を制御してWSi膜のSi/W組成比を変化させることを特徴とする請求項1から請求項4のいずれか1項に記載のW系膜の成膜方法。
  6. 前記処理室にW(CO)ガスを導入してWを堆積する工程は、W(CO)ガスが分解する温度以上で行うことを特徴とする請求項1から請求項5のいずれか1項に記載のW系膜の成膜方法。
  7. シリコン基板上に形成されたゲート絶縁膜の上に、請求項1から請求項6のいずれかの成膜方法でWSi膜を成膜してゲート電極とすることを特徴とするゲート電極の形成方法。
  8. Si含有ガスの流量およびW(CO)ガスの供給時間とSi含有ガスの供給時間との比率を制御してWSi膜のSi/W組成比を変化させることにより仕事関数をn領域からp領域まで変化させることを特徴とする請求項7に記載のゲート電極の形成方法。
  9. 半導体基板の上に、ゲート絶縁膜を形成する工程と、請求項7または請求項8の方法でWSi膜のゲート電極を形成する工程と、前記半導体基板の主面に不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
  10. 処理室内に基板を配置し、前記処理室にW(CO)ガスを導入してWを堆積する工程と、前記処理室にN含有ガスを導入してWを窒化する工程とを交互に繰り返してWN膜を成膜し、その際に、W(CO)ガスの供給とN含有ガスの供給との間に前記処理室をパージする工程を介在させることを特徴とするW系膜の成膜方法。
  11. W(CO)ガスを導入してWを堆積する工程、前記処理室をパージする工程、N含有ガスを導入してWを窒化する工程、前記処理室をパージする工程をこの順で2回以上繰り返すことを特徴とする請求項10に記載のW系膜の成膜方法。
  12. 前記N含有ガスはNHガスであることを特徴とする請求項10または請求項11に記載のW系膜の成膜方法。
  13. 前記処理室をパージする工程は、Arガス、Heガス、Nガス、Hガスから選択されたパージガスを用いることを特徴とする請求項10から請求項12のいずれか1項に記載のW系膜の成膜方法。
  14. W(CO)ガスを導入してWを堆積する工程の1回当たりのW膜の膜厚は5nm以下であることを特徴とする請求項10から請求項13のいずれか1項に記載のW系膜の成膜方法。
  15. 前記処理室にW(CO)ガスを導入してWを堆積する工程は、W(CO)ガスが分解する温度以上で行うことを特徴とする請求項10から請求項14のいずれか1項に記載のW系膜の成膜方法。
  16. シリコン基板上に形成されたゲート絶縁膜の上に、請求項10から請求項15のいずれかの成膜方法でWN膜を成膜してゲート電極とすることを特徴とするゲート電極の形成方法。
  17. 半導体基板の上に、ゲート絶縁膜を形成する工程と、請求項16の方法でWN膜のゲート電極を形成する工程と、前記半導体基板の主面に不純物拡散領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
  18. コンピュータに制御プログラムを実行させるソフトウエアが記憶されたコンピュータ読取可能な記憶媒体であって、前記制御プログラムは、実行時に、請求項1から請求項5および請求項10から請求項15のいずれかの成膜方法が実施されるようにコンピュータに成膜装置を制御させることを特徴とするコンピュータ読取可能な記憶媒体。
JP2005231547A 2005-08-10 2005-08-10 W系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法およびコンピュータ読取可能な記憶媒体 Pending JP2007048926A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2005231547A JP2007048926A (ja) 2005-08-10 2005-08-10 W系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法およびコンピュータ読取可能な記憶媒体
US11/997,798 US20100227459A1 (en) 2005-08-10 2006-08-09 Method for forming w-based film, method for forming gate electrode, and method for manufacturing semiconductor device
PCT/JP2006/315735 WO2007018235A1 (ja) 2005-08-10 2006-08-09 W系膜の成膜方法、ゲート電極の形成方法、および半導体装置の製造方法
CNA2006800292319A CN101238550A (zh) 2005-08-10 2006-08-09 形成w类膜、形成栅极电极以及制造半导体装置的方法
KR1020087002703A KR100930434B1 (ko) 2005-08-10 2006-08-09 W계 막의 성막 방법, 게이트 전극의 형성 방법, 및 반도체장치의 제조 방법
TW095129227A TW200746310A (en) 2005-08-10 2006-08-09 W based film forming method, gate electrode forming method, semiconductor device manufacturing method, and computer-readable storage medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005231547A JP2007048926A (ja) 2005-08-10 2005-08-10 W系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法およびコンピュータ読取可能な記憶媒体

Publications (1)

Publication Number Publication Date
JP2007048926A true JP2007048926A (ja) 2007-02-22

Family

ID=37727418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005231547A Pending JP2007048926A (ja) 2005-08-10 2005-08-10 W系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法およびコンピュータ読取可能な記憶媒体

Country Status (6)

Country Link
US (1) US20100227459A1 (ja)
JP (1) JP2007048926A (ja)
KR (1) KR100930434B1 (ja)
CN (1) CN101238550A (ja)
TW (1) TW200746310A (ja)
WO (1) WO2007018235A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8409988B2 (en) 2010-05-25 2013-04-02 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US9312123B2 (en) 2008-11-26 2016-04-12 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
JP2017022377A (ja) * 2015-07-14 2017-01-26 株式会社半導体エネルギー研究所 半導体装置
WO2019093206A1 (ja) * 2017-11-09 2019-05-16 国立研究開発法人産業技術総合研究所 半導体装置及びその製造方法
JP2021072405A (ja) * 2019-11-01 2021-05-06 東京エレクトロン株式会社 ガス供給システム、基板処理装置及びガス供給システムの制御方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5409413B2 (ja) * 2010-01-26 2014-02-05 日本パイオニクス株式会社 Iii族窒化物半導体の気相成長装置
JP5925476B2 (ja) * 2011-12-09 2016-05-25 株式会社アルバック タングステン化合物膜の形成方法
JP2015122481A (ja) * 2013-11-22 2015-07-02 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002060944A (ja) * 2000-04-20 2002-02-28 Internatl Business Mach Corp <Ibm> 前駆原料混合物、膜付着方法、及び構造の形成
JP2003258121A (ja) * 2001-12-27 2003-09-12 Toshiba Corp 半導体装置及びその製造方法
JP2004156104A (ja) * 2002-11-06 2004-06-03 Tokyo Electron Ltd 成膜方法
WO2004070804A1 (ja) * 2003-02-07 2004-08-19 Nec Corporation ニッケルシリサイド膜の形成方法、半導体装置の製造方法およびニッケルシリサイド膜のエッチング方法
JP2004231995A (ja) * 2003-01-28 2004-08-19 Tokyo Electron Ltd W系膜の成膜方法およびw系膜
US20050069641A1 (en) * 2003-09-30 2005-03-31 Tokyo Electron Limited Method for depositing metal layers using sequential flow deposition
JP2005217176A (ja) * 2004-01-29 2005-08-11 Tokyo Electron Ltd 半導体装置および積層膜の形成方法
WO2005085495A1 (ja) * 2004-03-03 2005-09-15 Tokyo Electron Limited 成膜方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5652183A (en) * 1994-01-18 1997-07-29 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device containing excessive silicon in metal silicide film
US5958508A (en) * 1997-03-31 1999-09-28 Motorlola, Inc. Process for forming a semiconductor device
US6861356B2 (en) * 1997-11-05 2005-03-01 Tokyo Electron Limited Method of forming a barrier film and method of forming wiring structure and electrodes of semiconductor device having a barrier film
JP4178776B2 (ja) * 2001-09-03 2008-11-12 東京エレクトロン株式会社 成膜方法
TW589684B (en) * 2001-10-10 2004-06-01 Applied Materials Inc Method for depositing refractory metal layers employing sequential deposition techniques
US20030194825A1 (en) * 2002-04-10 2003-10-16 Kam Law Deposition of gate metallization for active matrix liquid crystal display (AMLCD) applications
JP2004091850A (ja) * 2002-08-30 2004-03-25 Tokyo Electron Ltd 処理装置及び処理方法
JP4197607B2 (ja) * 2002-11-06 2008-12-17 株式会社東芝 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002060944A (ja) * 2000-04-20 2002-02-28 Internatl Business Mach Corp <Ibm> 前駆原料混合物、膜付着方法、及び構造の形成
JP2003258121A (ja) * 2001-12-27 2003-09-12 Toshiba Corp 半導体装置及びその製造方法
JP2004156104A (ja) * 2002-11-06 2004-06-03 Tokyo Electron Ltd 成膜方法
JP2004231995A (ja) * 2003-01-28 2004-08-19 Tokyo Electron Ltd W系膜の成膜方法およびw系膜
WO2004070804A1 (ja) * 2003-02-07 2004-08-19 Nec Corporation ニッケルシリサイド膜の形成方法、半導体装置の製造方法およびニッケルシリサイド膜のエッチング方法
US20050069641A1 (en) * 2003-09-30 2005-03-31 Tokyo Electron Limited Method for depositing metal layers using sequential flow deposition
JP2005217176A (ja) * 2004-01-29 2005-08-11 Tokyo Electron Ltd 半導体装置および積層膜の形成方法
WO2005085495A1 (ja) * 2004-03-03 2005-09-15 Tokyo Electron Limited 成膜方法

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443720B2 (en) 2008-11-26 2016-09-13 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device for forming film including at least two different elements
US9384967B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing a semiconductor device by forming a film on a substrate
US9318316B2 (en) 2008-11-26 2016-04-19 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device, method of processing substrate and substrate processing apparatus for forming thin film containing at least two different elements
US9330904B2 (en) 2008-11-26 2016-05-03 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US9384971B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device by forming a film on a substrate
US9384970B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device by forming a film on a substrate
US9384968B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing a semiconductor device by forming a film on a substrate
US9384972B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device by forming a film on a substrate
US9384969B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device by forming a film on a substrate
US10026607B2 (en) 2008-11-26 2018-07-17 Hitachi Kokusai Electric, Inc. Substrate processing apparatus for forming film including at least two different elements
US9385013B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method and apparatus of manufacturing a semiconductor device by forming a film on a substrate
US9312123B2 (en) 2008-11-26 2016-04-12 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US9478417B2 (en) 2008-11-26 2016-10-25 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device for forming film including at least two different elements
US9443719B2 (en) 2008-11-26 2016-09-13 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device for forming film including at least two different elements
US9384966B2 (en) 2008-11-26 2016-07-05 Hitachi Kokusai Electric Inc. Method of manufacturing a semiconductor device by forming a film on a substrate
US9487861B2 (en) 2008-11-26 2016-11-08 Hitachi Kokusai Electric Inc. Substrate processing apparatus capable of forming films including at least two different elements
US8409988B2 (en) 2010-05-25 2013-04-02 Hitachi Kokusai Electric Inc. Method of manufacturing semiconductor device and substrate processing apparatus
US11393930B2 (en) 2015-07-14 2022-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2017022377A (ja) * 2015-07-14 2017-01-26 株式会社半導体エネルギー研究所 半導体装置
US12046683B2 (en) 2015-07-14 2024-07-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2019093206A1 (ja) * 2017-11-09 2019-05-16 国立研究開発法人産業技術総合研究所 半導体装置及びその製造方法
JPWO2019093206A1 (ja) * 2017-11-09 2020-12-17 国立研究開発法人産業技術総合研究所 半導体装置及びその製造方法
JP2021072405A (ja) * 2019-11-01 2021-05-06 東京エレクトロン株式会社 ガス供給システム、基板処理装置及びガス供給システムの制御方法
JP7373968B2 (ja) 2019-11-01 2023-11-06 東京エレクトロン株式会社 ガス供給システム

Also Published As

Publication number Publication date
TW200746310A (en) 2007-12-16
US20100227459A1 (en) 2010-09-09
WO2007018235A1 (ja) 2007-02-15
CN101238550A (zh) 2008-08-06
KR20080025198A (ko) 2008-03-19
KR100930434B1 (ko) 2009-12-08

Similar Documents

Publication Publication Date Title
US10388530B2 (en) Method of manufacturing semiconductor device and substrate processing apparatus
US8110491B2 (en) Method of manufacturing semiconductor device and substrate processing apparatus
WO2015080058A1 (ja) タングステン膜の成膜方法
KR100930434B1 (ko) W계 막의 성막 방법, 게이트 전극의 형성 방법, 및 반도체장치의 제조 방법
US8728935B2 (en) Method of manufacturing semiconductor device, method of processing substrate and substrate processing apparatus
US9502233B2 (en) Method for manufacturing semiconductor device, method for processing substrate, substrate processing device and recording medium
US7674710B2 (en) Method of integrating metal-containing films into semiconductor devices
TWI806881B (zh) 金屬閘極之低厚度相依功函數nMOS整合
JP2007067119A (ja) 半導体製造装置
JP2007039806A (ja) 成膜方法、成膜装置及び記憶媒体
US7582571B2 (en) Substrate processing method and recording medium
JP6548622B2 (ja) 半導体装置の製造方法、基板処理装置及びプログラム
US10927453B2 (en) TiN-based film and TiN-based film forming method
JP6391355B2 (ja) タングステン膜の成膜方法
US7960278B2 (en) Method of film deposition
JP5801916B2 (ja) 半導体装置の製造方法、基板処理方法、および基板処理装置
JP2005217176A (ja) 半導体装置および積層膜の形成方法
KR101011867B1 (ko) TaSiN막의 성막 방법
JP2011166160A (ja) 積層膜の形成方法
JP6061385B2 (ja) 半導体装置の製造方法、基板処理装置およびプログラム
JP4718272B2 (ja) レニウム系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法、およびコンピュータ読取可能な記憶媒体
WO2014112572A1 (ja) 半導体装置の製造方法および基板処理装置
JP2008028382A (ja) TaSiN膜の成膜方法
JP2014158019A (ja) 半導体装置の製造方法、基板処理装置およびプログラム

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080630

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120731