JP2001144301A - 半導体装置およびその作製方法 - Google Patents
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Abstract
s)を確保し、また同時に容量配線の負荷(画素書き込
み電流)を時間的に分散させて実効的に低減する事によ
り、高い表示品質をもつ液晶表示装置を提供する。 【解決手段】 ゲート電極106と異なる層に走査線1
02を形成し、容量配線107が信号線109と平行に
なるよう配置する。各画素はそれぞれ独立した容量配線
107に誘電体を介して接続されているため隣接画素の
書き込み電流による容量配線電位の変動を回避でき、良
好な表示画像を得る事ができる。
Description
(以下、TFTという)で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。
れた半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜
トランジスタ(TFT)を構成する技術が注目されてい
る。薄膜トランジスタはICや電気光学装置のような電
子デバイスに広く応用され、特に液晶表示装置のスイッ
チング素子として開発が急がれている。
るために、画素電極をマトリクス状に配置し、画素電極
の各々に接続するスイッチング素子としてTFTを用い
たアクティブマトリクス型液晶表示装置が注目を集めて
いる。
において、良好な品質の表示を行わせるには、TFTに
接続された各画素電極に映像信号の電位を次回の書き込
み時まで保持できるようにする必要がある。一般的に
は、画素内に保持容量(Cs)を備えることで映像信号
の電位を保持している。
として様々な提案がなされているが、製造工程の簡素
さ、また信頼性の観点から、画素を構成する絶縁膜のう
ち、最も質の高い絶縁膜であるTFTのゲート絶縁膜を
保持容量(Cs)の誘電体として利用することが望まし
い。従来では、図18に示したように走査線と同じ配線
層を用いて上部電極となる容量配線を設け、上部電極
(容量配線)/誘電体層(ゲート絶縁膜)/下部電極
(半導体膜)により保持容量(Cs)を構成することが
行われていた。
持容量を持たせるとともに、高開口率化が求められてい
る。各画素が高い開口率を持つことによりバックライト
の光利用効率が向上し、所定の表示輝度を得るためのバ
ックライト容量が抑制できる結果、表示装置の省電力化
および小型化が達成できる。また、各画素が大きな保持
容量を備えることにより、各画素の表示データ保持特性
が向上して表示品質が向上する。
(画素数の増大)及び小型化に伴う各表示画素ピッチの微
細化を進める上で大きな課題となっている。
口率と大きな保持容量の両立が難しいという問題があ
る。
のデザインルールに従い19.2μm□の画素サイズで
実施した従来例を図18に示す。
成する関係上、配線を2本(走査線と容量配線)平行に
配置していることが従来の特徴である。図18におい
て、10は半導体膜、11は走査線、12は信号線、1
3は電極、14は容量配線である。なお、図18は、画
素の上面図を簡略化したものであり、電極13に接続す
る画素電極及び電極13に達するコンタクトホールは図
示していない。
(ゲート絶縁膜)/下部電極(半導体膜)による保持容
量構成とした場合、画素の回路構成に必要な回路要素
(画素TFT, 保持容量, コンタクトホール等)は全てゲ
ート絶縁膜関連のものとなり、回路要素を構成するこれ
らの素子は各画素中にほぼ平面的に配置される。
画素の高開口率と大きな保持容量とを両方得るために
は、画素の回路構成に必要な回路要素を効率よくレイア
ウトすることが不可欠である。このことは、回路要素が
全てゲート絶縁膜関連のものであることからゲート絶縁
膜の利用効率を向上することが不可欠と言い換えること
ができる。
の回路構成における平面レイアウト効率を表したものが
図19である。図19中、21は単体画素領域、22は
画素開口領域、23は保持容量領域、24はA領域、2
5はTFTの一部及びコンタクト領域を示している。
6.7μm2 (開口率58.8%)に対し、保持容量領域
23の面積64.2μm2、TFTの一部及びコンタク
ト領域25の面積42.2μm2、A領域24の面積3
4.1μm2で構成されている。
して働いている領域を相互に接続する配線部及び走査線
と容量配線とを平行に配置していることに起因する走査
線及び容量配線の分離領域であり、A領域のゲート絶縁
膜は本来の機能を与えられておらず、レイアウト効率を
低下させる原因となっている。
対する要求が厳しくなる問題がある。
接続されている複数の各画素に走査線方向で連続的に
(点順次駆動の場合)、または同時に(線順次駆動の場
合)映像信号の電位の書き込みが行われる。
査線に平行に配置されている関係上、各走査線に接続さ
れている複数の画素が共通の容量配線に接続されている
ため、該当する容量配線には画素書き込み電流に対応す
る対向電流が複数画素分、連続的にまたは同時に流れる
ことになり、容量配線の電位変動による表示品質の低下
を避けるためには容量配線抵抗を十分に下げておく必要
がある。
線幅を広げることは保持容量の占める面積を拡大する一
方、画素の開口率を損なってしまっていた。
与えるものであり、高い開口率を得ながら十分な保持容
量(Cs)を確保し、また同時に容量配線の負荷(画素
書き込み電流)を時間的に分散させて実効的に低減する
事により、高い表示品質をもつ液晶表示装置を提供する
ものである。
の構成は、絶縁表面上に第1配線と、前記第1配線上に
第1絶縁膜と、前記第1絶縁膜上に半導体膜と、前記半
導体膜上に第2絶縁膜と、前記第2絶縁膜上に第2配線
と、前記第1配線と接続するゲート電極と、前記第2配
線及び前記ゲート電極上に第3絶縁膜と、前記第3絶縁
膜上に前記半導体膜と接続する第3の配線とを有するこ
とを特徴とする半導体装置である。
を介して前記半導体膜と前記第2配線とが重なることを
特徴としている。
膜を介して前記第2配線と前記半導体膜とが重なる領域
には、前記第2絶縁膜を誘電体とする保持容量が形成さ
れることを特徴としている。
のうち、前記第2絶縁膜を介して前記第2配線と重なる
領域には、半導体に導電型(p型またはn型)を付与す
る不純物元素が添加されていることを特徴としている。
膜上に前記半導体膜と接する電極と、該電極と接続する
画素電極とを有することを特徴としている。
は、前記第2配線とは直交する方向に配置されているこ
とを特徴としている。
は、前記第3配線と直交する方向に配置されていること
を特徴としている。即ち、画素部において、前記第2配
線と前記第3配線は平行な方向(Y方向)に配置され、
これらの配線に直交する方向(X方向)に第1配線が配
置されている。
極は、前記第1配線と異なる層に形成されていることを
特徴としている。
極は、島状にパターニングされていることを特徴として
いる。
は、走査線である。この走査線は、前記第1絶縁膜を介
して前記半導体膜の一部と重なっており、半導体膜への
光を遮る遮光膜の役目を果たす。
は、容量配線である。
は、信号線である。
膜は、ゲート絶縁膜である。
極は、導電型を付与する不純物元素がドープされたpo
ly−Si、W、WSiX、Al、Ta、Cr、または
Moから選ばれた元素を主成分とする膜またはそれらの
積層膜からなることを特徴としている。
に接続され互いに平行に所定の間隔を隔てて配置される
複数の信号線と、走査線駆動回路に接続され互いに平行
に所定の間隔を隔てて配置される複数の走査線と、前記
信号線と平行に配置される容量配線とを有することを特
徴とする半導体装置。
前記信号線と直交することを特徴としている。
交する走査線に接続されたゲート電極を有する薄膜トラ
ンジスタと、前記トランジスタと接続された画素電極と
を有することを特徴としている。
極は、前記走査線と異なる層に形成されていることを特
徴としている。
極は、島状にパターニングされていることを特徴として
いる。
成は、絶縁表面を有する基板上に第1配線を形成する第
1工程と、前記第1配線上に第1絶縁膜を形成する第2
工程と、前記第1配線上に半導体膜を形成する第3工程
と、前記半導体膜上に第2絶縁膜を形成する第4工程
と、前記第1絶縁膜及び第2絶縁膜に選択的なエッチン
グを施して、前記第1配線に達する第1コンタクトホー
ルを形成する第5工程と、前記第1コンタクトホールを
通じて前記第1配線と接続し、且つ、前記第2絶縁膜上
に前記半導体膜の一部と重なるゲート電極を形成する第
6工程と、前記ゲート電極上に第3絶縁膜を形成する第
7工程と、前記第2絶縁膜及び第3絶縁膜に選択的なエ
ッチングを施して、前記半導体膜に達する第2コンタク
トホールを形成する第8工程と、前記第2コンタクトホ
ールを通じて前記半導体膜と接続した第3配線を前記第
3絶縁膜上に形成する第9工程と、を有することを特徴
とする半導体装置の作製方法である。
と同じ工程により前記半導体膜の一部と重なる第2配線
を前記第2絶縁膜上に形成することを特徴としている。
に第2絶縁膜を形成する工程の後、前記第2配線と重な
る前記第2絶縁膜を部分的に薄くする工程を有すること
を特徴としている。
はゲート絶縁膜、前記第1配線は走査線、前記第2配線
は容量配線、前記第3配線は信号線である。
下に説明する。
持容量の増大を図るため、ゲート電極と異なる層に走査
線を形成することを特徴としている。本発明の画素構成
の一例を図1に示した。
にパターニングされており、絶縁膜に形成されたコンタ
クトホール100cを通じて走査線102と接続してい
る。また、半導体膜104は、コンタクトホール100
aを通じて信号線109と接続している。また、半導体
膜104は、コンタクトホール100bを通じて電極1
10と接続している。また、信号線109または電極1
10と接する半導体膜の領域をソース領域あるいはドレ
イン領域と呼んでいる。また、ソース領域とドレイン領
域との間にはチャネル形成領域が形成されており、チャ
ネル形成領域上にはゲート絶縁膜を介してゲート電極1
06が存在している。なお、簡略化のため、ソース領
域、ドレイン領域、及びチャネル形成領域は図示してい
ない。
にゲート電極106の下層に走査線102を形成した場
合、半導体膜104の下層に走査線102が設けられる
ので遮光膜として機能させることも可能である。また、
保持容量は、下部電極を半導体膜とし、半導体膜を覆う
絶縁膜を誘電体とし、上部電極を容量配線107として
形成する。なお、半導体膜を覆う絶縁膜を部分的に薄膜
化することで保持容量の増大を図ってもよい。
は、チャネル形成領域の上方及び下方に絶縁膜を介して
ゲート電極を備えたデュアルゲート構造とすることがで
き、第1絶縁膜を適切な膜厚に設定することにより、走
査線と他の配線とで形成される寄生容量を抑制しながら
TFTの特性を向上することができる。
平行)と異なり、容量配線が信号線と平行になるよう配
置されていることを特徴としている。従って、駆動方式
から各走査線に対応する画素には連続的に映像信号の書
き込みが行われるが、この際該当する各画素はそれぞれ
独立した容量配線で形成された保持容量と接続されてい
るため隣接画素の書き込み電流による容量配線電位の変
動を回避でき、良好な表示画像を得る事ができる。
号線電位(書き込み電位)の低下を防ぐために各信号線
にはサンプルホールド容量が設けられていたが、本発明
においては容量配線が信号線と平行で、且つ重なるよう
配置されているため、信号線の寄生容量が増大して信号
線電位の保持特性が向上することから周辺回路部にサン
プルホールド容量を設ける必要がなくなり、従来と比べ
周辺回路を小型化することができる。
求性能が緩和されるため容量配線の配置やサイズ、膜厚
の設計自由度が増し、また容量配線材料の選択の幅が広
がることにより設計上の難度及び製造上の難度が下が
り、より高い製造歩留まりを得ることにも繋がる。
に示す実施例でもってさらに詳細な説明を行うこととす
る。
の点順次駆動の液晶表示装置を一例にとり説明する。
クティブマトリクス型液晶表示装置は、画素電極がマト
リクス状に配置された基板(TFT基板)と、対向電極
が形成された対向基板とを液晶層を介して対向配置した
構造となっている。両基板間はスペーサ等を介して所定
の間隔に制御され、画素部の外周部にシール材を用いる
ことで液晶層を封入している。
示す断面構造図である。図4において、101は基板
(TFT基板)、102は走査線、103は第1絶縁
膜、104は半導体膜、105はゲート絶縁膜(第2絶
縁膜)、106はゲート電極、107は容量配線、10
8は第3絶縁膜、109及び111は信号線、または信
号線から分岐された電極、110は第3絶縁膜に形成さ
れたコンタクトホール(図示しない)を通じて半導体膜
に接続され、TFTと画素電極とを接続するための電極
である。
「配線」の一部であり、他の配線との電気的接続を行う
箇所、または半導体層と交差する箇所を指す。従って、
説明の便宜上、「配線」と「電極」とを使い分けるが、
「電極」という文言に「配線」は常に含められているも
のとする。
〜110で示した部分と定義している。また、109及
び110においては、配線から分岐された電極であって
も、配線であってもよい。
113はTFTの光劣化を防ぐ遮光膜、114は第5絶
縁膜、115は、コンタクトホール100dを通じて電
極110と接続された画素電極、116は液晶層117
を配向させる配向膜である。
に、対向電極119と、配向膜118とを設けたが、必
要に応じて遮光膜やカラーフィルタを設けてもよい。
されるように画素部201と、その周辺に形成される走
査線駆動回路202、信号線駆動回路203を備えてい
る。
転送するシフトレジスタによって主に構成されている。
また、信号線駆動回路203は、シフトレジスタとシフ
トレジスタ出力に基づいて入力される映像信号をサンプ
リングした後、保持し信号線を駆動するサンプルホール
ド回路により主に構成されている。
接続され互いに平行に所定の間隔で配置された複数の走
査線(ゲート配線)207と、信号線駆動回路203に
接続され互いに平行に所定の間隔で配置された複数の信
号線208とが交差して配置されており、その交差する
それぞれの位置にTFT(図示しない)を配置するとと
もに、走査線と信号線とで区画される各領域に画素電極
(図示しない)が配置されている。この構成から各画素
電極はマトリクス状の配置となる。また、GND(接
地)または固定電位206に接続された複数の容量配線
209が、信号線208と平行に設けられている。な
お、図2においては、簡略化のため信号線、走査線、及
び容量配線を数本しか図示していない。
を簡略に示す。なお、説明には図3及び図1も用いる。
石英基板、プラスチック基板を用いることができる。ガ
ラス基板を用いる場合には、ガラス歪み点よりも10〜
20℃程度低い温度であらかじめ熱処理しておいても良
い。また、基板101のTFTを形成する表面に、基板
101からの不純物拡散を防ぐために、酸化シリコン
膜、窒化シリコン膜または酸化窒化シリコン膜などの絶
縁膜から成る下地膜を形成するとよい。
ングを施すことにより走査線102を形成する。走査線
102としては、導電型を付与する不純物元素がドープ
されたpoly−SiやWSiX(X=2.0〜2.
8)、Al、Ta、W、Cr、Mo等の導電性材料及び
その積層構造を用いることができる。本実施例では、W
SiX(膜厚:100nm)/poly−Si(膜厚:
50nm)の積層構造の高い遮光性を持つ導電性材料に
より所定の間隔で走査線102を形成した。
度の膜厚を有する第1絶縁膜103を形成する。この第
1絶縁膜103は、プラズマCVD法、またはスパッタ
法等で形成されるシリコンを含む絶縁膜を用いる。ま
た、この第1絶縁膜は、有機絶縁物材料膜、酸化シリコ
ン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこ
れらを組み合わせた積層膜で形成すれば良い。
〜60nm)の厚さの半導体膜をプラズマCVD法やス
パッタ法等の公知の方法で形成し、所望の形状にパター
ニングする。本実施例では、プラズマCVD法で非晶質
シリコン膜を50nm程度の厚さに成膜し、公知の方法
により結晶化の工程を行って結晶質シリコン膜(pol
y−Si)を形成した後、島状にパターニングを施し
た。本実施例では、結晶質シリコン膜(poly−S
i)を用いたが、半導体膜であれば特に限定されない。
は、単結晶半導体膜、結晶質半導体膜(poly−Si
等)、非晶質半導体膜(a−Si等)、または微結晶半
導体膜を指しており、さらにシリコンゲルマニウム膜な
どの化合物半導体膜をも含められている。
タ法等で形成されるシリコンを含む絶縁膜、又は半導体
膜(Si膜等)の熱酸化で形成される酸化膜を用いて第
2絶縁膜(ゲート絶縁膜)105を形成する。この第2
絶縁膜105は、必要に応じて二層あるいは三層といっ
た複数の層から成る積層構造としても良い。
号書き込みスイッチの機能を得るTFTを構成するた
め、半導体膜に選択的にn型またはp型を付与する不純
物元素(リンまたはボロン等)を公知の技術を用いて添
加し、低抵抗のソース領域及びドレイン領域と、さらに
低抵抗領域を形成する。この低抵抗領域はドレイン領域
と同様に不純物元素(代表的にはリンまたはボロン)を
添加して低抵抗化されている半導体膜の一部である。な
お、選択的に不純物元素を添加する工程順序は特に限定
されず、例えば、第1絶縁膜形成前、ゲート電極形成
前、またはゲート電極形成後であればよい。加えて、L
DD領域やオフセット領域を回路に応じて形成する構成
としてもよい。なお、簡略化のために、各領域の図示は
行っていない。
ドレイン領域とに挟まれたチャネル形成領域が形成され
る。
105に選択的なエッチングを施して走査線102に達
する第1コンタクトホール100c(図3(b)中に示
した)を形成する。
成し、パターニングを施すことによりゲート電極106
及び容量配線107を形成する。ゲート電極106及び
容量配線107は、導電型を付与する不純物元素がドー
プされたpoly−SiやWSiX(X=2.0〜2.
8)、Al、Ta、W、Cr、Mo等の導電性材料及び
その積層構造により300nm程度の膜厚で形成する。
また、ゲート電極106及び容量配線107は単層で形
成しても良いが、必要に応じて二層あるいは三層といっ
た複数の層から成る積層構造としても良い。この際、島
状に配置される各ゲート電極は第1絶縁膜103及び第
2絶縁膜105に形成された第1コンタクトホール10
0cを介して走査線102に電気的に接続する。
2絶縁膜105を介して島状のゲート電極106が配置
される。また、低抵抗領域上には第2絶縁膜105を介
して容量配線107が配置される。なお、容量配線10
7と重なる第2絶縁膜105の領域を部分的に薄膜化す
る工程を加えて保持容量の増大を図ってもよい。また、
容量配線107は信号線方向に各画素連続的に配置し、
画素部外で電気的に接地、または固定電位に接続する。
07を覆う第3絶縁膜108を形成する。この第3絶縁
膜108は、プラズマCVD法、またはスパッタ法等で
形成されるシリコンを含む絶縁膜を用いる。また、この
第3絶縁膜108は、酸化シリコン膜、酸化窒化シリコ
ン膜、窒化シリコン膜、またはこれらを組み合わせた積
層膜で形成すれば良い。
108に選択的なエッチングを施して半導体膜(ソース
領域、またはドレイン領域)に達する第2コンタクトホ
ール100a(図3(a)中)、100b(図3(b)
中)を形成する。
Ti、TiNを主成分とする膜、またはそれらの積層構
造を有する導電膜(膜厚:500μm)を形成し、パタ
ーニングを施すことにより信号線109、111と、後
に形成される画素電極と接続するための島状の電極11
0を形成する。この信号線109、111は、半導体膜
に達する第2コンタクトホール100a、100bを通
じてソース領域あるいはドレイン領域と接続する。同様
に島状の電極110は、半導体膜に達する第2コンタク
トホール100aを通じてソース領域あるいはドレイン
領域と接続する。また、信号線109、111は容量線
107と平行な方向に配置する。
と隔離して配置される。ただし、信号線109と島状の
電極110とが両方、ソース領域に接続されることはな
い。同様に、信号線109と島状の電極110とが両
方、ドレイン領域に接続されることはない。
図1中のA−A’点線に沿って切断した概略断面構造図
が図3(a)に相当し、B−B’点線に沿って切断した
概略断面構造図が図3(b)に相当する。
0を覆う第4絶縁膜112を形成する。この第4絶縁膜
112は、有機絶縁物材料膜、酸化シリコン膜、酸化窒
化シリコン膜、窒化シリコン膜、またはこれらを組み合
わせた積層膜で形成すれば良い。
l、W、Cr、または黒色樹脂等の高い遮光性を持つ膜
を所望の形状にパターニングして遮光膜113を形成す
る。この遮光膜113は画素の開口部以外を遮光するよ
うに網目状に配置する。
にフローティングとなるが遮光膜材料に低抵抗膜を選ん
だ場合、表示部の外側で遮光膜を任意の電位に制御する
事も可能である。
4を形成する。この第5絶縁膜114は、有機絶縁物材
料膜で形成すれば良い。なお、第5絶縁膜114を有機
絶縁物材料で形成することにより、表面を良好に平坦化
させることができる。また、有機樹脂材料は一般に誘電
率が低いので、寄生容量を低減するできる。しかし、吸
湿性があり保護膜としては適さないので、酸化シリコン
膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合
わせた積層構造としても良い。
114に選択的なエッチングを行ない、島状の電極に達
する第3コンタクトホール100dを形成する。図4で
は便宜上、第3コンタクトホール100dを点線で図示
した。
し、パターニングを施すことにより画素電極115を形
成する。画素電極115は、第3コンタクトホール10
0dを通じて島状の電極110と接続する。各画素電極
はそれぞれ独立に且つ画素開口部を覆うように配置され
る。
7を配向させる配向膜116を形成し、公知のセル組み
技術を用いて、対向電極119と配向膜118とが設け
られた対向基板120と貼り合わせた後、液晶材料を注
入、封止して両基板間に液晶層が保持された液晶セルを
完成させた。
のデザインルールに従って配線及び半導体膜等を配置す
ることによって、236.9μm2の画素開口領域の面
積(開口率64.3%)と保持容量領域の面積62.8μ
m2が得られた。
極106と走査線102とを接続するコンタクトホール
100cのための領域を設ける必要がある。また、本実
施例では島状Si膜のチャネル形成領域周辺部を遮光す
る膜は上部遮光膜のみとなるため、上部遮光膜を備えた
構造とすることが望ましい。
ネル形成領域及びその周辺部に対する下部遮光膜として
機能するため液晶層117から入射した光がTFT基板
の下部界面で反射し、チャネル形成領域及びその周辺部
に入射してTFTの光リークを発生することを防ぐこと
ができ、より良好な表示品質を得る事が可能である。
したアクティブマトリクス型液晶表示装置の構成を図5
の斜視図を用いて説明する。なお、実施例1と対応する
部分は、同じ符号を用いている。
は、基板101上に形成された、画素部と、走査線駆動
回路802と、信号線駆動回路803とその他の信号処
理回路とで構成される。画素部には画素TFT800と
保持容量200が設けられ、画素部の周辺に設けられる
駆動回路はCMOS回路を基本として構成されている。
行な方向に設けられ、保持容量200の上部電極として
機能している。また、容量配線107は接地または固定
電位に接続する。
03からは、それぞれ走査線102と信号線109が画
素部に延在し、画素TFT800に接続している。ま
た、フレキシブルプリント配線板(Flexible Printed C
ircuit:FPC)804が外部入力端子805に接続し
ていて画像信号などを入力するのに用いる。FPC80
4は補強樹脂によって強固に接着されている。そして接
続配線806、807でそれぞれの駆動回路に接続して
いる。また、対向基板808には図示していないが、遮
光膜や透明電極が設けられている。
た画素マトリクス回路は様々な電気光学装置(アクティ
ブマトリクス型液晶ディスプレイ、アクティブマトリク
ス型ELディスプレイ、アクティブマトリクス型ECデ
ィスプレイ)に用いることができる。即ち、それら電気
光学装置を表示部として組み込んだ電子機器全てに本願
発明を実施できる。
ラ、デジタルカメラ、プロジェクター(リア型またはフ
ロント型)、ヘッドマウントディスプレイ(ゴーグル型
ディスプレイ)、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末(モバイルコンピュータ、携帯
電話または電子書籍等)などが挙げられる。それらの一
例を図6及び図7に示す。
り、本体2001、画像入力部2002、表示部200
3、キーボード2004で構成される。本願発明を表示
部2003に適用することができる。
101、表示部2102、音声入力部2103、操作ス
イッチ2104、バッテリー2105、受像部2106
で構成される。本願発明を表示部2102に適用するこ
とができる。
ビルコンピュータ)であり、本体2201、カメラ部2
202、受像部2203、操作スイッチ2204、表示
装置2205で構成される。本願発明は表示部2205
に適用できる。
り、本体2301、表示部2302、アーム部2303
で構成される。本発明は表示部2302に適用すること
ができる。
体(以下、記録媒体と呼ぶ)を用いるプレーヤーであ
り、本体2401、表示部2402、スピーカ部240
3、記録媒体2404、操作スイッチ2405で構成さ
れる。なお、この装置は記録媒体としてDVD(Dig
tial Versatile Disc)、CD等を
用い、音楽鑑賞や映画鑑賞やゲームやインターネットを
行うことができる。本発明は表示部2402に適用する
ことができる。
2501、表示部2502、接眼部2503、操作スイ
ッチ2504、受像部(図示しない)で構成される。本
願発明を表示部2502に適用することができる。
あり、投射装置2601、スクリーン2602等を含
む。本発明は投射装置2601の一部を構成する液晶表
示装置2808に適用することができる。
り、本体2701、投射装置2702、ミラー270
3、スクリーン2704等を含む。本発明は投射装置2
702の一部を構成する液晶表示装置2808に適用す
ることができる。
(B)中における投射装置2601、2702の構造の
一例を示した図である。投射装置2601、2702
は、光源光学系2801、ミラー2802、2804〜
2806、ダイクロイックミラー2803、プリズム2
807、液晶表示装置2808、位相差板2809、投
射光学系2810で構成される。投射光学系2810
は、投射レンズを含む光学系で構成される。本実施例は
三板式の例を示したが、特に限定されず、例えば単板式
であってもよい。また、図7(C)中において矢印で示
した光路に実施者が適宜、光学レンズや、偏光機能を有
するフィルムや、位相差を調節するためのフィルム、I
Rフィルム等の光学系を設けてもよい。
る光源光学系2801の構造の一例を示した図である。
本実施例では、光源光学系2801は、リフレクター2
811、光源2812、レンズアレイ2813、281
4、偏光変換素子2815、集光レンズ2816で構成
される。なお、図7(D)に示した光源光学系は一例で
あって特に限定されない。例えば、光源光学系に実施者
が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するフィルム、IRフィルム等の光学系を
設けてもよい。
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例1または実施
例2のどのような組み合わせからなる構成を用いても実
現することができる。
TFTの例を示したが本実施例ではダブルゲートのTF
Tを用いた例を示す。ただし、基本的な構造は同一であ
る。
電膜を形成し、パターニングを施すことにより走査線4
02を形成する。(図8(A))この走査線402は後
に形成される活性層を光から保護する遮光層としても機
能する。ここでは基板401として石英基板を用い、走
査線402としてポリシリコン膜(膜厚50nm)とタ
ングステンシリサイド(W−Si)膜(膜厚100n
m)の積層構造を用いた。また、ポリシリコン膜はタン
グステンシリサイドから基板への汚染を保護するもので
ある。
a、403bを膜厚100〜1000nm(代表的には
300〜500nm)で形成する。(図8(B))ここ
ではCVD法を用いた膜厚100nmの酸化シリコン膜
とLPCVD法を用いた膜厚280nmの酸化シリコン
膜を積層させた。
0nmで形成する。ここでは膜厚69nmの非晶質シリ
コン膜(アモルファスシリコン膜)をLPCVD法を用
いて形成した。次いで、この非晶質半導体膜を結晶化さ
せる技術として特開平8-78329号公報記載の技術を用い
て結晶化させた。同公報記載の技術は、非晶質シリコン
膜に対して結晶化を助長する金属元素を選択的に添加
し、加熱処理を行うことで添加領域を起点として広がる
結晶質シリコン膜を形成するものである。ここでは結晶
化を助長する金属元素としてニッケルを用い、脱水素化
のための熱処理(450℃、1時間)の後、結晶化のた
めの熱処理(600℃、12時間)を行った。
iをゲッタリングする。TFTの活性層とする領域をマ
スク(酸化シリコン膜)で覆い、結晶質シリコン膜の一
部に燐(P)を添加し、熱処理(窒素雰囲気下で600
℃、12時間)を行った。
グを行い結晶質シリコン膜の不要な部分を除去して、半
導体層404を形成する。(図8(C1))なお、半導
体層404を形成した後の画素上面図を図8(C2)に
示す。図8(C2)において、点線A−A’で切断した
断面図が図8(C1)に相当する。
405を形成して半導体層の一部(保持容量とする領
域)406にリンをドーピングする。(図9(A))
を覆う絶縁膜を形成した後、マスク407を形成して保
持容量とする領域406上の絶縁膜を除去する。(図9
(B))
行って絶縁膜(ゲート絶縁膜)408aを形成する。こ
の熱酸化によって最終的なゲート絶縁膜の膜厚は80n
mとなった。なお、保持容量とする領域上に他の領域よ
り薄い絶縁膜408bを形成した。(図9(C1))こ
こでの画素上面図を図9(C2)に示す。図9(C2)
において、点線B−B’で切断した断面図が図9(C
1)に相当する。また、図9中の鎖線内で示した領域
は、薄い絶縁膜408bが形成されている部分である。
にp型またはn型の不純物元素を低濃度に添加するチャ
ネルドープ工程を全面または選択的に行った。このチャ
ネルドープ工程は、TFTしきい値電圧を制御するため
の工程である。なお、ここではジボラン(B2H6)を質
量分離しないでプラズマ励起したイオンドープ法でボロ
ンを添加した。もちろん、質量分離を行うイオンインプ
ランテーション法を用いてもよい。
3a、403b上にマスク409を形成し、走査線40
2に達するコンタクトホールを形成する。(図10
(A))そして、コンタクトホールの形成後、マスクを
除去する。
行ってゲート電極410および容量配線411を形成す
る。(図10(B))ここでは、リンがドープされたシ
リコン膜(膜厚150nm)とタングステンシリサイド
(膜厚150nm)との積層構造を用いた。なお、保持
容量は、絶縁膜408bを誘電体とし、容量配線411
と半導体層の一部406とで構成されている。
411をマスクとして自己整合的にリンを低濃度に添加
する。(図10(C1))ここでの画素上面図を図10
(C2)に示す。図10(C2)において、点線C−
C’で切断した断面図が図10(C1)に相当する。こ
の低濃度に添加された領域のリンの濃度が、1×1016
〜5×1018atoms/cm3、代表的には3×10
17〜3×1018atoms/cm3となるように調整す
る。
濃度に添加し、ソース領域またはドレイン領域となる高
濃度不純物領域413を形成する。(図11(A))こ
の高濃度不純物領域のリンの濃度が1×1020〜1×1
021atoms/cm3(代表的には2×1020〜5×
1020atoms/cm3)となるように調整する。な
お、半導体層404のうち、ゲート電極410と重なる
領域はチャネル形成領域414となり、マスク412で
覆われた領域は低濃度不純物領域415となりLDD領
域として機能する。そして、不純物元素の添加後、マス
ク412を除去する。
一基板上に形成される駆動回路に用いるpチャネル型T
FTを形成するために、マスクでnチャネル型TFTと
なる領域を覆い、ボロンを添加してソース領域またはド
レイン領域を形成する。
ト電極410および容量配線411を覆うパッシベーシ
ョン膜416を形成する。ここでは、酸化シリコン膜を
70nmの膜厚で形成した。次いで、半導体層にそれぞ
れの濃度で添加されたn型またはp型不純物元素を活性
化するための熱処理工程を行う。ここでは850℃、3
0分の加熱処理を行った。
417を形成する。ここでは膜厚400nmのアクリル
樹脂膜を用いた。次いで、半導体層に達するコンタクト
ホールを形成した後、電極418及びソース配線419
を形成する。本実施例では電極418及びソース配線4
19を、Ti膜を100nm、Tiを含むアルミニウム
膜を300nm、Ti膜150nmをスパッタ法で連続
して形成した3層構造の積層膜とした。(図11(B
1))なお、図11(B2)において点線D−D’で切
断した断面図が図11(B1)に相当する。
リルからなる層間絶縁膜420を形成する。(図12
(A1))次いで、層間絶縁膜420上に遮光性を有す
る導電膜100nmを成膜し、遮光層421を形成す
る。次いで、層間絶縁膜422を形成する。次いで、電
極418に達するコンタクトホール形成する。次いで、
100nmの透明導電膜(ここでは酸化インジウム・ス
ズ(ITO)膜)を形成した後、パターニングして画素
電極423、424を形成する。図12(A2)におい
て、点線E−E’で切断した断面図が図12(A1)に
相当する。
ズ26μm×26μm)の面積(開口率76.5%)を
確保しつつ、nチャネル型TFTでなる画素TFTが形
成され、十分な保持容量(51.5fF)を得ることが
できる。
工程に限定されないことはいうまでもない。例えば、各
導電膜としては、タンタル(Ta)、チタン(Ti)、
モリブデン(Mo)、タングステン(W)、クロム(C
r)、シリコン(Si)から選ばれた元素、または前記
元素を組み合わせた合金膜(代表的には、Mo―W合
金、Mo―Ta合金)を用いることができる。また、各
絶縁膜としては、酸化シリコン膜や窒化シリコン膜や酸
化窒化シリコン膜や有機樹脂材料(ポリイミド、アクリ
ル、ポリアミド、ポリイミドアミド、BCB(ベンゾシ
クロブテン)等)膜を用いることができる。
良好な値を示した。図13にそのTFT特性(V−I特
性)を示す。特に本発明の構造はデュアルゲート構造と
なっているため、S値は105.8(mV/dec)と
優れた値を示している。また、本発明の構造とすること
によって、V−I特性グラフにおける立ち上がり点での
電圧値を示すしきい値(Vth)は、Vd=0.1Vで
ある場合に0.946V、Vd=5Vである場合に0.
886Vとなっており、その差は0.06と非常に小さ
い。この差が小さければ小さいほど短チャネル効果が抑
えられていると言える。また、移動度(μFE)は220
(cm2/Vs)と優れたものとなっている。
せるとともに保持容量の増大を図るため、ゲート電極と
異なる層に走査線502aを形成し、さらに走査線50
2aと同じ層に容量電極502bを形成することを特徴
としている。本発明の画素構成の一例を図14、図15
に示した。
断した概略断面構造図が図15(a)に相当し、B−
B’点線に沿って切断した概略断面構造図が図15
(b)に相当する。
状にパターニングされており、絶縁膜に形成されたコン
タクトホール500cを通じて走査線502aと接続し
ている。また、半導体膜504は、コンタクトホール5
00aを通じて信号線509と接続している。また、半
導体膜504は、コンタクトホール500bを通じて電
極510と接続している。また、信号線509または電
極510と接する半導体膜の領域をソース領域あるいは
ドレイン領域と呼んでいる。また、ソース領域とドレイ
ン領域との間にはチャネル形成領域が形成されており、
チャネル形成領域上にはゲート絶縁膜を介してゲート電
極506が存在している。なお、簡略化のため、ソース
領域、ドレイン領域、及びチャネル形成領域は図示して
いない。
ようにゲート電極506の下層に走査線502aを形成
した場合、半導体膜504の下層に走査線502aが設
けられるので遮光膜として機能させることも可能であ
る。また、保持容量は、下部電極を半導体膜とし、半導
体膜を覆う絶縁膜を誘電体とし、上部電極を容量配線5
07として形成する。なお、半導体膜を覆う絶縁膜を部
分的に薄膜化することで保持容量の増大を図ってもよ
い。
示したように、容量配線507に接続している容量電極
502bも、絶縁膜503を誘電体として保持容量を形
成することができる。そのため、保持容量を効率よく確
保することができ、この画素構造を用いた液晶表示装置
のコントラストが向上する。
TFTは、チャネル形成領域の上方及び下方に絶縁膜を
介してゲート電極を備えたデュアルゲート構造とするこ
とができ、第1絶縁膜を適切な膜厚に設定することによ
り、走査線と他の配線とで形成される寄生容量を抑制し
ながらTFTの特性を向上することができる。
法は、実施例1または実施例4とほぼ同一であり、ここ
ではその説明を省略する。
か一と自由に組み合わせることができる。
小した際、開口率を向上させるとともに保持容量の増大
を図る。本実施例は、遮光膜と画素電極とで保持容量を
形成することを特徴としている。
を示す断面構造図である。図16において、601は基
板(TFT基板)、602は走査線、603は第1絶縁
膜、604は半導体膜、605はゲート絶縁膜(第2絶
縁膜)、606bはゲート電極、606cはゲート配
線、606aは容量配線、607は第3絶縁膜、608
は第3絶縁膜に形成されたコンタクトホールを通じて半
導体膜604に接続され、TFTと画素電極612とを
接続するための電極である。
610はTFTの光劣化を防ぐ遮光膜、611は第5絶
縁膜、612は、コンタクトホールを通じて電極608
と接続された画素電極、613は液晶層614を配向さ
せる配向膜である。
に、対向電極616と、配向膜615とを設けたが、必
要に応じて遮光膜やカラーフィルタを設けてもよい。
は、絶縁膜605を誘電体とし、容量配線606aと半
導体膜604とで形成した第1の保持容量と、さらに絶
縁膜611を誘電体とし、遮光膜610と画素電極61
2とで形成した第2の保持容量とで構成される。なお、
絶縁膜611としては有機樹脂膜を用いてもよいし、酸
化窒化シリコン膜や酸化シリコン膜等の無機絶縁膜を用
いてもよく、その膜厚は実施者が適宜設計すればよい。
とした場合においても、図16に示す断面構造とし、図
17(B)に示すような上面図に設計することで十分な
保持容量(100fF程度)を確保することができ、か
つ開口率を48.7%とすることができた。
した段階での上面図であり、図17(B)は、さらに遮
光膜610と画素電極612とを形成した段階での上面
図であり、図16に対応する箇所には同じ符号を用い
た。
か一と自由に組み合わせることができる。
領域及び走査線・容量配線分離領域として使われていた
領域(図19中のA領域に相当する)を保持容量として使
うことができること、また各走査線に接続されている複
数の画素が各々独立した容量配線を持つ構成になること
により各画素は隣接する画素と連続的、又は同時に信号
書き込みが行われる場合にも隣接画素の書き込み電流の
影響を受けず、さらに各容量配線は電流負荷が時間的に
分散される事から実効負荷が低減、容量配線抵抗への要
求が緩和される。
れば、高い開口率と各画素内に十分な表示信号電位を保
持する保持容量を併せ持つ液晶表示素子が得られ、装置
の小型化、省電力化を達成しながら良好な表示画像を得
る事ができる。
面構造図を示す図。
Claims (26)
- 【請求項1】絶縁表面上に第1配線と、 前記第1配線上に第1絶縁膜と、 前記第1絶縁膜上に半導体膜と、 前記半導体膜上に第2絶縁膜と、 前記第2絶縁膜上に第2配線と、前記第1配線と接続す
るゲート電極と、 前記第2配線及び前記ゲート電極上に第3絶縁膜と、 前記第3絶縁膜上に前記半導体膜と接続する第3の配線
とを有することを特徴とする半導体装置。 - 【請求項2】請求項1において、前記第2絶縁膜を介し
て前記半導体膜と前記第2配線とが重なることを特徴と
する半導体装置。 - 【請求項3】請求項1または請求項2において、前記第
2絶縁膜を介して前記第2配線と前記半導体膜とが重な
る領域には、前記第2絶縁膜を誘電体とする保持容量が
形成されることを特徴とする半導体装置。 - 【請求項4】請求項1乃至3のいずれか一において、前
記半導体膜のうち、前記第2絶縁膜を介して前記第2配
線と重なる領域には、導電型を付与する不純物元素が添
加されていることを特徴とする半導体装置。 - 【請求項5】請求項1乃至4のいずれか一において、前
記第3絶縁膜上に前記半導体膜と接する電極と、該電極
と接続する画素電極とを有することを特徴とする半導体
装置。 - 【請求項6】請求項1乃至5のいずれか一において、前
記第1配線は、前記第2配線とは直交する方向に配置さ
れていることを特徴とする半導体装置。 - 【請求項7】請求項1乃至6のいずれか一において、前
記第1配線は、前記第3配線と直交する方向に配置され
ていることを特徴とする半導体装置。 - 【請求項8】請求項1乃至7のいずれか一において、前
記ゲート電極は、前記第1配線と異なる層に形成されて
いることを特徴とする半導体装置。 - 【請求項9】請求項1乃至8のいずれか一において、前
記ゲート電極は、島状にパターニングされていることを
特徴とする半導体装置。 - 【請求項10】請求項1乃至9のいずれか一において、
前記第1配線は、走査線であることを特徴とする半導体
装置。 - 【請求項11】請求項1乃至10のいずれか一におい
て、前記第2配線は、容量配線であることを特徴とする
半導体装置。 - 【請求項12】請求項1乃至11のいずれか一におい
て、前記第3配線は、信号線であることを特徴とする半
導体装置。 - 【請求項13】請求項1乃至12のいずれか一におい
て、前記第2絶縁膜は、ゲート絶縁膜であることを特徴
とする半導体装置。 - 【請求項14】請求項1乃至13のいずれか一におい
て、前記ゲート電極は、導電型を付与する不純物元素が
ドープされたpoly−Si、W、WSiX、Al、T
a、Cr、またはMoから選ばれた元素を主成分とする
膜またはそれらの積層膜からなることを特徴とする半導
体装置。 - 【請求項15】信号線駆動回路に接続され互いに平行に
所定の間隔を隔てて配置される複数の信号線と、 走査線駆動回路に接続され互いに平行に所定の間隔を隔
てて配置される複数の走査線と、 前記信号線と平行に配置される容量配線とを有すること
を特徴とする半導体装置。 - 【請求項16】請求項15において、前記走査線は、前
記信号線と直交することを特徴とする半導体装置。 - 【請求項17】請求項16において、前記信号線と直交
する走査線に接続されたゲート電極を有する薄膜トラン
ジスタと、前記トランジスタと接続された画素電極とを
有することを特徴とする半導体装置。 - 【請求項18】請求項15乃至17のいずれか一におい
て、前記ゲート電極は、前記走査線と異なる層に形成さ
れていることを特徴とする半導体装置。 - 【請求項19】請求項15乃至18のいずれか一におい
て、前記ゲート電極は、島状にパターニングされている
ことを特徴とする半導体装置。 - 【請求項20】絶縁表面を有する基板上に第1配線を形
成する第1工程と、 前記第1配線上に第1絶縁膜を形成する第2工程と、 前記第1配線上に半導体膜を形成する第3工程と、 前記半導体膜上に第2絶縁膜を形成する第4工程と、 前記第1絶縁膜及び第2絶縁膜に選択的なエッチングを
施して、前記第1配線に達する第1コンタクトホールを
形成する第5工程と、 前記第1コンタクトホールを通じて前記第1配線と接続
し、且つ、前記第2絶縁膜上に前記半導体膜の一部と重
なるゲート電極を形成する第6工程と、 前記ゲート電極上に第3絶縁膜を形成する第7工程と、 前記第2絶縁膜及び第3絶縁膜に選択的なエッチングを
施して、前記半導体膜に達する第2コンタクトホールを
形成する第8工程と、 前記第2コンタクトホールを通じて前記半導体膜と接続
した第3配線を前記第3絶縁膜上に形成する第9工程
と、を有することを特徴とする半導体装置の作製方法。 - 【請求項21】請求項20において、前記ゲート電極と
同じ工程により前記半導体膜の一部と重なる第2配線を
前記第2絶縁膜上に形成することを特徴とする半導体装
置の作製方法。 - 【請求項22】請求項20または請求項21において、
前記半導体膜上に第2絶縁膜を形成する工程の後、前記
第2配線と重なる前記第2絶縁膜を部分的に薄くする工
程を有することを特徴とする半導体装置の作製方法。 - 【請求項23】請求項20乃至22のいずれか一におい
て、前記第2絶縁膜はゲート絶縁膜であることを特徴と
する半導体装置の作製方法。 - 【請求項24】請求項20乃至23のいずれか一におい
て、前記第1配線は、走査線であることを特徴とする半
導体装置の作製方法。 - 【請求項25】請求項20乃至24のいずれか一におい
て、前記第2配線は、容量配線であることを特徴とする
半導体装置の作製方法。 - 【請求項26】請求項20乃至25のいずれか一におい
て、前記第3配線は、信号線であることを特徴とする半
導体装置の作製方法。
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