JP2776083B2 - 液晶表示装置およびその製造方法 - Google Patents
液晶表示装置およびその製造方法Info
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- JP2776083B2 JP2776083B2 JP23699391A JP23699391A JP2776083B2 JP 2776083 B2 JP2776083 B2 JP 2776083B2 JP 23699391 A JP23699391 A JP 23699391A JP 23699391 A JP23699391 A JP 23699391A JP 2776083 B2 JP2776083 B2 JP 2776083B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタ素子
を備えた液晶表示装置およびその製造方法に関し、特に
二重ゲート構造の薄膜トランジスタ素子を用いた液晶表
示装置およびその製造方法に関する。
を備えた液晶表示装置およびその製造方法に関し、特に
二重ゲート構造の薄膜トランジスタ素子を用いた液晶表
示装置およびその製造方法に関する。
【０００２】
【従来の技術】図３は従来の二重ゲート構造の薄膜トラ
ンジスタの断面図である。同図において、３０１はガラ
ス基板、３０２は、クロム等の金属で形成された下部ゲ
ート電極、３０３は窒化シリコンからなるゲート絶縁
膜、３０４はアモルファスシリコンからなるアイランド
半導体層、３０５は、アイランド半導体層３０４の表面
に形成されたオーミックコンタクト層、３０６はソース
電極、３０７はドレイン電極、３０８はＩＴＯ（インジ
ウム・錫酸化物）等の透明導電材料からなる画素電極、
３０９は窒化シリコンからなる絶縁膜、３１０はクロム
等の金属で形成された上部ゲート電極である。ここで、
上部ゲート電極３１０は、図示されていないコンタクト
ホールを介して下部ゲート電極３０２と接続されてい
る。
ンジスタの断面図である。同図において、３０１はガラ
ス基板、３０２は、クロム等の金属で形成された下部ゲ
ート電極、３０３は窒化シリコンからなるゲート絶縁
膜、３０４はアモルファスシリコンからなるアイランド
半導体層、３０５は、アイランド半導体層３０４の表面
に形成されたオーミックコンタクト層、３０６はソース
電極、３０７はドレイン電極、３０８はＩＴＯ（インジ
ウム・錫酸化物）等の透明導電材料からなる画素電極、
３０９は窒化シリコンからなる絶縁膜、３１０はクロム
等の金属で形成された上部ゲート電極である。ここで、
上部ゲート電極３１０は、図示されていないコンタクト
ホールを介して下部ゲート電極３０２と接続されてい
る。
【０００３】
【発明が解決しようとする課題】上述した二重ゲート構
造薄膜トランジスタを用いた従来の液晶表示装置では、
上部ゲート電極と画素電極とがそれぞれ別々の成膜工程
と別々のリソグラフィー工程により形成されているた
め、単一ゲート構造の薄膜トランジスタと比較して製造
するのに工数が多くかかるという欠点があった。
造薄膜トランジスタを用いた従来の液晶表示装置では、
上部ゲート電極と画素電極とがそれぞれ別々の成膜工程
と別々のリソグラフィー工程により形成されているた
め、単一ゲート構造の薄膜トランジスタと比較して製造
するのに工数が多くかかるという欠点があった。
【０００４】
【課題を解決するための手段】本発明の二重ゲート構造
薄膜トランジスタを用いた液晶表示装置では、上部ゲー
ト電極と画素電極とが同一層のＩＴＯ膜で形成されてい
る。
薄膜トランジスタを用いた液晶表示装置では、上部ゲー
ト電極と画素電極とが同一層のＩＴＯ膜で形成されてい
る。
【０００５】また、本発明の液晶表示装置の製造方法
は、絶縁基板上に下部ゲート電極を形成する工程と、ゲ
ート絶縁膜を形成する工程と、アイランド半導体層を形
成する工程と、前記アイランド半導体層に接続されるソ
ース電極およびドレイン電極を形成する工程と、ソース
電極と接続される画素電極と上部ゲート電極とを同時に
形成する工程と、を含んでいる。
は、絶縁基板上に下部ゲート電極を形成する工程と、ゲ
ート絶縁膜を形成する工程と、アイランド半導体層を形
成する工程と、前記アイランド半導体層に接続されるソ
ース電極およびドレイン電極を形成する工程と、ソース
電極と接続される画素電極と上部ゲート電極とを同時に
形成する工程と、を含んでいる。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す平面図であり、図１の（ｂ）はそのＡ−Ａ線断面図
である。
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す平面図であり、図１の（ｂ）はそのＡ−Ａ線断面図
である。
【０００７】同図において、１０１はガラス基板、１０
２はクロムからなる下部ゲート電極、１０３は窒化シリ
コンからなるゲート絶縁膜、１０４はアモルファスシリ
コンからなるアイランド半導体層、１０５はｎ型アモル
ファスシリコンからなるオーミックコンタクト層、１０
６、１０７は、それぞれクロム膜により形成されたソー
ス電極とドレイン電極、１０８は窒化シリコンからなる
絶縁膜、１０９はＩＴＯからなる画素電極、１１０はソ
ース電極１０６−画素電極１０９間を接続するためのコ
ンタクトホール、１１１は画素電極１０９と同一材料
（この場合はＩＴＯ）で形成された上部ゲート電極、１
１２は、下部ゲート電極１０２と上部ゲート電極１１１
との間を接続するためのコンタクトホールである。
２はクロムからなる下部ゲート電極、１０３は窒化シリ
コンからなるゲート絶縁膜、１０４はアモルファスシリ
コンからなるアイランド半導体層、１０５はｎ型アモル
ファスシリコンからなるオーミックコンタクト層、１０
６、１０７は、それぞれクロム膜により形成されたソー
ス電極とドレイン電極、１０８は窒化シリコンからなる
絶縁膜、１０９はＩＴＯからなる画素電極、１１０はソ
ース電極１０６−画素電極１０９間を接続するためのコ
ンタクトホール、１１１は画素電極１０９と同一材料
（この場合はＩＴＯ）で形成された上部ゲート電極、１
１２は、下部ゲート電極１０２と上部ゲート電極１１１
との間を接続するためのコンタクトホールである。
【０００８】次に、本実施例の製造方法について説明す
る。厚さ約１mmのガラス基板１０１上に金属クロムを１
０００Åの膜厚にスパッタ法により成膜し、これをフォ
トリソグラフィとウェットエッチング法によりパターン
化し下部ゲート電極１０２を形成する。次に、その上に
プラズマＣＶＤ法により窒化シリコン膜（ゲート絶縁膜
１０３）、アモルファスシリコン膜、リンをドープした
ｎ型アモルファスシリコン膜をそれぞれ４０００Å、２
０００Å、５００Åの膜厚に成長させる。次に、アモル
ファスシリコン膜とｎ型アモルファスシリコン膜をフォ
トリソグラフィとドライエッチング法により下部ゲート
電極上に島状に加工して、アイランド半導体層１０４と
オーミックコンタクト層１０５を形成する。
る。厚さ約１mmのガラス基板１０１上に金属クロムを１
０００Åの膜厚にスパッタ法により成膜し、これをフォ
トリソグラフィとウェットエッチング法によりパターン
化し下部ゲート電極１０２を形成する。次に、その上に
プラズマＣＶＤ法により窒化シリコン膜（ゲート絶縁膜
１０３）、アモルファスシリコン膜、リンをドープした
ｎ型アモルファスシリコン膜をそれぞれ４０００Å、２
０００Å、５００Åの膜厚に成長させる。次に、アモル
ファスシリコン膜とｎ型アモルファスシリコン膜をフォ
トリソグラフィとドライエッチング法により下部ゲート
電極上に島状に加工して、アイランド半導体層１０４と
オーミックコンタクト層１０５を形成する。
【０００９】その上に金属クロムを膜厚１５００Åにス
パッタ法で成膜し、フォトリソグラフィとドライエッチ
ング法によりパターン化し、ソース電極１０６およびド
レイン電極１０７を形成する。次に、アイランド半導体
層１０４上のソース電極とドレイン電極間のｎ型アモル
ファスシリコン層をドライエッチング法でエッチング除
去し、ソース電極とドレイン電極間を分離する。
パッタ法で成膜し、フォトリソグラフィとドライエッチ
ング法によりパターン化し、ソース電極１０６およびド
レイン電極１０７を形成する。次に、アイランド半導体
層１０４上のソース電極とドレイン電極間のｎ型アモル
ファスシリコン層をドライエッチング法でエッチング除
去し、ソース電極とドレイン電極間を分離する。
【００１０】続いて、プラズマＣＶＤ法により、膜厚４
０００Åの窒化シリコン膜を成膜し、画素電極１０９、
コンタクトホール１１０、１１２部分を開孔して絶縁膜
１０８とする。ここで、この窒化シリコン膜は薄膜トラ
ンジスタ装置の保護膜としての機能と、この後に形成す
る上部ゲート電極１１１のゲート絶縁膜としての機能と
を有する膜である。
０００Åの窒化シリコン膜を成膜し、画素電極１０９、
コンタクトホール１１０、１１２部分を開孔して絶縁膜
１０８とする。ここで、この窒化シリコン膜は薄膜トラ
ンジスタ装置の保護膜としての機能と、この後に形成す
る上部ゲート電極１１１のゲート絶縁膜としての機能と
を有する膜である。
【００１１】次に、ＩＴＯ膜をスパッタ法により膜厚１
０００Åに成膜する。そしてフォトリソグラフィとウェ
ットエッチング法により、上部ゲート電極１１１と画素
電極１０９を同時に形成する。ここで、上部ゲート電極
１１１は、はコンタクトホール１１２を介して下部ゲー
ト電極１０２と接続され、また、画素電極１０９は、コ
ンタクトホール１１０を介してソース電極１０６と接続
される。最後に、全体を２５０℃で２時間アニールして
本実施例のＴＦＴ基板の製造を完了する。
０００Åに成膜する。そしてフォトリソグラフィとウェ
ットエッチング法により、上部ゲート電極１１１と画素
電極１０９を同時に形成する。ここで、上部ゲート電極
１１１は、はコンタクトホール１１２を介して下部ゲー
ト電極１０２と接続され、また、画素電極１０９は、コ
ンタクトホール１１０を介してソース電極１０６と接続
される。最後に、全体を２５０℃で２時間アニールして
本実施例のＴＦＴ基板の製造を完了する。
【００１２】従来法では、画素電極と上部ゲート電極と
が別々の工程により形成されていたので、それぞれの電
極の成膜工程とパターニング工程が必要であったが、本
実施例では、両電極を同じ工程で形成しているので、工
数がその分削減され、実質的に単一ゲート電極の薄膜ト
ランジスタの場合と同等の工数で二重ゲート薄膜トラン
ジスタを作成することができる。
が別々の工程により形成されていたので、それぞれの電
極の成膜工程とパターニング工程が必要であったが、本
実施例では、両電極を同じ工程で形成しているので、工
数がその分削減され、実質的に単一ゲート電極の薄膜ト
ランジスタの場合と同等の工数で二重ゲート薄膜トラン
ジスタを作成することができる。
【００１３】図２は本発明の第２の実施例を示す断面図
である。同図において、図１の実施例と共通する部分に
は下２桁が共通する参照番号が付されている。
である。同図において、図１の実施例と共通する部分に
は下２桁が共通する参照番号が付されている。
【００１４】本実施例は次のように製造される。ガラス
基板２０１上に下部ゲート電極２０２、ゲート絶縁膜２
０３を形成した後、アモルファスシリコン膜と窒化シリ
コン膜とを続けて成膜し、これらをパターニングしてア
イランド半導体層２０４と絶縁膜２０８とを形成する。
続いて、ｎ型アモルファスシリコンを堆積しこれをパタ
ーニングしてオーミックコンタクト層２０５を形成す
る。
基板２０１上に下部ゲート電極２０２、ゲート絶縁膜２
０３を形成した後、アモルファスシリコン膜と窒化シリ
コン膜とを続けて成膜し、これらをパターニングしてア
イランド半導体層２０４と絶縁膜２０８とを形成する。
続いて、ｎ型アモルファスシリコンを堆積しこれをパタ
ーニングしてオーミックコンタクト層２０５を形成す
る。
【００１５】次に、ＩＴＯ膜の成膜とパターニングを行
って画素電極２０９と上部ゲート電極２１１とを形成す
る。最後にクロム膜によりソース電極２０６とドレイン
電極２０７とを形成する。
って画素電極２０９と上部ゲート電極２１１とを形成す
る。最後にクロム膜によりソース電極２０６とドレイン
電極２０７とを形成する。
【００１６】
【発明の効果】以上説明したように、本発明は、液晶表
示装置に用いられる二重ゲート構造の薄膜トランジスタ
に関して、上部ゲート電極と画素電極を共通の材料を用
いて同時に形成するようにしたものであるので、本発明
によれば、下部電極のみの単一ゲート構造の薄膜トラン
ジスタ装置と同じ工程数で二重ゲート薄膜トランジスタ
を製造することができる。
示装置に用いられる二重ゲート構造の薄膜トランジスタ
に関して、上部ゲート電極と画素電極を共通の材料を用
いて同時に形成するようにしたものであるので、本発明
によれば、下部電極のみの単一ゲート構造の薄膜トラン
ジスタ装置と同じ工程数で二重ゲート薄膜トランジスタ
を製造することができる。
【図１】本発明の第１の実施例を示す平面図と断面図。
【図２】本発明の第２の実施例を示す断面図。
【図３】従来例の断面図。
１０１、２０１、３０１…ガラス基板 １０２、２０２、３０２…下部ゲート電極 １０３、２０３、３０３…ゲート絶縁膜 １０４、２０４、３０４…アイランド半導体層 １０５、２０５、３０５…オーミックコンタクト層 １０６、２０６、３０６…ソース電極 １０７、２０７、３０７…ドレイン電極 １０８、２０８、３０９…絶縁膜 １０９、２０９、３０８…画素電極 １１０…ソース電極−画素電極間のコンタクトホール １１１、２１１、３１０…上部ゲート電極 １１２…上部電極−下部電極間のコンタクトホール
Claims (3)
- 【請求項１】 下部ゲート電極および上部ゲート電極を
備える薄膜トランジスタをスイッチング素子とする液晶
表示装置において、前記上部ゲート電極は、前記下部ゲ
ート電極に接続されており、かつ、前記薄膜トランジス
タのソース電極と接続された画素電極と同層で同一材料
のＩＴＯで形成されていることを特徴とする液晶表示装
置。 - 【請求項２】 下部ゲート電極を形成する工程と、全面
に第１のゲート絶縁膜を形成する工程と、前記下部ゲー
ト電極上にアイランド半導体層を形成する工程と、前記
アイランド半導体層と接触するソース電極およびドレイ
ン電極を形成する工程と、全面に第２のゲート絶縁膜を
形成し、画素電極部分とコンタクトホール部分を開孔す
る工程と、ＩＴＯ膜の成膜とそのパターニングにより、
上部ゲート電極と前記ソース電極と接触する画素電極と
を同時に形成する工程と、を含む液晶表示装置の製造方
法。 - 【請求項３】 下部ゲート電極を形成する工程と、全面
に第１のゲート絶縁膜を形成する工程と、アモルファス
シリコン膜と絶縁膜とを堆積しこれらをパターニングし
て前記下部ゲート電極上にアイランド半導体層と第２の
ゲート絶縁膜とを形成する工程と、前記アイランド半導
体層のソース・ドレインとなる部分にｎ型アモルファス
シリコン膜を形成する工程と、ＩＴＯ膜の成膜とそのパ
ターニングにより、上部ゲート電極と画素電極とを同時
に形成する工程と、導電性膜の堆積とそのパターニング
により、ドレイン電極と前記画素電極接触するソース電
極を形成する工程と、を含む液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23699391A JP2776083B2 (ja) | 1991-08-23 | 1991-08-23 | 液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23699391A JP2776083B2 (ja) | 1991-08-23 | 1991-08-23 | 液晶表示装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0553147A JPH0553147A (ja) | 1993-03-05 |
| JP2776083B2 true JP2776083B2 (ja) | 1998-07-16 |
Family
ID=17008803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23699391A Expired - Lifetime JP2776083B2 (ja) | 1991-08-23 | 1991-08-23 | 液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776083B2 (ja) |
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| CN101853884A (zh) * | 2009-03-27 | 2010-10-06 | 株式会社半导体能源研究所 | 半导体装置 |
| CN102751295A (zh) * | 2009-07-18 | 2012-10-24 | 株式会社半导体能源研究所 | 半导体装置与用于制造半导体装置的方法 |
| US9099360B2 (en) | 2013-10-29 | 2015-08-04 | Samsung Display Co., Ltd. | Display device and manufacturing method thereof |
| US10211231B2 (en) | 2009-07-03 | 2019-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Display device including transistor and manufacturing method thereof |
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| TW478014B (en) | 1999-08-31 | 2002-03-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing thereof |
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| KR101488927B1 (ko) * | 2008-07-14 | 2015-02-09 | 삼성디스플레이 주식회사 | 표시기판 |
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| JP2010135384A (ja) * | 2008-12-02 | 2010-06-17 | Mitsubishi Electric Corp | 薄膜トランジスタアレイ基板、その製造方法及び液晶表示装置 |
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| JP5533050B2 (ja) * | 2009-04-23 | 2014-06-25 | セイコーエプソン株式会社 | 半導体装置の製造方法、半導体装置、アクティブマトリクス装置、電気光学装置および電子機器 |
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| TWI634642B (zh) | 2009-08-07 | 2018-09-01 | 半導體能源研究所股份有限公司 | 半導體裝置和其製造方法 |
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-
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- 1991-08-23 JP JP23699391A patent/JP2776083B2/ja not_active Expired - Lifetime
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