JPH04253342A - 薄膜トランジスタアレイ基板 - Google Patents
薄膜トランジスタアレイ基板Info
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- JPH04253342A JPH04253342A JP3008959A JP895991A JPH04253342A JP H04253342 A JPH04253342 A JP H04253342A JP 3008959 A JP3008959 A JP 3008959A JP 895991 A JP895991 A JP 895991A JP H04253342 A JPH04253342 A JP H04253342A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、液晶ディスプレイ等の
ドットマトリクスディスプレイの一方の基板となる薄膜
トランジスタ（ＴＦＴ）アレイ基板に関するものである
。
ドットマトリクスディスプレイの一方の基板となる薄膜
トランジスタ（ＴＦＴ）アレイ基板に関するものである
。
【０００２】
【従来の技術】図２は、従来のＴＦＴアレイ基板の構成
を示す要部断面図である。同図に示されるように、従来
のＴＦＴアレイ基板には、透光性の絶縁性基板１１と、
この上に形成されたゲート電極１２と、この上に形成さ
れたアモルファスシリコン窒化膜等からなるゲート絶縁
膜１３とが備えられている。また、ゲート絶縁膜１３上
には、ノンドープアモルファスシリコン（ｎ−ａ−Ｓｉ
）膜１４と、リンドープアモルファスシリコン（ｎ＋ａ
−Ｓｉ）膜１５と、金属導電膜であるＣｒ膜（１０００
オングストローム（以下、「Ａ」で示す）厚）とＡｌ膜
（５０００Ａ厚）からなるドレイン電極１６及びソース
電極１７とが備えられている。さらに、ドレイン電極１
６及びソース電極１７上には、ＳｉＯ２等からなるパッ
シベーション膜１８が備えられており、パッシベーショ
ン膜１８上にはコンタクトホール１８ａを介してソース
電極１７に接続された画素電極１９が形成されている。
を示す要部断面図である。同図に示されるように、従来
のＴＦＴアレイ基板には、透光性の絶縁性基板１１と、
この上に形成されたゲート電極１２と、この上に形成さ
れたアモルファスシリコン窒化膜等からなるゲート絶縁
膜１３とが備えられている。また、ゲート絶縁膜１３上
には、ノンドープアモルファスシリコン（ｎ−ａ−Ｓｉ
）膜１４と、リンドープアモルファスシリコン（ｎ＋ａ
−Ｓｉ）膜１５と、金属導電膜であるＣｒ膜（１０００
オングストローム（以下、「Ａ」で示す）厚）とＡｌ膜
（５０００Ａ厚）からなるドレイン電極１６及びソース
電極１７とが備えられている。さらに、ドレイン電極１
６及びソース電極１７上には、ＳｉＯ２等からなるパッ
シベーション膜１８が備えられており、パッシベーショ
ン膜１８上にはコンタクトホール１８ａを介してソース
電極１７に接続された画素電極１９が形成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のＴＦＴアレイ基板では、ソース電極１７の上部電極
がＡｌ系電極であるため、製造段階でレジスト剥離工程
等のウェットプロセスを経るときにＡｌ系電極の表面に
酸化膜が形成され、このためコンタクトホール１８ａを
介して接続される画素電極１９とソース電極１７との電
気的接触が不良になるという問題があった。
来のＴＦＴアレイ基板では、ソース電極１７の上部電極
がＡｌ系電極であるため、製造段階でレジスト剥離工程
等のウェットプロセスを経るときにＡｌ系電極の表面に
酸化膜が形成され、このためコンタクトホール１８ａを
介して接続される画素電極１９とソース電極１７との電
気的接触が不良になるという問題があった。
【０００４】そこで、本発明は上記した従来技術の課題
を解決するためになされたものであり、その目的とする
ところは、画素電極とソース電極との電気的接触を良好
にできるＴＦＴアレイ基板を提供することにある。
を解決するためになされたものであり、その目的とする
ところは、画素電極とソース電極との電気的接触を良好
にできるＴＦＴアレイ基板を提供することにある。
【０００５】
【課題を解決するための手段】本発明に係るＴＦＴアレ
イ基板は、透明の絶縁性基板と、上記絶縁性基板上に形
成されたゲート電極と、上記ゲート電極上に形成された
ゲート絶縁膜と、上記ゲート絶縁膜上に形成された半導
体膜と、上記半導体膜上に形成されたドレイン電極及び
ソース電極と、上記ドレイン電極及び上記ソース電極上
に形成されたパッシベーション膜と、上記ソース電極上
のパッシベーション膜に形成されたコンタクトホールと
、上記パッシベーション膜上に形成され、上記コンタク
トホールを介して上記ソース電極に接続された画素電極
とを有し、上記ゲート電極に所定の信号が印加されたと
きに、上記ドレイン電極に印加されるドレイン信号を上
記半導体層と上記ソース電極とを介して上記画素電極に
印加する薄膜トランジスタアレイ基板において、上記ソ
ース電極が、Ａｌを含む層と、この層の上に形成されて
上記画素電極に接続される酸化されにくい導電性の金属
層とを有することを特徴としている。
イ基板は、透明の絶縁性基板と、上記絶縁性基板上に形
成されたゲート電極と、上記ゲート電極上に形成された
ゲート絶縁膜と、上記ゲート絶縁膜上に形成された半導
体膜と、上記半導体膜上に形成されたドレイン電極及び
ソース電極と、上記ドレイン電極及び上記ソース電極上
に形成されたパッシベーション膜と、上記ソース電極上
のパッシベーション膜に形成されたコンタクトホールと
、上記パッシベーション膜上に形成され、上記コンタク
トホールを介して上記ソース電極に接続された画素電極
とを有し、上記ゲート電極に所定の信号が印加されたと
きに、上記ドレイン電極に印加されるドレイン信号を上
記半導体層と上記ソース電極とを介して上記画素電極に
印加する薄膜トランジスタアレイ基板において、上記ソ
ース電極が、Ａｌを含む層と、この層の上に形成されて
上記画素電極に接続される酸化されにくい導電性の金属
層とを有することを特徴としている。
【０００６】また、上記酸化されにくい導電性の金属層
は、Ｃｒ、Ｔｉ、Ｔｉケイ化物、Ｔｉ窒化物、Ｍｏ、Ｍ
ｏケイ化物、Ｍｏ窒化物、Ｔａ、Ｔａケイ化物、Ｔａ窒
化物、Ｉｎ２Ｏ３、又は（Ｉｎ２Ｏ３＋ＳｎＯ２）のい
ずれか１つから構成できる。
は、Ｃｒ、Ｔｉ、Ｔｉケイ化物、Ｔｉ窒化物、Ｍｏ、Ｍ
ｏケイ化物、Ｍｏ窒化物、Ｔａ、Ｔａケイ化物、Ｔａ窒
化物、Ｉｎ２Ｏ３、又は（Ｉｎ２Ｏ３＋ＳｎＯ２）のい
ずれか１つから構成できる。
【０００７】
【作用】本発明においては、ソース電極を、Ａｌを含む
層と、この層の上に形成されて画素電極に接続される酸
化しにくい導電性の金属層（例えば、Ｃｒ、Ｔｉ、Ｔｉ
ケイ化物、Ｔｉ窒化物、Ｍｏ、Ｍｏケイ化物、Ｍｏ窒化
物、Ｔａ、Ｔａケイ化物、Ｔａ窒化物、Ｉｎ２Ｏ３、又
はＩｎ２Ｏ３＋ＳｎＯ２のいずれか１つ）から構成して
いる。上記Ａｌを含む層は、電気抵抗が低いことからソ
ース電極の電気抵抗を下げる機能を持つ。上記酸化され
にくい導電性の金属層は、製造段階において表面に酸化
層を形成されにくくするために備えられており、ソース
電極を画素電極との電気的接触が良好になる。
層と、この層の上に形成されて画素電極に接続される酸
化しにくい導電性の金属層（例えば、Ｃｒ、Ｔｉ、Ｔｉ
ケイ化物、Ｔｉ窒化物、Ｍｏ、Ｍｏケイ化物、Ｍｏ窒化
物、Ｔａ、Ｔａケイ化物、Ｔａ窒化物、Ｉｎ２Ｏ３、又
はＩｎ２Ｏ３＋ＳｎＯ２のいずれか１つ）から構成して
いる。上記Ａｌを含む層は、電気抵抗が低いことからソ
ース電極の電気抵抗を下げる機能を持つ。上記酸化され
にくい導電性の金属層は、製造段階において表面に酸化
層を形成されにくくするために備えられており、ソース
電極を画素電極との電気的接触が良好になる。
【０００８】
【実施例】図１は、本発明に係るＴＦＴアレイ基板の一
実施例を示す要部断面図である。同図に示されるように
、本実施例のＴＦＴアレイ基板には、無アルカリガラス
等からなる透明の絶縁性基板１と、この絶縁性基板１上
に形成されたクロム（Ｃｒ）又はタリウム（Ｔａ）等か
らなる導電性金属膜であるゲート電極２と、このゲート
電極２を覆うように絶縁性基板１上に形成されたゲート
絶縁膜としてのアモルファスシリコン窒化（ＳｉＮｘ）
膜３とが備えられている。
実施例を示す要部断面図である。同図に示されるように
、本実施例のＴＦＴアレイ基板には、無アルカリガラス
等からなる透明の絶縁性基板１と、この絶縁性基板１上
に形成されたクロム（Ｃｒ）又はタリウム（Ｔａ）等か
らなる導電性金属膜であるゲート電極２と、このゲート
電極２を覆うように絶縁性基板１上に形成されたゲート
絶縁膜としてのアモルファスシリコン窒化（ＳｉＮｘ）
膜３とが備えられている。
【０００９】また、本実施例のＴＦＴアレイ基板には、
ＳｉＮｘ膜３上に形成された半導体膜としてのノンドー
プアモルファスシリコン（ｎ−ａ−Ｓｉ）膜４と、この
ｎ−ａ−Ｓｉ膜４上に形成されたリンドープアモルファ
スシリコン（ｎ＋ａ−Ｓｉ）膜５と、このｎ＋ａ−Ｓｉ
膜５上に形成されたドレイン電極６及びソース電極７と
が備えられている。ここで、ドレイン電極６は、Ｃｒか
らなる第一層６ａとアルミニウム（Ａｌ）からなる第二
層６ｂとＣｒからなる第三層６ｃとを、下から順に積層
させて形成されている。また、ソース電極７は、Ｃｒか
らなる第一層７ａとＡｌからなる第二層７ｂとＣｒから
なる第三層７ｃとを、下から順に積層させて形成されて
いる。
ＳｉＮｘ膜３上に形成された半導体膜としてのノンドー
プアモルファスシリコン（ｎ−ａ−Ｓｉ）膜４と、この
ｎ−ａ−Ｓｉ膜４上に形成されたリンドープアモルファ
スシリコン（ｎ＋ａ−Ｓｉ）膜５と、このｎ＋ａ−Ｓｉ
膜５上に形成されたドレイン電極６及びソース電極７と
が備えられている。ここで、ドレイン電極６は、Ｃｒか
らなる第一層６ａとアルミニウム（Ａｌ）からなる第二
層６ｂとＣｒからなる第三層６ｃとを、下から順に積層
させて形成されている。また、ソース電極７は、Ｃｒか
らなる第一層７ａとＡｌからなる第二層７ｂとＣｒから
なる第三層７ｃとを、下から順に積層させて形成されて
いる。
【００１０】さらに、本実施例のＴＦＴアレイ基板には
、ドレイン電極６及びソース電極７上に形成されたパッ
シベーション膜８が備えられている。このパッシベーシ
ョン、膜８は、ＳｉＯ２、ＳｉＮｘ又はこれらの積層膜
からなる。また、このパッシベーション膜８のソース電
極７上にはコンタクトホール８ａが形成されており、パ
ッシベーション膜８上及びコンタクトホール８ａ内には
、コンタクトホール８ａ内でソース電極７に接続するＩ
ＴＯからなる画素電極９が備えられている。
、ドレイン電極６及びソース電極７上に形成されたパッ
シベーション膜８が備えられている。このパッシベーシ
ョン、膜８は、ＳｉＯ２、ＳｉＮｘ又はこれらの積層膜
からなる。また、このパッシベーション膜８のソース電
極７上にはコンタクトホール８ａが形成されており、パ
ッシベーション膜８上及びコンタクトホール８ａ内には
、コンタクトホール８ａ内でソース電極７に接続するＩ
ＴＯからなる画素電極９が備えられている。
【００１１】そして、このＴＦＴアレイ基板は、ゲート
電極２に所定の信号が印加されたときに、ドレイン電極
６に印加されるドレイン信号をｎ−ａ−Ｓｉ膜４とソー
ス電極７とを介して画素電極９に印加する。
電極２に所定の信号が印加されたときに、ドレイン電極
６に印加されるドレイン信号をｎ−ａ−Ｓｉ膜４とソー
ス電極７とを介して画素電極９に印加する。
【００１２】図３乃至図５は、上記図１のＴＦＴアレイ
基板の製造方法の一例を示す工程説明図でり、図３はス
テップ（Ｓ）１からＳ５までを、図４はＳ６からＳ９ま
でを、図５はＳ１０とＳ１１とを示す。
基板の製造方法の一例を示す工程説明図でり、図３はス
テップ（Ｓ）１からＳ５までを、図４はＳ６からＳ９ま
でを、図５はＳ１０とＳ１１とを示す。
【００１３】図に示されるように、製造に際してしては
、先ず、無アルカリガラス等からなる透光性の絶縁性基
板１上にＣｒ又はＴａ等からなる金属膜２′を１０００
〜３０００Ａ厚に形成する（図３のＳ１）。次に、ホト
リソグラフィ技術により、レジストパターンを形成し、
ウェットエッチング又はドライエッチングによりゲート
電極２をアレイ状に形成する（図３のＳ２）。次に、プ
ラズマＣＶＤ法により、ゲート電極２を覆うように、絶
縁性基板１上に、ＳｉＮｘ膜３、ｎ−ａ−Ｓｉ膜４′、
及びｎ＋ａ−Ｓｉ膜５′を順に形成する（図３のＳ３）
。次に、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）の混合
ガスによるプラズマエッチング又はフッ酸系エッチャン
トによるウェットエッチングにより，分離されたｎ＋ａ
−Ｓｉ膜５′及びｎ−ａ−Ｓｉ膜４を形成する（図３の
Ｓ４）。次に、スパッタ法又はＥＢ法によりＣｒ膜６ａ
′、Ａｌ膜６ｂ′、Ｃｒ膜６ｃ′をそれぞれ１０００Ａ
厚、５０００Ａ厚、１０００Ａ厚に形成する（図３のＳ
５）。
、先ず、無アルカリガラス等からなる透光性の絶縁性基
板１上にＣｒ又はＴａ等からなる金属膜２′を１０００
〜３０００Ａ厚に形成する（図３のＳ１）。次に、ホト
リソグラフィ技術により、レジストパターンを形成し、
ウェットエッチング又はドライエッチングによりゲート
電極２をアレイ状に形成する（図３のＳ２）。次に、プ
ラズマＣＶＤ法により、ゲート電極２を覆うように、絶
縁性基板１上に、ＳｉＮｘ膜３、ｎ−ａ−Ｓｉ膜４′、
及びｎ＋ａ−Ｓｉ膜５′を順に形成する（図３のＳ３）
。次に、四フッ化炭素（ＣＦ４）と酸素（Ｏ２）の混合
ガスによるプラズマエッチング又はフッ酸系エッチャン
トによるウェットエッチングにより，分離されたｎ＋ａ
−Ｓｉ膜５′及びｎ−ａ−Ｓｉ膜４を形成する（図３の
Ｓ４）。次に、スパッタ法又はＥＢ法によりＣｒ膜６ａ
′、Ａｌ膜６ｂ′、Ｃｒ膜６ｃ′をそれぞれ１０００Ａ
厚、５０００Ａ厚、１０００Ａ厚に形成する（図３のＳ
５）。
【００１４】次に、ホトリソグラフィ技術により、Ｃｒ
膜６ａ′、Ａｌ膜６ｂ′、Ｃｒ膜６ｃ′をエッチングし
て、Ｃｒ膜（第一層）６ａ、Ａｌ膜（第二層）６ｂ、Ｃ
ｒ膜（第三層）６ｃからなるドレイン電極６と、Ｃｒ膜
（第一層）７ａ、Ａｌ膜（第二層）７ｂ、Ｃｒ膜（第三
層）７ｃからなるソース電極７とを形成する（図４のＳ
６）。次に、ドレイン電極６とソース電極７との間のチ
ャンネル部分のｎ＋ａ−Ｓｉ膜５′をエッチング除去し
てｎ＋ａ−Ｓｉ膜５を形成する（図４のＳ７）。次に、
パッシベーション膜８として、ＳｉＯ２膜、ＳｉＮｘ膜
、又はこれらの積層膜をプラズマＣＶＤ法により形成す
る（図４のＳ８）。次に、ホトリソグラフィ技術により
ソース電極７上のパッシベーション膜８にコンタクトホ
ール８ａを形成する（図４のＳ９）。
膜６ａ′、Ａｌ膜６ｂ′、Ｃｒ膜６ｃ′をエッチングし
て、Ｃｒ膜（第一層）６ａ、Ａｌ膜（第二層）６ｂ、Ｃ
ｒ膜（第三層）６ｃからなるドレイン電極６と、Ｃｒ膜
（第一層）７ａ、Ａｌ膜（第二層）７ｂ、Ｃｒ膜（第三
層）７ｃからなるソース電極７とを形成する（図４のＳ
６）。次に、ドレイン電極６とソース電極７との間のチ
ャンネル部分のｎ＋ａ−Ｓｉ膜５′をエッチング除去し
てｎ＋ａ−Ｓｉ膜５を形成する（図４のＳ７）。次に、
パッシベーション膜８として、ＳｉＯ２膜、ＳｉＮｘ膜
、又はこれらの積層膜をプラズマＣＶＤ法により形成す
る（図４のＳ８）。次に、ホトリソグラフィ技術により
ソース電極７上のパッシベーション膜８にコンタクトホ
ール８ａを形成する（図４のＳ９）。
【００１５】次に、スパッタ法により、ＩＴＯ等からな
る透光性を有する導電膜９′を形成し（図５のＳ１０）
、ホトリソグラフィ技術によりエッチングしてマトリク
ス状に配列された画素電極９を形成してＴＦＴアレイ基
板が完成する（図５のＳ１１）。
る透光性を有する導電膜９′を形成し（図５のＳ１０）
、ホトリソグラフィ技術によりエッチングしてマトリク
ス状に配列された画素電極９を形成してＴＦＴアレイ基
板が完成する（図５のＳ１１）。
【００１６】上記構成を持つ本実施例においては、ソー
ス電極７を、第二層７ｂをＡｌ層とし、この層の上に形
成されて画素電極に接続される第三層７ｃを酸化されに
くい導電性の金属層であるＣｒ層７ｃから構成している
。第二層７ｂはＡｌ層であり、電気抵抗が低いことから
ソース電極７の電気抵抗を下げる機能を持つ。第三層７
ｃは酸化されにくいＣｒ層であることから、製造段階で
表面に酸化層が形成されにくく、よってソース電極７と
画素電極９との電気的接触が良好になる。
ス電極７を、第二層７ｂをＡｌ層とし、この層の上に形
成されて画素電極に接続される第三層７ｃを酸化されに
くい導電性の金属層であるＣｒ層７ｃから構成している
。第二層７ｂはＡｌ層であり、電気抵抗が低いことから
ソース電極７の電気抵抗を下げる機能を持つ。第三層７
ｃは酸化されにくいＣｒ層であることから、製造段階で
表面に酸化層が形成されにくく、よってソース電極７と
画素電極９との電気的接触が良好になる。
【００１７】尚、上記酸化されにくい導電性の金属層７
ｃは、Ｃｒに限られず、チタン（Ｔｉ）、Ｔｉケイ化物
、Ｔｉ窒化物、モリブデン（Ｍｏ）、Ｍｏケイ化物、Ｍ
ｏ窒化物、Ｔａ、Ｔａケイ化物、Ｔａ窒化物、（Ｉｎ２
Ｏ３）又は（Ｉｎ２Ｏ３＋ＳｎＯ２）のいずれか１つか
ら構成してもよい。
ｃは、Ｃｒに限られず、チタン（Ｔｉ）、Ｔｉケイ化物
、Ｔｉ窒化物、モリブデン（Ｍｏ）、Ｍｏケイ化物、Ｍ
ｏ窒化物、Ｔａ、Ｔａケイ化物、Ｔａ窒化物、（Ｉｎ２
Ｏ３）又は（Ｉｎ２Ｏ３＋ＳｎＯ２）のいずれか１つか
ら構成してもよい。
【００１８】
【発明の効果】以上説明したように、本発明においては
、ソース電極を、Ａｌを含む層と、この層の上に形成さ
れて画素電極に接続される酸化しにくい導電性の金属層
から構成しているので、製造段階で表面に酸化層が形成
されにくく、よってソース電極と画素電極との電気的接
触が良好になる。
、ソース電極を、Ａｌを含む層と、この層の上に形成さ
れて画素電極に接続される酸化しにくい導電性の金属層
から構成しているので、製造段階で表面に酸化層が形成
されにくく、よってソース電極と画素電極との電気的接
触が良好になる。
【図１】本発明に係るＴＦＴアレイ基板の一実施例を示
す要部断面図である。
す要部断面図である。
【図２】従来のＴＦＴアレイ基板の構成を示す要部断面
図である。
図である。
【図３】図１のＴＦＴアレイ基板の製造方法の一例を示
す工程説明図（その１）である。
す工程説明図（その１）である。
【図４】図１のＴＦＴアレイ基板の製造方法の一例を示
す工程説明図（その２）である。
す工程説明図（その２）である。
【図５】図１のＴＦＴアレイ基板の製造方法の一例を示
す工程説明図（その３）である。
す工程説明図（その３）である。
１ 絶縁性基板
２ ゲート電極
３ アモルファスシリコン窒化膜
４ ノンドープアモルファスシリコン膜５ リンド
ープアモルファスシリコン膜６ ドレイン電極 ７ ソース電極 ７ｂ Ａｌ層 ７ｃ Ｃｒ層 ８ パッシベーション膜 ８ａ コンタクトホール ９ 画素電極
ープアモルファスシリコン膜６ ドレイン電極 ７ ソース電極 ７ｂ Ａｌ層 ７ｃ Ｃｒ層 ８ パッシベーション膜 ８ａ コンタクトホール ９ 画素電極
Claims (2)
- 【請求項１】 透明の絶縁性基板と、上記絶縁性基板
上に形成されたゲート電極と、上記ゲート電極上に形成
されたゲート絶縁膜と、上記ゲート絶縁膜上に形成され
た半導体膜と、上記半導体膜上に形成されたドレイン電
極及びソース電極と、上記ドレイン電極及び上記ソース
電極上に形成されたパッシベーション膜と、上記ソース
電極上のパッシベーション膜に形成されたコンタクトホ
ールと、上記パッシベーション膜上に形成され、上記コ
ンタクトホールを介して上記ソース電極に接続された画
素電極とを有し、上記ゲート電極に所定の信号が印加さ
れたときに、上記ドレイン電極に印加されるドレイン信
号を上記半導体層と上記ソース電極とを介して上記画素
電極に印加する薄膜トランジスタアレイ基板において、
上記ソース電極が、Ａｌを含む層と、この層の上に形成
されて上記画素電極に接続される酸化されにくい導電性
の金属層とを有することを特徴とする薄膜トランジスタ
アレイ基板。 - 【請求項２】 上記酸化されにくい導電性の金属層が
、Ｃｒ、Ｔｉ、Ｔｉケイ化物、Ｔｉ窒化物、Ｍｏ、Ｍｏ
ケイ化物、Ｍｏ窒化物、Ｔａ、Ｔａケイ化物、Ｔａ窒化
物、Ｉｎ２Ｏ３、又は（Ｉｎ２Ｏ３＋ＳｎＯ２）のいず
れか１つからなることを特徴とする請求項１記載の薄膜
トランジスタアレイ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008959A JPH04253342A (ja) | 1991-01-29 | 1991-01-29 | 薄膜トランジスタアレイ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008959A JPH04253342A (ja) | 1991-01-29 | 1991-01-29 | 薄膜トランジスタアレイ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04253342A true JPH04253342A (ja) | 1992-09-09 |
Family
ID=11707211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008959A Withdrawn JPH04253342A (ja) | 1991-01-29 | 1991-01-29 | 薄膜トランジスタアレイ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04253342A (ja) |
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