JPH03185840A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH03185840A JPH03185840A JP1323939A JP32393989A JPH03185840A JP H03185840 A JPH03185840 A JP H03185840A JP 1323939 A JP1323939 A JP 1323939A JP 32393989 A JP32393989 A JP 32393989A JP H03185840 A JPH03185840 A JP H03185840A
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- gate
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- 239000004065 semiconductor Substances 0.000 claims abstract description 20
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えばアクティブマトリ・ソクス型液晶表示装
置の画素電極選択用スイッチング素子として用いられる
薄膜トランジスタに関するものである。
置の画素電極選択用スイッチング素子として用いられる
薄膜トランジスタに関するものである。
従来、この種の薄膜トランジスタは第３図（ここではコ
プラナ型を示す）に示すような構造となっており、ガラ
ス等からなる基板１上にはアモルファスシリコン（ａ−
Ｓｉ）からなる半導体層２が基板１を覆うように形成さ
れている。この半導体層２の上にはｎ型シリコン（ｎ”
−Ｓ ｉ）からなるコンタクト層３がトランジスタの
チャンネル部を除く半導体層２の全面に形成されており
、このコンタクト層３の上にクロム（Ｃｒ）等の金属か
らなるソース電極４およびドレイン電極５が形成されて
いる。そして、窒化シリコン（ＳｉＮ）等からなるゲー
ト絶縁膜６が上記ソース電極４およびドレイン電極５と
前記半導体層６のチャンネル部の上にこれらを覆うよう
に形成されており、このゲート絶縁膜６の上にクロム（
Ｃ「）等の金属からなるゲート電極７が形成されている
。
プラナ型を示す）に示すような構造となっており、ガラ
ス等からなる基板１上にはアモルファスシリコン（ａ−
Ｓｉ）からなる半導体層２が基板１を覆うように形成さ
れている。この半導体層２の上にはｎ型シリコン（ｎ”
−Ｓ ｉ）からなるコンタクト層３がトランジスタの
チャンネル部を除く半導体層２の全面に形成されており
、このコンタクト層３の上にクロム（Ｃｒ）等の金属か
らなるソース電極４およびドレイン電極５が形成されて
いる。そして、窒化シリコン（ＳｉＮ）等からなるゲー
ト絶縁膜６が上記ソース電極４およびドレイン電極５と
前記半導体層６のチャンネル部の上にこれらを覆うよう
に形成されており、このゲート絶縁膜６の上にクロム（
Ｃ「）等の金属からなるゲート電極７が形成されている
。
ところで、このような従来の薄膜トランジスタのスイッ
チング動作特性とゲート電極７から半導体層２のチャン
ネル部への電界の強度とを考慮すると、ゲート絶縁膜６
の膜厚はできるだけ薄いほうが良い。しかし、ゲート絶
縁膜６の膜厚を薄くすると、コンタクト層３とソース電
極４あるいはドレイン電極５とを足し合わせた膜厚（約
７００〜１５００λ）の段差部にクラック等が発生する
可能性があり、ゲート電極７とソース電極４およびドレ
イン電極５とが短絡する虞が生じる。したがって、ゲー
ト絶縁ＷＩｃ６の膜厚は少なくともコンタクト層３とソ
ース電極４あるいはドレイン電極５とを足し合わせた膜
厚の段差を十分に覆う厚さでなければならない。しかも
、従来の薄膜トランジスタは第３図に示すように、ソー
ス電極４およびドレイン電極５の一部がゲート電極７と
重なり合っているため、これらの電極間に容量が発生し
、動作特性に憇影響を及ぼすものであった。
チング動作特性とゲート電極７から半導体層２のチャン
ネル部への電界の強度とを考慮すると、ゲート絶縁膜６
の膜厚はできるだけ薄いほうが良い。しかし、ゲート絶
縁膜６の膜厚を薄くすると、コンタクト層３とソース電
極４あるいはドレイン電極５とを足し合わせた膜厚（約
７００〜１５００λ）の段差部にクラック等が発生する
可能性があり、ゲート電極７とソース電極４およびドレ
イン電極５とが短絡する虞が生じる。したがって、ゲー
ト絶縁ＷＩｃ６の膜厚は少なくともコンタクト層３とソ
ース電極４あるいはドレイン電極５とを足し合わせた膜
厚の段差を十分に覆う厚さでなければならない。しかも
、従来の薄膜トランジスタは第３図に示すように、ソー
ス電極４およびドレイン電極５の一部がゲート電極７と
重なり合っているため、これらの電極間に容量が発生し
、動作特性に憇影響を及ぼすものであった。
本発明は上記のような問題点に鑑みてなされたもので、
その目的はゲート絶縁膜を極力薄くしてトランジスタ特
性の向上を図ることのできる薄膜トランジスタを提供す
ることにある。
その目的はゲート絶縁膜を極力薄くしてトランジスタ特
性の向上を図ることのできる薄膜トランジスタを提供す
ることにある。
上記課題を解決するために本発明は、ゲート電極と、こ
のゲート電極を絶縁するゲート絶縁膜を挟んで前記ゲー
ト電極と対向して形成された半導体層と、この半導体層
に対してコンタクト層を介して電気的に接続されたソー
ス電極およびドレイン電極とを有する薄膜トランジスタ
において、前記ソース電極およびドレイン電極を前記ゲ
ート電極と重ならない位置に形成し、かつ前記コンタク
ト層をｎ型微結晶シリコンから形成したものである。
のゲート電極を絶縁するゲート絶縁膜を挟んで前記ゲー
ト電極と対向して形成された半導体層と、この半導体層
に対してコンタクト層を介して電気的に接続されたソー
ス電極およびドレイン電極とを有する薄膜トランジスタ
において、前記ソース電極およびドレイン電極を前記ゲ
ート電極と重ならない位置に形成し、かつ前記コンタク
ト層をｎ型微結晶シリコンから形成したものである。
本発明に係る薄膜トランジスタは、ソース電極およびド
レイン電極がゲート電極と重ならない位置に形成されて
いるので、ゲート絶縁膜の膜厚をソース電極あるいはド
レイン電極の膜厚の段差を覆う厚さにすればゲート電極
とソース電極およびドレイン電極との絶縁耐圧を確保す
ることができる。したがって、ゲート絶縁膜を極力薄く
でき、ゲート絶縁膜の薄膜化を図ることができる。また
、コンタクト層をｎ型微結晶シリコンから形成すること
により、コンタクト層の導電率を高くすることができ、
ソース及びドレイン間に大きな電流を流すことができる
。
レイン電極がゲート電極と重ならない位置に形成されて
いるので、ゲート絶縁膜の膜厚をソース電極あるいはド
レイン電極の膜厚の段差を覆う厚さにすればゲート電極
とソース電極およびドレイン電極との絶縁耐圧を確保す
ることができる。したがって、ゲート絶縁膜を極力薄く
でき、ゲート絶縁膜の薄膜化を図ることができる。また
、コンタクト層をｎ型微結晶シリコンから形成すること
により、コンタクト層の導電率を高くすることができ、
ソース及びドレイン間に大きな電流を流すことができる
。
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例を示すコブラナ型薄膜トラン
ジスタの断面図であり、ガラス等からなる基板１１上に
はアモルファスシリコン（ａ−Ｓｉ）からなる半導体層
１２が基板１１を覆うように形成されている。この半導
体層１２の上にはｎ型微結晶シリコン（ｎ ＋−μｃ−
８ｔ）からなるコンタクト層１３がトランジスタのチャ
ンネル部を除く半導体層２の全面に形成されており、上
記コンタクト層１３の上にはクロム（Ｃｒ）等の金属か
らなるソース電極１４およびドレイン電極１５が後述す
るゲート電極１７と重ならない位置に形成されている。
ジスタの断面図であり、ガラス等からなる基板１１上に
はアモルファスシリコン（ａ−Ｓｉ）からなる半導体層
１２が基板１１を覆うように形成されている。この半導
体層１２の上にはｎ型微結晶シリコン（ｎ ＋−μｃ−
８ｔ）からなるコンタクト層１３がトランジスタのチャ
ンネル部を除く半導体層２の全面に形成されており、上
記コンタクト層１３の上にはクロム（Ｃｒ）等の金属か
らなるソース電極１４およびドレイン電極１５が後述す
るゲート電極１７と重ならない位置に形成されている。
また、前記半導体層１２の上には窒化シリコン（ＳｉＮ
）等からなるゲート絶縁膜１６が上記ソース電極１４お
よびドレイン電極１５と前記半導体層１２のチャンネル
部の上にこれらを覆うように形成されており、このゲー
ト絶縁膜１６の上にクロム（Ｃｒ）等の金属からなるゲ
ート電極１７が形成されている。
）等からなるゲート絶縁膜１６が上記ソース電極１４お
よびドレイン電極１５と前記半導体層１２のチャンネル
部の上にこれらを覆うように形成されており、このゲー
ト絶縁膜１６の上にクロム（Ｃｒ）等の金属からなるゲ
ート電極１７が形成されている。
このように構成される薄膜トランジスタでは、ソース電
極１４およびドレイン電極１５がゲート電極１７と重な
らない位置に形成されているので、ゲート絶縁膜１６が
ソース電極１６あるいはドレイン電極１５の膜厚（約５
００〜１０００Å）の段差を十分に覆えればゲート電極
１７とソース電極１４およびドレイン電極１５との絶縁
耐圧を確保することができる。したがって、ゲート絶縁
膜１６を必要以上に厚くする必要がなく、ゲート絶縁膜
１６の薄膜化を図ることができる。これによりゲート電
極１７からチャンネル部にかける電界を高くすることが
でき、薄膜トランジスタをスイッチング素子として使用
した場合にスイッチング動作が速くなる。また、ゲート
電極１７とソース電極１４およびドレイン電極１５とが
重ならないので、トランジスタ特性を向上させることが
できる。
極１４およびドレイン電極１５がゲート電極１７と重な
らない位置に形成されているので、ゲート絶縁膜１６が
ソース電極１６あるいはドレイン電極１５の膜厚（約５
００〜１０００Å）の段差を十分に覆えればゲート電極
１７とソース電極１４およびドレイン電極１５との絶縁
耐圧を確保することができる。したがって、ゲート絶縁
膜１６を必要以上に厚くする必要がなく、ゲート絶縁膜
１６の薄膜化を図ることができる。これによりゲート電
極１７からチャンネル部にかける電界を高くすることが
でき、薄膜トランジスタをスイッチング素子として使用
した場合にスイッチング動作が速くなる。また、ゲート
電極１７とソース電極１４およびドレイン電極１５とが
重ならないので、トランジスタ特性を向上させることが
できる。
また、上記実施例ではコンタクト層１３がｎ型シリコン
に比べ導電率が３桁程度大きいｎ型微結晶シリコンから
形成されているので、ソース及びドレイン間に流れる電
流を増大させることもできる。
に比べ導電率が３桁程度大きいｎ型微結晶シリコンから
形成されているので、ソース及びドレイン間に流れる電
流を増大させることもできる。
また、第１図に示したコプラナ型薄膜トランジスタを製
造する場合には、まず第２図（ａ）に示すように基板１
１上に半導体層１２、コンタクト層１３、ソース及びド
レイン電極用金属膜１８を基板１１の全面に順次形成す
る。次に第２図（ｂ）に示すようにソース及びドレイン
電極用金属膜１８をエツチングしてゲート電極１７と重
ならない位置にソース電極１４およびドレイン電極１５
を形成した後、第２図（Ｃ）に示すようにコンタクト層
１３をエツチングしてトランジスタのチャンネル部を形
成する。その後、第２図（ｄ）に示すように基板１１上
にゲート絶縁膜１６およびゲート電極用金属膜１９を順
次形成した後、第２図（ｅ）に示すようにゲート電極用
金属膜１９をエツチングしてゲート電極１７を形成する
。なお、ｎ型微結晶シリコンからなるコンタクト層１３
を形成する場合には、シラン対水素対ホフヒンの比を例
えば１：１００：１とし、放電パワーを高めてプラズマ
ＣＶＤ法で成膜することによりｎ型微結晶シリコンから
なるコンタクト層１３を得ることができる。
造する場合には、まず第２図（ａ）に示すように基板１
１上に半導体層１２、コンタクト層１３、ソース及びド
レイン電極用金属膜１８を基板１１の全面に順次形成す
る。次に第２図（ｂ）に示すようにソース及びドレイン
電極用金属膜１８をエツチングしてゲート電極１７と重
ならない位置にソース電極１４およびドレイン電極１５
を形成した後、第２図（Ｃ）に示すようにコンタクト層
１３をエツチングしてトランジスタのチャンネル部を形
成する。その後、第２図（ｄ）に示すように基板１１上
にゲート絶縁膜１６およびゲート電極用金属膜１９を順
次形成した後、第２図（ｅ）に示すようにゲート電極用
金属膜１９をエツチングしてゲート電極１７を形成する
。なお、ｎ型微結晶シリコンからなるコンタクト層１３
を形成する場合には、シラン対水素対ホフヒンの比を例
えば１：１００：１とし、放電パワーを高めてプラズマ
ＣＶＤ法で成膜することによりｎ型微結晶シリコンから
なるコンタクト層１３を得ることができる。
なお、上記実施例ではコプラナ型薄膜トランジスタにつ
いて説明したが、本発明はこれに限定されるものではな
く、逆コブラナ、スタガー、逆スタガー構造の薄膜トラ
ンジスタについても適用可能である。また、本発明の薄
膜トランジスタは液晶表示装置以外の用途にも使用可能
である。
いて説明したが、本発明はこれに限定されるものではな
く、逆コブラナ、スタガー、逆スタガー構造の薄膜トラ
ンジスタについても適用可能である。また、本発明の薄
膜トランジスタは液晶表示装置以外の用途にも使用可能
である。
以上説明したように本発明は、ゲート電極と、このゲー
ト電極を絶縁するゲート絶縁膜と、このゲート絶縁膜を
挟んで前記ゲート電極と対向して形成された半導体層と
、この半導体層に対してコンタクト層を介して電気的に
接続されたソース電極およびドレイン電極とを有する薄
膜トランジスタにおいて、前記ソース電極およびドレイ
ン電極を前記ゲート電極と重ならない位置に形威し、か
つ前記コンタクト層をｎ型微結晶シリコンから形成した
ものである。したがって、ゲート絶縁膜の膜厚をソース
電極あるいはドレイン電極の膜厚の段差を覆う厚さにす
ればゲート電極とソース電極およびドレイン電極との絶
縁耐圧を確保できるので、ゲート絶縁膜を極力薄くでき
、ゲート絶縁膜の薄膜化を図ることができる。また、コ
ンタクト層をｎ型微結晶シリコンから形成することによ
り、コンタクト層の導電率を高くすることができ、ソー
ス及びドレイン間に流れる電流を増大させることができ
る。
ト電極を絶縁するゲート絶縁膜と、このゲート絶縁膜を
挟んで前記ゲート電極と対向して形成された半導体層と
、この半導体層に対してコンタクト層を介して電気的に
接続されたソース電極およびドレイン電極とを有する薄
膜トランジスタにおいて、前記ソース電極およびドレイ
ン電極を前記ゲート電極と重ならない位置に形威し、か
つ前記コンタクト層をｎ型微結晶シリコンから形成した
ものである。したがって、ゲート絶縁膜の膜厚をソース
電極あるいはドレイン電極の膜厚の段差を覆う厚さにす
ればゲート電極とソース電極およびドレイン電極との絶
縁耐圧を確保できるので、ゲート絶縁膜を極力薄くでき
、ゲート絶縁膜の薄膜化を図ることができる。また、コ
ンタクト層をｎ型微結晶シリコンから形成することによ
り、コンタクト層の導電率を高くすることができ、ソー
ス及びドレイン間に流れる電流を増大させることができ
る。
第１図は本発明の一実施例を示すコプラナ型薄膜トラン
ジスタの断面図、第２図（ａ）〜（ｅ）は第１図に示し
た薄膜トランジスタの製造方法を示す図、第３図は従来
のコプラナ型薄膜トランジスタの断面図である。 １１・・・基板、１２・・・半導体層、１３・・・コン
タクト層、 ４・・・ソース電極、 ５・・・ドレイ ン電極、 ６・・・ゲー ト絶縁膜、 ・・ゲー ト電極。
ジスタの断面図、第２図（ａ）〜（ｅ）は第１図に示し
た薄膜トランジスタの製造方法を示す図、第３図は従来
のコプラナ型薄膜トランジスタの断面図である。 １１・・・基板、１２・・・半導体層、１３・・・コン
タクト層、 ４・・・ソース電極、 ５・・・ドレイ ン電極、 ６・・・ゲー ト絶縁膜、 ・・ゲー ト電極。
Claims (1)
- ゲート電極と、このゲート電極を絶縁するゲート絶縁
膜を挟んで前記ゲート電極と対向して形成された半導体
層と、この半導体層に対してコンタクト層を介して電気
的に接続されたソース電極およびドレイン電極とを有す
る薄膜トランジスタにおいて、前記ソース電極およびド
レイン電極を前記ゲート電極と重ならない位置に形成し
、かつ前記コンタクト層をｎ型微結晶シリコンから形成
したことを特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323939A JPH03185840A (ja) | 1989-12-15 | 1989-12-15 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323939A JPH03185840A (ja) | 1989-12-15 | 1989-12-15 | 薄膜トランジスタ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32447196A Division JPH09199731A (ja) | 1996-12-05 | 1996-12-05 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185840A true JPH03185840A (ja) | 1991-08-13 |
Family
ID=18160318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323939A Pending JPH03185840A (ja) | 1989-12-15 | 1989-12-15 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185840A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473168A (en) * | 1993-04-30 | 1995-12-05 | Sharp Kabushiki Kaisha | Thin film transistor |
| JP2004265932A (ja) * | 2003-02-14 | 2004-09-24 | Canon Inc | 放射線撮像装置 |
| US7541617B2 (en) | 2003-02-14 | 2009-06-02 | Canon Kabushiki Kaisha | Radiation image pickup device |
| JP2011023741A (ja) * | 1995-12-22 | 2011-02-03 | Thomson Licensing | アレイ |
| JP2011023740A (ja) * | 1995-12-22 | 2011-02-03 | Thomson Licensing | アモルファスシリコン薄膜トランジスタを基板の表面に形成する方法 |
| US8283667B2 (en) | 2008-09-05 | 2012-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor |
| JP2022009873A (ja) * | 2011-09-23 | 2022-01-14 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Citations (4)
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| JPS644071A (en) * | 1987-06-26 | 1989-01-09 | Nippon Telegraph & Telephone | Thin film transistor and manufacture thereof |
| JPH01128572A (ja) * | 1987-11-13 | 1989-05-22 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜トランジスタの製造方法 |
| JPH02260460A (ja) * | 1989-03-31 | 1990-10-23 | Casio Comput Co Ltd | 薄膜トランジスタ |
-
1989
- 1989-12-15 JP JP1323939A patent/JPH03185840A/ja active Pending
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