JPH0685440B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0685440B2 JPH0685440B2 JP8299886A JP8299886A JPH0685440B2 JP H0685440 B2 JPH0685440 B2 JP H0685440B2 JP 8299886 A JP8299886 A JP 8299886A JP 8299886 A JP8299886 A JP 8299886A JP H0685440 B2 JPH0685440 B2 JP H0685440B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 「技術分野」 本発明は、チャンネル部のセルフアライメントを可能に
した薄膜トランジスタに関する。
した薄膜トランジスタに関する。
「従来技術およびその問題点」 薄膜トランジスタ（TFT）は、電界効果トランジスタ（F
ET）の一種で、絶縁性基板上に薄膜を形成するだけで製
造できるので、薄膜形成技術を用いて大面積のパネル面
に多数の素子を一度に形成できる利点がある。特に、半
導体層として水素化アモルファスシリコン等のSi系材料
が採用されるようになってからは、従来から欠点とされ
ていた再現性、制御性、均一性が改善できる可能性がで
てきたため、積極的に研究が始められている。
ET）の一種で、絶縁性基板上に薄膜を形成するだけで製
造できるので、薄膜形成技術を用いて大面積のパネル面
に多数の素子を一度に形成できる利点がある。特に、半
導体層として水素化アモルファスシリコン等のSi系材料
が採用されるようになってからは、従来から欠点とされ
ていた再現性、制御性、均一性が改善できる可能性がで
てきたため、積極的に研究が始められている。
薄膜トランジスタの注目されている用途の一つとして、
液晶テレビなどにおけるスイッチング素子が挙げられ
る。すなわち、液晶テレビの画素電極の一つ一つに対応
して薄膜トランジスタを形成し、これらの薄膜トランジ
スタを介して各画素電極に電圧を印加する、いわゆるア
クティブマトリクスアドレス方式を採用することによ
り、従来の単純マトリクスアドレス方式に比べてコント
ラストや解像度を大幅に改善できるからである。
液晶テレビなどにおけるスイッチング素子が挙げられ
る。すなわち、液晶テレビの画素電極の一つ一つに対応
して薄膜トランジスタを形成し、これらの薄膜トランジ
スタを介して各画素電極に電圧を印加する、いわゆるア
クティブマトリクスアドレス方式を採用することによ
り、従来の単純マトリクスアドレス方式に比べてコント
ラストや解像度を大幅に改善できるからである。
薄膜トランジスタの一例として、逆スタガー構造のもの
を挙げれば、第12図に示すように、絶縁性基板11上にゲ
ート電極12、ゲート絶縁膜13および半導体層14が順次積
層され、この半導体層14の上にソース電極15とドレイン
電極19とがチャンネル部17を挟んで形成されることによ
り構成されている。この場合、半導体層14とソース電極
15およびドレイン電極16との間に、いわゆるショットキ
抵抗を少なくするために、高ドーピング層14aを設ける
場合もある。そして、ゲート電極12に電圧を印加する
と、半導体層14のゲート電極12に近接した部分にキャリ
ヤｅが形成され、このキャリヤ形成部を通ってドレイン
電極16からソース電極15に電流が流れるようになってい
る。
を挙げれば、第12図に示すように、絶縁性基板11上にゲ
ート電極12、ゲート絶縁膜13および半導体層14が順次積
層され、この半導体層14の上にソース電極15とドレイン
電極19とがチャンネル部17を挟んで形成されることによ
り構成されている。この場合、半導体層14とソース電極
15およびドレイン電極16との間に、いわゆるショットキ
抵抗を少なくするために、高ドーピング層14aを設ける
場合もある。そして、ゲート電極12に電圧を印加する
と、半導体層14のゲート電極12に近接した部分にキャリ
ヤｅが形成され、このキャリヤ形成部を通ってドレイン
電極16からソース電極15に電流が流れるようになってい
る。
これらの薄膜トランジスタにおいては、ゲート電極12と
チャンネル部17とを正確に位置合せすることがその特性
上極めて重要となる。この位置ずれの許容範囲は、例え
ば数μｍ以下のオーダーであるため、フォトマスクを用
いた場合には、位置合せが極めて困難となる。
チャンネル部17とを正確に位置合せすることがその特性
上極めて重要となる。この位置ずれの許容範囲は、例え
ば数μｍ以下のオーダーであるため、フォトマスクを用
いた場合には、位置合せが極めて困難となる。
そこで、第13図に示すようなセルフアライメントを利用
した薄膜トランジスタ形成技術が提案されている。すな
わち、絶縁性基板11上にゲート電極12とゲート絶縁膜13
と半導体層14とを積層した後、この半導体層14上にポジ
型のレジストを塗布する。そして、絶縁性基板11の背面
側から光Ｌを照射すると、ゲート電極12にさえぎられた
部分のみが不溶性のレジスト18となって残る。この状態
で、必要に応じて高ドーピング層14aを形成した後、ソ
ース、ドレイン電極を形成する金属膜を積層し、リフト
オフ法によりレジスト18を除去すると、レジスト18の部
分の高ドーピング層および金属膜が除去されてソース電
極15とドレイン電極16とにパターン化される。この場
合、チャンネル部17はレジスト18が形成された部分とな
るので、ゲート電極12と正確に一致する。
した薄膜トランジスタ形成技術が提案されている。すな
わち、絶縁性基板11上にゲート電極12とゲート絶縁膜13
と半導体層14とを積層した後、この半導体層14上にポジ
型のレジストを塗布する。そして、絶縁性基板11の背面
側から光Ｌを照射すると、ゲート電極12にさえぎられた
部分のみが不溶性のレジスト18となって残る。この状態
で、必要に応じて高ドーピング層14aを形成した後、ソ
ース、ドレイン電極を形成する金属膜を積層し、リフト
オフ法によりレジスト18を除去すると、レジスト18の部
分の高ドーピング層および金属膜が除去されてソース電
極15とドレイン電極16とにパターン化される。この場
合、チャンネル部17はレジスト18が形成された部分とな
るので、ゲート電極12と正確に一致する。
しかしながら、このようにして得られた薄膜トランジス
タにおいては、リフトオフ法によりレジスト上の金属膜
を除去したときにその周囲まで除去されてしまうので、
実際にはチャンネル部17の幅がゲート電極12よりも広く
なり、ソース電極15およびドレイン電極16とゲート電極
12との距離がかなり離れる傾向があった。前述したよう
に、この薄膜トランジスタにおいては、ゲート電極12に
電圧を印加したとき、半導体層14のゲート電極12に近接
した部分にキャリヤｅの形成されるので、ソース電極15
から半導体層14のゲート電極12に近接した部分へ至る過
程、さらにそこからドレイン電極16へ至る過程におい
て、半導体層14のキャリヤｅが少ない部分を通ってキャ
リヤｅを移動させなければならないので、その部分がか
なりの抵抗となっている。そして、素子の特性を高める
ためには、この抵抗をできるだけ少なくすることが望ま
れている。
タにおいては、リフトオフ法によりレジスト上の金属膜
を除去したときにその周囲まで除去されてしまうので、
実際にはチャンネル部17の幅がゲート電極12よりも広く
なり、ソース電極15およびドレイン電極16とゲート電極
12との距離がかなり離れる傾向があった。前述したよう
に、この薄膜トランジスタにおいては、ゲート電極12に
電圧を印加したとき、半導体層14のゲート電極12に近接
した部分にキャリヤｅの形成されるので、ソース電極15
から半導体層14のゲート電極12に近接した部分へ至る過
程、さらにそこからドレイン電極16へ至る過程におい
て、半導体層14のキャリヤｅが少ない部分を通ってキャ
リヤｅを移動させなければならないので、その部分がか
なりの抵抗となっている。そして、素子の特性を高める
ためには、この抵抗をできるだけ少なくすることが望ま
れている。
また、上記抵抗を少なくすることは、リフトオフ法によ
るセルフアラメントを適用して製造した薄膜トランジス
タに限らず、一般の薄膜トランジスタにも共通した課題
であった。
るセルフアラメントを適用して製造した薄膜トランジス
タに限らず、一般の薄膜トランジスタにも共通した課題
であった。
「発明の目的」 本発明の目的は、ソース電極およびドレイン電極と半導
体層のキャリヤ形成部との間の抵抗を少なくし、特性を
向上させるようにした薄膜トランジスタを提供すること
にある。
体層のキャリヤ形成部との間の抵抗を少なくし、特性を
向上させるようにした薄膜トランジスタを提供すること
にある。
「発明の構成」 本発明の薄膜トランジスタは、例えば第１図に示すよう
に、透明絶縁性基板21上にゲート電極22、ゲート絶縁膜
23および半導体層24が順次積層され、この半導体層24の
上にソース電極25とドレイン電極26とがチャンネル部27
を挟んで形成された構造をなし、前記ゲート電極22が金
属膜22aとこの金属膜22aより幅の広い透明導電膜22bと
から構成され、前記チャンネル部27の幅よりも前記金属
膜22aの幅の方が狭く、かつ、前記チャンネル部27の幅
よりも前記透明導電膜22bの幅の方が広くなっており、
前記半導体層24が水素化アモルファスシリコンからなる
ことを特徴とする。また、本発明においては、前記半導
体層24と前記ソース電極25およびドレイン電極26との界
面に高ドーピング層24aが形成されていてもよい。
に、透明絶縁性基板21上にゲート電極22、ゲート絶縁膜
23および半導体層24が順次積層され、この半導体層24の
上にソース電極25とドレイン電極26とがチャンネル部27
を挟んで形成された構造をなし、前記ゲート電極22が金
属膜22aとこの金属膜22aより幅の広い透明導電膜22bと
から構成され、前記チャンネル部27の幅よりも前記金属
膜22aの幅の方が狭く、かつ、前記チャンネル部27の幅
よりも前記透明導電膜22bの幅の方が広くなっており、
前記半導体層24が水素化アモルファスシリコンからなる
ことを特徴とする。また、本発明においては、前記半導
体層24と前記ソース電極25およびドレイン電極26との界
面に高ドーピング層24aが形成されていてもよい。
本発明では、上記のように、ゲート電極22が金属膜22a
とこの金属膜22aより幅の広い透明導電膜22bとから構成
されているので、ゲート電極22の実質的な幅は透明導電
膜22bの幅となる。そして、前述したようなリフトオフ
法によるセルフアライメントを適用した場合、絶縁性基
板21の背面側から光を照射すると、透明導電膜22bが光
を透過するため、レジストが残る部分は金属膜22aに対
応した部分となる。したがって、チャンネル部27の幅
は、ゲート電極22の実質的な幅（すなわち透明導電膜22
bの幅）よりも狭くなり、ソース電極25およびドレイン
電極26と半導体層24のゲート電極22に近接した部分の距
離が短くなる。このため、その部分をキャリヤが移動す
る際の抵抗が少なくなり、素子の特性を向上させること
ができる。また、水素化アモルファスシリコンからなる
半導体は、光が照射されるとキャリヤが形成されてキャ
リヤの移動抵抗が小さくなる傾向がある。この薄膜トラ
ンジスタを例えば液晶ディスプレイに応用した場合に
は、多くの場合絶縁性基板21の背面側からバックライト
の光が照射される。この光はゲート電極22の透明導電膜
22bを通過して、その部分の半導体層24を活性化させ多
量のキャリヤを形成する。その結果、ソース電極22およ
びドレイン電極26と半導体層24のゲート電極22に近接し
た部分との間の抵抗がさらに小さくなり、素子の特性が
さらに向上する。さらに、ゲート電極を二層構造とした
ことにより、断線防止の効果も得られる。
とこの金属膜22aより幅の広い透明導電膜22bとから構成
されているので、ゲート電極22の実質的な幅は透明導電
膜22bの幅となる。そして、前述したようなリフトオフ
法によるセルフアライメントを適用した場合、絶縁性基
板21の背面側から光を照射すると、透明導電膜22bが光
を透過するため、レジストが残る部分は金属膜22aに対
応した部分となる。したがって、チャンネル部27の幅
は、ゲート電極22の実質的な幅（すなわち透明導電膜22
bの幅）よりも狭くなり、ソース電極25およびドレイン
電極26と半導体層24のゲート電極22に近接した部分の距
離が短くなる。このため、その部分をキャリヤが移動す
る際の抵抗が少なくなり、素子の特性を向上させること
ができる。また、水素化アモルファスシリコンからなる
半導体は、光が照射されるとキャリヤが形成されてキャ
リヤの移動抵抗が小さくなる傾向がある。この薄膜トラ
ンジスタを例えば液晶ディスプレイに応用した場合に
は、多くの場合絶縁性基板21の背面側からバックライト
の光が照射される。この光はゲート電極22の透明導電膜
22bを通過して、その部分の半導体層24を活性化させ多
量のキャリヤを形成する。その結果、ソース電極22およ
びドレイン電極26と半導体層24のゲート電極22に近接し
た部分との間の抵抗がさらに小さくなり、素子の特性が
さらに向上する。さらに、ゲート電極を二層構造とした
ことにより、断線防止の効果も得られる。
なお、本発明の薄膜トランジスタは、第１図に示したよ
うな逆スタガー構造に限定されるものではない。
うな逆スタガー構造に限定されるものではない。
「発明の実施例」 第２図ないし第10図には、本発明の薄膜トランジスタを
液晶ディスプレイに応用した場合の実施例がその製造工
程に従って示されている。以下、その工程に従って説明
する。
液晶ディスプレイに応用した場合の実施例がその製造工
程に従って示されている。以下、その工程に従って説明
する。
メタルゲート形成工程 第２図に示すように、透明ガラス板からなる絶縁性基板
21上に金属膜を蒸着、スパッタなどの手段で全面形成
し、フォトエッチングを行なってゲート電極22の金属膜
22aを形成する。金属膜22aの材質は、以下のプロセスに
おいて溶融しないことが必要とされるので、Mo、Cr、Ｗ
などの高融点金属が好ましいが、Ti、Al、Ni、NiCrなど
も使用可能である。また、金属膜22aの厚さは1000Å程
度が適当である。
21上に金属膜を蒸着、スパッタなどの手段で全面形成
し、フォトエッチングを行なってゲート電極22の金属膜
22aを形成する。金属膜22aの材質は、以下のプロセスに
おいて溶融しないことが必要とされるので、Mo、Cr、Ｗ
などの高融点金属が好ましいが、Ti、Al、Ni、NiCrなど
も使用可能である。また、金属膜22aの厚さは1000Å程
度が適当である。
透明導電膜形成工程 第３図に示すように、ITOなどからなる透明導電膜を蒸
着、スパッタなどの手段により全面形成し、フォトエッ
チングを行なってゲート電極22の透明導電膜22bを形成
する。透明導電膜22bは金属膜22aよりも広い幅を有し、
金属膜22aの上に形成される。なお、このとき同時に液
晶ディスプレイの画素電極31が形成される。透明導電膜
の厚さは500Å程度が適当である。
着、スパッタなどの手段により全面形成し、フォトエッ
チングを行なってゲート電極22の透明導電膜22bを形成
する。透明導電膜22bは金属膜22aよりも広い幅を有し、
金属膜22aの上に形成される。なお、このとき同時に液
晶ディスプレイの画素電極31が形成される。透明導電膜
の厚さは500Å程度が適当である。
ゲート絶縁膜、半導体層形成工程 第４図に示すように、例えばプラズマCVDを用いてゲー
ト絶縁膜23、半導体層24、高ドーピング層24aを連続堆
積させる。
ト絶縁膜23、半導体層24、高ドーピング層24aを連続堆
積させる。
ゲート絶縁膜23としては、例えばSiNx（窒化シリコン）
膜、SiO2（二酸化シリコン）膜などが使用でき、特に高
誘電率、高耐圧性で表面特性のよいSiNx膜が適してい
る。SiNx膜は、反応ガスとしてSiH4＋NH4＋N2を用いる
ことにより形成することができる。ゲート絶縁膜23の厚
さは2000Å程度が適当である。
膜、SiO2（二酸化シリコン）膜などが使用でき、特に高
誘電率、高耐圧性で表面特性のよいSiNx膜が適してい
る。SiNx膜は、反応ガスとしてSiH4＋NH4＋N2を用いる
ことにより形成することができる。ゲート絶縁膜23の厚
さは2000Å程度が適当である。
半導体層24としては、水素化アモルファスシリコン（a-
Si:H）が用いられる。a-Si:Hは、反応ガスとしてSiH4＋
H2を用いることにより形成できる。半導体層24の厚さは
1000Å程度が適当である。
Si:H）が用いられる。a-Si:Hは、反応ガスとしてSiH4＋
H2を用いることにより形成できる。半導体層24の厚さは
1000Å程度が適当である。
さらに、半導体層24上に高ドーピング層24aを形成して
もよく、半導体層24として例えばa-Si:Hを用いた場合、
高ドープング層24aはｎ＋ａ−Si:Hとされる。ｎ＋ａ−S
i:Hは、反応ガスとしてSiH4＋PH3＋H2を用いることによ
り形成できる。高ドーピング層24aの厚さは100Å程度が
適当である。
もよく、半導体層24として例えばa-Si:Hを用いた場合、
高ドープング層24aはｎ＋ａ−Si:Hとされる。ｎ＋ａ−S
i:Hは、反応ガスとしてSiH4＋PH3＋H2を用いることによ
り形成できる。高ドーピング層24aの厚さは100Å程度が
適当である。
コンタクトホール形成工程 第５図に示すように、全面にポジ型のレジスト32を形成
した後、マスク33を被せて露光し、フォトエッチングを
行なってコンタクトホール34を形成する。
した後、マスク33を被せて露光し、フォトエッチングを
行なってコンタクトホール34を形成する。
ソース、ドレイン電極形成工程 第６図に示すように、再び全面にポジ型のレジストを塗
布し、画素電極31を覆うマスク35を配置した後、絶縁性
基板21の背面側から光Ｌを照射する。そして、水洗する
ことにより、ゲート電極22の金属膜22aに対応する部分
および画素電極31に対応する部分にのみレジスト36が残
る。
布し、画素電極31を覆うマスク35を配置した後、絶縁性
基板21の背面側から光Ｌを照射する。そして、水洗する
ことにより、ゲート電極22の金属膜22aに対応する部分
および画素電極31に対応する部分にのみレジスト36が残
る。
次に、第７図に示すように、レジスト36の上から全面に
金属膜37を蒸着、スパッタ等の手段で形成し、アセト
ン、ハクリ液などを用いてレジスト36を除去する。その
結果、リフトオフ法により、レジスト36上の金属膜37は
一緒に除去され、第８図に示すように、ソース電極25お
よびドレイン電極26が形成される。ソース電極25および
ドレイン電極26の間はチャンネル部27となり、このチャ
ンネル部27はゲート電極22の金属膜22aに対応した位置
に設けられる。このようにしてゲート電極22とチャンネ
ル部27との位置合せが自動的になされる。ソース電極25
およびドレイン電極26の金属としては、例えばAl、NiC
r、Al/Cr、Al/Tiなどが採用される。例えばAl/Tiを用い
る場合、Al層の厚さが3000Å、Ti層の厚さが100Å程度
となるようにすることが好ましい。
金属膜37を蒸着、スパッタ等の手段で形成し、アセト
ン、ハクリ液などを用いてレジスト36を除去する。その
結果、リフトオフ法により、レジスト36上の金属膜37は
一緒に除去され、第８図に示すように、ソース電極25お
よびドレイン電極26が形成される。ソース電極25および
ドレイン電極26の間はチャンネル部27となり、このチャ
ンネル部27はゲート電極22の金属膜22aに対応した位置
に設けられる。このようにしてゲート電極22とチャンネ
ル部27との位置合せが自動的になされる。ソース電極25
およびドレイン電極26の金属としては、例えばAl、NiC
r、Al/Cr、Al/Tiなどが採用される。例えばAl/Tiを用い
る場合、Al層の厚さが3000Å、Ti層の厚さが100Å程度
となるようにすることが好ましい。
なお、リフトオフ法により、レジスト36上の金属膜37を
除去してチャンネル部27を形成すると、レジスト36の周
囲の金属膜37まで除去されるため、チャンネル部27の幅
よりもゲート電極22の金属膜22aの幅の方が狭くなる。
除去してチャンネル部27を形成すると、レジスト36の周
囲の金属膜37まで除去されるため、チャンネル部27の幅
よりもゲート電極22の金属膜22aの幅の方が狭くなる。
チャンネル部高ドーピング層除去工程 第９図に示すように、チャンネル部27の高ドーピング層
24aを反応性イオンエッチングなどの方法により除去す
る。このときソース電極25およびドレイン電極26はマス
クの役目を果す。
24aを反応性イオンエッチングなどの方法により除去す
る。このときソース電極25およびドレイン電極26はマス
クの役目を果す。
これらの工程により、薄膜トランジスタが形成される
が、この後、第10図に示すように、画素電極31上のゲー
ト絶縁膜23、半導体層24を除去する。さらに、必要に応
じて、薄膜トランジスタ形成部にパッシベーション膜を
形成する。パッシベーション膜は、例えばSiNx膜をプラ
ズマCVDにより形成すればよい。
が、この後、第10図に示すように、画素電極31上のゲー
ト絶縁膜23、半導体層24を除去する。さらに、必要に応
じて、薄膜トランジスタ形成部にパッシベーション膜を
形成する。パッシベーション膜は、例えばSiNx膜をプラ
ズマCVDにより形成すればよい。
第11図には、この薄膜トランジスタを用いた液晶ディス
プレイの回路が示されている。図において、Ｇはゲート
電極配線ライン、Ｄはドレイン電極配線ライン、Ｔは薄
膜トランジスタ、Ｓはソース電極ライン、LCは液晶であ
る。したがって、ドレイン電極配線ラインＤからの電流
は、ゲート電極配線ラインＧに電圧が印加されていると
きのみ、ソース電極ラインＳに流れ、液晶LCに電圧を印
加して所定の表示を行なうことになる。このように薄膜
トランジスタＴを介して各画素31に電圧を印加すること
により、所望の画素31による表示を誤動作なく選択的に
行なうことができ、それによってコントラストおよび解
像度を飛躍的に高めることができる。
プレイの回路が示されている。図において、Ｇはゲート
電極配線ライン、Ｄはドレイン電極配線ライン、Ｔは薄
膜トランジスタ、Ｓはソース電極ライン、LCは液晶であ
る。したがって、ドレイン電極配線ラインＤからの電流
は、ゲート電極配線ラインＧに電圧が印加されていると
きのみ、ソース電極ラインＳに流れ、液晶LCに電圧を印
加して所定の表示を行なうことになる。このように薄膜
トランジスタＴを介して各画素31に電圧を印加すること
により、所望の画素31による表示を誤動作なく選択的に
行なうことができ、それによってコントラストおよび解
像度を飛躍的に高めることができる。
また、この薄膜トランジスタでは、ゲート電極22に電圧
が印加されたとき、半導体層24のゲート電極22に近接し
た部分にキャリヤが形成され、ソース電極25からドレイ
ン電極26へのキャリヤの移動は、第10図中矢印Ｐで示す
経路を通ってなされることになる。この場合、チャンネ
ル部27がゲート電極22の実質的な幅（透明導電膜22bの
幅）よりも狭くなっているので、ソース電極25から半導
体層24のキャリヤ形成部に至る距離および半導体層24の
キャリヤ形成部からドレイン電極26に至る距離が短くな
り、キャリヤの移動経路Ｐにおける導通抵抗が小さくな
る。さらに、絶縁性基板21の背面側からバックライトの
光を照射したとき、その光は透明導電膜22bを透過して
半導体層24のそれと対応した部分Ａを活性化するので、
キャリヤの移動経路Ｐにおける導通抵抗がさらに小さく
なる。このため、良好な特性を得ることができる。
が印加されたとき、半導体層24のゲート電極22に近接し
た部分にキャリヤが形成され、ソース電極25からドレイ
ン電極26へのキャリヤの移動は、第10図中矢印Ｐで示す
経路を通ってなされることになる。この場合、チャンネ
ル部27がゲート電極22の実質的な幅（透明導電膜22bの
幅）よりも狭くなっているので、ソース電極25から半導
体層24のキャリヤ形成部に至る距離および半導体層24の
キャリヤ形成部からドレイン電極26に至る距離が短くな
り、キャリヤの移動経路Ｐにおける導通抵抗が小さくな
る。さらに、絶縁性基板21の背面側からバックライトの
光を照射したとき、その光は透明導電膜22bを透過して
半導体層24のそれと対応した部分Ａを活性化するので、
キャリヤの移動経路Ｐにおける導通抵抗がさらに小さく
なる。このため、良好な特性を得ることができる。
なお、上記実施例では、金属膜22aの上に透明導電膜22b
が形成されているが、透明導電膜22bの上に金属膜22aが
形成されていてもよい。
が形成されているが、透明導電膜22bの上に金属膜22aが
形成されていてもよい。
なお、本発明による薄膜トランジスタは、液晶ディスプ
レイのみでなく、薄膜ELディスプレイ等の他のディスプ
レイ、イメージセンサ、論理集積回路など各種用途に適
用できる。
レイのみでなく、薄膜ELディスプレイ等の他のディスプ
レイ、イメージセンサ、論理集積回路など各種用途に適
用できる。
「発明の効果」 以上説明したように、本発明によれば、ゲート電極を金
属膜とこの金属膜より幅の広い透明導電膜とで構成し、
チャンネル部の幅よりも透明導電膜の幅を広くしたの
で、ソース電極およびドレイン電極と、ゲート電極に電
圧を印加したとき半導体層にキャリヤが形成される部分
との距離が短くなり、キャリヤが移動する際の抵抗が少
なくなり、素子の特性を向上させることができる。
属膜とこの金属膜より幅の広い透明導電膜とで構成し、
チャンネル部の幅よりも透明導電膜の幅を広くしたの
で、ソース電極およびドレイン電極と、ゲート電極に電
圧を印加したとき半導体層にキャリヤが形成される部分
との距離が短くなり、キャリヤが移動する際の抵抗が少
なくなり、素子の特性を向上させることができる。
また、水素化アモルファスシリコンからなる半導体層を
用いたので、絶縁性基板の背面側から光が照射される
と、ゲート電極の透明導電膜を通過した光によってチャ
ンネル部の周囲に位置する半導体層が活性化され、大量
のキャリヤが形成されるため、上記キャリヤの移動抵抗
がさらに小さくなる。
用いたので、絶縁性基板の背面側から光が照射される
と、ゲート電極の透明導電膜を通過した光によってチャ
ンネル部の周囲に位置する半導体層が活性化され、大量
のキャリヤが形成されるため、上記キャリヤの移動抵抗
がさらに小さくなる。
さらに、本発明の薄膜トランジスタは、リフトオフ法に
よるセルフアライメントを採用することによって容易に
製造することができる。加えて、ゲート電極を二層構造
としたことにより、断線防止の効果も得られる。
よるセルフアライメントを採用することによって容易に
製造することができる。加えて、ゲート電極を二層構造
としたことにより、断線防止の効果も得られる。
第１図は本発明による薄膜トランジスタの一例を示す断
面図、第２図、第３図、第４図、第５図、第６図、第７
図、第８図、第９図および第10図は本発明の薄膜トラン
ジスタを液晶ディスプレイに応用した場合の実施例をそ
の製造工程に従って示す断面図、第11図は同薄膜トラン
ジスタを採用した液晶小ディスプレイの部分回路図、第
12図は従来の薄膜トランジスタの一例を示す断面図、第
13図は従来の薄膜トランジスタにおけるソース、ドレイ
ン電極の形成工程の一例を示す断面図である。 図中、21は絶縁性基板、22はゲート電極、22aは金属
膜、22bは透明導電膜、23はゲート絶縁膜、24は半導体
層、24aは高ドーピング層、25はソース電極、26はドレ
イン電極、27はチャンネル部である。
面図、第２図、第３図、第４図、第５図、第６図、第７
図、第８図、第９図および第10図は本発明の薄膜トラン
ジスタを液晶ディスプレイに応用した場合の実施例をそ
の製造工程に従って示す断面図、第11図は同薄膜トラン
ジスタを採用した液晶小ディスプレイの部分回路図、第
12図は従来の薄膜トランジスタの一例を示す断面図、第
13図は従来の薄膜トランジスタにおけるソース、ドレイ
ン電極の形成工程の一例を示す断面図である。 図中、21は絶縁性基板、22はゲート電極、22aは金属
膜、22bは透明導電膜、23はゲート絶縁膜、24は半導体
層、24aは高ドーピング層、25はソース電極、26はドレ
イン電極、27はチャンネル部である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 真 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内 (72)発明者 蛇口 広行 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内 (72)発明者 伊藤 悟 東京都大田区雪谷大塚町１番７号 アルプ ス電気株式会社内 (56)参考文献 特開 昭61−29820（ＪＰ，Ａ)
Claims (3)
- 【請求項１】絶縁性基板上にゲート電極、ゲート絶縁膜
および半導体層が順次積層され、この半導体層の上にソ
ース電極とドレイン電極とがチャンネル部を挟んで形成
された薄膜トランジスタにおいて、前記ゲート電極が金
属膜とこの金属膜より幅の広い透明導電膜とから構成さ
れ、前記チャンネル部の幅よりも前記金属膜の幅の方が
狭く、かつ、前記チャンネル部の幅よりも前記透明導電
膜の幅の方が広くなっており、前記半導体層が水素化ア
モルファスシリコンからなることを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】特許請求の範囲第１項において、前記半導
体層と前記ソース電極およびドレイン電極との界面には
高ドーピング層が形成されている薄膜トランジスタ。 - 【請求項３】特許請求の範囲第１項又は第２項におい
て、バックライト型液晶ディスプレイの基板表面に形成
される薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299886A JPH0685440B2 (ja) | 1986-04-10 | 1986-04-10 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299886A JPH0685440B2 (ja) | 1986-04-10 | 1986-04-10 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239580A JPS62239580A (ja) | 1987-10-20 |
| JPH0685440B2 true JPH0685440B2 (ja) | 1994-10-26 |
Family
ID=13789889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8299886A Expired - Lifetime JPH0685440B2 (ja) | 1986-04-10 | 1986-04-10 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685440B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319876A (ja) * | 1986-07-11 | 1988-01-27 | Fuji Xerox Co Ltd | 薄膜トランジスタ装置 |
| JP2786628B2 (ja) * | 1987-10-15 | 1998-08-13 | シャープ株式会社 | 液晶パネルの電極構造 |
| JPH02235027A (ja) * | 1989-03-09 | 1990-09-18 | Matsushita Electric Ind Co Ltd | アクティブマトリクスアレイ基板及びその製造方法 |
| US5156986A (en) * | 1990-10-05 | 1992-10-20 | General Electric Company | Positive control of the source/drain-gate overlap in self-aligned TFTS via a top hat gate electrode configuration |
| JP2003043522A (ja) * | 2001-08-02 | 2003-02-13 | Sony Corp | 反射型液晶表示装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6129820A (ja) * | 1984-07-23 | 1986-02-10 | Seiko Instr & Electronics Ltd | アクテイプマトリクス表示装置用基板 |
-
1986
- 1986-04-10 JP JP8299886A patent/JPH0685440B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62239580A (ja) | 1987-10-20 |
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