JPH08110528A - アクティブマトリックスパネルおよびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】製造中にゲートラインの端子部分に導通不良が
発生するのを防いで製造歩留を向上させることができる
アクティブマトリックスパネルを提供する。 【構成】ゲートライン１１の端子部１１ａの上に、画素
電極２と同じ透明導電膜からなる端子部被覆膜１５を設
け、その上に端子電極１４を形成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリック
ス型の液晶表示素子に用いるアクティブマトリックスパ
ネルおよびその製造方法に関するものである。

【０００２】

【従来の技術】アクティブマトリックス型の液晶表示素
子として、アクティブ素子に薄膜トランジスタ（以下、
ＴＦＴと記す）を用いたものがある。図６は、上記液晶
表示素子に用いられているアクティブマトリックスパネ
ルの等価回路的平面図であり、このアクティブマトリッ
クスパネルは、ガラス等からなる透明基板１の上に、複
数の画素電極２と、これら画素電極２にそれぞれ対応す
る複数のＴＦＴ（アクティブ素子）３とを行方向（横方
向）および列方向（縦方向）に配列形成するとともに、
各画素電極行にそれぞれ沿わせてその行の各ＴＦＴ３に
ゲート信号を供給するゲートライン１１を配線し、各画
素電極列にそれぞれ沿わせてその列の各ＴＦＴ３にデー
タ信号を供給するデータライン１２を配線した構成とな
っている。

【０００３】図７は、従来のアクティブマトリックスパ
ネルの１つのＴＦＴ部分とゲートラインの端子部分の断
面図であり、上記ＴＦＴ３は、基板１上に形成されたゲ
ート電極４と、このゲート電極４を覆って形成されたＳ
i Ｎ（窒化シリコン）からなるゲート絶縁膜５と、この
ゲート絶縁膜５の上に前記ゲート電極４に対向させて形
成されたａ−Ｓi （アモルファスシリコン）からなるｉ
型半導体膜６と、このｉ型半導体膜６の上に不純物をド
ープしたａ−Ｓi からなるｎ型半導体膜７を介して形成
されたソース電極８およびドレイン電極９とで構成され
ている。

【０００４】なお、１０はｉ型半導体膜５のチャンネル
領域の上に設けられたＳi Ｎからなるブロッキング絶縁
膜であり、このブロッキング絶縁膜１０は、ＴＦＴ３の
形成工程におけるｎ型半導体膜７のパターニング時にｉ
型半導体膜５を保護するために設けられている。

【０００５】また、上記ゲートライン１１は、基板１上
に配線されており、上記ＴＦＴ３のゲート電極４は、ゲ
ートライン１１からその側方に突出させて一体に形成さ
れている。なお、上記ＴＦＴ３のゲート絶縁膜５は、基
板１のほぼ全面にわたって形成されており、ゲートライ
ン１１は前記ゲート絶縁膜５で覆われている。

【０００６】このゲートライン１１およびゲート電極４
は、低抵抗のＡl （アルミニウム）系金属、例えばＡl
にＴi （チタン）またはＴa （タンタル）等の高融点金
属を微少量含有させたＡl 系合金で形成されており、そ
の表面は、上記ゲート絶縁膜５の絶縁耐圧を補うために
陽極酸化されている。

【０００７】図７において、ａは前記陽極酸化により生
成された酸化膜であり、ゲートライン１１は、そのライ
ン部およびゲート電極４の表面全体と端子部１１ａの周
縁部とを陽極酸化され、前記端子部１１の中央部は非酸
化状態とされている。

【０００８】また、上記画素電極２は、ＩＴＯ膜等の透
明導電膜からなっており、この画素電極２０は上記ゲー
ト絶縁膜（透明膜）５の上に形成され、その一端縁部に
おいて上記ＴＦＴ３のソース電極８に接続されている。

【０００９】さらに、上記ＴＦＴ３およびゲート絶縁膜
５およびＴＦＴ３の上には、ＴＦＴ３を覆うとともに上
記データライン１２の配線領域に対応させて形成された
ＳiＮからなる層間絶縁膜１３が設けられており、デー
タライン１２は、前記層間絶縁膜１３の上に配線され、
この層間絶縁膜１３に形成されたコンタクト孔１３ａに
おいてＴＦＴ３のドレイン電極９に接続されている。

【００１０】また、上記ゲートライン１１の端子部１１
ａは、上記ゲート絶縁膜５に開口５ａを形成することに
よって露出されており、この端子部１１ａの上に、ゲー
ト側駆動回路に接続される端子電極１４が設けられてい
る。

【００１１】なお、上記ゲート絶縁膜５の開口５ａは、
ゲートライン１１の端子部１１ａをその周縁部を除いて
露出させる大きさに形成されており、上記端子電極１４
は、その周縁部がゲート絶縁膜５の上に重なる大きさ
（ゲートライン１１の端子部１１ａとほぼ同じ大きさ）
に形成されている。この端子電極１４は、上記データラ
イン１２と同じ金属膜（Ａl 系金属膜等）で形成されて
いる。

【００１２】上記アクティブマトリックスパネルは、次
のような製造方法で製造されている。図８は上記アクテ
ィブマトリックスパネルの製造方法を示す各製造工程に
おける断面図である。

【００１３】まず、図８の（Ａ）に示すように、基板１
上に、ゲートライン１１およびゲート電極４を形成し、
このゲートライン１１およびゲート電極４を表面を陽極
酸化処理した後、ＴＦＴ３を形成する。

【００１４】なお、上記ゲートライン１１およびゲート
電極４は、基板１上にゲート用金属膜を成膜し、この金
属膜をパターニングして形成されており、その表面の陽
極酸化は、ゲートライン１１の端子部１１ａの上にその
周縁部を除いてレジストマスクを形成し、基板１を電解
液中に浸漬して前記ゲートライン１１と電解液中に配置
されている陰極電極との間に電圧を印加する方法で行な
われている。

【００１５】また、上記アクティブマトリックスパネル
は、上記ゲートライン１１およびゲート電極４を形成し
た基板１上に、そのほぼ全面にわたって、ゲート絶縁膜
５とｉ型半導体膜６とブロッキング絶縁膜１０とを順次
成膜し、前記ブロッキング絶縁膜１０をｉ型半導体膜６
のチャンネル領域に対応する形状にパターニングした
後、ｎ型半導体膜７とソース，ドレイン用金属膜とを順
次成膜し、前記ソース，ドレイン用金属膜とｎ型半導体
膜７とを順次ソース電極８およびドレイン電極９の形状
にパターニングするとともに、前記ｉ型半導体膜６をＴ
ＦＴ３の素子形状にパターニングする方法で形成されて
いる。

【００１６】上記ＴＦＴ３を形成した後は、まず、図８
の（Ｂ）に示すように、画素電極２を形成する。この画
素電極２は、ＩＴＯ等からなる透明導電膜を成膜し、こ
の透明導電膜をパターニングして形成されている。

【００１７】次に、図８の（Ｃ）に示すように、上記ゲ
ート絶縁膜５に、ゲートライン１１の端子部１１ａをそ
の周縁部を除いて露出させる開口５ａを形成し、その
後、Ｓi Ｎ膜を成膜してこのＳi Ｎ膜をパターニングす
ることにより、図８の（Ｄ）に示すように、ＴＦＴ３の
ドレイン電極９に対応する部分にコンタクト孔５ａを設
けた層間絶縁膜１３を形成する。

【００１８】この後は、データライン用金属膜を成膜
し、この金属膜をパターニングして、図８の（Ｅ）に示
すように、データライン１２と、ゲートライン１１の端
子部１１ａ上に設ける端子電極１４とを同時に形成し、
アクティブマトリックスパネルの製造を終了する。

【００１９】なお、このアクティブマトリックスパネル
は、その上に直接または保護絶縁膜を介して配向膜を形
成して使用されており、液晶表示素子は、上記アクティ
ブマトリックスパネルと、透明基板の上に前記アクティ
ブマトリックスパネルの各画素電極２に対向する１枚膜
状の対向電極を設けるとともにその上に配向膜を形成し
た対向パネルとを、枠状のシール材を介して接合し、こ
れら両パネル間の前記シール材出囲まれた領域に液晶を
封入して製造されている。

【００２０】

【発明が解決しようとする課題】しかし、上記従来のア
クティブマトリックスパネルは、その製造中に、ゲート
ラインの端子部分に導通不良が発生することがあった。
これは、ＴＦＴ３の形成工程における、ゲート絶縁膜
５、ｉ型半導体膜６およびブロッキング絶縁膜１０等の
成膜時に、ゲートライン１１の端子部１１ａの表面にヒ
ロックやホイスカ等の突起が発生してゲート絶縁膜５に
ピンホールやクラック等の欠陥が生じ、後工程で画素電
極２を形成する際に、ＩＴＯ膜等の透明導電膜のエッチ
ング液が前記ゲート絶縁膜５の欠陥部から侵入して、ゲ
ートライン１１の端子部１１ａをエッチングしてしまう
ためである。

【００２１】すなわち、上記ゲート絶縁膜５、ｉ型半導
体膜６およびブロッキング絶縁膜１０の成膜は、プラズ
マＣＶＤ装置によって行われており、ゲート絶縁膜５は
３００〜３５０℃の温度で成膜され、ｉ型半導体膜６お
よびブロッキング絶縁膜１０は２５０℃程度の温度で成
膜されている。

【００２２】一方、ゲートライン１１は、その抵抗を低
くするために、Ａl 系の金属膜で形成されているが、こ
のＡl 系の金属膜は、加熱すると、その加熱により生じ
た内部応力が金属膜の弱い部分に集中してこの部分の表
面が盛り上がって突起を発生する。この突起のほとんど
は、ゲートライン１１の形成後に最初に成膜されるゲー
ト絶縁膜５の成膜時に発生している。

【００２３】なお、上記ゲートライン１１は、そのライ
ン部およびゲート電極４部分と端子部１１ａの周縁部の
表面を陽極酸化されており、この部分への突起の発生は
酸化膜ａで抑制されるため、前記突起は、前記端子部１
１ａの陽極酸化されていない中央部の表面に発生する。

【００２４】図９は、上記ゲートライン１１の端子部１
１ａの表面にヒロックやホイスカ等の突起Ｐが発生した
状態を示しており、このように端子部１１ａの表面に突
起Ｐが生じると、その上に成膜したゲート絶縁膜５が前
記突起Ｐで突き破られて、このゲート絶縁膜５にピンホ
ールやクラック等の欠陥Ｋが発生する。

【００２５】このように、ゲート絶縁膜５にピンホール
やクラック等の欠陥Ｋがあると、後工程で画素電極２を
形成する際に、透明導電膜のエッチング液がゲート絶縁
膜５の欠陥Ｋから浸入するが、ＩＴＯ等からなる透明導
電膜のエッチングに用いられているバファード弗酸はＡ
l 系金属を簡単に腐食させてしまうため、このエッチン
グ液によってゲートライン１１の端子部１１ａがエッチ
ングされ、この端子部１１ａがほとんど無くなってしま
う。図１０は、ゲートライン１１の端子部１１ａがエッ
チングされた状態を示している。

【００２６】また、次の工程でゲート絶縁膜５に形成さ
れる開口５ａは、ゲートライン１１の端子部１１ａをそ
の周縁部を除いて露出させる大きさに形成されるため、
前記端子部１１ａが図１０のようにほとんど無くなるま
でエッチングされていると、ゲート絶縁膜５の開口５ａ
の周縁部が、基板１上に残った端子部１１ａの内周縁よ
りオーバーハング状に張出した状態になる。

【００２７】そして、ゲート絶縁膜５の開口縁部が基板
１上に残った端子部１１ａの内周縁よりオーバーハング
状に張出していると、後工程でデータライン用金属膜を
成膜したときに、この金属膜の前記開口５ａ内に堆積し
た部分と前記端子部１１ａとの間に隙間ができたり、開
口５ａ内に堆積した金属膜とゲート絶縁膜５上に堆積し
た金属膜との間に切れが発生したりするため、この金属
膜をパターニングして形成された端子電極１４が図１１
に示すような断面形状になり、前記端子部１１ａと端子
電極１４との間のコンタクトがとれなくなったり、前記
端子電極１４に断線が生じたりして、ゲートライン１１
の端子部分に導通不良が発生する。

【００２８】このように、従来のアクティブマトリック
スパネルは、その製造中にゲートラインの端子部分に導
通不良が発生することがあり、したがって、製造歩留が
悪いという問題をもっている。

【００２９】本発明は、製造中にゲートラインの端子部
分に導通不良が発生するのを防いで製造歩留を向上させ
ることができるアクティブマトリックスパネルを提供す
るとともに、あわせてその製造方法を提供することを目
的としたものである。

【００３０】

【課題を解決するための手段】本発明のアクティブマト
リックスパネルは、基板上に、透明導電膜からなる複数
の画素電極と、これら画素電極にそれぞれ対応する複数
のＴＦＴと、前記ＴＦＴにゲート信号およびデータ信号
を供給するゲートラインおよびデータラインとを設けて
なり、かつ、前記ゲートラインは前記基板上に配線され
て前記ＴＦＴのゲート絶縁膜で覆われ、前記データライ
ンは前記ＴＦＴおよびゲート絶縁膜の上に設けた層間絶
縁膜の上に配線されて前記層間絶縁膜に形成されたコン
タクト孔において前記ＴＦＴのドレイン電極に接続さ
れ、前記画素電極は前記ゲート絶縁膜の上に形成されて
前記ＴＦＴのソース電極に接続されており、前記ゲート
絶縁膜には前記ゲートラインの端子部をその周縁部を除
いて露出させる開口が形成されるとともに、前記端子部
の上に前記画素電極と同じ透明導電膜からなる端子部被
覆膜が設けられており、この導電性被膜の上に、前記デ
ータラインと同じ金属膜からなる端子電極が形成されて
いることを特徴とするものである。

【００３１】また、本発明のアクティブマトリックスパ
ネルの製造方法は、基板上にゲートラインとＴＦＴとを
形成した後、前記ＴＦＴのゲート絶縁膜に前記ゲートラ
インの端子部を露出させる開口を形成してから、透明導
電膜の成膜およびそのパターニングにより画素電極と前
記端子部を覆う端子部被覆膜とを同時に形成し、その
後、金属膜の成膜およびそのパターニングによりデータ
ラインと前記端子部被覆膜の上に設ける端子電極とを形
成することを特徴とするものである。

【００３２】本発明の製造方法において、上記層間絶縁
膜は、画素電極と端子部被覆膜とを形成した後に設けて
もよいし、また、前記層間絶縁膜を、画素電極と端子部
被覆膜とを形成する前に設けてもよい。

【００３３】

【作用】本発明のアクティブマトリックスパネルは、ゲ
ートラインの端子部の上に、画素電極と同じ透明導電膜
からなる端子部被覆膜を設けたものであるため、その製
造過程における前記透明導電膜のパターニングに際し
て、この透明導電膜を、画素電極となる部分と前記端子
部被覆膜となる部分とをマスクしてエッチングすればよ
く、したがって、前記透明導電膜のパターニング時に、
そのエッチング液がゲートラインの端子部がある部分に
浸入して、前記端子部がエッチングされてしまうことは
ない。

【００３４】このため、本発明のアクティブマトリック
スパネルによれば、その製造中にゲートラインの端子部
分に導通不良が発生するのを防いで、製造歩留を向上さ
せることができる。

【００３５】また、本発明のアクティブマトリックスパ
ネルの製造方法は、基板上にゲートラインとＴＦＴとを
形成した後、前記ＴＦＴのゲート絶縁膜に前記ゲートラ
インの端子部を露出させる開口を形成してから、透明導
電膜の成膜およびそのパターニングにより画素電極と前
記端子部を覆う端子部被覆膜とを同時に形成し、その
後、金属膜の成膜およびそのパターニングによりデータ
ラインと前記端子部被覆膜の上に設ける端子電極とを形
成するものであり、この製造方法によれば、ゲートライ
ンの端子部分に導通不良を発生させることなくアクティ
ブマトリックスパネルを製造することができる。

【００３６】

【実施例】図１は本発明の第１の実施例を示すアクティ
ブマトリックスパネルの１つのＴＦＴ部分とゲートライ
ンの端子部分の断面図、図２は図１のII−II線に沿う断
面図である。

【００３７】この実施例のアクティブマトリックスパネ
ルは、ガラス等からなる透明基板１の上に、複数の画素
電極２と、これら画素電極２にそれぞれ対応する複数の
ＴＦＴ３と、前記ＴＦＴ３にゲート信号およびデータ信
号を供給するゲートライン１１およびデータライン１２
とを設けたものであり、前記ＴＦＴ３のゲート電極４は
前記ゲートライン１１に一体に形成され、ＴＦＴ３のド
レイン電極９は前記データライン１２に接続され、また
画素電極２は前記ＴＦＴ３のソース電極８に接続されて
いる。

【００３８】なお、上記ＴＦＴ３は、図７に示した従来
のアクティブマトリックスパネルにおけるＴＦＴと同じ
構成のものであるから、その説明は図に同符号を付して
省略する。

【００３９】上記ゲートライン１１およびこのゲートラ
イン１１に一体に形成されたゲート電極４は、従来のア
クティブマトリックスパネルと同様に、低抵抗のＡl 系
金属、例えばＡl にＴi またはＴa 等の高融点金属を微
少量含有させたＡl 系合金で形成されており、その表面
には、陽極酸化による酸化膜ａが生成されている。な
お、前記ゲートライン１１は、そのライン部およびゲー
ト電極４の表面全体と端子部１１ａの周縁部とを陽極酸
化され、前記端子部１１の中央部は非酸化状態とされて
いる。

【００４０】また、上記画素電極２は、ＩＴＯ膜等の透
明導電膜からなっており、この画素電極２０は上記ゲー
ト絶縁膜５の上に形成され、その一端縁部においてＴＦ
Ｔ３のソース電極８に接続されている。

【００４１】さらに、上記ＴＦＴ３およびゲート絶縁膜
５およびＴＦＴ３の上には、ＴＦＴ３を覆うとともに上
記データライン１２の配線領域に対応させて形成された
ＳiＮからなる層間絶縁膜１３が設けられており、デー
タライン１２は、前記層間絶縁膜１３の上に配線され、
この層間絶縁膜１３に形成されたコンタクト孔１３ａに
おいてＴＦＴ３のドレイン電極９に接続されている。

【００４２】一方、上記ゲートライン１１の端子部１１
ａは、上記ゲート絶縁膜５に開口５ａを形成することに
よって露出されており、この端子部１１ａの上に、この
端子部１１ａの表面全体を覆う端子部被覆膜１５が設け
られ、その上に、ゲート側駆動回路に接続される端子電
極１４が設けられている。

【００４３】上記ゲート絶縁膜５の開口５ａは、ゲート
ライン１１の端子部１１ａをその周縁部を除いて露出さ
せる大きさに形成されており、上記端子部被覆膜１５と
その上の端子電極１４は、その周縁部がゲート絶縁膜５
の上に重なる大きさ（ゲートライン１１の端子部１１ａ
とほぼ同じ大きさ）に形成されている。

【００４４】上記端子部被覆膜１５は、画素電極２と同
じ透明導電膜からなっており、前記端子電極１４は、デ
ータライン１２と同じ金属膜（Ａl 系金属膜等）で形成
されている。

【００４５】上記アクティブマトリックスパネルは、ゲ
ートライン１１の端子部１１ａの上に、画素電極２と同
じ透明導電膜からなる端子部被覆膜１５を設けたもので
あるため、その製造過程における前記透明導電膜のパタ
ーニングに際して、この透明導電膜を、画素電極２とな
る部分と前記端子部被覆膜１５となる部分とをマスクし
てエッチングすればよく、したがって、前記透明導電膜
のパターニング時に、そのエッチング液がゲートライン
１１の端子部１１ａがある部分に浸入して、前記端子部
１１ａがエッチングされてしまうことはない。

【００４６】そして、前記端子部１１ａがエッチングさ
れなければ、この端子部とその上に設けられた前記端子
部被覆膜１５との間に導通不良が発生することはない
し、また、前記端子部被覆膜１５とその上に形成される
端子電極１４との間にも導通不良が発生することはな
い。

【００４７】このため、上記アクティブマトリックスパ
ネルによれば、その製造中にゲートライン１１の端子部
分に導通不良が発生するのを防いで、製造歩留を向上さ
せることができる。

【００４８】次に、上記アクティブマトリックスパネル
の製造方法を説明する。図３は上記アクティブマトリッ
クスパネルの製造方法を示す各製造工程における断面図
である。

【００４９】まず、図３の（Ａ）に示すように、基板１
上に、ゲートライン１１およびゲート電極４を形成し、
このゲートライン１１およびゲート電極４を表面を陽極
酸化処理した後、ＴＦＴ３を形成する。

【００５０】なお、上記ゲートライン１１およびゲート
電極４の形成、その表面の陽極酸化、およびＴＦＴ３の
形成は、従来の製造方法と同様にして行なうから、その
説明は省略する。

【００５１】この場合、ＴＦＴ３の形成工程において、
ゲート絶縁膜５、ｉ型半導体膜６およびブロッキング絶
縁膜１０等をプラズマＣＶＤ装置よって成膜する際に、
これらの成膜温度に基板１が加熱されるため、ゲートラ
イン１１の端子部１１ａの陽極酸化されていない中央部
の表面にヒロックやホイスカ等の突起が発生し、ゲート
絶縁膜５にピンホールやクラック等の欠陥が生じること
がある。

【００５２】上記ＴＦＴ３を形成した後は、まず、図３
の（Ｂ）に示すように、基板１のほぼ全面にわたって形
成されたゲート絶縁膜５に、フォトリソグラフィ法によ
り、ゲートライン１１の端子部１１ａをその周縁部を除
いて露出させる開口５ａを形成する。

【００５３】次に、ＩＴＯ等からなる透明導電膜をスパ
ッタ装置により成膜し、この透明導電膜をフォトリソグ
ラフィ法によりパターニングして、図３の（Ｃ）に示す
ように、画素電極２と、前記ゲートライン１１の端子部
１１ａを覆う端子部被覆膜１５とを同時に形成する。

【００５４】すなわち、前記透明導電膜のパターニング
は、透明導電膜の上にフォトレジストを塗布して所定パ
ターンに露光処理した後に現像処理することにより、前
記透明導電膜の画素電極２となる部分と端子部被覆膜１
５となる部分とを覆うレジスト膜を形成し、このレジス
ト膜をマスクとして透明導電膜をエッチングした後、前
記レジスト膜を剥離する方法で行なう。

【００５５】このように、前記透明導電膜を、画素電極
２となる部分と前記端子部被覆膜１５となる部分とをレ
ジスト膜でマスクしてエッチングすれば、前記レジスト
膜でマスクされている部分はエッチング液にさらされな
いため、ゲートライン１１の端子部１１ａの上のゲート
絶縁膜５に開口５ａが形成されていても、また前記ゲー
ト絶縁膜５の前記端子部１１ａの周縁部を覆っている部
分にピンホールやクラック等の欠陥があっても、透明導
電膜のパターニング時に、そのエッチング液が前記端子
部１１ａがある部分に浸入して、この端子部１１ａがエ
ッチングされてしまうことはない。

【００５６】次に、プラズマＣＶＤ装置によりＳi Ｎ膜
を成膜し、このＳi Ｎ膜をフォトリソグラフィ法により
パターニングして、図３の（Ｄ）に示すように、ＴＦＴ
３のドレイン電極９に対応する部分にコンタクト孔５ａ
を設けた層間絶縁膜１３を形成する。

【００５７】この後は、データライン用金属膜を成膜
し、この金属膜をパターニングして、図３の（Ｅ）に示
すように、データライン１２と、ゲートライン１１の端
子部１１ａ上に設ける端子電極１４とを同時に形成し、
アクティブマトリックスパネルの製造を終了する。

【００５８】すなわち、上記アクティブマトリックスパ
ネルの製造方法は、基板１上にゲートライン１１とＴＦ
Ｔ３とを形成した後、前記ＴＦＴ３のゲート絶縁膜５に
前記ゲートライン１１の端子部１１ａを露出させる開口
５ａを形成してから、透明導電膜の成膜およびそのパタ
ーニングにより画素電極２と前記端子部１１ａを覆う端
子部被覆膜１５とを同時に形成し、その後、金属膜の成
膜およびそのパターニングによりデータライン１２と前
記端子部被覆膜１５の上に設ける端子電極１４とを同時
に形成するものであり、この製造方法によれば、ゲート
ライン１１の端子部分に導通不良を発生させることなく
アクティブマトリックスパネルを製造することができ
る。

【００５９】また、この製造方法では、ゲートライン１
１の端子部１１ａの上に設ける端子部被覆膜１５を、画
素電極２の形成と同時に形成しているため、前記端子部
被覆膜１５を形成することによる工程数の増加はなく、
したがって、上記アクティブマトリックスパネルを能率
良く製造することができる。

【００６０】なお、上記実施例では、データライン１２
の配線領域に設ける層間絶縁膜１３を、画素電極２と端
子部被覆膜１５とを形成した後に設けているが、この層
間絶縁膜１３は、画素電極２と端子部被覆膜１５とを形
成する前に設けてもよい。

【００６１】図４は、本発明の第２の実施例を示すアク
ティブマトリックスパネルの１つのＴＦＴ部分とゲート
ラインの端子部分の断面図であり、この実施例のアクテ
ィブマトリックスパネルは、画素電極２と端子部被覆膜
１５とを形成する前に層間絶縁膜１３を設ける製造方法
で製造されたものである。

【００６２】なお、この実施例のアクティブマトリック
スパネルは、画素電極２と端子部被覆膜１５の形成前に
層間絶縁膜１３を設けたものであるが、その構成は上記
第１の実施例のものとほとんど同じであるから、重複す
る説明は図に同符号を付して省略する。

【００６３】ただし、この実施例では、前記層間絶縁膜
１３に、ＴＦＴ３のソース電極８の端部を露出させる切
欠部１３ｂを形成しておき、次に形成する画素電極２
を、前記切欠部１３ｂにおいてＴＦＴ３のソース電極８
に接続するようにしている。

【００６４】また、上記第１および第２の実施例では、
層間絶縁膜１３をデータライン１２の配線領域だけに設
けているが、この層間絶縁膜１３を、ゲートライン１１
の端子部１１ａが配列されて領域にも形成して、この端
子部１１ａの配列領域を覆う絶縁膜を、ゲート絶縁膜５
と層間絶縁膜１３との二層膜としてもよい。

【００６５】図５は、本発明の第３の実施例を示すアク
ティブマトリックスパネルの１つのＴＦＴ部分とゲート
ラインの端子部分の断面図であり、この実施例のアクテ
ィブマトリックスパネルは、ゲートライン１１の端子部
１１ａが配列されて領域を覆う絶縁膜を、ゲート絶縁膜
５と層間絶縁膜１３との二層膜としたものである。

【００６６】この実施例のアクティブマトリックスパネ
ルは、画素電極２と端子部被覆膜１５とを形成する前に
層間絶縁膜１３を設ける製造方法で製造されたものであ
り、この実施例では、ゲート絶縁膜５と層間絶縁膜１３
とにゲートライン１１の端子部１１ａをその周縁部を除
いて露出させる開口５ａ，１３ｃを形成し、前記端子部
１１ａの上に端子部被覆膜１５を設けるとともに、その
上に端子電極１４を形成している。

【００６７】この実施例のアクティブマトリックスパネ
ルは、ゲートライン１１の端子部１１ａが配列されて領
域を覆う絶縁膜を、ゲート絶縁膜５と層間絶縁膜１３と
の二層膜としたものであるが、その他の構造は上記第２
の実施例のものと同じであるから、その説明は図に同符
号を付して省略する。

【００６８】

【発明の効果】本発明のアクティブマトリックスパネル
は、ゲートラインの端子部の上に、画素電極と同じ透明
導電膜からなる端子部被覆膜を設けたものであるため、
その製造過程における前記透明導電膜のパターニングに
際して、この透明導電膜を、画素電極となる部分と前記
端子部被覆膜となる部分とをマスクしてエッチングすれ
ばよく、したがって、前記透明導電膜のパターニング時
に、そのエッチング液がゲートラインの端子部がある部
分に浸入して、前記端子部がエッチングされてしまうこ
とはないから、製造中にゲートラインの端子部分に導通
不良が発生するのを防いで、製造歩留を向上させること
ができる。

【００６９】また、本発明のアクティブマトリックスパ
ネルの製造方法は、基板上にゲートラインとＴＦＴとを
形成した後、前記ＴＦＴのゲート絶縁膜に前記ゲートラ
インの端子部を露出させる開口を形成してから、透明導
電膜の成膜およびそのパターニングにより画素電極と前
記端子部を覆う端子部被覆膜とを同時に形成し、その
後、金属膜の成膜およびそのパターニングによりデータ
ラインと前記端子部被覆膜の上に設ける端子電極とを形
成するものであり、この製造方法によれば、ゲートライ
ンの端子部分に導通不良を発生させることなくアクティ
ブマトリックスパネルを製造することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すアクティブマトリ
ックスパネルの１つのＴＦＴ部分とゲートラインの端子
部分の断面図。

【図２】図１のII−II線に沿う断面図。

【図３】第１の実施例のアクティブマトリックスパネル
の製造方法を示す各製造工程における断面図。

【図４】本発明の第２の実施例を示すアクティブマトリ
ックスパネルの１つのＴＦＴ部分とゲートラインの端子
部分の断面図。

【図５】本発明の第３の実施例を示すアクティブマトリ
ックスパネルの１つのＴＦＴ部分とゲートラインの端子
部分の断面図。

【図６】アクティブマトリックスパネルの等価回路的平
面図。

【図７】従来のアクティブマトリックスパネルの１つの
ＴＦＴ部分とゲートラインの端子部分の断面図。

【図８】従来のアクティブマトリックスパネルの製造方
法を示す各製造工程における断面図。

【図９】ゲートラインの端子部の表面に突起が発生した
状態を示す拡大断面図。

【図１０】ゲートラインの端子部がエッチングされた状
態を示す拡大断面図。

【図１１】ゲートラインの端子部がエッチングされてい
るときの端子電極の形成状態を示す拡大断面図。

【符号の説明】

１…基板 ２…画素電極 ３…ＴＦＴ（薄膜トランジスタ） ５…ゲート絶縁膜 ５ａ…開口 １１…ゲートライン １１ａ…端子部 ａ…酸化膜 １２…データライン １３…層間絶縁膜 １３ａ…コンタクト孔 １４…端子電極 １５…端子部被覆膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】アクティブマトリックス型液晶表示素子に
   用いるアクティブマトリックスパネルであって、 基板上に、透明導電膜からなる複数の画素電極と、これ
   ら画素電極にそれぞれ対応する複数の薄膜トランジスタ
   と、前記薄膜トランジスタにゲート信号およびデータ信
   号を供給するゲートラインおよびデータラインとを設け
   てなり、 かつ、前記ゲートラインは前記基板上に配線されて前記
   薄膜トランジスタのゲート絶縁膜で覆われ、前記データ
   ラインは前記薄膜トランジスタおよびゲート絶縁膜の上
   に設けた層間絶縁膜の上に配線されて前記層間絶縁膜に
   形成されたコンタクト孔において前記薄膜トランジスタ
   のドレイン電極に接続され、前記画素電極は前記ゲート
   絶縁膜の上に形成されて前記薄膜トランジスタのソース
   電極に接続されており、 前記ゲート絶縁膜には前記ゲートラインの端子部をその
   周縁部を除いて露出させる開口が形成されるとともに、
   前記端子部の上に前記画素電極と同じ透明導電膜からな
   る端子部被覆膜が設けられており、この導電性被膜の上
   に、前記データラインと同じ金属膜からなる端子電極が
   形成されていることを特徴とするアクティブマトリック
   スパネル。
2. 【請求項２】請求項１に記載のアクティブマトリックス
   パネルの製造方法であって、 基板上にゲートラインと薄膜トランジスタとを形成した
   後、前記薄膜トランジスタのゲート絶縁膜に前記ゲート
   ラインの端子部を露出させる開口を形成してから、透明
   導電膜の成膜およびそのパターニングにより画素電極と
   前記端子部を覆う端子部被覆膜とを同時に形成し、その
   後、金属膜の成膜およびそのパターニングによりデータ
   ラインと前記端子部被覆膜の上に設ける端子電極とを形
   成することを特徴とするアクティブマトリックスパネル
   の製造方法。
3. 【請求項３】層間絶縁膜は、画素電極と端子部被覆膜と
   を形成した後に設けることを特徴とする請求項２に記載
   のアクティブマトリックスパネルの製造方法。
4. 【請求項４】層間絶縁膜は、画素電極と端子部被覆膜と
   を形成する前に設けることを特徴とする請求項２に記載
   のアクティブマトリックスパネルの製造方法。