JPH022522A - Ｔｆｔパネルの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アクティブマトリックス型液晶表示素子に使
用されるＴＦＴパネルの製造方法に関するものである。

〔従来の技術〕

アクティブマトリックス型液晶表示素子に使用されるＴ
ＦＴパネルは、透明基板面に多数の透明画素電極を縦横
に配列形成するとともに、前記基板面に各画素電極とそ
れぞれ対応させて、各画素電極をそれぞれ駆動する多数
の薄膜トランジスタ（Ｔ　Ｐ　Ｔ）を配列形成したもの
で、各画素電極はそれぞれこの画素電極を駆動する薄膜
トランジスタのソース電極に接続されており、また各薄
膜トランジスタのドレイン電極およびゲート電極は、画
素電極の列間を通して基板面に形成されたデータライン
およびゲートラインにつながっている。

ところで、上記ＴＦＴパネルは、１つ１つの画素電極を
それぞれ薄膜トランジスタで駆動するものであるために
、その製造過程においていずれかの薄膜トランジスタに
断線が発生すると、このトランジスタに接続されている
画素電極が駆動できない不点灯の電極となってしまうと
いう問題をもっている。

このため、従来から、各画素電極ごとにそれぞれ２個以
上の薄膜トランジスタを配設して、１つの画素電極を複
数の薄膜トランジスタで駆動するようにしたＴＦＴパネ
ルが考えられている。

第４図は、１つの画素電極を２個の薄膜トランジスタで
駆動するＴＦＴパネルの回路を示したもので、図中ａは
画素電極、Ｔは薄膜トランジ・スタであり、この薄膜ト
ランジスタＴは各画素電極ａごとに２個ずつ配設されて
おり、この２個ずつのトランジスタのソース電極Ｓはそ
れぞれ同じ画素電極ａに接続されている。また、ＤＬは
データライン、ＧＬはゲートラインであり、各トランジ
スタＴのドレイン電極りはそれぞれデータラインＤＬに
つながり、各トランジスタＴのゲート電極Ｇはそれぞれ
ゲートラインＧＬにつながっている。

そして、このＴＦＴパネルにおいては、１つの画素電極
ａに２個のトランジスタＴを接続しているために、その
製造過程において１つの画素電極を駆動する２個のトラ
ンジスタＴのうちの一方に断線が発生しても、他のトラ
ンジスタＴによって画素７ｕ極ａを駆動することができ
るから、画素電極ａが不点灯の電極となってしまうこと
はほとんどなく、したがってＴＦＴパネルの歩留りを向
上させることができる。

〔発明が解決しようとする課題〕

しかしながら、１つの画素電極を複数の薄膜トランジス
タで駆動するようにしたＴＦＴパネルは、薄膜トランジ
スタの断線に対しては有効であるが、１つの画素電極を
駆動する２個の薄膜トランジスタＴのうちの一方のトラ
ンジスタのドレイン、ソース電極間またはゲート、ソー
ス電極間に短絡が発生すると、画素電極がソース電極を
介してドレイン電極またはゲート電極と短絡されてしま
うために、この画素電極には、ドレイン電極に供給され
るデータ信号またはゲート電極に供給されるゲート信号
がそのまま印加されることになり、したがって他方のト
ランジスタが正常であっても、画素電極が常に駆動状態
となってしまうという欠点をもっていた。この薄膜トラ
ンジスタの短絡による障害は、１つの画素電極を１つの
薄膜トランジスタで駆動するＴＦＴパネルにおいてもい
えることであるが、特に、１つの画素電極を複数の薄膜
トランジスタで駆動するＴＦＴパネルの場合は、トラン
ジスタ数が２倍以上と多いために薄膜トランジスタに短
絡が発生する確率も高く、したがって常に駆動状態とな
ってしまう画素電極数も多くなる。

そして、この場合、１つの画素電極に接続されている複
数の薄膜トランジスタのうち、短絡を発生したトランジ
スタを画素電極から切離して、この画素電極を他のトラ
ンジスタだけで駆動するようにしてやれば、常に駆動状
態となる画素電極をなくすことができるが、従来は、液
晶表示素子を製造した後に実際に液晶表示素子を表示駆
動させてみなければ、薄膜トランジスタの短絡により常
に駆動状態となっている画素電極（点灯しっばなしの画
素）を見つけ出すことができなかったために、トランジ
スタの切離しは液晶表示素子の外側から行なうしかなく
、このように液晶表示素子の外側からトランジスタの切
離しを行なうことは技術的に困難であるから、短絡を発
生したトランジスタを画素電極から切離すことは事実上
不可能であった。また、仮に液晶表示素子の外側からト
ランジスタの切離しを行なう方法を開発したとしても、
液晶表示素子の表示駆動による点灯画素のチエツクでは
、常に駆動状態となっている画素電極が分るだけで、こ
の画素電極に接続されている複数の薄膜トランジスタの
うちのどのトランジスタが短絡しているかは分らないた
めに、短絡を発生したトランジスタだけを選んでこれを
画素電極から切離すことは不可能であり、したがって従
来は、点灯しっばなしの画素がある液晶表示素子はその
まま不良品として廃棄処分しなければならないから、液
晶表示素子の製造歩留りがかなり低いという問題をもっ
ていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、各画素電極ごとに複
数個ずつ配設される薄膜トランジスタのうち、ドレイン
、ソース電極間またはゲート、ソース電極間に短絡が発
生している薄膜トランジスタには画素電極を接続せず、
短絡のない薄膜トランジスタだけに画素電極を接続する
ことができるようにした、常に駆動状態となってしまう
画素電極のないＴＦＴパネルを得ることができるＴＦＴ
パネルの製造方法を提供することにある。

〔課題を解決するための手段〕

本発明のＴＦＴパネルの製造方法は、基板面に各画素電
極の形成位置にそれぞれ対応させて複数個ずつの薄膜ト
ランジスタを形成した後、前記基板面に、各薄膜トラン
ジスタとそのドレイン電極およびゲート電極につながる
データラインおよびゲートラインを覆いかつ各薄膜トラ
ンジスタのソース電極の少なくとも画素電極接続部を露
出させる絶縁膜を形成し、この後、前記基板のトランジ
スタ形成領域を電解液中に浸漬して各薄膜トランジスタ
のドレイン電極またはゲート電極に前記データラインま
たはゲートラインを介して通電する電解エツチング処理
を行なって、ソース電極がドレイン電極またはゲートラ
インと短絡している薄膜トランジスタの前記画素電極接
続部を除去し、この後画素電極を、その端部を各薄膜ト
ランジスタの画素電極接続部に重ねて形成することを特
徴とするものである。

〔作用〕

このＴＦＴパネルの製造方法によれば、基板面に形成し
た各薄膜トランジスタのうち、ソース電極がドレイン電
極またはゲート電極と短絡している薄膜トランジスタの
画素電極接続部が電解エツチングによって除去されるた
めに、この後に基板面に形成される画素電極は、電解エ
ツチングにより画素電極接続部を除去されたトランジス
タすなわち短絡を生じているトランジスタには接続され
ずに、短絡を発生していないトランジスタ（画素電極接
続部が電解エツチングされずに残っているｌ・ランジス
タ）だけに接続されることになる。したがってこの製造
方法によれば、各画素電極ごとに複数個ずつ配設される
薄膜トランジスタのうち、ドレイン、ソース電極間また
はゲート、ソース電極間に短絡が発生している薄膜トラ
ンジスタには画素電極を接続せずに、短絡のない薄膜ト
ランジスタだけに画素電極を接続することができるから
、常に駆動状態となってしまう画素電極のないＴＦＴパ
ネルを得ることができる。

〔実施例〕

以下、本発明の一実施例を、１つの画素電極を２個の薄
膜トランジスタで駆動するＴＦＴパネルの製造について
図面を参照して説明する。

第１図はＴＦＴパネルの製造方法を工程順に示したもの
で、薄膜トランジスタは次のようにして形成される。

まず、第１図（ａ）に示すように、基板（ガラス基板）
１面に、薄膜トランジスタのゲート電極Ｇと、これにつ
ながるゲートラインＧＬ（第２図参照）を形成する。な
お、ゲート電極Ｇは、後工程で基板１面に形成される各
画素電極の形成位置に対応させて、１つの画素電極の形
成位置に対しそれぞれ２個ずつ形成する。このゲート電
極ＧとゲートラインＧＬは、基板１面にＣｒ、ＡＩ！等
の金属膜を肢管させ、この金属膜をパターニングして形
成する。次に、第１図（ｂ）に示すように、基板１面金
体にＳＩＮ等を波性させて透明なゲート絶縁膜２を形成
４し、このゲート絶縁膜２の上に、各ゲート電極Ｇとそ
れぞれ対応させて、１−ａ−８１半導体層３を形成する
とともに、その上にｎ”−ａ−３ｌからなるコンタクト
層４を形成する。この半導体層３とコンタクト層４は、
ゲート絶縁膜２の上に１−ａ−３ｌ膜とｎ”−ａ−Ｓｉ
膜を連続させて堆積させ、これを−括してバターニング
することにより形成する。次に、第１図（Ｃ）に示すよ
うに、コンタクト層４の上に、ソースｍ　ｈｊ−Ｓと、
ドレイン電極りおよびデータラインＤＬ（第２図参照）
とを形成するとともに、ソ−スミ極Ｓとドレイン電極り
との間のコンタクト層４を除去して薄膜トランジスタＴ
を完成する。

このソース電極Ｓとドレイン電極りおよびデータライン
ＤＬは、基板１面金体にＣｒ、Ａノ等の金属膜を被着さ
せ、この金属膜をバターニングする（このとき、ソース
、ドレイン電極Ｓ、Ｄ間のコンタクト層４を同時にエツ
チング除去する）ことによって形成する。また、ソース
電極Ｓは、その外側部を画素電極形成位置側に延出させ
た形状にバターニングし、このソース電極Ｓの延出部を
画素電極接続部Ｓａとする。

ところで、上記Ｌ（板１面に形成された薄膜トランジス
タＴは、その全てが正常とは限らず、多数の薄膜トラン
ジスタのなかには、ドレイン電極りとソース電極Ｓとの
間、またはゲート電極Ｇとソース電極Ｓとの間に短絡が
発生しているものもある。この短絡の発生原因としては
、種々の原因が考えられるが、ドレイン、ソース電極り
、３間の短絡の主な原因としては、ソース、ドレイン電
極Ｓ、Ｄとなる金属膜をフォトエツチング法によりバタ
ーニングする際のフォトレジストの露光処理において、
その露光マスクに“ごみ“等の異物が付着していた場合
が考えられる。また、ゲート。

ソース電極Ｇ、Ｓ間の短絡の原因は、主に、ゲート絶縁
膜２にピンホールやクラック等が発生することによると
考えられる。そして、このような短絡が生じている薄膜
トランジスタでは、ドレイン電極りに供給されるデータ
信号またはゲート電極Ｇに供給されるゲート信号がその
ままソース電極Ｓに流れるために、上記短絡が生じてい
る薄膜トランジスタにも画素電極を接続したのでは、こ
の画素電極が常に駆動状態となってしまうことになる。

そこで、このＴＦＴパネルの製造方法では、次のような
工程を経た後に画素電極を形成することにより、短絡が
発生している薄膜トランジスタには画素電極が接続され
ないようにしている。

すなわち、このＴＦＴパネルの製造方法では、上記のよ
うにして基板１面に薄膜トランジスタＴを形成した後、
第１図（ｄ）に示すように、基板１面金体に５ＯＧ（ス
ピンオンガラス）等からなる透明なトランジスタ保護絶
縁膜５を形成し、この保護絶縁膜５に、各薄膜トランジ
スタＴの画素電極接続部Ｓａを露出させるコンタクト孔
６をエツチングにより穿設する。第２図はこの状態にお
ける平面図であり、上記コンタクト孔６は、各薄膜トラ
ンジスタＴの画素電極接続部Ｓａにそれぞれ対応させて
、この画素電極接続部Ｓａのほぼ全域を露出させる面積
に形成されている。なお、図示しないが、データライン
ＤＬおよびゲートラインＧＬの駆動回路接続端子部（基
板側縁導出端）は、その上を葭っている保護絶縁膜５を
上記コンタクト孔６の形成時に同時にエツチング除去す
ることによって露出されている。

この後は、まず、基板１面に形成した全てのデータライ
ンＤＬの駆動回路接続端子部に、電解エツチング用電源
１０を接触式のコネクタを介して接続し、基板１のトラ
ンジスタ形成領域全体を電解液中に浸漬して、各薄膜ト
ランジスタＴのドレイン電極りにデータラインＤＬを介
して通電する電解エツチング処理を行なう。なお、この
ときは、全てのゲートラインＧＬの駆動回路接続端子部
は開放させておく。この電解エツチング処理を行なうと
、ソース電極Ｓとドレイン電極りとが短絡していない薄
膜ｌ・ランジスタでは、ドレイン電極りからソース電極
Ｓに電流が流れないために、上記コンタクト孔６内にお
いて電解液に接している画素電極接続部Ｓａが電解エツ
チングされることはなく、シたがって、ドレイン、ソー
ス電極り、　　３間が短絡していない薄膜トランジスタ
Ｔの画素電極接続部Ｓａは第１図（ｅ−１）に示すよう
にそのまま残るが、ドレイン、ソース電極り、３間に短
絡が発生している薄膜トランジスタＴては、そのソース
電極Ｓにドレイン電極りから電流が流れるために、画素
電極接続部Ｓａが電解エツチングされ、この画素電極接
続部Ｓａが第１図（６−２）に示すように除去される。

次に、全てのゲートラインＧＬの駆動回路接続端子部に
ｆｌ’、解エツチング用電源１０を接触式のコネクタを
介して接続しくデータラインＤＬの駆動回路接続端子部
は開放させる）、基板１のトランジスタ形成領域全体を
電解液中に浸漬して、各薄膜トランジスタＴのゲーＩｆ
極ＧにゲートラインＧＬを介して通電する電解エツチン
グ処理を行なう。この電解エツチング処理を行なうと、
上記と同様に、ソース電極Ｓとゲート電極Ｇとが短絡し
ていない薄膜トランジスタでは、画素電極接続部Ｓａは
第１図（ｅ−１）のようにそのまま残るが、ゲート、ソ
ース電極Ｇ、Ｓ間に短絡が発生している薄膜トランジス
タＴでは、そのソース電極Ｓにゲート電極Ｇから電流が
流れるために、画素電極接続部Ｓａが電解エツチングさ
れ、この画素電極接続部Ｓａが第１図（ｅ−２）のよう
に除去される。

なお、上記電解エツチング処理は、ゲート電極Ｇに通電
する処理を先に行ない、ドレイン電極りに通電する処理
を後に行なってもよい。

このようにして短絡を発生している薄膜トランジスタＴ
の画素電極接続部Ｓａを除去した後は、保護絶縁膜５の
上にＩＴＯ等の透明導電膜を付着させ、この透明導電膜
をバターニングして、第１図（ｆ−１）および（ｆ−２
）に示すように画素電極ａを形成する。この画素電極ａ
は、第２図に鎖線で示すように、２個の薄膜トランジス
タＴの画素７に極接続部Ｓａを露出させている２つのコ
ンタクト孔６に画素１ｕ極ａの端部を重ねて形成され、
この画素７１ｉ極ａは、上記コンタクト孔６内において
薄膜トランジスタＴの画素１ｕ極接続部Ｓａに重なって
この画素電極接続部Ｓａに接続される。そして、この場
合、薄膜トランジスタＴが短絡を生じていないトランジ
スタであれば、そのソース電極Ｓの画素電極接続部は上
記電解エツチング処理によってエツチングされずに残っ
ているから、画素電極ａは、短絡を生じていない薄膜ト
ランジスタＴに対してはその画素電極接続部Ｓａに第１
図（ｆ−１）のように接続されるが、薄膜トランジスタ
Ｔが短絡を生じているトランジスタである場合は、その
ソース電極Ｓの画素電極接続部が上記電解エツチング処
理によって除去されているために、画素電極ａのコンタ
クト孔６内に入った部分が薄膜トランジスタＴのソース
電極Ｓに接続することはなく、したがって画素電極ａは
、短絡を生じている薄膜トランジスタＴに対しては接続
されずに、第１図（ｆ−２）のように切離された状態と
なる。

第３図は、上記のようにして製造されたＴＦＴパネルの
回＋Ｊ？；を示したもので、図中Ｔｘは短絡を発生して
画素電極接続部Ｓａを電解エツチングにより除去された
薄膜トランジスタであり、画素電極ａは、短絡を生じた
薄膜トランジスタＴｘには接続さ、ｌｔず、短絡のない
薄膜トランジスタＴだけに接続されている。

このように、上記ＴＦＴパネルの製造方法によれば、基
板１面に形成した各薄膜トランジスタＴのうち、ソース
電極Ｓがドレイン電極りまたはゲート電極Ｇと短絡して
いる薄膜トランジスタの画素電極接続部Ｓａが電解エツ
チングによって除去されるために、この後に基板１面に
形成される画素電極ａは、電解エツチングにより画素電
極接続部Ｓａを除去されたトランジスタすなわち短絡を
生じているトランジスタには接続されずに、短絡を発生
していないトランジスタ（画素電極接続部Ｓａが電解エ
ツチングされずに残っているトランジスタ）だけに接続
されることになり、したがって、この製造方法によれば
、各画素電極ａごとに２個ずつ配設される薄膜トランジ
スタＴのうち、ドレイン、ソース電極り、Ｓ間またはゲ
ート、ソース電極Ｇ、Ｓ間のいずれかに一方でも短絡が
発生している薄膜トランジスタには画素電極ａを接続せ
ずに、短絡のない薄膜トランジスタだけに画素電極ａを
接続することができるから、常に駆動状態となってしま
う画素電極のないＴＦＴパネルを得ることができる。

なお、上記実施例では、保護絶縁膜５に穿設Ａるコンタ
クト孔６を、ソース電極Ｓの画素電極接続部Ｓａを露出
させる大きさとしているが、このコンタクト孔６は、ソ
ース電極全体を露出させる大きさに形成してもよく、そ
の場合は、短絡を生じたトランジスタのソース電極全体
が電解エツヅングによって除去される。また、上記実施
例では薄膜トランジスタＴを形成した基板１面にその全
面を覆う保護絶縁膜５を形成して、この保護絶縁膜５に
各薄膜トランジスタＴの画素電極接続部Ｓａを露出させ
るコンタクト孔６を穿設しているが、この保護絶縁膜５
は、各薄膜トランジスタＴとそのドレイン電極りおよび
ゲート電極ＧにつながるデータラインＤＬおよびゲート
ラインＧＬだけを葭うように形成してもよく、その場合
は、この保護絶縁膜５のトランジスタ部分の外形を、ソ
ース電極Ｓの画素電極接続部Ｓａを露出させる形状とす
ればよい。さらに、上記実施例では、短絡を生じた薄膜
トランジスタの画素電極接続部Ｓａを除去する電解エツ
チング処理として、ドレイン電極りに通電する処理と、
ゲート電極Ｇに通電する処理とを行なうことにより、薄
膜トランジスタの短絡がドレイン、ソース電極り、Ｓ間
に発生している場合も、ゲート、ソース電極Ｇ、Ｓ間に
発生している場合も、この薄膜トランジスタの画素電極
接続部Ｓａを除去するようにしているが、ドレイン、ソ
ース電極り、Ｓ間に短絡が発生する確率が非常に低い場
合は、上記電解エツチング処理を、デート電極Ｇに通電
する処理だけとしてもよいし、また逆にゲート、ソース
電極Ｇ、Ｓ間に短絡が発生する確率が非常に低い場合は
、上記電解エツチング処理を、ドレイン電極りに通電す
る処理だけとしてもよい。また、上記実施例では、１つ
の画素電極を２個の薄膜トランジスタで駆動するＴＦＴ
パネルの製造について説明したが、本発明は、１つの画
素電極を３個以上の薄膜トランジスタで駆動するＴＦＴ
パネルの製造にも適用できることはもちろんである。

〔発明の効果〕

本発明のＴＦＴパネルの製造方法によれば、各画素電極
ごとに慢数個ずつ配設される薄膜ｌ・ランジスタのうち
、ドレイン、ソース電極間またはゲート、ソース電極間
に短絡が発生している薄膜トランジスタには画素電極を
接続せずに、短絡のない薄膜トランジスタだけに画素電
極を接続することができるから、常に駆動状態となって
しまう画素電極のないＴＦＴパネルを得ることができる
。

【図面の簡単な説明】

第１図〜第３図は本発明の一実施例を示したもので、第
１図はＴＦＴパネルの製造工程図、第２図は第１図（ｄ
）の平面図、第３図は製造されたＴＦＴパネルの回路図
である。第４図は１つの画素電極を２個の薄膜トランジ
スタで駆動するＴＦＴパネルの回路図である。 １・・・基板、Ｔ・・・薄膜トランジスタ、Ｇ・・・ゲ
ート７１ｉ極、ＧＬ・・・ゲートライン、２・・・ゲー
ト絶縁膜、３・・・半導体１？４．４・・・コンタクト
層、Ｄ・・・ドレイン電極、ＤＬ・・ドレインライン、
Ｓ・・・ソース電極、Ｓａ・・・画素電極接続部、５・
・・保護絶縁膜、６・・・コンタクト孔、ａ・・・画素
電極。 出願人代理人　弁理士　鈴江武彦 第２図

Claims (1)

【特許請求の範囲】
1. 基板面に画素電極を駆動する薄膜トランジスタを各画素
   電極ごとに複数個ずつ配設し、この各薄膜トランジスタ
   のソース電極に画素電極を接続したＴＦＴパネルを製造
   する方法において、基板面に各画素電極の形成位置にそ
   れぞれ対応させて複数個ずつの薄膜トランジスタを形成
   した後、前記基板面に、各薄膜トランジスタとそのドレ
   イン電極およびゲート電極につながるデータラインおよ
   びゲートラインを覆いかつ各薄膜トランジスタのソース
   電極の少なくとも画素電極接続部を露出させる絶縁膜を
   形成し、この後、前記基板のトランジスタ形成領域を電
   解液中に浸漬して各薄膜トランジスタのドレイン電極ま
   たはゲート電極に前記データラインまたはゲートライン
   を介して通電する電解エッチング処理を行なって、ソー
   ス電極がドレイン電極またはゲート電極と短絡している
   薄膜トランジスタの前記画素電極接続部を除去し、この
   後画素電極を、その端部を各薄膜トランジスタの画素電
   極接続部に重ねて形成することを特徴とするＴＦＴパネ
   ルの製造方法。