JP4405004B2 - 薄膜トランジスタアレイの製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、薄膜トランジスタの製造方法に係り、特に、アクティブマトリクス型液晶表示装置に適用される薄膜トランジスタの製造方法に関する。
【0002】
【従来の技術】
液晶表示装置は、アレイ基板と対向基板との間に液晶組成物を挟持することによって構成されている。アレイ基板は、ガラス基板上に、マトリクス状に配置された走査線及び信号線、これら走査線と信号線とによって区画される画素領域に配置された画素電極、及び、走査線と信号線との交差部に配置されたスイッチング素子としての薄膜トランジスタすなわちTFTを備えている。
【0003】
これらの素子は、一連のフォトリソグラフィ工程、すなわち、成膜、フォトレジスト塗布、露光、現像、エッチング、及びフォトレジスト剥離の工程を複数回にわたって行うことにより形成される。
【0004】
このようなフォトリソグラフィ工程において、フォトレジストを露光する前に、フォトレジスト上あるいはフォトマスク上にパーティクルが存在すると、エッチングの際に所望のパターンを形成することができなくなる。このため、エッチング不良が発生し、配線上の断線、あるいはショートを引き起こす原因となる。場合によっては、点状欠陥または線状欠陥となり製造歩留まりを低下させる問題が発生する。
【0005】
このような不具合を解消するために、配線を2層化し、それぞれを別のフォトリソグラフィ工程で形成する方法が提案されている。この方法によれば、たとえ、一方の配線を形成する際にパーティクルなどによってフォトレジストが部分的に欠落してエッチング時に除去され配線が断線したとしても、もう一方の配線を形成した際にこの断線部分を補うことができれば、結果として断線不良の発生が防止される。すなわち、この方法は、配線の冗長設計の一例である。
【0006】
【発明が解決しようとする課題】
しかしながら、上述した方法では、配線の断線に対しては対応可能であるが、配線間のショートについては、何ら修正することができない。特に、表示エリア内に高密度に画素を配置した場合には、平面的に、各配線間、各電極間、配線−電極間などのマージンが狭い。このため、例えば走査線をパターニングする際に、信号線や画素電極とのコンタクト電極上に走査線の一部が延出するパターニング不良が発生した場合には、走査線と信号線または画素電極とがショートし、表示不良を発生する問題が生じる。
【0007】
また、表示エリアの周辺に位置する周辺エリアに、駆動回路として、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタを近接して配置した場合には、それぞれのゲート電極をパターニングする際に、一方のゲート電極が他方に延出するパターニング不良が発生した場合には、nチャネル型及びpチャネル型薄膜トランジスタのそれぞれのゲート電極間でショートが発生し、正常に駆動できない問題が生じる。
【0008】
この発明は、上述した問題点に鑑みなされたものであって、その目的は、液晶表示装置に適用可能な薄膜トランジスタアレイの製造方法であって、表示不良及び駆動不良の発生を防止できる薄膜トランジスタアレイの製造方法を提供することにある。
【0009】
【課題を解決するための手段】
この発明の一態様によれば、
基板上に半導体層を形成する工程と、前記半導体層上に第1絶縁層を介してゲート電極と一体的に走査線を形成する工程と、前記第1絶縁層及び前記走査線上に第2絶縁層を介して信号線を形成する工程と、を有する薄膜トランジスタアレイの製造方法において、前記ゲート電極と一体の前記走査線を形成する工程は、前記第1絶縁膜上に金属膜を成膜し、前記金属膜の少なくとも一部を2回以上パターニングすることによって形成され、前記パターニング工程において使用する第1フォトマスクは、前記ゲート電極の電極形状及び前記走査線の配線形状に対応したパターンを有し、前記第1フォトマスクに基づいてパターニングした後に使用する第2フォトマスクは、前記ゲート電極、前記走査線、及び、前記半導体層の形状に対応したパターンを有することを特徴とする薄膜トランジスタアレイの製造方法が提供される。
【0010】
この発明の他の態様によれば、
基板上に半導体層を形成する工程と、前記半導体層上に第1絶縁層を介してゲート電極と一体的に走査線を形成する工程と、前記第1絶縁層及び前記走査線上に第2絶縁層を介して信号線を形成する工程と、を有する薄膜トランジスタアレイの製造方法において、前記ゲート電極と一体の前記走査線を形成する工程は、前記第1絶縁膜上に金属膜を成膜し、前記金属膜の少なくとも一部を2回以上パターニングすることによって形成され、前記パターニング工程は、前記金属膜上に第1フォトレジストを塗布し、前記ゲート電極の電極形状及び前記走査線の配線形状に対応したパターンを有する第1フォトマスクを介して前記第1フォトレジストを露光し、前記第1フォトレジストを現像し、現像された前記第1フォトレジストに基づいて露出した前記金属膜をエッチングして除去し、前記第1フォトレジストを除去し、前記金属膜上に第2フォトレジストを塗布し、前記ゲート電極、前記走査線、及び、前記半導体層の形状に対応したパターンを有する第2フォトマスクを介して前記第2フォトレジストを露光し、前記第2フォトレジストを現像し、現像された前記第2フォトレジストに基づいて露出した前記金属膜をエッチングして除去する工程を含むことを特徴とする薄膜トランジスタアレイの製造方法が提供される。
【0011】
【発明の実施の形態】
以下、この発明の薄膜トランジスタアレイの製造方法の一実施の形態について図面を参照して説明する。この発明の薄膜トランジスタの製造方法は、例えばアクティブマトリクス型液晶表示装置のスイッチング素子や駆動回路素子として機能するnチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタの製造方法として適用可能である。スイッチング素子は、液晶表示装置を構成するアレイ基板の表示エリアに配置される。また、駆動回路素子としてのnチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタは、相補型の回路として機能し、表示エリアの周辺の周辺エリアに配置される。
【0012】
図1には、同一基板上に形成したnチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタを駆動回路として利用した液晶表示装置の液晶表示パネルの一例が概略的に示されている。
【0013】
図2には、アクティブマトリクス型液晶表示装置の回路構成が概略的に示されている。
【0014】
液晶表示パネル10は、図1及び図2に示すように、第1基板としてのアレイ基板100と、このアレイ基板100に対向配置された第2基板としての対向基板200と、アレイ基板100と対向基板200との間に配置された液晶組成物300とを備えている。このような液晶表示パネル10において、画像を表示する表示エリア102は、アレイ基板100と対向基板200とを貼り合わせるシール材106によって囲まれた領域内に形成され、表示エリア102内から引出された各種配線パターン及び駆動回路を有する周辺エリア104は、シール材106の外側の領域に形成されている。
【0015】
アレイ基板100の表示エリア102は、図2に示すように、透明な絶縁性基板、例えば厚さが0.7mmのガラス基板上にマトリクス状に配置されたmxn個の画素電極151、これら画素電極151の行方向に沿って形成されたm本の走査線Y1〜Ym、これら画素電極151の列方向に沿って形成されたn本の信号線X1〜Xn、mxn個の画素電極151に対応して走査線Y1〜Ymおよび信号線X1〜Xnの交差位置近傍にスイッチング素子として配置されたmxn個の薄膜トランジスタすなわち画素TFT121、走査線Y1〜Ymを駆動する走査線駆動回路18、これら信号線X1〜Xnを駆動する信号線駆動回路19を有している。
【0016】
走査線Y及び信号線Xは、アルミニウムやモリブデン−タングステン合金などの低抵抗材料によって形成されている。画素電極151は、透明な導電性部材、例えばインジウム−ティン−オキサイドすなわちITOによって形成されている。
【0017】
TFT121は、走査線Yから突出した部分をゲート電極とし、多結晶シリコン薄膜を活性層とする例えばトップゲート型多結晶シリコン薄膜トランジスタによって構成されている。半導体層のソース領域は、画素電極151に電気的に接続されたソース電極にコンタクトし、半導体層のドレイン領域は、信号線の一部をなすドレイン電極にコンタクトしている。
【0018】
画素電極151の表面は、対向基板200との間に介在される液晶組成物300を配向させるための配向膜によって覆われている。
【0019】
各TFT121は、対応する走査線が走査線駆動回路18によって駆動されることにより対応行の画素電極151が選択されたときに信号線駆動回路19によって駆動される信号線X1〜Xnの電位をこれら対応行の画素電極151に印加するスイッチング素子として用いられる。
【0020】
周辺エリア104Yに設けられた走査線駆動回路18は、順次走査線Y1〜Ymに走査電圧を供給し、周辺エリア104Xに設けられた信号線駆動回路19は、画素信号電圧を信号線X1〜Xnに供給する。
【0021】
これら走査線駆動回路18及び信号線駆動回路19は、nチャネル型薄膜トランジスタ及びPチャネル型薄膜トランジスタからなる相補型の回路によって構成されている。これらの薄膜トランジスタは、多結晶シリコン薄膜のような多結晶半導体薄膜、すなわち非単結晶半導体薄膜を活性層とするトップゲート型薄膜トランジスタである。
【0022】
また、アレイ基板100の表示エリア102及び周辺エリア104(X、Y)における非画素部、すなわち信号線X及び走査線Yなどの配線パターン、TFT121、周辺額縁部などの上には、アレイ基板100と対向基板200と間に約5μmのギャップを形成するためのスペーサが配置され、これにより、アレイ基板100と対向基板200との間のギャップが設定される。
【0023】
対向基板200の表示エリア102は、透明な絶縁性基板、例えば厚さが0.7mmのガラス基板上に配設された、画素電極151との間で電位差を形成する透明導電性部材、例えばインジウム−ティン−オキサイドすなわちITOによって形成された対向電極204、及び、アレイ基板100との間に介在される液晶組成物300を配向させるための配向膜を備えている。
【0024】
対向電極204は、複数の画素電極151に対向して基準電位に設定される。基板の周囲に配置された電極転移材すなわちトランスファとしての銀ペーストは、アレイ基板100から対向基板200へ電圧を供給するために設けられ、対向電極204は、トランスファを介して接続された対向電極駆動回路20により駆動される。
【0025】
画素電極151と、対向電極204との間に挟持された液晶層300により、液晶容量CLを形成する。アレイ基板100は、液晶容量CLと電気的に並列に補助容量CSを形成するための一対の電極を備えている。すなわち、補助容量CSは、画素電極151と同電位の補助容量電極61と、所定の電位に設定された補助容量線52との間に形成される電位差によって形成される。
【0026】
この液晶表示パネル10の表裏面、すなわちアレイ基板100及び対向基板200の外面には、液晶表示装置の表示モードや、液晶組成物のツイスト角などに応じて偏向軸が選択された偏光板が必要に応じて配設されている。
【0027】
次に、この液晶表示装置の表示エリアに設けられるスイッチング素子としての画素TFTの製造方法について説明する。
【0028】
このような薄膜トランジスタは、図3の(a)乃至(c)、図4、及び図5に示したようなステップによって形成される。
【0029】
すなわち、図3の(a)に示すように、絶縁基板、例えばガラス基板11上に、プラズマCVD法により、非晶質半導体薄膜として非晶質シリコン薄膜を50nmの膜厚で堆積する。そして、この非晶質シリコン薄膜が成膜されたガラス基板を、アニール炉においてアニールすることにより、非晶質シリコン薄膜に含まれる水素を除去する脱水素処理を行う。
【0030】
続いて、堆積した非晶質シリコン薄膜の全面に、例えば、エキシマレーザ光を照射して、非晶質シリコンを溶融し、結晶化する。これにより、欠陥準位を有する多結晶シリコン薄膜12を形成する。
【0031】
続いて、例えばフォトリソグラフィにより、多結晶シリコン薄膜を所定の形状にパターニングして、薄膜トランジスタの活性層12C、信号線にコンタクトする信号線コンタクト13、及び、画素電極にコンタクトする画素コンタクト14を形成する。
【0032】
続いて、ガラス基板全面に多結晶シリコン薄膜12を覆うように、ゲート絶縁膜15を100nmの膜厚で形成する。
【0033】
続いて、図3の(b)に示すように、第1絶縁膜としてのゲート絶縁膜15上の全面に、スパッタ法により、300nmの膜厚の金属膜を形成する。そして、第1のパターニング工程により、この金属膜をパターニングして、画素TFT121のゲート電極16及び走査線Yを一体的に形成する。
【0034】
すなわち、この第1のパターニング工程では、まず、ゲート絶縁膜15上に成膜された金属膜の全面に第1フォトレジストを塗布する。そして、この第1フォトレジストを、ゲート電極16の電極形状、及び、走査線Yの配線形状に対応したパターンを有する第1フォトマスクM1を介して露光する。そして、この第1フォトレジストを所定の現像液によって現像し、ゲート電極16の形状及び走査線Yの配線形状に対応した部分を残すとともに他の部分を除去して金属膜を露出させる。そして、所定のエッチング液により、露出した金属膜をエッチングして除去する。そして、残った第1フォトレジストを除去し、所定の形状のゲート電極16及び走査線Yを形成する。
【0035】
続いて、図3の(c)に示すように、ゲート絶縁膜15上の除去しきれなかった金属膜を第2のパターニング工程により、パターニングする。
【0036】
すなわち、この第2のパターニング工程では、まず、ゲート絶縁膜15上に残った金属膜上及び露出したゲート絶縁膜15上に第2フォトレジストを塗布する。そして、この第2フォトレジストを、第2フォトマスクM2を介して露光する。本実施の形態では、この第2フォトマスクM2は、ゲート電極16の電極形状、及び走査線Yの配線形状に対応したパターンを有する。
【0037】
そして、この第2フォトレジストを所定の現像液によって現像し、ゲート電極16の形状、走査線Yの配線形状、及び多結晶シリコン薄膜部分12の形状に対応した部分を残すとともに他の部分を除去して金属膜を露出させる。そして、所定のエッチング液により、露出した金属膜をエッチングして除去する。そして、残った第2フォトレジストを除去する。
【0038】
このように、第1及び第2のパターニング工程により、金属膜層は、2回のパターニングによって2回エッチングされる。このとき、走査線Y及びゲート電極16が形成される領域と、信号線コンタクト13及び画素コンタクト14が形成される領域との間は、2回のパターニングにより、金属膜層が確実に除去されている。このため、たとえ、高密度で画素を配置して平面的に各配線間、各電極間、配線−電極間などのマージンが狭くなった場合であっても、これらの間のショートを防止することができる。
【0039】
例えば、第1のパターニング工程において、走査線Y及びゲート線16をパターニングする際に、第1フォトマスクM1に付着したパーティクルなどの影響により、多結晶シリコン薄膜12の信号線コンタクト13や画素コンタクト14上に走査線Yの一部が延出するパターニング不良が発生した場合、第2のパターニング工程において、第2フォトマスクM2に基づいて、再度、金属膜層をパターニングするため、走査線と信号線や画素電極との間でのショートを防止することが可能となる。
【0040】
続いて、このゲート電極16をマスクとして、非質量分離型のイオン注入装置を用いて、活性層12Cの両側に、不純物を低濃度に注入する。
【0041】
続いて、多結晶シリコン薄膜12の活性層12Cに隣接する一部にレジストマスクを形成し、不純物を高濃度注入し、ソース領域17S及びドレイン領域17Dを形成する。そして、600℃で1時間、アニールを行い、ソース領域17S及びドレイン領域17Dに注入した不純物を活性化する。
【0042】
続いて、ゲート絶縁膜15及びゲート電極16の上に、600nmの膜厚で層間絶縁膜18を形成する。
【0043】
そして、この層間絶縁膜及びゲート絶縁膜に、図4及び図5に示すように、多結晶シリコン薄膜12のソース領域17S及びドレイン領域17Dまで貫通するコンタクトホール19S、19Dを形成する。そして、コンタクトホール19Sを介してソース領域17Sにコンタクトするとともに信号線Xと一体的に形成されるソース電極20Sと、コンタクトホール19Dを介してドレイン領域17Dにコンタクトするドレイン電極20Dを形成する。
【0044】
このドレイン電極20Dは、カラーフィルタなどの絶縁膜21上に形成された画素電極151に、コンタクトホールを介して電気的に接続される。
【0045】
上述したようなステップによって形成された画素TFT121は、各電極間、各配線間、電極−配線間でのショートの発生を防止することができ、このような画素TFT121を備えた液晶表示装置では、表示不良の発生を防止することが可能となる。
【0046】
次に、この液晶表示装置の周辺エリアに設けられる駆動回路として利用されるnチャネル型薄膜トランジスタ及びPチャネル型薄膜トランジスタの製造方法について説明する。
【0047】
このような薄膜トランジスタは、図6の(a)乃至(f)及び図7の(a)乃至(d)に示したようなステップによって形成される。
【0048】
すなわち、図6の(a)に示すように、絶縁基板、例えばガラス基板31上に、プラズマCVD法により、非晶質半導体薄膜として非晶質シリコン薄膜を50nmの膜厚で堆積する。そして、この非晶質シリコン薄膜を、アニールすることにより、非晶質シリコン薄膜に含まれる水素を除去する脱水素処理を行う。そして、非晶質シリコン薄膜の全面に、例えばエキシマレーザ光を照射して、非晶質シリコンを溶融し、結晶化して、多結晶シリコン薄膜33を形成する。
【0049】
続いて、図6の(b)に示すように、例えばフォトリソグラフィにより、多結晶シリコン薄膜33を所定の形状にパターニングして、薄膜トランジスタの活性層33a及び33bを形成する。続いて、活性層33a及び33bの上に、ゲート絶縁膜35を100nmの膜厚で形成する。そして、このゲート絶縁膜35の上に、スパッタ法により、300nmの膜厚の金属膜36を形成する。
【0050】
続いて、フォトリソグラフィにより、この金属膜36をパターニングして、一方の薄膜トランジスタのゲート電極36aを形成する。
【0051】
すなわち、図6の(c)に示すように、第1のパターニング工程では、まず、ゲート絶縁膜35上に成膜された金属膜36の全面に第1フォトレジストPR1を塗布する。そして、この第1フォトレジストPR1を、一方の薄膜トランジスタのゲート電極36aの電極形状に対応したパターンを有する第1フォトマスクを介して露光する。そして、この第1フォトレジストPR1を所定の現像液によって現像し、一方の薄膜トランジスタのゲート電極36aの形状及び他方の薄膜トランジスタ形状(少なくとも他方の薄膜トランジスタの多結晶シリコン薄膜を覆う形状)に対応した部分を残すとともに、他の部分を除去して金属膜36を露出させる。
【0052】
そして、図6の(d)に示すように、所定のエッチング液により、露出した金属膜をエッチングして除去し、一方の薄膜トランジスタのゲート電極36aを形成する。
【0053】
続いて、図6の(e)に示すように、このゲート電極36a及び残留した金属膜36をマスクとして、非質量分離型のイオン注入装置を用いて、活性層33aの両側に、p型の不純物を高濃度に注入し、ソース領域37as及びドレイン領域37adを形成する。そして、第1フォトレジストPR1を除去する。
【0054】
続いて、図6の(f)に示すように、ゲート絶縁膜35上に残った金属膜を第2のパターニング工程により、パターニングする。
【0055】
すなわち、この第2のパターニング工程では、まず、ゲート絶縁膜35上に残った金属膜36上及び露出したゲート絶縁膜35上に第2フォトレジストPR2を塗布する。そして、この第2フォトレジストPR2を、第1フォトマスクとは異なるパターンを有する第2フォトマスクを介して露光する。この第2フォトマスクは、他方の薄膜トランジスタのゲート電極形状に対応したパターンを有する。
【0056】
そして、この第2フォトレジストPR2を所定の現像液によって現像し、他方の薄膜トランジスタのゲート電極36bの形状及び一方の薄膜トランジスタ形状(少なくとも一方の薄膜トランジスタの多結晶シリコン薄膜を覆う形状)に対応した部分を残すとともに、他の部分を除去して金属膜36を露出させる。
【0057】
そして、図7の(a)に示すように、所定のエッチング液により、露出した金属膜をエッチングして除去し、他方の薄膜トランジスタのゲート電極36bを形成する。
【0058】
続いて、図7の(b)に示すように、このゲート電極36b及び残留した第2フォトマスクPR2をマスクとして、非質量分離型のイオン注入装置を用いて、活性層33bの両側に、n型の不純物を低濃度に注入する。そして、第2フォトレジストPR2を除去する。
【0059】
このように、第1及び第2のパターニング工程により、少なくとも一部領域の金属膜層は、2回のパターニングによって2回エッチングされる。このとき、ゲート電極36aが形成される領域と、ゲート電極36bが形成される領域との間は、2回のパターニングにより、金属膜層が確実に除去されている。このため、各電極間のマージンが狭くなった場合であっても、これらの間のショートを防止することができる。
【0060】
続いて、図7の(c)に示すように、ゲート電極36a及び36bが形成されたゲート絶縁膜35上に第3フォトレジストPR3を塗布する。そして、この第3フォトレジストPR3を第3フォトマスクを介して露光する。この第3フォトマスクは、一方の薄膜トランジスタを覆うとともに他方の薄膜トランジスタのゲート電極36b、及びゲート電極36bの周囲を覆う形状に対応したパターンを有する。
【0061】
そして、この第3フォトレジストPR3を所定の現像液によって現像する。
【0062】
そして、第3フォトマスクPR3をマスクとして、非質量分離型のイオン注入装置を用いて、n型の不純物を高濃度に注入し、高濃度不純物領域37bs(+)及び37bd(+)を形成するとともに、活性層33bの両側に低濃度不純物領域37bs(−)及び37bd(−)を形成する。そして、第3フォトレジストPR3を除去する。
【0063】
そして、600℃の温度で1時間、アニールを行い、ソース領域37as、37bs及びドレイン領域37ad、37bdに注入した不純物を活性化する。
【0064】
続いて、図7の(d)に示すように、ゲート電極36a及び36bの上に、600nmの膜厚で層間絶縁膜38を形成する。そして、この層間絶縁膜38及びゲート絶縁膜35にコンタクトホールを形成する。そして、このコンタクトホールを介してソース領域37as及び37bs及びドレイン領域37ad及び37bdにそれぞれコンタクトしたソース電極39as及び39bs、および、ドレイン電極39ad及び39bdを形成する。
【0065】
上述したようなステップによって形成された薄膜トランジスタ40a及び40bは、それぞれpチャネル型薄膜トランジスタ及びnチャネル型薄膜トランジスタとして形成される。
【0066】
上述したようなステップによって形成された駆動回路素子としてのTFTは、各電極間のショートの発生を防止することができ、このような駆動回路素子を備えた液晶表示装置では、駆動不良の発生を防止することが可能となる。
【0067】
【発明の効果】
以上説明したように、この発明によれば、表示不良及び駆動不良の発生を防止できる薄膜トランジスタアレイの製造方法を提供することができる。
【図面の簡単な説明】
【図1】図1は、この発明の薄膜トランジスタアレイの製造方法によって製造された相補型の回路を駆動回路として利用する液晶表示装置の液晶表示パネルの構成及び外観を概略的に示す図である。
【図2】図2は、図1に示した液晶表示パネルの構成を概略的に示す図である。
【図3】図3の(a)乃至(c)は、この発明の薄膜トランジスタアレイの製造方法を説明するための図である。
【図4】図4は、この発明の薄膜トランジスタアレイの製造方法を説明するための図である。
【図5】図5は、図4に示した薄膜トランジスタをA−B線で切断したときの断面図である。
【図6】図6の(a)乃至(f)は、この発明の薄膜トランジスタアレイの製造方法を説明するための図である。
【図7】図7の(a)乃至(d)は、この発明の薄膜トランジスタアレイの製造方法を説明するための図である。
【符号の説明】
10…液晶表示パネル
11、31…ガラス基板
12、33(a,b)…多結晶シリコン薄膜
15、35…ゲート絶縁膜
16、36(a,b)…ゲート電極
17s、37(as,bs)…ソース領域
17d、37(ad,bd)…ドレイン領域
18、38…層間絶縁膜
20s、39(as,bs)…ソース電極
20d、39(ad,bd)…ドレイン電極
40(a,b)…薄膜トランジスタ
100…アレイ基板
102…表示エリア
104(X、Y)…周辺エリア
121…画素TFT
151…画素電極
200…対向基板
Claims (2)
- 基板上に半導体層を形成する工程と、
前記半導体層上に第1絶縁層を介してゲート電極と一体的に走査線を形成する工程と、
前記第1絶縁層及び前記走査線上に第2絶縁層を介して信号線を形成する工程と、
を有する薄膜トランジスタアレイの製造方法において、
前記ゲート電極と一体の前記走査線を形成する工程は、
前記第1絶縁膜上に金属膜を成膜し、
前記金属膜の少なくとも一部を2回以上パターニングすることによって形成され、
前記パターニング工程において使用する第1フォトマスクは、前記ゲート電極の電極形状及び前記走査線の配線形状に対応したパターンを有し、
前記第1フォトマスクに基づいてパターニングした後に使用する第2フォトマスクは、前記ゲート電極、前記走査線、及び、前記半導体層の形状に対応したパターンを有することを特徴とする薄膜トランジスタアレイの製造方法。 - 基板上に半導体層を形成する工程と、
前記半導体層上に第1絶縁層を介してゲート電極と一体的に走査線を形成する工程と、
前記第1絶縁層及び前記走査線上に第2絶縁層を介して信号線を形成する工程と、
を有する薄膜トランジスタアレイの製造方法において、
前記ゲート電極と一体の前記走査線を形成する工程は、
前記第1絶縁膜上に金属膜を成膜し、
前記金属膜の少なくとも一部を2回以上パターニングすることによって形成され、
前記パターニング工程は、
前記金属膜上に第1フォトレジストを塗布し、
前記ゲート電極の電極形状及び前記走査線の配線形状に対応したパターンを有する第1フォトマスクを介して前記第1フォトレジストを露光し、
前記第1フォトレジストを現像し、
現像された前記第1フォトレジストに基づいて露出した前記金属膜をエッチングして除去し、
前記第1フォトレジストを除去し、
前記金属膜上に第2フォトレジストを塗布し、
前記ゲート電極、前記走査線、及び、前記半導体層の形状に対応したパターンを有する第2フォトマスクを介して前記第2フォトレジストを露光し、
前記第2フォトレジストを現像し、
現像された前記第2フォトレジストに基づいて露出した前記金属膜をエッチングして除去する工程を含むことを特徴とする薄膜トランジスタアレイの製造方法。
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