JP4069496B2 - アクティブマトリクス基板の製造方法及び該アクティブマトリクス基板並びにこれを備えた電気光学パネル - Google Patents
アクティブマトリクス基板の製造方法及び該アクティブマトリクス基板並びにこれを備えた電気光学パネル Download PDFInfo
- Publication number
- JP4069496B2 JP4069496B2 JP15947998A JP15947998A JP4069496B2 JP 4069496 B2 JP4069496 B2 JP 4069496B2 JP 15947998 A JP15947998 A JP 15947998A JP 15947998 A JP15947998 A JP 15947998A JP 4069496 B2 JP4069496 B2 JP 4069496B2
- Authority
- JP
- Japan
- Prior art keywords
- active matrix
- matrix substrate
- film
- electrode
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Description
【発明の属する技術分野】
本発明は、ガラス基板等の絶縁基板上に各種配線、駆動素子、ドライバ回路等を形成することにより、液晶パネル等の電気光学パネル用のアクティブマトリクス基板を製造する方法の技術分野に属し、特に、工程数を増加する事無く、導電膜の残りによる短絡不良の発生を防止し、高い歩留まりでの製造を可能にする方法の技術分野に属する。本発明は更に、このように製造されたアクティブマトリクス基板及びこれを備えた駆動回路内蔵型の電気光学パネルの技術分野に属する。
【0002】
【従来の技術】
従来、TFT(薄膜トランジスタ)あるいはTFD(薄膜ダイオード)などのスイッチング素子を用いたアクティブマトリクス駆動型の液晶パネル、 EL(エレクトロルミネッセンス)パネルなどの電気光学パネルを構成するアクティブマトリクス基板は、ガラス基板や石英基板などの絶縁基板上に、走査線、データ線といった各種配線、スイッチング素子、絶縁膜等が形成されてなる。この各種配線や駆動素子を構成する薄膜パターンは、次のような手順で形成される。
【0003】
まず、各種配線、素子、絶縁膜等の構成材質の薄膜を成膜し、次にフォトリソグラフィの手法を用いて薄膜上に感光性レジストよりなるマスクパターンを形成する。これをマスクとして薄膜をエッチングし、前記レジストマスクパターンを剥離することで一つの薄膜層の形成が完了する。通常、薄膜トランジスタを用いたアクティブマトリクス基板の形成には全工程完了までに上記の工程を5から7回程度、夫々通過することになる。
【0004】
その形成順序は構造によって様々であるが、例えばTFTを用いたアクティブマトリクス基板を例にとって説明を行えば、トランジスタのチャネル部として用いられる半導体層、走査線配線層、データ線配線層、画素電極配線層などと、これらの層の間を絶縁するための各層間絶縁層などが存在する。
【0005】
半導体層はデータ線ならびに画素電極と電気的に接続されるが、半導体層と画素電極を直接接続するとオーミックな接続が得られないなどの理由により中間導電膜(以降、ドレイン電極部と呼ぶ)を形成し、これを半導体層ならびに画素電極と夫々接続する場合、工程数を削減するため、データ線形成時に同一層からドレイン電極部を同時形成することが多い。また、工程を削減するために画素部とデータ線は相互に重ねないように設計し、間に層間絶縁膜を設けないような構造にする場合と、画素の開口率を優先するために間に絶縁膜を設けておき、画素部とデータ線を平面的には重なるように形成する場合もある。
【0006】
また、前記の走査線・データ線を駆動する信号を供給するための駆動回路を同一基板上に形成する場合もあり、この場合は駆動回路上の配線、チャネル部等は前記画素を形成している層と同一の層を用いて同時形成するのが一般的である。
【0007】
【発明が解決しようとする課題】
しかしながら、前述のような手法によりアクティブマトリクス基板を形成する工程中においては、例えば異物の混入等により、本来意図した設計通りに薄膜パターンが形成されない場合がある。このようなパターンの異常は所謂線欠陥・点欠陥と呼ばれるような欠陥の原因となる。
【0008】
特にフォトリソグラフィ工程時に異物の存在等で露光されるべき個所に正常に露光されなかったり、感光性レジストの塗布が均一に行われなかったなどの理由でマスク設計上では薄膜が除去されているべき部位が除去されないことが原因で発生する欠陥(以下、単に膜残り欠陥と呼ぶ)は一般に発生頻度が高く、特にデータ線材料層を用いてドレイン電極も同時形成するような構造をとる薄膜トランジスタデバイスを作る場合、データ線とドレイン電極間の距離は比較的短いため、データ線材料の形成層で膜残り欠陥が発生した時にデータ線とドレイン電極間が短絡し、その画素がTFTの状態に関わらず常時導通状態になるような点欠陥の発生確率は高い。又、膜残り欠陥部が大きい場合にはさらにデータ線同士が短絡し、線欠陥となる。
【0009】
この対策として、例えばデータ線形成時にはマスク材パターン形成、エッチング処理、マスク材の剥離処理の後、再びマスク材のパターン形成を行い、エッチング・剥離処理を行う事で膜残り欠陥の救済を図るような事が行われる。しかし、このような方法は工程数を増加させるのみならず、逆に除去されてはいけないような個所が除去されてしまい、データ線の断線といった事態を招くような欠陥の発生率は2倍になる。また、確実に膜残り部を除去するためにエッチング総時間が増えるため、エッチング後の線幅が細くなり好ましくない。これを避けるためには1回目と2回目のマスクパターンを別個に設計・作成する必要があるが、これはコスト増加に繋がる。
【0010】
また、特開平07−199223号公報に開示されるように、データ線とドレイン電極の間に大きな段差を設けて置く事で短絡を防止するという手段も提案されているが、全欠陥が必ずしも救済されないという問題を有する上に大きな段差を設ける事により、洗浄効果が低減するといった悪影響が生じることがある。
【0011】
本発明は上述した問題点に鑑みなされたものであり、液晶パネル等の電気光学パネル用のアクティブマトリクス基板において、配線を形成する層の膜残り欠陥による点欠陥、線欠陥の不良数を低減する事を目的とする。
【0012】
【課題を解決するための手段】
本発明のアクティブマトリクス基板の製造方法は上記課題を解決するために、マトリクス状に形成されてなる画素電極と、前記画素電極に接続されてなるスイッチング素子と、前記スイッチング素子に接続されてなる複数の配線と、前記配線と前記画素電極間に介在する絶縁膜とを備えたアクティブマトリクス基板の製造方法において、 前記スイッチング素子に接続するソース電極及びドレイン電極を形成し、前記ソース及びドレイン電極上に前記絶縁膜を形成し、前記ドレイン電極に接続される画素電極を設けるために前記ドレイン電極上の絶縁膜に第1開口部を設けるとともに、同時に前記ソース及びドレイン電極間に形成された絶縁膜に第2開口部を設け、前記第1開口部を介して前記ドレイン電極に接続される画素電極を形成するために前記絶縁膜上に導電膜を形成した後に、エッチング処理を行って前記画素電極のパターニングを行うとともに、前記第2開口部を介して前記ソース及びドレイン電極間の膜残り部を除去することを特徴とする。
【0013】
このような製造方法によれば、配線の形成時に膜残り欠陥が生じた時に、上層の絶縁膜上に開口部が設けられており、膜残り欠陥部分は絶縁膜開口部個所においては露出することになる。従って、絶縁膜と配線層との間に十分なエッチレート比を有する方法を選択すれば、新たにフォトリソグラフィ工程を増やす事無しにエッチング工程の追加のみで膜残り部の開口部のみを除去可能であり、開口部のパターンを適当に設定する事で、例えば薄膜トランジスタ型のアクティブマトリクス基板を例にとれば、データ線とドレイン電極部分、あるいはデータ線同士の短絡を効果的に防止できるようになる。また開口部を適当に設定する事で、パターニング後の線幅が本来意図したものより細くなるといった弊害も回避可能になる。一方、膜残り欠陥が無かった場合、開口部には配線より下層の絶縁膜、下地絶縁膜、もしくは絶縁性基板などが露出することになるが、支障は全く無い。
【0015】
このような製造方法によれば、駆動回路部内の配線層に膜残り欠陥が生じた時に、その上層の駆動回路内絶縁膜上に開口部が設けられており、膜残り欠陥部分は該開口部個所においては露出することになる。従って、絶縁膜と配線層との間に十分なエッチレート比を有する方法を選択すれば、新たにフォトリソグラフィ工程を増やす事無しにエッチング工程の追加のみで膜残り部の開口部のみを除去可能であり、開口部のパターンを適当に設定する事で、駆動回路内の配線同士の短絡不良を効果的に防止できる。
【0017】
また、これらの製造方法によれば、薄膜トランジスタのデータ線・ドレイン電極形成時に膜残り欠陥が生じた時にデータ線とドレイン電極の間で短絡不良が発生して欠陥化する事を効果的に防止できる。
【0018】
また、前記配線もしくは前記駆動回路部配線の少なくとも一部はソース電極に接続されるデータ線であり、前記開口部は少なくとも部分的に該データ線に沿って隣接した位置に形成される事を特徴とする。
【0019】
このような製造方法によれば、薄膜トランジスタのデータ線・ドレイン電極形成時に膜残り欠陥が生じた時にデータ線同士の短絡不良が発生して欠陥化する事を効果的に防止できる。
【0020】
また、前記開口部は少なくとも部分的に該薄膜トランジスタのドレイン電極部もしくはソース電極部を囲い、かつ該ドレイン電極部もしくはソース電極上には開口されないように形成される事を特徴とする。
【0021】
このような製造方法によれば、薄膜トランジスタのデータ線・ドレイン電極形成時に膜残り欠陥が生じた時にソースあるいはドレイン電極から別のソース電極、ドレイン電極、あるいはデータ線への短絡不良が発生して欠陥化する事を完全に防止できる。
【0022】
また、前記絶縁膜上の前記開口部の形成に用いるエッチング手法は、前記配線を形成する導電膜もエッチングされうるような方法を用いることを特徴とする。
【0023】
このようにすることによって、配線層に膜残り欠陥が生じた時に、膜残り欠陥部分は絶縁膜開口部個所においては露出し、同時にエッチングされる。絶縁膜開口時のエッチング条件を適当に設定すれば、膜残り欠陥のうち、絶縁膜開口によって露出する部分を同時に除去できる。すなわち、一切の工程追加を含むことなく膜残り欠陥を低減し、且つ別の欠陥の発生原因となることもない。
【0024】
前記配線はアルミニウム(以下、Alとも記載する)もしくはアルミニウムを含んだ合金により形成され、前記絶縁膜は二酸化珪素により形成され、且つ前記絶縁膜の前記開口部のエッチング手法として弗酸あるいは弗酸を含んだ溶液をエッチング液としたウェット・エッチング法を用いることを特徴とする。
【0025】
これにより、絶縁膜を開口する際、弗酸もしくは弗酸の混合液を用いる事で、開口部下にAlもしくはその合金よりなるデータ線層の膜残りが存在すれば該膜残り部もエッチングされる。エッチング時間やエッチング液条件を適当に設定する事で、開口部をエッチングしすぎる前に膜残り部を完全に除去する事が可能であり、一切の工程追加を含むことなく膜残り欠陥を低減し、且つ別の欠陥の発生原因となることもない。又、配線に比抵抗の低いAlもしくはその合金系を用いる事で、配線の遅延時間を少なくする事ができ、画素電極と配線の層間絶縁膜としてSiO2を用いるため、絶縁性も十分に確保でき、開口部の微細加工が可能となる。
【0026】
前記画素電極は前記第1の絶縁膜上に形成され、且つ前記第1の絶縁膜上に設けられる前記開口部上の前記画素電極は少なくとも除去する事を特徴とする。
【0027】
これにより配線層に膜残り欠陥が生じた時に、膜残り欠陥部分は画素電極形成後においても絶縁膜開口部個所においては露出する。従って、例えば画素電極と絶縁膜、あるいは画素電極形成時の感光性レジストマスクと絶縁膜をマスクとして膜残り露出部分をエッチング除去することで、膜残り起因の短絡欠陥を低減可能である。一方、工程数としてはエッチング工程1回が加わるだけであり、又エッチング条件のマージンが極めて広いというメリットを有する。
【0028】
前記画素電極の形成に用いるエッチング手法において前記配線を形成する導電膜はエッチングされうるような手段を用いたことを特徴とする。
【0029】
これにより、配線層に膜残り欠陥が生じた時に、膜残り欠陥部分は画素電極形成時に絶縁膜開口部個所において同時にエッチングされる。ここで画素電極形成時のエッチング条件を適当に設定すれば、膜残り欠陥のうち、絶縁膜開口部において露出している部位を完全に除去できる。すなわち、一切の工程追加を含むことなく膜残り欠陥を低減し、且つ別の欠陥の発生原因となることもない。
【0030】
また、配線はAlもしくはAlを含んだ合金により形成され、画素電極はITO膜により形成され、且つ画素電極形成時のエッチング手法には塩酸もしくは臭化水素を含んだ溶液をエッチング液としたウェット・エッチング法を用いることを特徴とする。
【0031】
これにより、ITO膜よりなる画素電極を形成する際、塩酸もしくは臭化水素を含んだ溶液をエッチング液としたウェット・エッチング法を用いる事で、絶縁膜開口部下にAlもしくはその合金よりなるデータ線層の膜残りが存在すれば該膜残り部もエッチングされる。エッチング時間やエッチング液条件を適当に設定する事で、開口部をエッチングしすぎる前に膜残り部を完全に除去する事が可能であり、一切の工程追加を含むことなく膜残り欠陥を低減することが可能である。又、配線に比抵抗の低いAlもしくはその合金系を用いる事で、配線の遅延時間を少なくする事ができる。
【0032】
上述の製造方法によりアクティブマトリクス基板を製造した。
【0033】
アクティブマトリクス基板は、上述した本発明の製造方法により製造されているので、電極、配線を形成する導電層の膜残り不良による短絡不良発生率が格段に低い。しかも工程の追加が皆無もしくは最小限であり、低コスト化が図られている。
【0034】
電気光学パネルは、上述したアクティブマトリクス基板と、該アクティブマトリクス基板に対向配置された対向基板とを備えたことを特徴とする。
【0035】
また、アクティブマトリクス基板と対向基板とを備えているので、不良品率が格段に低く、しかも低コスト化が図られている。本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされよう。
【0036】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【0037】
[第1の実施形態]
先ず、本発明のアクティブマトリクス基板の一実施の形態として、駆動回路内蔵型液晶パネル用の薄膜トランジスタ型アクティブマトリクス基板の構成及び製造方法について説明する。
【0038】
(アクティブマトリクス基板の構成)
図1は液晶表示パネルに用いられる駆動回路内蔵型のアクティブマトリクス基板の構成を模式的に表すブロック図である。本形態の液晶表示パネル用アクティブマトリクス基板AMにおいては、絶縁基板10上の画面表示領域41には画素40がマトリクス状に配列し、互いに交差する複数の走査線20と複数のデータ線30がスイッチング素子を介して接続されてる。又、画面表示領域41の外側領域にはデータ線30に画像信号を供給するデータ線駆動回路60ならびに走査線20に画素選択走査信号を供給する走査線駆動回路70が構成されている。
【0039】
データ線駆動回路60にはシフトレジスタ回路61、サンプルホールド回路62などより構成され、実装端子部100と配線110を通じて外部より画像信号線、クロック信号などの駆動に必要な信号や電源が供給されるようになっている。一方、走査線駆動回路70はシフトレジスタ回路などより構成され、同様に実装端子部100と配線110を通じて外部よりクロック信号などの駆動に必要な信号や電源が供給されるようになっている。
【0040】
図示しないが、このアクティブマトリクス基板AMは対向基板と適切な間隔(セルギャップ)を保持した状態で張り合わされ、間に液晶材料が封入される。さらに実装端子に外部制御回路が接続される事で液晶表示パネルとして完成する。また、上述のアクティブマトリクス基板は絶縁基板10上に複数配置されていても構わない。この場合、絶縁基板10はアクティブマトリクス基板として完成後、適当な時期に複数に分断されることとなる。
【0041】
(トランジスタ部の構成)
次にアクティブマトリクス基板上のトランジスタ部の平面図を図2に示す。
【0042】
画素40には、走査線20ならびにデータ線30に接続するスイッチングするためのn型トランジスタ50(以降、画素トランジスタと呼ぶ)が形成されており、走査線駆動回路70もしくはデータ線駆動回路60上には回路を構成する一つのCMOSトランジスタ回路、すなわち相互に接続されたn型トランジスタ80とp型トランジスタ90が形成されている。
【0043】
次に図2のA-A'線における断面図である図3をもとに説明を加える。トランジスタ50,80,90は以下のような部分により構成される。即ち、それぞれ走査線20と同時形成されたタンタルにより形成されるゲート電極5a,5b,5c、それと二酸化珪素よりなるゲート絶縁膜4を介して対し、チャネル部として機能する多結晶シリコンよりなる真性半導体部1a,1b,1c、それと同一の層で形成され、ゲート絶縁膜ならびに二酸化珪素よりなる第1層間絶縁膜6に開口されるコンタクトホールを介してソース電極7a,7b,7cもしくはドレイン電極8a,8b,8cと接続する、高濃度の不純物を含む多結晶シリコンよりなるソースドレイン領域3a,3b,3c、さらに真性半導体領域1a,1b,1cとソースドレイン領域3a,3b,3cの間に存在する、低濃度の不純物を含む多結晶シリコンよりなる低濃度不純物領域2a,2b,2cである。また、これらの構成要素の上層には二酸化珪素よりなる平坦化絶縁膜9が形成され、トランジスタ50においては開口部を通じてドレイン電極8aと接触するITO膜よりなる画素電極13aが形成される。そして、平坦化絶縁膜9上には、ソース電極7a,7b,7cあるいはドレイン電極の8a,8b,8cの短絡不良を防止するための開口部11a,11b,11cが設けられる。なお、ソースドレイン領域3a,3bならびに低濃度不純物領域2a,2bには不純物としてリン(P)元素が、ソースドレイン領域3cならびに低濃度不純物領域2cにはホウ素(B)元素がそれぞれ含まれている。
【0044】
以上のような構成により、画素トランジスタ50では接続された走査線20に適切な電圧が印加された期間(選択期間)にはデータ線30と画素電極13aの間の抵抗値が減少し、その電位差は0に近くなり、それ以外の期間(非選択期間)では抵抗値が増加し、画素電極の電位は保持されることになる。同様に、トランジスタ80,90においてはそれぞれがn型/ p型のトランジスタとして動作し、これらを組み合わせる事でCMOS回路として動作する。さらに開口部11a,11b,11cを設けた事による短絡不良防止の効果については次に示す製造工程の説明において明らかになろう。
【0045】
なお、今回の実施例では多結晶シリコンを用いて駆動回路内蔵型アクティブマトリクス基板をとりあげたが、非晶質シリコンを用いた駆動回路非内蔵型アクティブマトリクス基板でも構わない。また、トランジスタ構造として今回実施例に用いたのはいわゆるコプレナー型のLDD(Lightly Doped Drain)構造であるが、ゲート電極が半導体層の下層に来る所謂逆スタガ型のトランジスタ構造であっても良いし、LDD構造でなくゲート電極を用いて自己整合的にイオン注入を行う、所謂セルフアライン構造等を用いても全く支障無い。
【0046】
(アクティブマトリクス基板の製造方法)
次に、図4から図8を用いて、アクティブマトリクス基板AMの製造方法について説明を行う。なお、図4から7は、各製造工程途中での図2のA−A‘に相当する線に沿った断面図である。
【0047】
まず、図4に示すように、絶縁基板10上に下地絶縁膜15、非晶質珪素薄膜(図示せず)を夫々プラズマCVD法により3000オングストロームと1000オングストローム成膜する。次に、エキシマレーザー光を非晶質珪素膜上に照射し、結晶化することで多結晶珪素膜(図示せず)を得る。
【0048】
なお、多結晶珪素膜を得る方法として本実施例で示した方法以外に、例えばエキシマレーザーを照射するかわりに500〜1200℃程度の熱を加える事で結晶化を行っても良いし、直接常圧CVD法によって多結晶膜を堆積しても良い。
【0049】
次に、上記で得た多結晶珪素膜上で感光性レジストよりなるマスクパターンをフォトリソグラフィの手法で形成後、例えばCF4+O2ガスを用いたドライエッチング法でエッチングを行い、レジストを剥離することで真性多結晶珪素パターン1a,1b,1cを得る。その後、二酸化珪素よりなるゲート絶縁膜4をCVD法で1000オングストローム形成する。
【0050】
次に図5のようにTa膜をスパッタ法で5000オングストローム形成後、前記と同様にレジストマスクをフォトリソグラフィの手法で形成後、例えばCF4+O2ガスを用いたドライエッチング法でエッチングを行い、レジストを剥離することでゲート電極5a,5b,5cを得る。その後、低濃度リンイオン、高濃度リンイオン、低濃度ホウ素イオン、高濃度ホウ素イオンを夫々あらかじめフォトリソグラフィの手法を用いて別パターンでレジストマスクを形成しておいた上から真性多結晶珪素パターン1a,1b,1cの一部に注入する事で、高濃度にリンイオンが打ち込まれた領域3a,3b、高濃度にホウ素イオンを注入した領域3c、低濃度にリンイオンが打ち込まれた領域2a,2b、低濃度にホウ素イオンを注入した領域2cをそれぞれ得る。これらのゲート電極5a,5b,5cを形成する工程ならびにイオンを注入することで高濃度イオン注入されたソース・ドレイン領域3a,3b,3c、低濃度イオン注入領域2a,2b,2cを得る各工程の形成順序は任意で良い。
【0051】
次に図6にあるように二酸化珪素膜よりなる第1の層間絶縁膜6をプラズマCVD法により5000オングストローム形成する。その後、レジストマスクをフォトリソグラフィの手法で形成後、例えばCHF3ガスを用いたドライエッチング法でエッチングを行い、レジストを剥離することでソース・ドレイン領域3a,3b,3cとの接続用コンタクトホールを形成する。その後、Alを5000オングストローム、Tiを500オングストロームずつ夫々スパッタリング法により成膜し、レジストマスクをフォトリソグラフィの手法で形成後、例えばCl2ガスを用いたドライエッチング法でエッチングを行い、レジストを剥離することでデータ線20、ソース電極7a,7b,7cならびにドレイン電極8a,8b,8cを同時に形成する。
【0052】
次に図7に示すように二酸化珪素よりなる平坦化絶縁膜9をペルヒドロポリシラザンをスピンコート法により塗布後、300℃で焼成することで500〜5000オングストローム形成する。その後、レジストマスクをフォトリソグラフィの手法で形成後、例えばCHF3ガスを用いたドライエッチング法でエッチングを行い、レジストマスクを剥離することで、画素部TFT50のドレイン部電極8a上に画素電極コンタクト部12aならびにソース電極やドレイン電極間の膜残り不良による短絡欠陥を防止するための開口部11a,11b,11cを同時に形成する。この時の平面図が図8である。
【0053】
最後にITO膜を2000オングストロームスパッタリング法により成膜した後、レジストマスクをフォトリソグラフィの手法で形成後、例えば塩酸(HCl)によりエッチングし、レジストマスクを剥離することで画素電極13aを形成することで、図2あるいは図3に示したようなアクティブマトリクス基板AMを得る。
【0054】
(膜残り時の短絡不良防止効果)
次に本明細書による製造方法の短絡防止効果について、データ、ドレイン電極形成時に膜残り欠陥があった場合について説明する。図5までは同じであるので、図5以降の製造工程の説明を図9〜図11を用いて説明する。
【0055】
図9に示すように、図6の説明時と同様の製造方法により、層間絶縁膜6を成膜し、コンタクトホールを形成後、ソース電極7a,7b,7cならびにドレイン電極8a,8b,8cを形成する。その際、図6とは異なり、例えば感光性レジスト塗布時の異物混入によるレジストマスクパターン異常により、ソース・ドレイン電極間に膜残り不良部16a,16b,16cが形成されてしまったものとする。
【0056】
次に図10のように図7と同様に二酸化珪素よりなる平坦化絶縁膜9をペルヒドロポリシラザンまたはこれを含む組成物をスピンコート法により塗布後、300℃で焼成することで形成する。その後、レジストマスクをフォトリソグラフィの手法で形成後、例えばCHF3ガスを用いたドライエッチング法でエッチングを行い、レジストマスクを剥離することで、画素部TFT50のドレイン部電極8a上に画素電極とのコンタクト部ならびにソース電極やドレイン電極間の膜残り不良による短絡欠陥を防止するための開口部11a,11b,11cを同時に形成する。
【0057】
この時の平面図が図11であり、膜残り不良16a,16b,16cの存在により、ソース・ドレイン電極間が短絡している状態である。何の対策も施さずにアクティブマトリクス基板AMをこのまま作製した場合、ゲート電極5a,5b,5cに走査線10を通じて印加される電圧に関わらず、ソース電極7a,7b,7cとドレイン電極8a,8b,8cの間は夫々が常に導通した状態におかれる。このため、例えば画素TFT部50においては、ドレイン電極8aに接続される画素電極10a上の電荷が走査線10によって選択されていない状態でも保持されない。このような画素はいわゆる点欠陥と呼ばれ、該アクテイブマトリクス基板AMを用いて製造した液晶パネルにおいて、常時点灯もしくは常時非点灯の画素となり、表示品位を著しく低下させる。また、駆動回路上のn型TFT80ならびにp型TFT90で発生した場合には駆動回路の動作不良を招き、最悪の場合には正常な信号が走査線ならびにデータ線に駆動されず、液晶表示パネルとして機能しなくなる。
【0058】
次の工程では前述のようにITO膜を1000オングストロームスパッタリング法により成膜した後、レジストマスクをフォトリソグラフィの手法で形成後、例えば塩酸(HCl)によりエッチングを行うが、この際、前記開口部より露出している膜残り部は塩酸に直接さらされる事になる。膜残り部16a,16b,16cの構成物質はAlとTiであり、開口部11a,11b,11cから露出している部位はエッチングされ、画素電極のエッチング条件を適当に設定する事で完全に除去する事も可能になる。
【0059】
上述のように開口部11a,11b,11cから露出している膜残り部16a,16b,16cを完全に除去した後、画素電極13a上のレジストマスク17を除去して得られたアクティブマトリクス基板AM上の画素部TFT40、駆動部n型TFT80、p型TFT90の断面図は図12のようになり、平面図は図13のようになる。図12は図13のA-A'線断面図である。図12、図13に示されるように、ソース電極7a,7b,7cとドレイン電極8a,8b,8c間の短絡は解消され、正常な動作が可能になる。
【0060】
[第2の実施形態]
上述の第1の実施例では、画素電極形成工程において開口部11a,11b,11c下の膜残り部15a,15b,15cが工程の追加無しに除去されたが、このような電極材料やエッチング方法でなかった場合、例えばソース電極材料がTaで形成されている他は構成材質ならびに製造方法は第1の実施例と同一であるような場合、本実施方法が考えられる。
【0061】
すなわち、図14に示したような例であり、画素電極を形成する際、画素電極をエッチングした後、レジストマスク材料17を剥離する前に、例えばCF4+O2ガスを用いたドライエッチング法でエッチングを行えばよい。この場合、膜残り部以外は二酸化珪素よりなる層間絶縁膜9、もしくはレジストマスク17しか露出しておらず、また膜残り部15a,15b,15cが存在しなければやはり二酸化珪素よりなる層間絶縁膜6がかわりに露出しているのみである。従って、選択比よく開口部11a,11b,11cにより露出している膜残り部15a,15b,15cのみを除去することができ、ソース・ドレイン電極間短絡を起因とする欠陥を回避できる。
【0062】
本実施例の場合、第1の実施例と比べて新たなエッチング工程の追加があるが、電極材料、エッチング方法が自由に選択可能であり、画素電極形成時のエッチング条件範囲が広がるという利得を有する。また、例えばデータ線形成時にはマスク材パターン形成、エッチング処理、マスク材の剥離の後、再びマスク材のパターン形成を行い、エッチング・剥離を行う事で膜残り欠陥の救済を図るような手法と比較するとその追加工程の数は遥かに少なく、断線の発生率が増加する事も無い。
【0063】
[第3の実施形態]
第1ならびに第2の実施形態においてはソース電極7a,7b,7cとドレイン電極8a,8b,8c夫々の間の短絡を防止するように開口部11a,11b,11cを設けたが、より大きな膜残り欠陥が生じた時に発生しうるデータ線同士の短絡を防止することもできる。このような実施例を図示したのが図15である。このように、データ線に沿って線上に開口部11a,11b,11cを設けておくことにより、データ線同士の短絡をも防止しうる。
【0064】
【発明の効果】
本発明のアクティブマトリクス基板の製造方法によれば、ソース電極あるいはドレイン電極を形成する層上の絶縁膜に開口部が設けてあるため、膜残りによるソース電極あるいはドレイン電極間の短絡を防止可能にしつつ、工程数の増加は最小限であり、かつ断線の増加といった弊害もない。従って、液晶パネル等の電気光学パネル用のアクティブマトリクス基板を歩留まり良く、かつ製造コストの増加を抑えて製造可能である。
【図面の簡単な説明】
【図1】 本実施の形態のアクティブマトリクス基板の構成を模式的に示す平面図である。
【図2】 第1実施形態のアクティブマトリクス基板における画素部ならびに駆動部TFTを示す平面図である。
【図3】 図2のA−A′線の断面の模式図である。
【図4】 図2で示したアクティブマトリクス基板の製造方法を示す断面模式図である。
【図5】 図4に示す工程に続いて行う各工程の断面模式図である。
【図6】 図5に示す工程に続いて行う各工程の断面模式図である。
【図7】 図6に示す工程に続いて行う各工程の断面模式図である。
【図8】 図7に示す工程の平面図であり、A−A′断面図が図7に相当する。
【図9】 膜残り不良が存在した場合における図5に示す工程に続いて行う各工程の断面模式図である。
【図10】図9に示す工程に続いて行う各工程の断面模式図である。
【図11】図10に示す工程の平面図であり、A−A′断面図が図10に相当する。
【図12】図10に示す工程に続いて行う各工程の断面模式図である。
【図13】図12に示す工程の平面図であり、A−A′断面図が図12に相当する。
【図14】 第2実施形態によるアクティブマトリクス基板における画素部ならびに駆動部TFTの製造方法を示す断面模式図である。
【図15】 第3実施形態のアクティブマトリクス基板における画素部ならびに駆動部TFTを示す平面図である。
【符号の説明】
AM…アクティブマトリクス基板
10…絶縁性基板
20…走査線
30…データ線
40…画素部
41…画素表示領域
50…画素部TFT
80…駆動部n型TFT
90…駆動部p型TFT
11a…画素部TFT短絡防止開口部
11b…駆動部n型TFT短絡防止開口部
11c…駆動部p型TFT短絡防止開口部
Claims (6)
- マトリクス状に形成されてなる画素電極と、前記画素電極に接続されてなるスイッチング素子と、
前記スイッチング素子に接続されてなる複数の配線と、
前記配線と前記画素電極間に介在する絶縁膜とを備えたアクティブマトリクス基板の製造方法において、
前記スイッチング素子に接続するソース電極及びドレイン電極を形成し、
前記ソース及びドレイン電極上に前記絶縁膜を形成し、
前記ドレイン電極に接続される画素電極を設けるために前記ドレイン電極上の絶縁膜に第1開口部を設けるとともに、同時に前記ソース及びドレイン電極間に形成された絶縁膜に第2開口部を設け、
前記第1開口部を介して前記ドレイン電極に接続される画素電極を形成するために前記絶縁膜上に導電膜を形成した後に、エッチング処理を行って前記画素電極のパターニングを行うとともに、
前記第2開口部を介して前記ソース及びドレイン電極間の膜残り部を除去することを特徴とするアクティブマトリクス基板の製造方法。 - 請求項1において、前記配線もしくは前記駆動回路部配線の少なくとも一部はソース電極に接続されるデータ線であり、前記開口部は少なくとも部分的に該データ線に沿って隣接した位置に形成される事を特徴とするアクティブマトリクス基板の製造方法。
- 請求項1または2において、前記画素電極の形成に用いるエッチング手法において前記ソース電極および前記ドレイン電極を形成する導電膜がエッチングされうるような手段を用いたことを特徴とするアクティブマトリクス基板の製造方法。
- 請求項3において、前記ソース電極および前記ドレイン電極はアルミニウムもしくはアルミニウムを含んだ合金により形成され、前記画素電極はITOにより形成され、且つ前記画素電極形成時のエッチング手法には塩酸もしくは臭化水素を含んだ溶液をエッチング液としたウェット・エッチング法を用いることを特徴とするアクティブマトリクス基板の製造方法。
- 請求項1から4のいずれかに規定する製造方法で製造したことを特徴とするアクティブマトリクス基板。
- 請求項5に規定するアクティブマトリクス基板を用いた電気光学パネル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15947998A JP4069496B2 (ja) | 1998-06-08 | 1998-06-08 | アクティブマトリクス基板の製造方法及び該アクティブマトリクス基板並びにこれを備えた電気光学パネル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15947998A JP4069496B2 (ja) | 1998-06-08 | 1998-06-08 | アクティブマトリクス基板の製造方法及び該アクティブマトリクス基板並びにこれを備えた電気光学パネル |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11354636A JPH11354636A (ja) | 1999-12-24 |
JP4069496B2 true JP4069496B2 (ja) | 2008-04-02 |
Family
ID=15694681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15947998A Expired - Fee Related JP4069496B2 (ja) | 1998-06-08 | 1998-06-08 | アクティブマトリクス基板の製造方法及び該アクティブマトリクス基板並びにこれを備えた電気光学パネル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4069496B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001267581A (ja) * | 2000-03-22 | 2001-09-28 | Mitsubishi Electric Corp | 半導体装置、液晶表示装置、半導体装置の製造方法および液晶表示装置の製造方法 |
JP6436333B2 (ja) * | 2013-08-06 | 2018-12-12 | Tianma Japan株式会社 | 表示装置 |
-
1998
- 1998-06-08 JP JP15947998A patent/JP4069496B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11354636A (ja) | 1999-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100800947B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
KR100355713B1 (ko) | 탑 게이트 방식 티에프티 엘시디 및 제조방법 | |
US6624864B1 (en) | Liquid crystal display device, matrix array substrate, and method for manufacturing matrix array substrate | |
JP4021194B2 (ja) | 薄膜トランジスタ装置の製造方法 | |
US6323068B1 (en) | Liquid crystal display device integrated with driving circuit and method for fabricating the same | |
US20010040649A1 (en) | Manufacturing method of a liquid crystal display | |
KR100697263B1 (ko) | 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법 | |
US5827760A (en) | Method for fabricating a thin film transistor of a liquid crystal display device | |
KR20010019665A (ko) | 탑 게이트형 폴리실리콘 박막트랜지스터 제조방법 | |
KR20090039623A (ko) | 박막 트랜지스터 장치 및 그 제조방법과, 표시장치 | |
KR100492727B1 (ko) | 포토레지스트의 잔사불량이 방지된 반도체 도핑방법 및이를 이용한 액정표시소자 제조방법 | |
KR101338106B1 (ko) | 액정표시장치 및 그 제조방법 | |
JP4069496B2 (ja) | アクティブマトリクス基板の製造方法及び該アクティブマトリクス基板並びにこれを備えた電気光学パネル | |
JP2003075870A (ja) | 平面表示装置およびその製造方法 | |
JP2009054836A (ja) | Tft基板及びその製造方法 | |
JP4166486B2 (ja) | 薄膜トランジスタ基板 | |
JP2002111001A (ja) | 配線基板及び配線基板の製造方法 | |
JPH11142879A (ja) | アクティブマトリクス型tft素子アレイ | |
JPH10200121A (ja) | 薄膜トランジスタ基板の製造方法 | |
JP3941246B2 (ja) | 半導体装置の製造方法 | |
JPH08279615A (ja) | 表示用薄膜半導体装置の製造方法 | |
JPH10209452A (ja) | 薄膜トランジスタ及びその製造方法 | |
JP3674260B2 (ja) | 液晶表示パネルの製造方法、薄膜トランジスタアレイ基板、液晶表示パネル並びに液晶プロジェクタ | |
JPH11282007A (ja) | 液晶表示装置 | |
JPH08167719A (ja) | 薄膜トランジスタ及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070904 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071225 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080107 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110125 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120125 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130125 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130125 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140125 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |