JPH08279615A - 表示用薄膜半導体装置の製造方法 - Google Patents
表示用薄膜半導体装置の製造方法Info
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- JPH08279615A JPH08279615A JP10474695A JP10474695A JPH08279615A JP H08279615 A JPH08279615 A JP H08279615A JP 10474695 A JP10474695 A JP 10474695A JP 10474695 A JP10474695 A JP 10474695A JP H08279615 A JPH08279615 A JP H08279615A
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- film
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Abstract
(57)【要約】
【目的】 ボトムゲート型薄膜トランジスタを集積形成
した表示用薄膜半導体装置の製造工程を効率化する。 【構成】 表示用薄膜半導体装置を製造する為、先ず透
明基板１の上に遮光性のゲート電極２をパタニング形成
する。ゲート電極２の上にゲート絶縁膜３を介して光透
過性で且つ非単結晶性の半導体薄膜４を成膜する。半導
体薄膜４の上に保護膜５を介してフォトレジストを成膜
した後、ゲート電極２をマスクとしてセルフアライメン
トで透明基板１の裏面から露光し、ゲート電極２に整合
したフォトレジストパタン６を形成する。フォトレジス
トパタン６をマスクとして透明基板１の表面から不純物
を半導体薄膜４に注入してボトムゲート型の薄膜トラン
ジスタＴＦＴを集積形成する。最後にＴＦＴに接続して
画素電極１１を形成する。この際、透明基板１の表面側
に透明導電膜を成膜した後、裏面側からの露光処理を含
むフォトリソグラフィ及びエッチングを用いて透明導電
膜を画素電極１１に加工する。
した表示用薄膜半導体装置の製造工程を効率化する。 【構成】 表示用薄膜半導体装置を製造する為、先ず透
明基板１の上に遮光性のゲート電極２をパタニング形成
する。ゲート電極２の上にゲート絶縁膜３を介して光透
過性で且つ非単結晶性の半導体薄膜４を成膜する。半導
体薄膜４の上に保護膜５を介してフォトレジストを成膜
した後、ゲート電極２をマスクとしてセルフアライメン
トで透明基板１の裏面から露光し、ゲート電極２に整合
したフォトレジストパタン６を形成する。フォトレジス
トパタン６をマスクとして透明基板１の表面から不純物
を半導体薄膜４に注入してボトムゲート型の薄膜トラン
ジスタＴＦＴを集積形成する。最後にＴＦＴに接続して
画素電極１１を形成する。この際、透明基板１の表面側
に透明導電膜を成膜した後、裏面側からの露光処理を含
むフォトリソグラフィ及びエッチングを用いて透明導電
膜を画素電極１１に加工する。
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
液晶表示パネル等の能動素子基板に用いられる表示用薄
膜半導体装置の製造方法に関する。より詳しくは、ボト
ムゲート型の薄膜トランジスタの形成方法に関する。さ
らに詳しくは、裏面露光を利用した半導体プロセスに関
する。
液晶表示パネル等の能動素子基板に用いられる表示用薄
膜半導体装置の製造方法に関する。より詳しくは、ボト
ムゲート型の薄膜トランジスタの形成方法に関する。さ
らに詳しくは、裏面露光を利用した半導体プロセスに関
する。
【０００２】
【従来の技術】表示用薄膜半導体装置はガラスや石英等
からなる透明絶縁基板の上に、画素電極やスイッチング
用の薄膜トランジスタ、さらには周辺駆動回路を集積形
成したものである。薄膜トランジスタの活性層として、
一般に非晶質シリコンあるいは多結晶シリコンが用いら
れる。多結晶シリコンは非晶質シリコンに比べキャリア
の移動度が１００倍程度高い為、画素電極スイッチング
用の薄膜トランジスタに加え、周辺駆動回路も同一基板
上に形成できる。薄膜トランジスタはトップゲート型と
ボトムゲート型がある。
からなる透明絶縁基板の上に、画素電極やスイッチング
用の薄膜トランジスタ、さらには周辺駆動回路を集積形
成したものである。薄膜トランジスタの活性層として、
一般に非晶質シリコンあるいは多結晶シリコンが用いら
れる。多結晶シリコンは非晶質シリコンに比べキャリア
の移動度が１００倍程度高い為、画素電極スイッチング
用の薄膜トランジスタに加え、周辺駆動回路も同一基板
上に形成できる。薄膜トランジスタはトップゲート型と
ボトムゲート型がある。
【０００３】
【発明が解決しようとする課題】多結晶シリコン薄膜ト
ランジスタの信頼性は、トップゲート型に比べボトムゲ
ート型が優れている。トップゲート型ではガラス等から
なる透明絶縁基板の上に多結晶シリコン薄膜が成膜さ
れ、これを活性層としてその上にゲート絶縁膜を介して
ゲート電極が形成される。従って、透明絶縁基板に含ま
れる不純物等が活性層に拡散する惧れがあり、薄膜トラ
ンジスタの動作特性の劣化につながる。これに対し、ボ
トムゲート型では透明絶縁基板の上にゲート電極を形成
し、さらにゲート絶縁膜を介してその上に活性層となる
多結晶シリコン薄膜を成膜する。従って、汚染物質の供
給源となる透明絶縁基板から活性層が離れているので、
動作特性の劣化が生じにくい。この半面、トップゲート
型構造ではゲート電極をマスクとしたセルフアライメン
トによる不純物注入プロセスが採用でき、製造工程が比
較的単純である。これに対し、ボトムゲート型構造は薄
膜トランジスタの製造プロセスが複雑になるという課題
があった。
ランジスタの信頼性は、トップゲート型に比べボトムゲ
ート型が優れている。トップゲート型ではガラス等から
なる透明絶縁基板の上に多結晶シリコン薄膜が成膜さ
れ、これを活性層としてその上にゲート絶縁膜を介して
ゲート電極が形成される。従って、透明絶縁基板に含ま
れる不純物等が活性層に拡散する惧れがあり、薄膜トラ
ンジスタの動作特性の劣化につながる。これに対し、ボ
トムゲート型では透明絶縁基板の上にゲート電極を形成
し、さらにゲート絶縁膜を介してその上に活性層となる
多結晶シリコン薄膜を成膜する。従って、汚染物質の供
給源となる透明絶縁基板から活性層が離れているので、
動作特性の劣化が生じにくい。この半面、トップゲート
型構造ではゲート電極をマスクとしたセルフアライメン
トによる不純物注入プロセスが採用でき、製造工程が比
較的単純である。これに対し、ボトムゲート型構造は薄
膜トランジスタの製造プロセスが複雑になるという課題
があった。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はボトムゲート型薄膜トランジスタの
製造プロセスを効率化可能な、表示用薄膜半導体装置の
製造方法を提供する事を目的とする。かかる目的を達成
する為に以下の手段を講じた。即ち、本発明によれば表
示用薄膜半導体装置は以下の工程により製造される。先
ず、透明基板の表面側にゲート電極を含む遮光性のゲー
ト配線を行方向に沿ってパタニング形成する第１工程を
行なう。次に、該ゲート電極の上にゲート絶縁膜を介し
て非単結晶性の半導体薄膜を成膜しさらに不純物を選択
的にドーピングしてソース領域及びドレイン領域を備え
たボトムゲート型の薄膜トランジスタを形成する第２工
程を行なう。さらに、第１層間絶縁膜を介して該ソース
領域に接続する遮光性の信号配線を列方向に沿ってパタ
ニング形成する第３工程を行なう。さらに、第２層間絶
縁膜を介して該ドレイン領域に接続する透明導電膜を成
膜する第４工程を行なう。最後に、該透明導電膜の上に
フォトレジストを成膜した後、互いに交差するゲート配
線及び信号配線をマスクとしてセルフアライメントで該
フォトレジストを透明基板の裏面から露光してパタニン
グし、さらにパタニングされたフォトレジストを介して
該透明導電膜をエッチングし行列状に分離した画素電極
に加工する。好ましくは、前記第５工程は該フォトレジ
ストを透明基板の裏面からオーバ露光でパタニングする
事により、個々の画素電極とその周囲を縁取るゲート配
線及び信号配線との間に所定のオーバラップを残す。
題に鑑み、本発明はボトムゲート型薄膜トランジスタの
製造プロセスを効率化可能な、表示用薄膜半導体装置の
製造方法を提供する事を目的とする。かかる目的を達成
する為に以下の手段を講じた。即ち、本発明によれば表
示用薄膜半導体装置は以下の工程により製造される。先
ず、透明基板の表面側にゲート電極を含む遮光性のゲー
ト配線を行方向に沿ってパタニング形成する第１工程を
行なう。次に、該ゲート電極の上にゲート絶縁膜を介し
て非単結晶性の半導体薄膜を成膜しさらに不純物を選択
的にドーピングしてソース領域及びドレイン領域を備え
たボトムゲート型の薄膜トランジスタを形成する第２工
程を行なう。さらに、第１層間絶縁膜を介して該ソース
領域に接続する遮光性の信号配線を列方向に沿ってパタ
ニング形成する第３工程を行なう。さらに、第２層間絶
縁膜を介して該ドレイン領域に接続する透明導電膜を成
膜する第４工程を行なう。最後に、該透明導電膜の上に
フォトレジストを成膜した後、互いに交差するゲート配
線及び信号配線をマスクとしてセルフアライメントで該
フォトレジストを透明基板の裏面から露光してパタニン
グし、さらにパタニングされたフォトレジストを介して
該透明導電膜をエッチングし行列状に分離した画素電極
に加工する。好ましくは、前記第５工程は該フォトレジ
ストを透明基板の裏面からオーバ露光でパタニングする
事により、個々の画素電極とその周囲を縁取るゲート配
線及び信号配線との間に所定のオーバラップを残す。
【０００５】本発明の他の側面によれば、表示用薄膜半
導体装置は以下の工程に従って製造される。先ず、透明
基板の上に遮光性のゲート電極をパタニング形成する第
１工程を行なう。次に、該ゲート電極の上にゲート絶縁
膜を介して光透過性で且つ非単結晶性の半導体薄膜を成
膜する第２工程を行なう。続いて、該半導体薄膜の上に
保護膜を介してフォトレジストを成膜した後、該ゲート
電極をマスクとしてセルフアライメントで該透明基板の
裏面から露光し該ゲート電極に整合したフォトレジスト
パタンを形成する第３工程を行なう。さらに、該フォト
レジストパタンをマスクとして透明基板の表面から不純
物を該半導体薄膜にドーピングしてボトムゲート型の薄
膜トランジスタを集積形成する第４工程を行なう。最後
に、所定の画面部に位置する薄膜トランジスタに接続し
て画素電極を形成する第５工程を行なう。好ましくは、
前記第２工程と第３工程との間で、該半導体薄膜をアイ
ランド状にエッチングし薄膜トランジスタの素子領域毎
に分離する工程を行なう。又好ましくは、前記第５工程
は透明基板の表面側に透明導電膜を成膜した後、裏面側
からの露光処理を含むフォトリソグラフィ及びエッチン
グを用いて該透明導電膜を画素電極に加工する。さらに
好ましくは、前記第４工程は該フォトレジストパタンを
マスクとして不純物を低濃度でドーピングした後、該フ
ォトレジストパタンを除去して拡大されたフォトレジス
トパタンを新たに作成しこれをマスクとして不純物を高
濃度でドーピングする事によりＬＤＤ構造の薄膜トラン
ジスタを形成する。又好ましくは、前記第４工程は該フ
ォトレジストパタンが存在しない領域にある半導体薄膜
に不純物をドーピングして該薄膜トランジスタと同時に
画素電極の補助容量を形成する。加えて好ましくは、前
記第２工程は光透過性で且つ非単結晶性の半導体薄膜と
して多結晶シリコン薄膜を成膜する。又好ましくは、前
記第４工程は該画面部に含まれる画素電極のスイッチン
グ用の薄膜トランジスタと同時に、該画面部を囲む周辺
部にも薄膜トランジスタを集積形成し該スイッチング用
の薄膜トランジスタを駆動する回路部を一体的に作成す
る。
導体装置は以下の工程に従って製造される。先ず、透明
基板の上に遮光性のゲート電極をパタニング形成する第
１工程を行なう。次に、該ゲート電極の上にゲート絶縁
膜を介して光透過性で且つ非単結晶性の半導体薄膜を成
膜する第２工程を行なう。続いて、該半導体薄膜の上に
保護膜を介してフォトレジストを成膜した後、該ゲート
電極をマスクとしてセルフアライメントで該透明基板の
裏面から露光し該ゲート電極に整合したフォトレジスト
パタンを形成する第３工程を行なう。さらに、該フォト
レジストパタンをマスクとして透明基板の表面から不純
物を該半導体薄膜にドーピングしてボトムゲート型の薄
膜トランジスタを集積形成する第４工程を行なう。最後
に、所定の画面部に位置する薄膜トランジスタに接続し
て画素電極を形成する第５工程を行なう。好ましくは、
前記第２工程と第３工程との間で、該半導体薄膜をアイ
ランド状にエッチングし薄膜トランジスタの素子領域毎
に分離する工程を行なう。又好ましくは、前記第５工程
は透明基板の表面側に透明導電膜を成膜した後、裏面側
からの露光処理を含むフォトリソグラフィ及びエッチン
グを用いて該透明導電膜を画素電極に加工する。さらに
好ましくは、前記第４工程は該フォトレジストパタンを
マスクとして不純物を低濃度でドーピングした後、該フ
ォトレジストパタンを除去して拡大されたフォトレジス
トパタンを新たに作成しこれをマスクとして不純物を高
濃度でドーピングする事によりＬＤＤ構造の薄膜トラン
ジスタを形成する。又好ましくは、前記第４工程は該フ
ォトレジストパタンが存在しない領域にある半導体薄膜
に不純物をドーピングして該薄膜トランジスタと同時に
画素電極の補助容量を形成する。加えて好ましくは、前
記第２工程は光透過性で且つ非単結晶性の半導体薄膜と
して多結晶シリコン薄膜を成膜する。又好ましくは、前
記第４工程は該画面部に含まれる画素電極のスイッチン
グ用の薄膜トランジスタと同時に、該画面部を囲む周辺
部にも薄膜トランジスタを集積形成し該スイッチング用
の薄膜トランジスタを駆動する回路部を一体的に作成す
る。
【０００６】なお、本発明に従って製造された表示用薄
膜半導体装置はアクティブマトリクス型の表示装置に組
み込む事ができる。この場合、予め対向電極が形成され
た対向基板を所定の間隙を介して該透明基板に接合し、
該間隙に液晶を注入する事により、アクティブマトリク
ス型表示装置が完成する。
膜半導体装置はアクティブマトリクス型の表示装置に組
み込む事ができる。この場合、予め対向電極が形成され
た対向基板を所定の間隙を介して該透明基板に接合し、
該間隙に液晶を注入する事により、アクティブマトリク
ス型表示装置が完成する。
【０００７】
【作用】本発明の第１側面によれば、薄膜トランジスタ
を集積形成した後層間絶縁膜を介してその上に透明導電
膜を成膜する。さらに、この透明導電膜の上にフォトレ
ジストを成膜した後、互いに交差するゲート配線及び信
号配線をマスクとしてセルフアライメントで該フォトレ
ジストを透明基板の裏面から露光してパタニングする。
このパタニングされたフォトレジストを介して該透明導
電膜をエッチングし行列状に分離した画素電極に加工す
る。互いに直交するゲート配線及び信号配線をマスクと
して裏面露光処理により画素電極が形成でき、パタニン
グ処理が簡略化される。さらに、オーバ露光でパタニン
グする事により、個々の画素電極とその周囲を縁取るゲ
ート配線及び信号配線との間に所定のマージンを自動的
に形成でき、最大限開口率を拡大できる。本発明の第２
側面によれば、半導体薄膜の上に保護膜を介してフォト
レジストを成膜した後、下地のゲート電極をマスクとし
てセルフアライメントで透明基板の裏面から露光しゲー
ト電極に整合したフォトレジストパタンを形成する。こ
のフォトレジストパタンをマスクとして不純物を半導体
薄膜にドーピングして薄膜トランジスタを形成する。こ
の場合にも裏面露光を採用する事により、フォトレジス
トのパタニング処理を簡略化でき、工程合理化につなが
る。この様に、本発明によれば裏面露光を多用する事に
よりボトムゲート型の薄膜トランジスタの製造プロセス
の合理化又は簡略化が可能になる。
を集積形成した後層間絶縁膜を介してその上に透明導電
膜を成膜する。さらに、この透明導電膜の上にフォトレ
ジストを成膜した後、互いに交差するゲート配線及び信
号配線をマスクとしてセルフアライメントで該フォトレ
ジストを透明基板の裏面から露光してパタニングする。
このパタニングされたフォトレジストを介して該透明導
電膜をエッチングし行列状に分離した画素電極に加工す
る。互いに直交するゲート配線及び信号配線をマスクと
して裏面露光処理により画素電極が形成でき、パタニン
グ処理が簡略化される。さらに、オーバ露光でパタニン
グする事により、個々の画素電極とその周囲を縁取るゲ
ート配線及び信号配線との間に所定のマージンを自動的
に形成でき、最大限開口率を拡大できる。本発明の第２
側面によれば、半導体薄膜の上に保護膜を介してフォト
レジストを成膜した後、下地のゲート電極をマスクとし
てセルフアライメントで透明基板の裏面から露光しゲー
ト電極に整合したフォトレジストパタンを形成する。こ
のフォトレジストパタンをマスクとして不純物を半導体
薄膜にドーピングして薄膜トランジスタを形成する。こ
の場合にも裏面露光を採用する事により、フォトレジス
トのパタニング処理を簡略化でき、工程合理化につなが
る。この様に、本発明によれば裏面露光を多用する事に
よりボトムゲート型の薄膜トランジスタの製造プロセス
の合理化又は簡略化が可能になる。
【０００８】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる表示用薄膜半導
体装置製造方法の一例を示す工程図である。先ず工程
（Ａ）で、ガラス等からなる透明基板１の表面側にゲー
ト電極２を含む遮光性のゲート配線を行方向に沿ってパ
タニング形成する。例えば、Ｍｏ，Ｔａ等の金属又は合
金をスパッタリングで成膜した後、フォトリソグラフィ
及びエッチングを行なってゲート電極２及びゲート配線
に加工する。この段階で第１のフォトマスクが必要にな
る。
詳細に説明する。図１は本発明にかかる表示用薄膜半導
体装置製造方法の一例を示す工程図である。先ず工程
（Ａ）で、ガラス等からなる透明基板１の表面側にゲー
ト電極２を含む遮光性のゲート配線を行方向に沿ってパ
タニング形成する。例えば、Ｍｏ，Ｔａ等の金属又は合
金をスパッタリングで成膜した後、フォトリソグラフィ
及びエッチングを行なってゲート電極２及びゲート配線
に加工する。この段階で第１のフォトマスクが必要にな
る。
【０００９】工程（Ｂ）に進み、ゲート電極２を被覆す
るようにゲート絶縁膜３を成膜する。本例では、このゲ
ート絶縁膜３はゲート電極２の陽極酸化膜とＰ−ＳｉＮ
膜とＰ−ＳｉＯ2 膜の多層構造になっている。Ｐ−Ｓｉ
Ｎ膜及びＰ−ＳｉＯ2 膜はプラズマＣＶＤ法により成膜
される。
るようにゲート絶縁膜３を成膜する。本例では、このゲ
ート絶縁膜３はゲート電極２の陽極酸化膜とＰ−ＳｉＮ
膜とＰ−ＳｉＯ2 膜の多層構造になっている。Ｐ−Ｓｉ
Ｎ膜及びＰ−ＳｉＯ2 膜はプラズマＣＶＤ法により成膜
される。
【００１０】工程（Ｃ）に進み、ゲート電極２の上にゲ
ート絶縁膜３を介して非単結晶性の半導体薄膜４を成膜
する。ここでは、ＣＶＤ法により非晶質シリコン薄膜を
成膜した後、エキシマレーザ光を照射して一旦溶融化し
再結晶させて多結晶シリコン薄膜に転換している。続い
て、半導体薄膜４をアイランド状にエッチングし、予め
薄膜トランジスタの素子領域（活性層）毎に分離する。
従来、この分離工程（アイソレーション）は下地のゲー
ト絶縁膜３をエッチングする惧れがあった為、後の段階
で行なっていた。本発明では、早い段階でアイソレーシ
ョンを実施しており、余分な部位に活性層が残る事がな
くなる。このアイソレーションで２枚目のフォトマスク
が必要になる。
ート絶縁膜３を介して非単結晶性の半導体薄膜４を成膜
する。ここでは、ＣＶＤ法により非晶質シリコン薄膜を
成膜した後、エキシマレーザ光を照射して一旦溶融化し
再結晶させて多結晶シリコン薄膜に転換している。続い
て、半導体薄膜４をアイランド状にエッチングし、予め
薄膜トランジスタの素子領域（活性層）毎に分離する。
従来、この分離工程（アイソレーション）は下地のゲー
ト絶縁膜３をエッチングする惧れがあった為、後の段階
で行なっていた。本発明では、早い段階でアイソレーシ
ョンを実施しており、余分な部位に活性層が残る事がな
くなる。このアイソレーションで２枚目のフォトマスク
が必要になる。
【００１１】工程（Ｄ）に進み、半導体薄膜４を被覆す
る様に保護膜（キャッピング膜）５を成膜する。この保
護膜５は活性な多結晶シリコンからなる半導体薄膜４を
汚染から保護すると共に、界面の状態を良好に保持す
る。保護膜５は例えばＳｉＯ2をＣＶＤ法で成膜して形
成する。但し、ＳｉＯ2 以外の材料を選択する事もでき
る。次工程の不純物注入処理を考慮すると、保護膜５の
厚みは薄い方が良く、標準的には５０〜１００nmに設定
される。但し、１０〜２００nm程度であれば制御可能で
ある。さらに、半導体薄膜４の上に保護膜５を介してフ
ォトレジストを成膜した後、下地のゲート電極２をマス
クとしてセルフアライメントで透明基板１の裏面から露
光処理を行ない、ゲート電極２に整合したフォトレジス
トパタン６を形成する。このパタニング処理ではゲート
電極２をマスクとしたセルフアライメントで裏面露光を
行なっているので、別にフォトマスクを使用する必要が
なくなる。さらに、このフォトレジストパタン６をマス
クとして透明基板１の表面から不純物を半導体薄膜４に
ドーピング（注入）する。ここでは、比較的低濃度のＮ
型不純物（例えば燐）をイオンドーピングにより注入し
ている。このイオンドーピングは原料気体をイオン化し
た後質量分析を行なう事なくそのまま加速して不純物を
半導体薄膜にドーピングする方法である。比較的大面積
の表示用薄膜半導体装置を製造する場合にはイオンドー
ピング法が好適である。但し、本発明はイオンドーピン
グに限られるものではなく、イオンインプランテーショ
ンにより不純物を注入しても良い。このイオンインプラ
ンテーションは原料気体をイオン化した後質量分離にか
け、加速ビームを作成して、半導体薄膜の所望部位に選
択的に不純物を注入するものである。本明細書ではイオ
ンドーピング法とイオンインプランテーション法の両者
を含めて不純物のドーピング又は注入と呼んでいる。以
上の様に、工程（Ｄ）では、裏面露光を用いてフォトレ
ジストパタン６を作成し、さらにこれをマスクとして不
純物を注入している。ゲート電極２は金属膜からなり遮
光性を有する一方、半導体薄膜４は多結晶シリコンから
なり光透過性である。従って、ゲート電極２をマスクと
した裏面露光が効率的且つ精密に行なえる。半導体薄膜
４が非晶質シリコンの場合には、多結晶シリコンに比べ
光透過性が劣るので、裏面露光処理の効率性が低下す
る。
る様に保護膜（キャッピング膜）５を成膜する。この保
護膜５は活性な多結晶シリコンからなる半導体薄膜４を
汚染から保護すると共に、界面の状態を良好に保持す
る。保護膜５は例えばＳｉＯ2をＣＶＤ法で成膜して形
成する。但し、ＳｉＯ2 以外の材料を選択する事もでき
る。次工程の不純物注入処理を考慮すると、保護膜５の
厚みは薄い方が良く、標準的には５０〜１００nmに設定
される。但し、１０〜２００nm程度であれば制御可能で
ある。さらに、半導体薄膜４の上に保護膜５を介してフ
ォトレジストを成膜した後、下地のゲート電極２をマス
クとしてセルフアライメントで透明基板１の裏面から露
光処理を行ない、ゲート電極２に整合したフォトレジス
トパタン６を形成する。このパタニング処理ではゲート
電極２をマスクとしたセルフアライメントで裏面露光を
行なっているので、別にフォトマスクを使用する必要が
なくなる。さらに、このフォトレジストパタン６をマス
クとして透明基板１の表面から不純物を半導体薄膜４に
ドーピング（注入）する。ここでは、比較的低濃度のＮ
型不純物（例えば燐）をイオンドーピングにより注入し
ている。このイオンドーピングは原料気体をイオン化し
た後質量分析を行なう事なくそのまま加速して不純物を
半導体薄膜にドーピングする方法である。比較的大面積
の表示用薄膜半導体装置を製造する場合にはイオンドー
ピング法が好適である。但し、本発明はイオンドーピン
グに限られるものではなく、イオンインプランテーショ
ンにより不純物を注入しても良い。このイオンインプラ
ンテーションは原料気体をイオン化した後質量分離にか
け、加速ビームを作成して、半導体薄膜の所望部位に選
択的に不純物を注入するものである。本明細書ではイオ
ンドーピング法とイオンインプランテーション法の両者
を含めて不純物のドーピング又は注入と呼んでいる。以
上の様に、工程（Ｄ）では、裏面露光を用いてフォトレ
ジストパタン６を作成し、さらにこれをマスクとして不
純物を注入している。ゲート電極２は金属膜からなり遮
光性を有する一方、半導体薄膜４は多結晶シリコンから
なり光透過性である。従って、ゲート電極２をマスクと
した裏面露光が効率的且つ精密に行なえる。半導体薄膜
４が非晶質シリコンの場合には、多結晶シリコンに比べ
光透過性が劣るので、裏面露光処理の効率性が低下す
る。
【００１２】工程（Ｅ）に進み、使用済みになったフォ
トレジストパタン６を除去した後、拡大されたフォトレ
ジストパタン７を新たに作成する。この段階で３枚目の
フォトマスクが必要になる。拡大されたフォトレジスト
パタン７をマスクとしてＮ型の不純物を高濃度で注入す
る事により、ＬＤＤ構造のボトムゲート型薄膜トランジ
スタを形成する。この不純物注入はイオンドーピング又
はイオンインプランテーションにより行なわれる。Ｎ型
の不純物が高濃度に注入された部位が薄膜トランジスタ
（ＴＦＴ）のソース領域Ｓ及びドレイン領域Ｄとなる。
又、フォトレジストパタン７により被覆されたＮ型不純
物の低濃度領域がＬＤＤ領域（オフセット領域）にな
る。この後、エキシマレーザ光を照射し、半導体薄膜４
に注入された不純物を活性化する。
トレジストパタン６を除去した後、拡大されたフォトレ
ジストパタン７を新たに作成する。この段階で３枚目の
フォトマスクが必要になる。拡大されたフォトレジスト
パタン７をマスクとしてＮ型の不純物を高濃度で注入す
る事により、ＬＤＤ構造のボトムゲート型薄膜トランジ
スタを形成する。この不純物注入はイオンドーピング又
はイオンインプランテーションにより行なわれる。Ｎ型
の不純物が高濃度に注入された部位が薄膜トランジスタ
（ＴＦＴ）のソース領域Ｓ及びドレイン領域Ｄとなる。
又、フォトレジストパタン７により被覆されたＮ型不純
物の低濃度領域がＬＤＤ領域（オフセット領域）にな
る。この後、エキシマレーザ光を照射し、半導体薄膜４
に注入された不純物を活性化する。
【００１３】工程（Ｆ）に進み、ＬＤＤ構造を有し且つ
ボトムゲート型のＴＦＴを被覆する様に、第１層間絶縁
膜（パシベーション膜）８を成膜する。例えば、ＣＶＤ
法によりＰＳＧとＰ−ＳｉＮを重ねて成膜し、第１層間
絶縁膜８とする。この後、透明基板１を４００℃程度の
温度で加熱処理（アニール）し、第１層間絶縁膜８に含
有していた水素を半導体薄膜４に導入して、所謂水素化
処理を行なう。これにより、ＴＦＴの動作特性が改善で
きる。第１層間絶縁膜８の膜厚は２００〜６００nm程度
である。さらに、フォトリソグラフィ及びエッチングを
行なって、第１層間絶縁膜８にコンタクトホールを開口
する。これにより、ＴＦＴのソース領域Ｓ及びドレイン
領域Ｄの一部が露出する。このコンタクトホール開口
に、４枚目のフォトマスクが必要になる。
ボトムゲート型のＴＦＴを被覆する様に、第１層間絶縁
膜（パシベーション膜）８を成膜する。例えば、ＣＶＤ
法によりＰＳＧとＰ−ＳｉＮを重ねて成膜し、第１層間
絶縁膜８とする。この後、透明基板１を４００℃程度の
温度で加熱処理（アニール）し、第１層間絶縁膜８に含
有していた水素を半導体薄膜４に導入して、所謂水素化
処理を行なう。これにより、ＴＦＴの動作特性が改善で
きる。第１層間絶縁膜８の膜厚は２００〜６００nm程度
である。さらに、フォトリソグラフィ及びエッチングを
行なって、第１層間絶縁膜８にコンタクトホールを開口
する。これにより、ＴＦＴのソース領域Ｓ及びドレイン
領域Ｄの一部が露出する。このコンタクトホール開口
に、４枚目のフォトマスクが必要になる。
【００１４】工程（Ｇ）に進み、第１層間絶縁膜８に形
成したコンタクトホールを介してソース領域Ｓに接続す
る様に、遮光性の信号配線９を列方向に沿ってパタニン
グ形成する。例えば、アルミニウム等からなる金属膜を
成膜した後、フォトリソグラフィ及びエッチングを行な
って信号配線９に加工する。このプロセスで５枚目のフ
ォトマスクを用いる。但し、ドレイン領域Ｄ側のコンタ
クトホールには金属膜を残さない様にエッチングする。
成したコンタクトホールを介してソース領域Ｓに接続す
る様に、遮光性の信号配線９を列方向に沿ってパタニン
グ形成する。例えば、アルミニウム等からなる金属膜を
成膜した後、フォトリソグラフィ及びエッチングを行な
って信号配線９に加工する。このプロセスで５枚目のフ
ォトマスクを用いる。但し、ドレイン領域Ｄ側のコンタ
クトホールには金属膜を残さない様にエッチングする。
【００１５】工程（Ｈ）に進み、信号配線９を被覆する
様に第２層間絶縁膜（平坦化膜）１０を成膜する。第２
層間絶縁膜１０はアクリル系の感光性樹脂からなり、層
間短絡を防止すると共に、ボトムゲート型ＴＦＴの表面
凹凸を埋めて平坦化する。この為、アクティブマトリク
ス型の液晶パネル等に組み込んだ場合、液晶の配向性を
良好にできる。さらに、感光性樹脂からなる平坦化膜１
０に対してフォトリソグラフィ及びエッチングを行な
い、ＴＦＴのドレイン領域Ｄに連通するコンタクトホー
ルを開口する。この段階で６枚目のフォトマスクが必要
になる。
様に第２層間絶縁膜（平坦化膜）１０を成膜する。第２
層間絶縁膜１０はアクリル系の感光性樹脂からなり、層
間短絡を防止すると共に、ボトムゲート型ＴＦＴの表面
凹凸を埋めて平坦化する。この為、アクティブマトリク
ス型の液晶パネル等に組み込んだ場合、液晶の配向性を
良好にできる。さらに、感光性樹脂からなる平坦化膜１
０に対してフォトリソグラフィ及びエッチングを行な
い、ＴＦＴのドレイン領域Ｄに連通するコンタクトホー
ルを開口する。この段階で６枚目のフォトマスクが必要
になる。
【００１６】最後に工程（Ｉ）に進み、第２層間絶縁膜
（平坦化膜）１０に開口したコンタクトホールを介して
ドレイン領域Ｄに接続する様に、ＩＴＯ等からなる透明
導電膜をスパッタリング等により成膜する。続いて、こ
の透明導電膜の上にフォトレジストを成膜した後、互い
に交差するゲート配線及び信号配線９をマスクとして、
セルフアライメントでフォトレジストを透明基板１の裏
面から露光してパタニングする。さらに、パタニングさ
れたフォトレジストを介して透明導電膜をエッチング
し、行列状に分離した画素電極１１に加工する。特徴事
項として、透明導電膜をスパッタリングした後フォトレ
ジストを塗布し、ここで裏面露光を行なう。この様にす
ると、遮光性のゲート配線や信号配線９の存在しない領
域のみが感光してフォトレジストが残る。このフォトレ
ジストを用いて透明導電膜をエッチングし、画素電極１
１に加工する。ゲート配線と信号配線９がブラックマト
リクスとなり、それ以外の領域には透明導電膜が存在す
る事になり、表示パネルに組み立てた場合液晶の配向を
電圧制御する事が可能である。これにより、最大の画素
開口率が得られる。この際、フォトレジストを透明基板
１の裏面からオーバ露光でパタニングする事により、個
々の画素電極１１とその周囲を縁取るゲート配線及び信
号配線９との間に所定のオーバラップ（マージン）を残
す様にしている。即ち、オーバ露光をするとマスクとな
る信号配線９やゲート配線の上にまで光が若干廻り込む
為、その部分のフォトレジストも感光し残される事にな
る。これにより、画素電極１１も光の廻り込み量程度だ
け周辺に拡大した寸法となり、ブラックマトリクスとな
る信号配線９やゲート配線と一部重なる為、光漏れを有
効に防止できる。
（平坦化膜）１０に開口したコンタクトホールを介して
ドレイン領域Ｄに接続する様に、ＩＴＯ等からなる透明
導電膜をスパッタリング等により成膜する。続いて、こ
の透明導電膜の上にフォトレジストを成膜した後、互い
に交差するゲート配線及び信号配線９をマスクとして、
セルフアライメントでフォトレジストを透明基板１の裏
面から露光してパタニングする。さらに、パタニングさ
れたフォトレジストを介して透明導電膜をエッチング
し、行列状に分離した画素電極１１に加工する。特徴事
項として、透明導電膜をスパッタリングした後フォトレ
ジストを塗布し、ここで裏面露光を行なう。この様にす
ると、遮光性のゲート配線や信号配線９の存在しない領
域のみが感光してフォトレジストが残る。このフォトレ
ジストを用いて透明導電膜をエッチングし、画素電極１
１に加工する。ゲート配線と信号配線９がブラックマト
リクスとなり、それ以外の領域には透明導電膜が存在す
る事になり、表示パネルに組み立てた場合液晶の配向を
電圧制御する事が可能である。これにより、最大の画素
開口率が得られる。この際、フォトレジストを透明基板
１の裏面からオーバ露光でパタニングする事により、個
々の画素電極１１とその周囲を縁取るゲート配線及び信
号配線９との間に所定のオーバラップ（マージン）を残
す様にしている。即ち、オーバ露光をするとマスクとな
る信号配線９やゲート配線の上にまで光が若干廻り込む
為、その部分のフォトレジストも感光し残される事にな
る。これにより、画素電極１１も光の廻り込み量程度だ
け周辺に拡大した寸法となり、ブラックマトリクスとな
る信号配線９やゲート配線と一部重なる為、光漏れを有
効に防止できる。
【００１７】以上の工程（Ａ）〜（Ｉ）を経て表示用薄
膜半導体装置が完成する。この装置は画素電極１１とこ
れを駆動するＬＤＤ構造のボトムゲート型薄膜トランジ
スタ（ＴＦＴ）が集積形成されている。ＴＦＴは例えば
多結晶シリコンからなる半導体薄膜４を活性層としてい
る。この後、アクティブマトリクス型の液晶表示装置を
組み立てる場合には、予め対向電極が形成された対向基
板を所定の間隙を介して透明基板１に接合し、この間隙
に液晶を注入すれば良い。本発明にかかる製造方法によ
れば、裏面露光を多用する事により、合計６枚のフォト
マスクのみを使用してＬＤＤ構造を有するボトムゲート
型のＴＦＴ及び画素電極が集積形成できる。なお、ＬＤ
Ｄ構造を採用しない場合にはフォトマスクを１枚省略で
きる。又、平坦化膜１０を採用しない場合にはさらにフ
ォトマスクを１枚削減できる。従って、最低４枚のフォ
トマスクと裏面露光を組み合わせれば、ボトムゲート型
の薄膜トランジスタを備えた表示用薄膜半導体装置を作
成可能である。
膜半導体装置が完成する。この装置は画素電極１１とこ
れを駆動するＬＤＤ構造のボトムゲート型薄膜トランジ
スタ（ＴＦＴ）が集積形成されている。ＴＦＴは例えば
多結晶シリコンからなる半導体薄膜４を活性層としてい
る。この後、アクティブマトリクス型の液晶表示装置を
組み立てる場合には、予め対向電極が形成された対向基
板を所定の間隙を介して透明基板１に接合し、この間隙
に液晶を注入すれば良い。本発明にかかる製造方法によ
れば、裏面露光を多用する事により、合計６枚のフォト
マスクのみを使用してＬＤＤ構造を有するボトムゲート
型のＴＦＴ及び画素電極が集積形成できる。なお、ＬＤ
Ｄ構造を採用しない場合にはフォトマスクを１枚省略で
きる。又、平坦化膜１０を採用しない場合にはさらにフ
ォトマスクを１枚削減できる。従って、最低４枚のフォ
トマスクと裏面露光を組み合わせれば、ボトムゲート型
の薄膜トランジスタを備えた表示用薄膜半導体装置を作
成可能である。
【００１８】図２は、本発明にかかる表示用薄膜半導体
装置製造方法の他の例を示す工程図である。本例では、
画面部に含まれる画素電極のスイッチング用の薄膜トラ
ンジスタと同時に、画面部を囲む周辺部にも薄膜トラン
ジスタを集積形成し、スイッチング用の薄膜トランジス
タを駆動する回路部を一体的に作成している。薄膜トラ
ンジスタの活性層として、光透過性で且つ非単結晶性の
多結晶シリコン薄膜を用いる事により、画素電極スイッ
チング用の薄膜トランジスタに加え周辺回路部を構成す
る薄膜トランジスタを同一基板に集積形成できる。本製
造方法は、基本的には図１に示した製造方法と同様であ
り、対応する部分には対応する参照番号を付して理解を
容易にしている。又、各工程も類似しており、対応する
工程には対応する工程符号を付してある。先ず工程
（Ａ）で、画面部Ｘにゲート電極２ｘをパタニングす
る。同時に、周辺部Ｙにもゲート電極２ｙをパタニング
形成する。工程（Ｂ）で、ゲート電極２ｘ，２ｙを被覆
する様にゲート絶縁膜３を形成する。工程（Ｃ）で、ゲ
ート絶縁膜３の上に多結晶シリコンからなる半導体薄膜
４を成膜する。さらに、これをアイランド状にパタニン
グして各薄膜トランジスタの素子領域（活性層）にする
所謂アイソレーションをこの段階で行なう。工程（Ｄ）
で、半導体薄膜４を被覆する様に極薄の保護膜５を成膜
する。その上に、フォトレジストを成膜した後、ゲート
電極２ｘ，２ｙをマスクとして裏面露光を行ない、所望
のフォトレジストパタン６ｘ，６ｙを設ける。これらの
フォトレジストパタン６ｘ，６ｙをマスクとして、表面
側からイオンドーピングを行ない、Ｎ型の不純物を低濃
度で注入する。次に工程（Ｅ）で、使用済みになったフ
ォトレジストパタン６ｘ，６ｙを除去した後、新たにフ
ォトレジストパタン７ｘ，７ｙを設ける。一方のフォト
レジストパタン７ｘは先の対応するフォトレジストパタ
ン６ｘよりも一廻り大きく形成されている。これに対
し、フォトレジストパタン７ｙは先の対応するフォトレ
ジストパタン６ｙより若干縮小した形状でパタニングさ
れている。これらのフォトレジストパタン７ｘ，７ｙを
マスクとしてイオンドーピングによりＮ型の不純物を高
濃度で注入する。これにより、画面部ＸにはＬＤＤ構造
で且つボトムゲート型の画素電極スイッチング用薄膜ト
ランジスタ（ＴＦＴ−ＳＷ）が形成される。一方、周辺
部Ｙには同じくボトムゲート型の薄膜トランジスタＴＦ
Ｔ−ＣＫＴが形成され、駆動回路を構成する。このＴＦ
Ｔ−ＣＫＴはＬＤＤ構造ではなく、比較的大きな電流駆
動能力を有しており、駆動回路を構成する上で好適であ
る。この様に、後のフォトレジストパタン７ｙを前のフ
ォトレジストパタン６ｙより縮小化する事により、ＬＤ
Ｄ構造なしのＴＦＴ−ＣＫＴが得られる。又、これによ
りオフセット領域がなくなるのでゲート寄生容量を小さ
くできる。
装置製造方法の他の例を示す工程図である。本例では、
画面部に含まれる画素電極のスイッチング用の薄膜トラ
ンジスタと同時に、画面部を囲む周辺部にも薄膜トラン
ジスタを集積形成し、スイッチング用の薄膜トランジス
タを駆動する回路部を一体的に作成している。薄膜トラ
ンジスタの活性層として、光透過性で且つ非単結晶性の
多結晶シリコン薄膜を用いる事により、画素電極スイッ
チング用の薄膜トランジスタに加え周辺回路部を構成す
る薄膜トランジスタを同一基板に集積形成できる。本製
造方法は、基本的には図１に示した製造方法と同様であ
り、対応する部分には対応する参照番号を付して理解を
容易にしている。又、各工程も類似しており、対応する
工程には対応する工程符号を付してある。先ず工程
（Ａ）で、画面部Ｘにゲート電極２ｘをパタニングす
る。同時に、周辺部Ｙにもゲート電極２ｙをパタニング
形成する。工程（Ｂ）で、ゲート電極２ｘ，２ｙを被覆
する様にゲート絶縁膜３を形成する。工程（Ｃ）で、ゲ
ート絶縁膜３の上に多結晶シリコンからなる半導体薄膜
４を成膜する。さらに、これをアイランド状にパタニン
グして各薄膜トランジスタの素子領域（活性層）にする
所謂アイソレーションをこの段階で行なう。工程（Ｄ）
で、半導体薄膜４を被覆する様に極薄の保護膜５を成膜
する。その上に、フォトレジストを成膜した後、ゲート
電極２ｘ，２ｙをマスクとして裏面露光を行ない、所望
のフォトレジストパタン６ｘ，６ｙを設ける。これらの
フォトレジストパタン６ｘ，６ｙをマスクとして、表面
側からイオンドーピングを行ない、Ｎ型の不純物を低濃
度で注入する。次に工程（Ｅ）で、使用済みになったフ
ォトレジストパタン６ｘ，６ｙを除去した後、新たにフ
ォトレジストパタン７ｘ，７ｙを設ける。一方のフォト
レジストパタン７ｘは先の対応するフォトレジストパタ
ン６ｘよりも一廻り大きく形成されている。これに対
し、フォトレジストパタン７ｙは先の対応するフォトレ
ジストパタン６ｙより若干縮小した形状でパタニングさ
れている。これらのフォトレジストパタン７ｘ，７ｙを
マスクとしてイオンドーピングによりＮ型の不純物を高
濃度で注入する。これにより、画面部ＸにはＬＤＤ構造
で且つボトムゲート型の画素電極スイッチング用薄膜ト
ランジスタ（ＴＦＴ−ＳＷ）が形成される。一方、周辺
部Ｙには同じくボトムゲート型の薄膜トランジスタＴＦ
Ｔ−ＣＫＴが形成され、駆動回路を構成する。このＴＦ
Ｔ−ＣＫＴはＬＤＤ構造ではなく、比較的大きな電流駆
動能力を有しており、駆動回路を構成する上で好適であ
る。この様に、後のフォトレジストパタン７ｙを前のフ
ォトレジストパタン６ｙより縮小化する事により、ＬＤ
Ｄ構造なしのＴＦＴ−ＣＫＴが得られる。又、これによ
りオフセット領域がなくなるのでゲート寄生容量を小さ
くできる。
【００１９】次に図３の工程（Ｆ）に進み、ＴＦＴ−Ｓ
Ｗ及びＴＦＴ−ＣＫＴを第１層間絶縁膜８で被覆する。
さらに、この第１層間絶縁膜８にコンタクトホールを開
口する。工程（Ｇ）に進み、第１層間絶縁膜８の上にア
ルミニウム、チタン、クロム等の金属膜を成膜した後、
所定の形状にパタニングして信号配線９に加工する。但
し、ＴＦＴ−ＳＷのドレイン領域Ｄから金属膜を予め除
去しておく。工程（Ｈ）に進み、信号配線９を被覆する
様に第２層間絶縁膜（平坦化膜）１０を成膜する。又、
この平坦化膜１０にＴＦＴ−ＳＷのドレイン領域Ｄに連
通するコンタクトホールを開口する。最後に工程（Ｉ）
で、平坦化膜１０の上に透明導電膜を成膜した後、ゲー
ト配線や信号配線９をマスクとして裏面露光処理を行な
い、画素電極１１を形成する。この際、平坦化膜１０の
上には透明導電膜が一部不要な部位にも残されるが、動
作特性上何ら問題はない。以上の工程（Ａ）〜（Ｉ）を
行なう事により、画面部ＸにはＴＦＴ−ＳＷと画素電極
１１が集積形成される一方、周辺部ＹにはＮチャネル型
のＴＦＴ−ＣＫＴが集積形成される。ＴＦＴ−ＣＫＴの
集合により所望の駆動回路が形成できる。なお、本例で
はＮチャネル型のＴＦＴのみを用いて駆動回路を構成し
ているが、これに代えてＮチャネル型とＰチャネル型を
組み合わせたＣＭＯＳ構造を単位として周辺駆動回路を
構成しても良い。この場合には、Ｎ型の不純物とＰ型の
不純物を各ＴＦＴ毎に打ち分ける為、最低１枚のフォト
マスクが追加的に必要になる。
Ｗ及びＴＦＴ−ＣＫＴを第１層間絶縁膜８で被覆する。
さらに、この第１層間絶縁膜８にコンタクトホールを開
口する。工程（Ｇ）に進み、第１層間絶縁膜８の上にア
ルミニウム、チタン、クロム等の金属膜を成膜した後、
所定の形状にパタニングして信号配線９に加工する。但
し、ＴＦＴ−ＳＷのドレイン領域Ｄから金属膜を予め除
去しておく。工程（Ｈ）に進み、信号配線９を被覆する
様に第２層間絶縁膜（平坦化膜）１０を成膜する。又、
この平坦化膜１０にＴＦＴ−ＳＷのドレイン領域Ｄに連
通するコンタクトホールを開口する。最後に工程（Ｉ）
で、平坦化膜１０の上に透明導電膜を成膜した後、ゲー
ト配線や信号配線９をマスクとして裏面露光処理を行な
い、画素電極１１を形成する。この際、平坦化膜１０の
上には透明導電膜が一部不要な部位にも残されるが、動
作特性上何ら問題はない。以上の工程（Ａ）〜（Ｉ）を
行なう事により、画面部ＸにはＴＦＴ−ＳＷと画素電極
１１が集積形成される一方、周辺部ＹにはＮチャネル型
のＴＦＴ−ＣＫＴが集積形成される。ＴＦＴ−ＣＫＴの
集合により所望の駆動回路が形成できる。なお、本例で
はＮチャネル型のＴＦＴのみを用いて駆動回路を構成し
ているが、これに代えてＮチャネル型とＰチャネル型を
組み合わせたＣＭＯＳ構造を単位として周辺駆動回路を
構成しても良い。この場合には、Ｎ型の不純物とＰ型の
不純物を各ＴＦＴ毎に打ち分ける為、最低１枚のフォト
マスクが追加的に必要になる。
【００２０】図４は、本発明に従って製造された表示用
薄膜半導体装置の別の例を示す断面図である。基本的に
は、図３の（Ｉ）に示した構造と同一であり、対応する
部分には対応する参照番号を付して理解を容易にしてい
る。本例では、画面部Ｘに対してＴＦＴ−ＳＷ及び画素
電極１１に加え、補助容量Ｃｓを同時に形成している。
即ち、図１又は図２の工程（Ｅ）において、フォトレジ
ストパタン７，７ｘ，７ｙが存在しない領域にある半導
体薄膜４に不純物を注入して、ＴＦＴ−ＳＷと同時に画
素電極１１の補助容量Ｃｓを形成している。図示する様
に、補助容量Ｃｓは下側電極と上側電極と両者に挟まれ
た誘電体膜とから構成されている。下側電極２ｚはゲー
ト電極２ｘ，２ｙと同時にパタニング形成された金属膜
からなる。上側電極は、半導体薄膜４にＮ型の不純物が
高濃度で注入された領域からなり、ＴＦＴ−ＳＷのドレ
イン領域Ｄに連続している。誘電体膜はゲート絶縁膜３
と同一層からなる。
薄膜半導体装置の別の例を示す断面図である。基本的に
は、図３の（Ｉ）に示した構造と同一であり、対応する
部分には対応する参照番号を付して理解を容易にしてい
る。本例では、画面部Ｘに対してＴＦＴ−ＳＷ及び画素
電極１１に加え、補助容量Ｃｓを同時に形成している。
即ち、図１又は図２の工程（Ｅ）において、フォトレジ
ストパタン７，７ｘ，７ｙが存在しない領域にある半導
体薄膜４に不純物を注入して、ＴＦＴ−ＳＷと同時に画
素電極１１の補助容量Ｃｓを形成している。図示する様
に、補助容量Ｃｓは下側電極と上側電極と両者に挟まれ
た誘電体膜とから構成されている。下側電極２ｚはゲー
ト電極２ｘ，２ｙと同時にパタニング形成された金属膜
からなる。上側電極は、半導体薄膜４にＮ型の不純物が
高濃度で注入された領域からなり、ＴＦＴ−ＳＷのドレ
イン領域Ｄに連続している。誘電体膜はゲート絶縁膜３
と同一層からなる。
【００２１】最後に図５は、本発明に従って製造された
表示用薄膜半導体装置を駆動基板として組み立てられた
アクティブマトリクス型液晶表示装置の一例を示す模式
的な斜視図である。図示する様に、アクティブマトリク
ス型液晶表示装置は、透明基板１０１と対向基板１０２
と両者の間に保持された液晶１０３とを備えたパネル構
造を有する。透明基板１０１には画面部１０４と周辺部
とが集積形成されている。周辺部は垂直駆動回路１０５
と水平駆動回路１０６とを含んでいる。又、透明基板１
０１の周辺部上端には外部接続用の端子部１０７が形成
されている。端子部１０７は配線１０８を介して垂直駆
動回路１０５及び水平駆動回路１０６に接続している。
画面部１０４は行列状に交差したゲート配線１０９及び
信号配線１１０を含んでいる。各交差部には画素電極１
１１とこれをスイッチング駆動する薄膜トランジスタ１
１２が形成されている。ゲート配線１０９は垂直駆動回
路１０５に接続し、信号配線１１０は水平駆動回路１０
６に接続している。薄膜トランジスタ１１２のドレイン
領域は対応する画素電極１１１に接続し、ソース領域は
対応する信号配線１１０に接続し、ゲート電極は対応す
るゲート配線１０９に連続している。図示する様に、ゲ
ート配線１０９と信号配線１１０は直交しており、ブラ
ックマトリクスを構成する。このブラックマトリクスに
対してセルフアライメントで裏面露光により画素電極１
１１を加工できる。
表示用薄膜半導体装置を駆動基板として組み立てられた
アクティブマトリクス型液晶表示装置の一例を示す模式
的な斜視図である。図示する様に、アクティブマトリク
ス型液晶表示装置は、透明基板１０１と対向基板１０２
と両者の間に保持された液晶１０３とを備えたパネル構
造を有する。透明基板１０１には画面部１０４と周辺部
とが集積形成されている。周辺部は垂直駆動回路１０５
と水平駆動回路１０６とを含んでいる。又、透明基板１
０１の周辺部上端には外部接続用の端子部１０７が形成
されている。端子部１０７は配線１０８を介して垂直駆
動回路１０５及び水平駆動回路１０６に接続している。
画面部１０４は行列状に交差したゲート配線１０９及び
信号配線１１０を含んでいる。各交差部には画素電極１
１１とこれをスイッチング駆動する薄膜トランジスタ１
１２が形成されている。ゲート配線１０９は垂直駆動回
路１０５に接続し、信号配線１１０は水平駆動回路１０
６に接続している。薄膜トランジスタ１１２のドレイン
領域は対応する画素電極１１１に接続し、ソース領域は
対応する信号配線１１０に接続し、ゲート電極は対応す
るゲート配線１０９に連続している。図示する様に、ゲ
ート配線１０９と信号配線１１０は直交しており、ブラ
ックマトリクスを構成する。このブラックマトリクスに
対してセルフアライメントで裏面露光により画素電極１
１１を加工できる。
【００２２】
【発明の効果】以上説明した様に、本発明によれば、裏
面露光処理を用いてボトムゲート型の薄膜トランジスタ
及び画素電極を集積形成している。この為、フォトマス
クの使用枚数が従来に比べ少なくて済み、製造プロセス
が低コストになる。又、信号配線及びゲート配線をブラ
ックマトリクスとしたセルフアライメントで裏面露光に
より画素電極をパタニングするので、従来に比し画素開
口率を大きくとる事ができる。自動的に、オンチップブ
ラックマトリクス構造が得られる。又、ボトムゲート電
極をマスクとした裏面露光によりフォトレジストパタン
を作成し、これを利用してＬＤＤ構造の画素電極スイッ
チング用薄膜トランジスタを形成すると共に、同時にＬ
ＤＤ構造なしの薄膜トランジスタを駆動回路部に集積形
成している。これにより、ボトムゲート型薄膜トランジ
スタの能力を最大限に生かした形でスイッチング素子と
周辺駆動回路を同一基板に内蔵できる。
面露光処理を用いてボトムゲート型の薄膜トランジスタ
及び画素電極を集積形成している。この為、フォトマス
クの使用枚数が従来に比べ少なくて済み、製造プロセス
が低コストになる。又、信号配線及びゲート配線をブラ
ックマトリクスとしたセルフアライメントで裏面露光に
より画素電極をパタニングするので、従来に比し画素開
口率を大きくとる事ができる。自動的に、オンチップブ
ラックマトリクス構造が得られる。又、ボトムゲート電
極をマスクとした裏面露光によりフォトレジストパタン
を作成し、これを利用してＬＤＤ構造の画素電極スイッ
チング用薄膜トランジスタを形成すると共に、同時にＬ
ＤＤ構造なしの薄膜トランジスタを駆動回路部に集積形
成している。これにより、ボトムゲート型薄膜トランジ
スタの能力を最大限に生かした形でスイッチング素子と
周辺駆動回路を同一基板に内蔵できる。
【図１】本発明にかかる表示用薄膜半導体装置製造方法
を示す工程図である。
を示す工程図である。
【図２】同じく本製造方法の他の例を示す工程図であ
る。
る。
【図３】同じく本製造方法の他の例を示す工程図であ
る。
る。
【図４】本発明に従って製造された表示用薄膜半導体装
置の一例を示す部分断面図である。
置の一例を示す部分断面図である。
【図５】本発明に従って製造された表示用薄膜半導体装
置を用いて組み立てられたアクティブマトリクス型液晶
表示装置の一例を示す模式的な斜視図である。
置を用いて組み立てられたアクティブマトリクス型液晶
表示装置の一例を示す模式的な斜視図である。
１ 透明基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 半導体薄膜 ５ 保護膜 ６ フォトレジストパタン ７ フォトレジストパタン ８ 第１層間絶縁膜 ９ 信号配線 １０ 第２層間絶縁膜 １１ 画素電極
Claims (11)
- 【請求項１】 透明基板の表面側にゲート電極を含む遮
光性のゲート配線を行方向に沿ってパタニング形成する
第１工程と、 該ゲート電極の上にゲート絶縁膜を介して非単結晶性の
半導体薄膜を成膜しさらに不純物を選択的にドーピング
してソース領域及びドレイン領域を備えたボトムゲート
型の薄膜トランジスタを形成する第２工程と、 第１層間絶縁膜を介して該ソース領域に接続する遮光性
の信号配線を列方向に沿ってパタニング形成する第３工
程と、 第２層間絶縁膜を介して該ドレイン領域に接続する透明
導電膜を成膜する第４工程と、 該透明導電膜の上にフォトレジストを成膜した後、互い
に交差するゲート配線及び信号配線をマスクとしてセル
フアライメントで該フォトレジストを透明基板の裏面か
ら露光してパタニングし、さらにパタニングされたフォ
トレジストを介して該透明導電膜をエッチングし行列状
に分離した画素電極に加工する第５工程とを行なう表示
用薄膜半導体装置の製造方法。 - 【請求項２】 前記第５工程は、該フォトレジストを透
明基板の裏面からオーバ露光でパタニングする事によ
り、個々の画素電極とその周囲を縁取るゲート配線及び
信号配線との間に所定のオーバラップを残す事を特徴と
する請求項１記載の表示用薄膜半導体装置の製造方法。 - 【請求項３】 透明基板の上に遮光性のゲート電極をパ
タニング形成する第１工程と、 該ゲート電極の上にゲート絶縁膜を介して光透過性で且
つ非単結晶性の半導体薄膜を成膜する第２工程と、 該半導体薄膜の上に保護膜を介してフォトレジストを成
膜した後、該ゲート電極をマスクとしてセルフアライメ
ントで該透明基板の裏面から露光し該ゲート電極に整合
したフォトレジストパタンを形成する第３工程と、 該フォトレジストパタンをマスクとして透明基板の表面
から不純物を該半導体薄膜にドーピングしてボトムゲー
ト型の薄膜トランジスタを集積形成する第４工程と、 所定の画面部に位置する薄膜トランジスタに接続して画
素電極を形成する第５工程とを行なう表示用薄膜半導体
装置の製造方法。 - 【請求項４】 前記第２工程と第３工程との間で、該半
導体薄膜をアイランド状にエッチングし薄膜トランジス
タの素子領域毎に分離する工程を行なう事を特徴とする
請求項３記載の表示用薄膜半導体装置の製造方法。 - 【請求項５】 前記第５工程は、透明基板の表面側に透
明導電膜を成膜した後、裏面側からの露光処理を含むフ
ォトリソグラフィ及びエッチングを用いて該透明導電膜
を画素電極に加工する事を特徴とする請求項３記載の表
示用薄膜半導体装置の製造方法。 - 【請求項６】 前記第４工程は、該フォトレジストパタ
ンをマスクとして不純物を低濃度でドーピングした後、
該フォトレジストパタンを除去して拡大されたフォトレ
ジストパタンを新たに作成しこれをマスクとして不純物
を高濃度でドーピングする事によりＬＤＤ構造の薄膜ト
ランジスタを形成する事を特徴とする請求項３記載の表
示用薄膜半導体装置の製造方法。 - 【請求項７】 前記第４工程は、該フォトレジストパタ
ンが存在しない領域にある半導体薄膜に不純物をドーピ
ングして該薄膜トランジスタと同時に画素電極の補助容
量を形成する事を特徴とする請求項３記載の表示用薄膜
半導体装置の製造方法。 - 【請求項８】 前記第２工程は、光透過性で且つ非単結
晶性の半導体薄膜として多結晶シリコン薄膜を成膜する
事を特徴とする請求項３記載の表示用薄膜半導体装置の
製造方法。 - 【請求項９】 前記第４工程は、該画面部に含まれる画
素電極のスイッチング用の薄膜トランジスタと同時に、
該画面部を囲む周辺部にも薄膜トランジスタを集積形成
し該スイッチング用の薄膜トランジスタを駆動する回路
部を一体的に作成する事を特徴とする請求項８記載の表
示用薄膜半導体装置の製造方法。 - 【請求項１０】 透明基板の表面側にゲート電極を含む
遮光性のゲート配線を行方向に沿ってパタニング形成す
る第１工程と、 該ゲート電極の上にゲート絶縁膜を介して非単結晶性の
半導体薄膜を成膜しさらに不純物を選択的にドーピング
してソース領域及びドレイン領域を備えたボトムゲート
型の薄膜トランジスタを形成する第２工程と、 第１層間絶縁膜を介して該ソース領域に接続する遮光性
の信号配線を列方向に沿ってパタニング形成する第３工
程と、 第２層間絶縁膜を介して該ドレイン領域に接続する透明
導電膜を成膜する第４工程と、 該透明導電膜の上にフォトレジストを成膜した後、互い
に交差するゲート配線及び信号配線をマスクとしてセル
フアライメントで該フォトレジストを透明基板の裏面か
ら露光してパタニングし、さらにパタニングされたフォ
トレジストを介して該透明導電膜をエッチングし、行列
状に分離した画素電極に加工する第５工程と、 予め対向電極が形成された対向基板を所定の間隙を介し
て該透明基板に接合し、該間隙に液晶を注入する第６工
程とを行なうアクティブマトリクス型表示装置の製造方
法。 - 【請求項１１】 透明基板の上に遮光性のゲート電極を
パタニング形成する第１工程と、 該ゲート電極の上にゲート絶縁膜を介して光透過性で且
つ非単結晶性の半導体薄膜を成膜する第２工程と、 該半導体薄膜の上に保護膜を介してフォトレジストを成
膜した後、該ゲート電極をマスクとしてセルフアライメ
ントで該透明基板の裏面から露光し該ゲート電極に整合
したフォトレジストパタンを形成する第３工程と、 該フォトレジストパタンをマスクとして透明基板の表面
から不純物を該半導体薄膜にドーピングしてボトムゲー
ト型の薄膜トランジスタを集積形成する第４工程と、 所定の画面部に位置する薄膜トランジスタに接続して画
素電極を形成する第５工程と、 予め対向電極が形成された対向基板を所定の間隙を介し
て該透明基板に接合し、該間隙に液晶を注入する第６工
程とを行なうアクティブマトリクス型表示装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10474695A JPH08279615A (ja) | 1995-04-04 | 1995-04-04 | 表示用薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10474695A JPH08279615A (ja) | 1995-04-04 | 1995-04-04 | 表示用薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279615A true JPH08279615A (ja) | 1996-10-22 |
Family
ID=14389067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10474695A Pending JPH08279615A (ja) | 1995-04-04 | 1995-04-04 | 表示用薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279615A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000156504A (ja) * | 1998-09-04 | 2000-06-06 | Semiconductor Energy Lab Co Ltd | 半導体素子からなる半導体回路を備えた半導体装置およびその作製方法 |
| JP2007298992A (ja) * | 1995-11-17 | 2007-11-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP2008098653A (ja) * | 1998-08-21 | 2008-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7709844B2 (en) | 1998-07-16 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device equipped with semiconductor circuits composed of semiconductor elements and processes for production thereof |
| US20140011329A1 (en) * | 2011-01-18 | 2014-01-09 | Peking University Shenzhen Graduate School | Method for manufacturing self-aligned thin film transistor |
| JP2019525238A (ja) * | 2016-07-25 | 2019-09-05 | シェンジェン ロイオル テクノロジーズ カンパニー リミテッドＳｈｅｎｚｈｅｎ Ｒｏｙｏｌｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．， Ｌｔｄ． | アレイ基板及びアレイ基板の製造方法 |
-
1995
- 1995-04-04 JP JP10474695A patent/JPH08279615A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007298992A (ja) * | 1995-11-17 | 2007-11-15 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US7709844B2 (en) | 1998-07-16 | 2010-05-04 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device equipped with semiconductor circuits composed of semiconductor elements and processes for production thereof |
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| US20140011329A1 (en) * | 2011-01-18 | 2014-01-09 | Peking University Shenzhen Graduate School | Method for manufacturing self-aligned thin film transistor |
| US8956926B2 (en) * | 2011-01-18 | 2015-02-17 | Peking University Shenzhen Graduate School | Method for manufacturing self-aligned thin film transistor |
| JP2019525238A (ja) * | 2016-07-25 | 2019-09-05 | シェンジェン ロイオル テクノロジーズ カンパニー リミテッドＳｈｅｎｚｈｅｎ Ｒｏｙｏｌｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．， Ｌｔｄ． | アレイ基板及びアレイ基板の製造方法 |
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