JP5490138B2 - 薄膜トランジスタとその製造方法、半導体装置とその製造方法、並びに表示装置 - Google Patents

薄膜トランジスタとその製造方法、半導体装置とその製造方法、並びに表示装置 Download PDF

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Description

本発明は、薄膜トランジスタとその製造方法、半導体装置とその製造方法、並びに表示装置に関し、より詳しくは、ボトムゲート構造の薄膜トランジスタとその製造方法、半導体装置とその製造方法、並びに表示装置に関する。
ボトムゲート構造の薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」という）の製造プロセスにおいて、ソース領域およびドレイン領域に、ソース電極およびドレイン電極をそれぞれ電気的に接続するためのコンタクトホールを開孔する場合、キャップ膜と呼ばれる絶縁膜と、キャップ膜の表面に形成された層間絶縁膜とをエッチングしなければならない。一方、チャネル層で覆われていないゲート電極の表面には、ゲート絶縁膜、キャップ膜、層間絶縁膜が順に積層されている。そこで、コンタクトホールを介して、配線層をゲート電極と電気的に接続するためには、キャップ膜と層間絶縁膜だけでなく、さらにゲート絶縁膜もエッチングしなければならない。このように、ボトムゲート構造のＴＦＴでは、ソース領域およびドレイン領域上の絶縁膜の膜厚よりも、チャネル層で覆われていないゲート電極上の絶縁膜の膜厚がゲート絶縁膜の膜厚だけ厚い。このため、ソース領域およびドレイン領域上のコンタクトホールと、ゲート電極上のコンタクトホールとを同一の工程で同時に開孔することは難しく、従来それらのコンタクトホールは別工程でそれぞれ開孔されていた。
日本の特開２００１−３２００５６号公報に記載のボトムゲート構造のＴＦＴでも、チャネル層で覆われていないゲート電極上の絶縁膜の膜厚と、ソース領域およびドレイン領域上の絶縁膜の膜厚とは異なるものと思われる。このため、ゲート電極上のコンタクトホールと、ソース領域およびドレイン領域上のコンタクトホールは、それぞれ別工程で開孔されたと推測される。
日本の特開２００１−３２００５６号公報
しかし、ソース領域およびドレイン領域上にコンタクトホールを開孔する工程と、ゲート電極上にコンタクトホールを開孔する工程とを別工程にすれば、ＴＦＴの製造プロセスが複雑になる。その結果、ＴＡＴ（Turn Around Time）が長くなるので歩留りが低下するだけでなく、使用するフォトマスクの枚数が増えるので製造コストが高くなるという問題が生じる。
また、ソース領域およびドレイン領域上にコンタクトホールを開孔する工程と、チャネル層で覆われていないゲート電極上にコンタクトホールを開孔する工程とを同一の工程で行なえば、製造プロセスを簡略化することができるが、次のような問題が生じる。図１６（ａ）は、従来のＴＦＴ６００のソース領域６２０ａおよびドレイン領域６２０ｂ上のコンタクトホール６３５ａ，６３５ｂの形状を示す断面図であり、図１６（ｂ）は、従来のＴＦＴ６００のチャネル層６２０で覆われていないゲート電極６１０上のコンタクトホール６５５の形状を示す断面図である。
図１６（ａ）に示すように、ＴＦＴ６００では、ガラス基板６０１上に、ゲート電極６１０、ゲート絶縁膜６１５、およびチャネル層６２０が順に形成されている。チャネル層６２０の左右の端部には、それぞれソース領域６２０ａとドレイン領域６２０ｂが形成され、その中央部にはチャネル領域６２０ｃが形成されている。チャネル層６２０の表面にはキャップ膜６２５と、第１および第２の層間絶縁膜６３０，６３１とが順に積層されている。一方、図１６（ｂ）に示すように、チャネル層６２０で覆われていないゲート電極６１０上のコンタクトホール６５５が開孔される領域（以下、「ゲートコンタクト領域」という）には、キャップ膜６２５とゲート電極６１０との間に、さらにゲート絶縁膜６１５が積層されている。この結果、ゲート電極６１０上の絶縁膜の膜厚ｄ２は、ソース領域６２０ａおよびドレイン領域６２０ｂ上の絶縁膜の膜厚ｄ１よりも厚くなる。
このようなソース領域６２０ａおよびドレイン領域６２０ｂ上と、ゲート電極６１０上とに、それぞれコンタクトホール６３５ａ，６３５ｂ，６５５を同時に開孔した場合、コンタクトホール６３５ａ，６３５ｂがそれぞれソース領域６２０ａおよびドレイン領域６２０ｂの表面に到達した時、コンタクトホール６５５は、まだゲート絶縁膜６１５の表面付近までしか開孔されていない。さらに、コンタクトホール６５５がゲート電極６１０の表面に到達するまでエッチングすると、その間に、コンタクトホール６３５ａ，６３５ｂ内では、ソース領域６２０ａおよびドレイン領域６２０ｂのエッチングが進み、コンタクトホール６３５ａ，６３５ｂ内のソース領域６２０ａおよびドレイン領域６２０ｂの膜厚が薄くなり、さらにはソース領域６２０ａおよびドレイン領域６２０ｂが消失してしまう場合もある。この場合、ソース電極（図示しない）とソース領域６２０ａ、および、ドレイン電極（図示しない）とドレイン領域６２０ｂのコンタクト抵抗がそれぞれ大きくなるという問題が生じる。
そこで、本発明の目的は、コンタクトホールを開孔する工程を簡略化した薄膜トランジスタの製造方法を提供することである。また、本発明の他の目的は、ソース領域とソース電極、および、ドレイン領域とドレイン電極との間のコンタクト抵抗が大きくならないような薄膜トランジスタを提供することである。
本発明の第１の局面は、絶縁基板上に形成されたボトムゲート型の薄膜トランジスタであって、
前記絶縁基板上に形成された第１のゲート電極と、
前記第１のゲート電極の一部を覆うように形成されたチャネル層と、
前記チャネル層の下面に形成されたゲート絶縁膜と、
前記チャネル層に形成されたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の表面上に形成された第１の絶縁膜と、
前記チャネル層で覆われていない前記第１のゲート電極の表面上に形成された第２の絶縁膜と、
前記第１の絶縁膜に形成され、前記ソース領域および前記ドレイン領域の表面に達する第１のコンタクトホールと、
前記第２の絶縁膜に形成され、前記チャネル層で覆われていない前記第１のゲート電極の表面に達する第２のコンタクトホールとを備え、
前記第１の絶縁膜の膜厚と、前記第２の絶縁膜の膜厚とが等しいことを特徴とする。
本発明の第２の局面は、本発明の第１の局面において、
前記チャネル層を挟んで前記第１のゲート電極と対向するように、前記第１の絶縁膜上に形成された第２のゲート電極をさらに備えることを特徴とする。
本発明の第３の局面は、絶縁基板上に形成されたボトムゲート型の薄膜トランジスタの製造方法であって、
前記絶縁基板上にゲート電極を形成する工程と、
前記ゲート電極を含む前記絶縁基板を覆うようにゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜上に半導体膜を成膜する工程と、
前記半導体膜と前記ゲート絶縁膜とをエッチングすることにより前記ゲート電極の一部を覆って前記ゲート絶縁膜上に延びるチャネル層を形成すると同時に、前記チャネル層で覆われていない前記ゲート電極上の前記半導体膜と前記ゲート絶縁膜とを除去する工程と、
前記チャネル層に不純物をドープしてソース領域とドレイン領域とを形成する工程と、
前記チャネル層および前記ゲート電極を含む前記絶縁基板を覆うように絶縁膜を成膜する工程と、
前記絶縁膜をエッチングして、前記ソース領域および前記ドレイン領域の表面に達する第１のコンタクトホールと、前記ゲート絶縁膜が除去された前記ゲート電極の表面に達する第２のコンタクトホールとを同時に開孔する工程とを備えることを特徴とする。
本発明の第４の局面は、本発明の第３の局面において、
前記ソース領域と前記ドレイン領域とを形成する工程は、前記半導体膜をエッチングして前記チャネル層を形成した後に、前記チャネル層に前記不純物をドープする工程を含むことを特徴とする。
本発明の第５の局面は、本発明の第３の局面において、
前記ソース領域と前記ドレイン領域とを形成する工程は、前記半導体膜をエッチングして前記チャネル層を形成する前に、前記半導体膜に前記不純物をドープする工程を含むことを特徴とする。
本発明の第６の局面は、薄膜トランジスタと遮光膜を有するフォトダイオードとが同一の絶縁基板上に形成された半導体装置であって、
前記薄膜トランジスタは、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極の一部を覆うように形成されたチャネル層と、
前記チャネル層の下面に形成されたゲート絶縁膜と、
前記チャネル層に形成されたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の表面上に形成された第１の絶縁膜と、
前記チャネル層で覆われていない前記ゲート電極の表面上に形成された第２の絶縁膜と、
前記第１の絶縁膜に形成され、前記ソース領域および前記ドレイン領域の表面に達する第１のコンタクトホールと、
前記第２の絶縁膜に形成され、前記チャネル層で覆われていない前記ゲート電極の表面に達する第２のコンタクトホールとを備え、
前記フォトダイオードは、
前記絶縁基板上に形成された遮光膜と、
前記遮光膜上に前記ゲート絶縁膜を間に挟んで形成された島状半導体層と
前記島状半導体層に形成されたアノード領域およびカソード領域と、
前記アノード領域およびカソード領域の表面上に形成された第３の絶縁膜と、
前記第３の絶縁膜に形成され、前記アノード領域およびカソード領域の表面に達する第３のコンタクトホールとを備え、
前記第１の絶縁膜の膜厚と、前記第２の絶縁膜の膜厚と、前記第３の絶縁膜の膜厚とが等しいことを特徴とする。
本発明の第７の局面は、薄膜トランジスタと、遮光膜を有するフォトダイオードとが同一の絶縁基板上に形成された半導体装置の製造方法であって、
前記絶縁基板上に前記薄膜トランジスタのゲート電極と前記遮光膜とを形成する工程と、
前記ゲート電極と前記遮光膜とを含む前記絶縁基板を覆うように、ゲート絶縁膜を成膜する工程と、
前記ゲート絶縁膜上に半導体膜を成膜する工程と、
前記半導体膜をパターニングすることにより、前記ゲート電極の一部を覆って前記ゲート絶縁膜上に延びる前記薄膜トランジスタのチャネル層と前記フォトダイオードの島状半導体層とを形成すると同時に、前記チャネル層で覆われていない前記ゲート電極上の前記半導体膜と前記ゲート絶縁膜とを除去する工程と、
前記チャネル層にソース領域とドレイン領域とを形成し、前記島状半導体層にカソード領域とアノード領域とを形成する工程と、
前記チャネル層と、前記島状半導体層と、前記ゲート絶縁膜が除去された前記ゲート電極とを含む前記絶縁基板を覆うように絶縁膜を成膜する工程と、
前記絶縁膜をエッチングして、前記ソース領域および前記ドレイン領域の表面に達する第１のコンタクトホールと、前記ゲート絶縁膜が除去された前記ゲート電極の表面に達する第２のコンタクトホールと、前記カソード領域および前記アノード領域の表面に達する第３のコンタクトホールとを同時に開孔する工程とを備えることを特徴とする。
本発明の第８の局面は、画像を表示するアクティブマトリクス型の表示装置であって、
複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された画素形成部とを備える表示部と、
前記複数のゲート配線を選択的に活性化するゲートドライバと、
表示すべき画像を表す画像信号を前記ソース配線に印加するソースドライバとを備え、
前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
前記スイッチング素子は、第１の局面に係る薄膜トランジスタであることを特徴とする。
本発明の第９の局面は、タッチパネル機能を備えたアクティブマトリクス型の表示装置であって、
複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された、本発明の第６の局面に係る半導体装置を含む画素形成部とを備える表示部と、
前記複数のゲート配線を選択的に活性化するゲートドライバと、
表示すべき画像を表す画像信号を前記ソース配線に印加するソースドライバと、
前記表示部上のタッチされた位置を検出する位置検出回路とを備え、
前記複数の画素形成部のそれぞれは、
対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子と、
前記画素形成部内に入射する光の強度に応じた信号を前記位置検出回路に出力する受光部とを含み、
前記スイッチング素子は前記半導体装置に含まれる薄膜トランジスタであり、前記受光部は前記半導体装置に含まれるフォトダイオードであることを特徴とする。
本発明の第１の局面によれば、チャネル層で覆われていないゲート電極上には、ゲート絶縁膜が形成されていないので、薄膜トランジスタのソース領域およびドレイン領域の表面に形成された第１の絶縁膜の膜厚は、チャネル層で覆われていないゲート電極の表面に形成された第２の絶縁膜の膜厚と等しくなる。このため、ソース領域およびドレイン領域の表面に達する第１のコンタクトホールと同時に、ゲート電極の表面に達する第２のコンタクトホールも開孔することができる。これにより、第２のコンタクトホールを開孔するときに、第１のコンタクトホール内のソース領域およびドレイン領域の膜厚が薄くなったり、消失したりすることはなくなり、ソース領域とソース電極、およびドレイン領域とドレイン電極の各コンタクト抵抗が大きくなることを防ぐことができる。
本発明の第２の局面によれば、ダブルゲート型の薄膜トランジスタでも、第１の局面と同様に、ソース領域とソース電極、およびドレイン領域とドレイン電極の各コンタクト抵抗が大きくなることを防ぐことができる。
本発明の第３の局面によれば、半導体膜をエッチングしてチャネル層を形成するときに、チャネル層で覆われていないゲート電極上の半導体膜とゲート絶縁膜をさらに除去する。そして、チャネル層とゲート電極とを含む絶縁基板を覆うように絶縁膜を形成する。その結果、チャネル層に形成されたソース領域およびドレイン領域上の絶縁膜の膜厚と、チャネル層で覆われていないゲート電極上の絶縁膜の膜厚が等しくなるので、ソース領域およびドレイン領域の表面に達する第１のコンタクトホールと、ゲート電極の表面に達する第２のコンタクトホールを同一の工程で開孔することができる。これにより、薄膜トランジスタのコンタクトホールを開孔する工程を簡略化することができる。
本発明の第４の局面によれば、薄膜トランジスタのコンタクトホールを開孔する工程を簡略化することができる。
本発明の第５の局面によれば、薄膜トランジスタのコンタクトホールを開孔する工程を簡略化することができる。
本発明の第６の局面によれば、薄膜トランジスタのチャネル層で覆われていないゲート電極上には、ゲート絶縁膜が形成されていない。このため、薄膜トランジスタのソース領域およびドレイン領域上の第１の絶縁膜の膜厚と、チャネル層で覆われていないゲート電極上の第２の絶縁膜の膜厚と、フォトダイオードのアノード領域とカソード領域上の第３の絶縁膜の膜厚とは等しくなる。これにより、ソース領域およびドレイン領域の表面に達する第１のコンタクトホールと、ゲート電極の表面に達する第２のコンタクトホールと、アノード領域およびカソード領域の表面に達する第３のコンタクトホールとを同時に開孔することができる。このため、第２のコンタクトホールを開孔するときに、第１のコンタクトホール内のソース領域およびドレイン領域や、第３のコンタクトホール内のアノード領域およびカソード領域の膜厚が薄くなったり、消失したりすることはなくなる。その結果、ソース領域とソース電極、ドレイン領域とドレイン電極、アノード領域とアノード電極、およびカソード領域とカソード電極の各コンタクト抵抗が大きくなることを防ぐことができる。
本発明の第７の局面によれば、半導体膜をエッチングしてチャネル層を形成するときに、チャネル層で覆われていないゲート電極上の半導体膜とゲート絶縁膜を除去する、そして、チャネル層とゲート電極とを含む絶縁基板を覆うように絶縁膜を形成する。この場合、薄膜トランジスタのソース領域およびドレイン領域上の絶縁膜の膜厚と、フォトダイオードのアノード領域およびカソード領域上の絶縁膜の膜厚と、チャネル層で覆われていないゲート電極上の絶縁膜の膜厚とは等しくなる。これにより、ソース領域およびドレイン領域の表面に達する第１のコンタクトホールと、ゲート電極の表面に達する第２のコンタクトホールと、アノード領域およびカソード領域の表面に達する第３のコンタクトホールとを同一の工程で開孔することができる。このため、半導体装置のコンタクトホールを開孔する工程を簡略化することができる。
本発明の第８の局面によれば、画素形成部に形成された薄膜トランジスタに含まれるコンタクトホールを開孔する工程を簡略化することにより、表示装置のＴＡＴを短縮したり、フォトマスクの使用枚数を低減したりして、表示装置の製造コストを低減することができる。
本発明の第９の局面によれば、画素形成部に形成された半導体装置に含まれるコンタクトホールを開孔する工程を簡略化することにより、タッチパネル機能を備えた表示装置のＴＡＴを短縮したり、フォトマスクの使用枚数を低減したりして、表示装置の製造コストを低減することができる。
本発明の第１の実施形態に係るＴＦＴの構成を示す平面図である。 （ａ）は、図１に示すＡ−Ａ線で切断したＴＦＴの断面図であり、（ｂ）は、図１に示すＢ−Ｂ線で切断したＴＦＴの断面図である。 （ａ）〜（ｅ）は、第１の実施形態に係るＴＦＴの各製造工程を示す工程断面図である。 （ｆ）〜（ｉ）は、第１の実施形態に係るＴＦＴの各製造工程を示す工程断面図である。 （ａ）は、図１に示すＡ−Ａ線と同じ断面で切断した、第２の実施形態に係るＴＦＴの断面図であり、（ｂ）は、図１に示すＢ−Ｂ線と同じ断面で切断した、第２の実施形態に係るＴＦＴの断面図である。 （ａ）〜（ｆ）は、第２の実施形態に係るＴＦＴの製造方法を示す各工程断面図である。 （ｇ）〜（ｊ）は、第２の実施形態に係るＴＦＴの製造方法を示す各工程断面図である。 本発明の第３の実施形態に係る半導体装置の構成を示す平面図である。 （ａ）は、図８に示すＣ−Ｃ線で切断したＴＦＴの断面図であり、（ｂ）は、図８に示すＤ−Ｄ線で切断したＴＦＴの断面図であり、（ｃ）は、図８に示すＥ−Ｅ線で切断したフォトダイオードの断面図である。 （ａ）〜（ｃ）は、第３の実施形態に係る半導体装置の各製造工程を示す工程断面図である。 （ｄ）〜（ｆ）は、第３の実施形態に係る半導体装置の各製造工程を示す工程断面図である。 （ｇ）および（ｈ）は、第３の実施形態に係る半導体装置の各製造工程を示す工程断面図である。 第１の実施形態に係るＴＦＴの変形例である、ダブルゲート型ＴＦＴの構成を示す断面図である。 第１の応用例である液晶表示装置の構成を示すブロック図である。 第２の応用例であるタッチパネル機能を備えた液晶表示装置の構成を示すブロック図である。 （ａ）は、従来のＴＦＴのソース領域およびドレイン領域上のコンタクトホールの形状を示す断面図であり、（ｂ）は、従来のＴＦＴのチャネル層で覆われていないゲート電極上のコンタクトホールの形状を示す断面図である。
＜１．第１の実施形態＞
＜１．１ ＴＦＴの構造＞
図１は、本発明の第１の実施形態に係るＴＦＴ１００の構成を示す平面図であり、図２（ａ）は、図１に示すＡ−Ａ線で切断したＴＦＴ１００の断面図であり、図２（ｂ）は、図１に示すＢ−Ｂ線で切断したＴＦＴ１００の断面図である。なお、図１では、見やすくするためにゲート絶縁膜、層間絶縁膜、平坦化膜等の絶縁膜の図示を省略する。また、ＴＦＴ１００は、液晶表示装置の画素形成部に設けられたスイッチング素子として使用されるＴＦＴである。
図１および図２を参照して、ＴＦＴ１００の構成を説明する。図１および図２に示すように、絶縁基板であるガラス基板１０１上に、金属からなるゲート電極１１０が形成されている。ゲート電極１１０の表面の一部およびガラス基板１０１の表面の一部を覆うように、ゲート絶縁膜１１５が形成されている。より詳しくは、ゲート絶縁膜１１５は、後述のチャネル層１２０とゲート電極１１０との間、およびチャネル層１２０とガラス基板１０１との間に挟まれるように形成されている。
ゲート絶縁膜１１５の表面に、平面視においてゲート電極１１０を跨いで左右に延びる、島状のチャネル層１２０が形成されている。チャネル層１２０は、多結晶シリコンからなり、ゲート電極１１０の上方に位置する。チャネル層１２０は、不純物をドープされていない真性シリコンからなるチャネル領域１２０ｃと、チャネル領域１２０ｃを挟むように形成され、低濃度のｎ型不純物をドープされた低濃度シリコン領域（ｎ-領域）からなる２つのＬＤＤ（Lightly Doped Drain）領域１２０ｄと、各ＬＤＤ領域１２０ｄの外側にそれぞれ位置し、高濃度のｎ型不純物をドープされた高濃度シリコン領域（ｎ+領域）からなるソース領域１２０ａおよびドレイン領域１２０ｂとを含む。
チャネル層１２０およびゲート電極１１０を含むガラス基板１０１の全面を覆うように絶縁膜であるキャップ膜１２５が形成され、キャップ膜１２５の表面に第１の層間絶縁膜１３０と第２の層間絶縁膜１３１とが順に積層されている。この結果、ソース領域１２０ａ上、ドレイン領域１２０ｂ上、およびゲート電極１１０のゲートコンタクト領域上のいずれにも、キャップ膜１２５、第１の層間絶縁膜１３０、および第２の層間絶縁膜１３１のみが積層され、ゲート絶縁膜１１５は積層されていない。したがって、ソース領域１２０ａおよびドレイン領域１２０ｂ上にそれぞれ形成されたコンタクトホール１３５ａ，１３５ｂと、ゲートコンタクト領域上に形成されたコンタクトホール１５５はいずれも、キャップ膜１２５、第１の層間絶縁膜１３０および第２の層間絶縁膜１３１をエッチングすることにより開孔される。
さらに、コンタクトホール１３５ａを介してソース領域１２０ａと電気的に接続されたソース電極１４０ａ、コンタクトホール１３５ｂを介してドレイン領域１２０ｂと電気的に接続されたドレイン電極１４０ｂ、および、コンタクトホール１５５を介してゲート電極１１０のゲートコンタクト領域と電気的に接続された配線層１５０が、第２の層間絶縁膜１３１の表面に形成されている。ソース電極１４０ａ、ドレイン電極１４０ｂ、および配線層１５０は同一の金属からなる。ソース電極１４０ａ、ドレイン電極１４０ｂ、および配線層１５０を含む第２の層間絶縁膜１３１の全面を覆うように平坦化膜１６０が形成される。平坦化膜１６０の表面に、透明金属からなり、ドレイン電極１４０ｂと電気的に接続された画素電極１７０が形成されている。画素電極１７０の表面に、遮光層１７５が形成されている。
＜１．２ ＴＦＴの製造方法＞
図３および図４は、第１の実施形態に係るＴＦＴ１００の各製造工程を示す工程断面図である。なお、各図の左側には、図１に示すＡ−Ａ線に沿った断面の工程断面図を記載し、右側には、図１に示すＢ−Ｂ線に沿った断面の工程断面図を記載する。
図３および図４を参照しながら、ＴＦＴ１００の製造方法を説明する。まず、ガラス基板１０１上に、スパッタリング法によって、膜厚５０〜２００ｎｍのモリブデン（Ｍｏ）を主成分とする金属膜（図示しない）を成膜する。なお、モリブデンを主成分とする金属膜の代わりに、アルミニウム（Ａｌ）、タングステン（Ｗ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）等を主成分とする金属膜、またはそれらの合金からなる金属膜を成膜してもよい。また、金属膜は上記金属膜のいずれかからなる単層膜であってもよく、あるいはそれらの金属膜の中から適宜選択して積層した積層金属膜であってもよい。金属膜上に、フォトリソグラフィ法を用いてレジストパターン（図示しない）を形成する。図３（ａ）に示すように、レジストパターンをマスクにして、ドライエッチング法により金属膜をエッチングし、ゲート電極１１０およびゲート配線（図示しない）を形成する。なお、ウエットエッチング法を用いて金属膜をエッチングしてもよい。
図３（ｂ）に示すように、ゲート電極１１０を含むガラス基板１０１の全面を覆うように、プラズマ化学気相成長法（Plasma Enhanced Chemical Vapor Deposition Method：以下「プラズマＣＶＤ法」という）を用いてゲート絶縁膜１１５を成膜する。さらに原料ガスを切り換えて、ゲート絶縁膜１１５の表面に非晶質シリコン膜１２１を連続して成膜する。ゲート絶縁膜１１５の膜厚は５０〜３００ｎｍであり、非晶質シリコン膜１２１の膜厚は５０〜１００ｎｍである。ゲート絶縁膜１１５は、例えば窒化シリコン（ＳｉＮｘ）からなり、その成膜には、モノシラン（ＳｉＨ４）ガス、アンモニア（ＮＨ３）ガス、および亜酸化窒素（Ｎ２Ｏ）ガスが使用される。また、ゲート絶縁膜１１５は、窒化シリコンの代わりに、ＴＥＯＳ（Tetra Ethoxy Silane：Ｓｉ（ＯＣ２Ｈ５）４）、酸化シリコン（ＳｉＯ２）、もしくは酸窒化シリコン（ＳｉＯＮ）のうちのいずれかからなる絶縁膜、またはそれらの絶縁膜の中から適宜選択して積層した積層絶縁膜であってもよい。また、非晶質シリコン膜１２１の成膜には、モノシランガスと水素（Ｈ２）ガスが使用される。
ゲート絶縁膜１１５と非晶質シリコン膜１２１とを連続して成膜する場合には、ゲート絶縁膜１１５を成膜した後に、ゲート絶縁膜１１５の表面を大気に晒すことなく非晶質シリコン膜１２１を成膜することになるので、ゲート絶縁膜１１５と非晶質シリコン膜１２１との界面の汚染が防止される。これにより、ＴＦＴ１００の閾値電圧の変動を抑えることができる。
次に、非晶質シリコン膜１２１に含まれる水素をあらかじめ脱離させておくために、４００〜６００℃の窒素雰囲気中でアニールを約１〜２時間行なう。そして、図３（ｃ）に示すように、アニールによって水素を脱離させた非晶質シリコン膜１２１にレーザ光を照射することにより、非晶質シリコン膜１２１を結晶化させて多結晶シリコン膜１２２にする。非晶質シリコン膜１２１を結晶化するために、塩化キセノン（ＸｅＣｌ）エキシマレーザやフッ化クリプトン（ＫｒＦ）エキシマレーザ等のエキシマレーザが使用される。なお、エキシマレーザの代わりに、連続発振レーザを使用してもよい。
図３（ｄ）に示すように、フォトリソグラフィ技術を用いて、ゲート電極１１０を跨いで左右に延びるレジストパターン１２３を形成する。このとき、レジストパターン１２３は、ゲートコンタクト領域上には形成されていない。レジストパターン１２３をマスクにして、ドライエッチング法により多結晶シリコン膜１２２をエッチングし、島状のチャネル層１２０を形成する。さらに、エッチングガスを切り替えて、レジストパターン１２３をマスクにしてゲート絶縁膜１１５をエッチングする。これにより、ゲート絶縁膜１１５は、チャネル層１２０の下面のみに残り、ゲート電極１１０のゲートコンタクト領域からは除去される。この結果、ゲートコンタクト領域の表面は、チャネル層１２０の表面と同様に露出される。
酸素（Ｏ2）ガスを用いたアッシング（ashing）によって、レジストパターン１２３を剥離した後に、図３（ｅ）に示すように、ゲート電極１１０およびチャネル層１２０を含むガラス基板１０１の全面を覆うように、プラズマＣＶＤ法を用いてキャップ膜１２５を成膜する。キャップ膜１２５は酸化シリコン等からなり、その膜厚は数ｎｍ〜１００ｎｍである。次に、ＴＦＴ１００の閾値電圧を制御するため、イオン注入法またはイオンドーピング法を用い、キャップ膜１２５の上から、ｎ型不純物である例えばリン（Ｐ）、またはｐ型不純物である例えばボロン（Ｂ）をチャネル層１２０の全面にドープ（以下、「チャネルドープ」という）する。
キャップ膜１２５上に、レジスト膜（図示しない）を形成する。次に、ガラス基板１０１の下面側（図３（ｅ）の下側）からレジスト膜に露光光を照射する。ゲート電極１１０は露光光を遮光するフォトマスクとして機能するので、ゲート電極１１０に対して自己整合的にレジストパターン１２７が形成される。レジストパターン１２７をマスクとして、イオン注入法またはイオンドーピング法を用いて、キャップ膜１２５の上から、低濃度のリンをチャネル層１２０にドープする。これにより、チャネル層１２０のリンが注入された領域にはｎ-領域１２０ｆが形成され、２つのｎ-領域１２０ｆに挟まれた領域に、チャネル領域１２０ｃが形成される。その後、レジストパターン１２７を剥離する。
図４（ｆ）に示すように、フォトリソグラフィ技術を用いて、ゲート電極１１０の上方のキャップ膜１２５上に、レジストパターン１２７よりも左右に長いレジストパターン１２８を形成する。次に、レジストパターン１２８をマスクとして、イオン注入法またはイオンドーピング法を用いて、キャップ膜１２５の上から、高濃度のリンをチャネル層１２０にドープする。これにより、ｎ-領域１２０ｆの両端部に、それぞれソース領域１２０ａおよびドレイン領域１２０ｂになるｎ+領域を形成する。また、ソース領域１２０ａとチャネル領域１２０ｃとに挟まれたｎ-領域１２０ｆ、および、ドレイン領域１２０ｂとチャネル領域１２０ｃとに挟まれたｎ-領域１２０ｆは、いずれもＬＤＤ領域１２０ｄになる。次に、ソース領域１２０ａ、ドレイン領域１２０ｂ、およびＬＤＤ領域１２０ｄにドープされたリンを活性化するために、活性化アニールを行なう。
図４（ｇ）に示すように、プラズマＣＶＤ法、減圧ＣＶＤ法等により、キャップ膜１２５の表面に、第１の層間絶縁膜１３０と第２の層間絶縁膜１３１を順に積層する。第１の層間絶縁膜１３０は窒化シリコンからなり、その膜厚は５０〜４００ｎｍである。第２の層間絶縁膜１３１は、ＴＥＯＳ、酸化シリコン、酸窒化シリコンのいずれかからなり、その膜厚は１００〜７００ｎｍである。さらに、ガラス基板１０１を、３００〜５００℃の窒素ガス雰囲気中でアニール（水素化アニール）を１〜２時間程度行い、第１の層間絶縁膜１３０中に含まれている水素をチャネル層１２０内に拡散させる。これにより、チャネル層１２０に含まれるシリコン原子の未結合手（dungling bond）は水素によって終端されるので、チャネル層１２０とゲート絶縁膜１１５との界面、および、チャネル層１２０と第１の層間絶縁膜１３０との界面に界面準位が発生しにくくなり、ＴＦＴ１００の閾値電圧等、特性が改善される。なお、水素化アニールを活性化アニールも兼ねることができるような条件で行なえば、活性化アニールを省くことができるので、ＴＦＴ１００の製造プロセスをより簡略化することができる。
次に、フォトリソグラフィ技術を用いて、第２の層間絶縁膜１３１上にレジストパターン１３２を形成する。そして、レジストパターン１３２をマスクにして、ドライエッチング法を用いて、第２の層間絶縁膜１３１、第１の層間絶縁膜１３０、キャップ膜１２５の順にエッチングし、ソース領域１２０ａ、ドレイン領域１２０ｂ、およびゲートコンタクト領域にそれぞれ達するコンタクトホール１３５ａ，１３５ｂ，１５５を開孔する。このとき、ゲートコンタクト領域上のゲート絶縁膜１１５は図３（ｄ）に示す工程においてあらかじめ除去されているので、ゲートコンタクト領域上の絶縁膜の膜厚は、ソース領域１２０ａおよびドレイン領域１２０ｂ上の絶縁膜の膜厚と等しくなっている。このため、ソース領域１２０ａ、ドレイン領域１２０ｂ、およびゲートコンタクト領域上において、第２の層間絶縁膜１３１、第１の層間絶縁膜１３０、およびキャップ膜１２５を順にエッチングすることにより、ソース領域１２０ａおよびドレイン領域１２０ｂの表面にそれぞれ達するコンタクトホール１３５ａ，１３５ｂと、ゲートコンタクト領域の表面に達するコンタクトホール１５５とを同時に開孔することができる。
第２の層間絶縁膜１３１の表面およびコンタクトホール１３５ａ，１３５ｂ，１５５内に、スパッタリング法によってアルミニウム膜（図示しない）を成膜する。次に、図４（ｈ）に示すように、アルミニウム膜上に、フォトリソグラフィ法によって、レジストパターン（図示しない）を形成し、レジストパターンをマスクとしてアルミニウム膜をドライエッチングする。その結果、ソース領域１２０ａに電気的に接続されたソース電極１４０ａと、ドレイン領域１２０ｂに電気的に接続されたドレイン電極１４０ｂと、ゲート電極１１０のゲートコンタクト領域に電気的に接続された配線層１５０とが形成される。なお、アルミニウム膜をウエットエッチング法によってエッチングしてもよい。また、アルミニウム膜の代わりに、チタンまたはモリブデンを主成分とする金属膜、またはアルミニウム膜、チタン膜、モリブデン膜の中から適宜選択して積層した積層金属膜を用いてもよい。このようにして、ＴＦＴ１００が製造される。
液晶表示装置の画素形成部に設けられたスイッチング素子としてＴＦＴ１００を使用するためには、さらに以下の工程が必要になる。図４（ｉ）に示すように、第２の層間絶縁膜１３１の表面に、感光性アクリル樹脂からなる平坦化膜１６０を成膜し、平坦化膜１６０を露光・現像することによって、ドレイン電極１４０ｂに達するコンタクトホールを開孔する。次に、平坦化膜１６０の表面およびコンタクトホール内に、スパッタリング法によって、ＩＴＯ（Indium Tin Oxide：酸化インジウム錫）等の透明金属膜（図示しない）を成膜する。透明金属膜をパターニングすることにより、コンタクトホールを介してドレイン電極１４０ｂに電気的に接続される画素電極１７０を形成する。さらに、ＴＦＴ１００上の画素電極１７０の表面に、クロム等からなる遮光層１７５を形成する。
＜１．３ 効果＞
以上の説明から明らかなように、ソース領域１２０ａおよびドレイン領域１２０ｂ上と、ゲート電極１１０のゲートコンタクト領域上とのいずれにも、キャップ膜１２５と、第１の層間絶縁膜１３０と、第２の層間絶縁膜１３１とが形成されている。これにより、ソース領域１２０ａおよびドレイン領域１２０ｂ上の絶縁膜の膜厚ｄ１と、チャネル層１２０で覆われていないゲート電極１１０上の絶縁膜の膜厚ｄ２とは等しくなる。このため、ソース領域１２０ａおよびドレイン領域１２０ｂの表面に達するコンタクトホール１３５ａ，１３５ｂと、ゲート電極１１０の表面に達するコンタクトホール１５５とを同じ工程で同時に開孔することができ、ＴＦＴ１００のコンタクトホールを開孔する工程を簡略化することができる。その結果、ＴＦＴ１００のＴＡＴ（Turn Around Time）が短縮されるので歩留りが向上し、またフォトマスクの枚数が減るので製造コストを低減することができる。
また、ソース領域１２０ａに開孔されるコンタクトホール１３５ａの深さと、ドレイン領域１２０ｂに開孔されるコンタクトホール１３５ｂの深さと、チャネル層１２０で覆われていないゲート電極１１０上に開孔されるコンタクトホール１５５の深さは等しくなる。これにより、コンタクトホール１５５を開孔するときに、コンタクトホール１３５ａ内のソース領域１２０ａや、コンタクトホール１３５ｂ内のドレイン領域１２０ｂの膜厚が薄くなったり、消失したりすることはなくなる。この結果、ソース領域１２０ａとソース電極１４０ａ、および、ドレイン領域１２０ｂとドレイン電極１４０ｂとのコンタクト抵抗が大きくなることを防止することができる。
＜２． 第２の実施形態＞
＜２．１ ＴＦＴの構成＞
第２の実施形態に係るＴＦＴ２００の平面図は、図１に示す第１の実施形態に係るＴＦＴ１００平面図と同一であるため、その記載を省略する。図５（ａ）は、図１に示すＡ−Ａ線と同じ断面で切断したＴＦＴ２００の断面図であり、図５（ｂ）は、図１に示すＢ−Ｂ線と同じ断面で切断したＴＦＴ２００の断面図である。なお、図５（ａ）および図５（ｂ）において、図２（ａ）および図２（ｂ）に示すＴＦＴ１００の構成要素と同一の構成要素には、同一の参照符号を付して、その説明を省略する。
図５（ａ）および図５（ｂ）に示すように、ＴＦＴ１００の場合と異なり、ＴＦＴ２００では、ソース領域１２０ａおよびドレイン領域１２０ｂ上に形成されたキャップ膜１２５の表面に、さらに保護膜２２６が形成されている。しかし、図５（ｂ）に示すように、チャネル層１２０で覆われていないゲート電極１１０のゲートコンタクト領域上には、キャップ膜１２５は形成されておらず、保護膜２２６だけが形成されている。キャップ膜１２５の膜厚は、後述するように、第１および第２の層間絶縁膜１３０，１３１の膜厚と比較して非常に薄い。このため、ソース領域１２０ａおよびドレイン領域１２０ｂ上の絶縁膜の膜厚ｄ１と、ゲート電極１１０のゲートコンタクト領域上の絶縁膜の膜厚ｄ２とは実質的に等しい。その結果、ソース領域１２０ａとドレイン領域１２０ｂにそれぞれ開孔されるコンタクトホール２３５ａ，２３５ｂの深さは、ゲートコンタクト領域に開孔されるコンタクトホール２５５の深さとほぼ等しくなる。
＜２．２ ＴＦＴの製造方法＞
図６および図７は、第２の実施形態に係るＴＦＴ２００の製造方法を示す各工程断面図である。なお、各図の左側には図１に示すＡ−Ａ線と同じ断面で切断した工程断面図を記載し、右側には図１に示すＢ−Ｂ線と同じ断面で切断した工程断面図を記載する。また、本実施形態の製造方法では、ゲートコンタクト領域上のゲート絶縁膜１１５を除去する工程の順序だけが、第１の実施形態の製造方法と異なる。このため、本実施形態の製造方法には、第１の実施形態の製造方法に含まれる工程と同一の工程が多く含まれている。そこで、以下では、第１の実施形態の工程と同一の工程については簡単に説明し、異なる工程について詳しく説明する。
図６（ａ）に示すように、ガラス基板１０１上にゲート電極１１０を形成する。次に、図６（ｂ）に示すように、ゲート電極１１０を含むガラス基板１０１の全面を覆うように、ゲート絶縁膜１１５と、非晶質シリコン膜１２１を連続して成膜する。
図６（ｃ）に示すように、非晶質シリコン膜１２１を結晶化させるため、非晶質シリコン膜１２１の上方からレーザ光を照射し、多結晶シリコン膜１２２にする。次に、多結晶シリコン膜１２２の表面に、酸化シリコンからなり、膜厚が数ｎｍと非常に薄いキャップ膜１２５を成膜する。次に、ＴＦＴ２００の閾値電圧を調整するため、多結晶シリコン膜１２２の全面にチャネルドープを行なう。
図６（ｄ）に示すように、キャップ膜１２５の表面に形成したレジスト膜（図示しない）に、ゲート電極１１０をマスクにしてガラス基板１０１の下面側から露光光を照射し、ゲート電極１１０に対して自己整合的に形成されたレジストパターン２２３を形成する。レジストパターン２２３をマスクにして、多結晶シリコン膜１２２に低濃度のリンをドープし、ｎ-領域１２２ｆを形成した後に、レジストパターン２２３を剥離する。
図６（ｅ）に示すように、フォトリソグラフィ法を用いて、ゲート電極１１０の上方のキャップ膜１２５の表面に、レジストパターン２２３よりも左右に長いレジストパターン２２７を形成する。次に、レジストパターン２２７をマスクにして、キャップ膜１２５の上から、多結晶シリコン膜１２２の両端部にそれぞれ高濃度のリンをドープしてｎ+領域１２２ａ，１２２ｂを形成する。このとき、リンがドープされなかったｎ-領域１２２ｆはｎ-領域１２２ｄになる。その後、レジストパターン２２７を剥離する。さらに、ｎ-領域１２２ｄおよびｎ+領域１２２ａ，１２２ｂにドープされたリンを活性化するために、活性化アニールを行なう。
図６（ｆ）に示すように、フォトリソグラフィ法を用いて、ゲート電極１１０の上方のキャップ膜１２５の表面に、ゲート電極１１０を跨いでレジストパターン２２７よりも左右に長く延びるレジストパターン２２８を形成する。レジストパターン２２８をマスクにして、ドライエッチング法により、キャップ膜１２５をエッチングし、次に多結晶シリコン膜１２２をエッチングしてチャネル層１２０を形成する。さらに、レジストパターン２２８をマスクにしてゲート絶縁膜１１５をエッチングする。一方、レジストパターン２２８は、ゲート電極１１０のゲートコンタクト領域上には形成されていないので、ゲートコンタクト領域上のキャップ膜１２５，多結晶シリコン膜１２２、およびゲート絶縁膜１１５はすべて除去され、ゲートコンタクト領域の表面が露出される。この結果、ゲート絶縁膜１１５はチャネル層１２０の下面のみに残る。
このように、本実施形態では、第１の実施形態の場合と異なり、多結晶シリコン膜１２２にｎ-領域１２２ｄおよびｎ+領域１２２ａ，１２２ｂを形成し、その後多結晶シリコン膜１２２をパターニングして、チャネル層１２０を形成している。その結果、ｎ+領域１２２ａはソース領域１２０ａになり、ｎ+領域１２２ｂはドレイン領域１２０ｂになり、ｎ-領域１２２ｄはＬＤＤ領域１２０ｄになる。
図７（ｇ）に示すように、キャップ膜１２５の表面に、酸化シリコンからなる、膜厚５０〜１００ｎｍの保護膜２２６を成膜する。このとき、ゲートコンタクト領域上のキャップ膜１２５は除去されているので、ゲートコンタクト領域上では、保護膜２２６はゲート電極１１０の表面に成膜される。チャネル層１２０の表面には既にキャップ膜１２５が形成されているが、その膜厚は数ｎｍと非常に薄いので、チャネル層１２０上のキャップ膜１２５と保護膜２２６との合計膜厚は、ゲートコンタクト領域上の保護膜２２６の膜厚と実質的に等しい。
図７（ｈ）に示すように、チャネル層１２０およびゲートコンタクト領域を含む保護膜２２６の全面に、第１の層間絶縁膜１３０および第２の層間絶縁膜１３１を連続して成膜し、チャネル層１２０に含まれるシリコン原子の未結合手を終端するために水素化アニールを行なう。さらに、レジストパターン２３２をマスクにして第２の層間絶縁膜１３１、第１の層間絶縁膜１３０、保護膜２２６の順にエッチングする。その結果、ソース領域１２０ａの表面に達するコンタクトホール２３５ａと、ドレイン領域１２０ｂの表面に達するコンタクトホール２３５ｂと、ゲートコンタクト領域の表面に達するコンタクトホール２５５とが同時に開孔される。その後、レジストパターン２３２を剥離する。なお、ソース領域１２０ａおよびドレイン領域１２０ｂの表面には、キャップ膜１２５も形成されているが、その膜厚は数ｎｍと非常に薄い。このため、キャップ膜１２５は、保護膜２２６をエッチングしたときに、保護膜２２６と共に除去されてしまう。
図７（ｉ）に示すように、スパッタリング法によって、第２の層間絶縁膜１３１上およびコンタクトホール２３５ａ，２３５ｂ，２５５内にアルミニウム等からなる金属膜（図示しない）を成膜し、金属膜をパターニングして、ソース電極１４０ａ、ドレイン電極１４０ｂおよび配線層１５０を形成する。
図７（ｊ）に示すように、ソース電極１４０ａ、ドレイン電極１４０ｂおよび配線層１５０を含む、第２の層間絶縁膜１３１の表面に平坦化膜１６０を成膜する。次に、平坦化膜１６０上にドレイン電極１４０ｂと電気的に接続された画素電極１７０を形成し、画素電極１７０の表面に遮光層１７５を形成する。このようにして、ＴＦＴ２００が製造される。
＜２．３ 効果＞
以上の説明から明らかなように、本実施形態に係るＴＦＴ２００およびその製造方法による効果は、第１の実施形態に係るＴＦＴ１００およびその製造方法による効果と同一であるため、その説明を省略する。
＜３． 第３の実施形態＞
＜３．１ 半導体装置の構成＞
本実施形態では、ボトムゲート構造のＴＦＴ３０１と遮光膜を有するフォトダイオード３０２とが同一のガラス基板１０１上に形成された半導体装置３００について説明する。図８は、本発明の第３の実施形態に係る半導体装置３００の構成を示す平面図であり、図９（ａ）は、図８に示すＣ−Ｃ線で切断したＴＦＴ３０１の断面図であり、図９（ｂ）は、図８に示すＤ−Ｄ線で切断したＴＦＴ３０１の断面図であり、図９（ｃ）は、図８に示すＥ−Ｅ線で切断したフォトダイオード３０２の断面図である。なお、図８では、見やすくするためにゲート絶縁膜、層間絶縁膜、平坦化膜等の絶縁膜の図示を省略する。
半導体装置３００に含まれるボトムゲート構造のＴＦＴ３０１は、図１および図２に示すＴＦＴ１００の構成と同一であるため、図１および図２に示すＴＦＴ１００の構成要素と同一の構成要素には同一の参照符号を付してその説明を省略し、フォトダイオード３０２の構成について説明する。ガラス基板１０１上に遮光膜３１０が形成されている。遮光膜３１０は、バックライト光源（図示しない）からの光がフォトダイオード３０２に入射しないようにガラス基板１０１上に形成され、その材料および膜厚は、ＴＦＴ３０１のゲート電極１１０の材料および膜厚とそれぞれ同一である。
遮光膜３１０の上方には、ゲート絶縁膜１１５を間に挟んで、島状シリコン層３２０が遮光膜３１０からはみ出さないように形成されている。島状シリコン層３２０は、ＴＦＴ１００のチャネル層１２０と同様に、非晶質シリコンを結晶化した多結晶シリコンからなる。
島状シリコン層３２０は、その左右の端部にそれぞれ形成された高濃度のリンがドープされたｎ+領域からなるカソード領域３２０ａと、高濃度のボロンがドープされたｐ+領域からなるアノード領域３２０ｂと、カソード領域３２０ａとアノード領域３２０ｂとに挟まれた、不純物を含まない真性領域３２０ｃとを含む。フォトダイオード３０２は、アノード領域３２０ｂとカソード領域３２０ａとの間に真性領域３２０ｃを有するラテラル型ｐｉｎ構造であり、量子効率が高く、高速応答が可能なダイオードである。このようなラテラル型ｐｉｎ構造のフォトダイオード３０２のカソード領域３２０ａ、真性領域３２０ｃ、およびアノード領域３２０ｂをまとめて島状半導体層ということがある。なお、フォトダイオード３０２の代わりに、ｐ型領域とｎ型領域とが直接接合されたｐｎ接合ダイオードを用いてもよい。
島状シリコン層３２０の表面には、酸化シリコンからなるキャップ膜１２５が形成されており、さらにキャップ膜１２５上に、窒化シリコンからなる第１の層間絶縁膜１３０と、酸化シリコンからなる第２の層間絶縁膜１３１とが順に積層されている。
第１および第２の層間絶縁膜１３０、１３１とキャップ膜１２５とを貫通して、カソード領域３２０ａの表面に到達するコンタクトホール３３５ａと、アノード領域３２０ｂの表面に到達するコンタクトホール３３５ｂが開孔されている。第２の層間絶縁膜１３１の表面にカソード電極３４０ａおよびアノード電極３４０ｂが形成されている。カソード電極３４０ａは、コンタクトホール３３５ａを介して、カソード領域３２０ａと電気的に接続され、アノード電極３４０ｂは、コンタクトホール３３５ｂを介して、アノード領域３２０ｂと電気的に接続されている。
カソード電極３４０ａとアノード電極３４０ｂとを含む、第２の層間絶縁膜１３１の表面に、感光性アクリル樹脂からなる平坦化膜１６０が形成されている。指等による反射光を確実に検出できるように、島状シリコン層３２０の真性領域３２０ｃの上方の平坦化膜１６０に、第２の層間絶縁膜１３１の表面にまで達する凹部３７２が形成されている。平坦化膜１６０上に、ＩＴＯ等の透明金属からなる画素電極３７０が形成されている。画素電極３７０は、カソード電極３４０ａの上方の平坦化膜１６０の表面から、凹部３７２の内面を覆い、さらにアノード電極３４０ｂの上方の平坦化膜１６０の表面まで形成されている。さらに、カソード電極３４０ａおよびアノード電極３４０ｂの上方の画素電極３７０の表面に、遮光層３７５が形成されている。
＜３．２ 半導体装置の製造方法＞
図１０から図１２は、第３の実施形態に係る半導体装置３００の各製造工程を示す工程断面図である。なお、図１０から図１２の各図の左側に、図８に示すＣ−Ｃ線に沿ったＴＦＴ３０１の工程断面図を示し、中央に図８に示すＤ−Ｄ線に沿ったＴＦＴ３０１の工程断面図を示し、右側にＥ−Ｅ線に沿ったフォトダイオード３０２の工程断面図を示す。また、ＴＦＴ３０１の製造方法は、第１の実施形態で説明したＴＦＴ１００の製造方法と同一であるので、ＴＦＴ３０１については、ＴＦＴ１００の構成要素と同じ参照符号を付して簡単に説明し、フォトダイオード３０２の製造方法を中心に説明する。なお、フォトダイオード３０２を構成する各構成要素の材料および膜厚は、ＴＦＴ３０１の対応する構成要素の材料および膜厚と同一であり、それらは第１の実施形態の製造方法において詳細に説明したので、それらの説明を省略する。
図１０（ａ）に示すように、スパッタリング法を用いて、ガラス基板１０１上に成膜された金属層（図示しない）をエッチングして、ＴＦＴ３０１のゲート電極１１０とフォトダイオード３０２の遮光膜３１０を形成する。
図１０（ｂ）に示すように、ＴＦＴ３０１のゲート電極１１０とフォトダイオード３０２の遮光膜３１０とを含むガラス基板１０１の全面を覆うように、プラズマＣＶＤ法によってゲート絶縁膜１１５と非晶質シリコン膜（図示しない）とを連続して成膜する。次に、約４００℃の窒素雰囲気中でアニールを約１〜２時間行い、非晶質シリコン膜に含まれる水素をあらかじめ脱離させておく。そして、水素を脱離させた非晶質シリコン膜に、エキシマレーザまたは連続発振レーザからのレーザ光を照射することにより、非晶質シリコン膜を結晶化させて多結晶シリコン膜１２２にする。
図１０（ｃ）に示すように、フォトリソグラフィ法を用いて、多結晶シリコン膜１２２上に、レジストパターン３２３を形成する。レジストパターン３２３をマスクにして、ドライエッチング法により、多結晶シリコン膜１２２をエッチングし、さらにレジストパターン３２３をマスクにしてゲート絶縁膜１１５をエッチングする。その結果、ＴＦＴ３０１では、多結晶シリコンからなるチャネル層１２０がゲート電極１１０を跨いで左右に延びるように形成され、ゲート絶縁膜１１５がチャネル層１２０の下面のみに残る。ゲート電極１１０のゲートコンタクト領域では、多結晶シリコン膜１２２とゲート絶縁膜１１５が除去され、ゲートコンタクト領域が露出される。一方、フォトダイオード３０２では、遮光膜３１０の上方に、ゲート絶縁膜１１５を間に挟んで島状シリコン層３２０が形成され、ゲート絶縁膜１１５は島状シリコン層３２０の下面のみに残る。
図１１（ｄ）に示すように、チャネル層１２０および島状シリコン層３２０を含むガラス基板１０１の全面を覆うように、プラズマＣＶＤ法を用いてキャップ膜１２５を成膜し、ＴＦＴ３０１の閾値電圧を制御するため、キャップ膜１２５の上からチャネル層１２０にチャネルドープを行なう。次に、キャップ膜１２５上に、レジスト膜（図示しない）を形成し、ガラス基板１０１の下面側からレジスト膜に露光光を照射する。ゲート電極１１０および遮光膜３１０は露光光を遮光するフォトマスクとして機能するので、ゲート電極１１０および遮光膜３１０に対して自己整合的にレジストパターン３２７が形成される。レジストパターン３２７をマスクにして、イオン注入法またはイオンドーピング法により、キャップ膜１２５の上から低濃度のリンをチャネル層１２０にドープし、チャネル層１２０にｎ-領域１２０ｆを形成する。このとき、ゲート電極１１０上のゲートコンタクト領域と、フォトダイオード３０２の島状シリコン層３２０とはレジストパターンによって覆われている。このため、島状シリコン層３２０には、リンはドープされない。その後、レジストパターン３２７を剥離する。
図１１（ｅ）に示すように、フォトリソグラフィ技術を用いて、キャップ膜１２５上にレジストパターン３２８を形成する。レジストパターン３２８は、レジストパターン３２７よりも左右に長く、またフォトダイオード３０２の島状シリコン層３２０の真性領域３２０ｃとなるべき領域およびアノード領域３２０ｂとなるべき領域の上方にも形成される。次に、レジストパターン３２８をマスクにして、イオン注入法またはイオンドーピング法を用いて、高濃度のリンをチャネル層１２０と島状シリコン層３２０にドープし、それぞれにｎ+領域を形成する。ＴＦＴ３０１に形成された２つのｎ+領域は、それぞれソース領域１２０ａおよびドレイン領域１２０ｂになり、ソース領域１２０ａとドレイン領域１２０ｂに挟まれた２つのｎ-領域１２０ｆはいずれもＬＤＤ領域１２０ｄになり、２つのＬＤＤ領域１２０ｄに挟まれた真性領域はチャネル領域１２０ｃになる。一方、フォトダイオード３０２の島状シリコン層３２０に形成されたｎ+領域はカソード領域３２０ａになる。
さらに、図１１（ｄ）および図１１（ｅ）に示す場合と同様にして、フォトダイオード３０２の島状シリコン層３２０に、高濃度のボロンがドープされたｐ+領域を形成する。ｐ+領域はアノード領域３２０ｂになり、カソード領域３２０ａとアノード領域３２０ｂに挟まれた領域は真性領域３２０ｃになる。その後、ＴＦＴ３０１とフォトダイオード３０２にドープされた不純物を活性化するために活性化アニールを行なう。
プラズマＣＶＤ法、減圧ＣＶＤ法等により、キャップ膜１２５の表面に、第１の層間絶縁膜１３０と第２の層間絶縁膜１３１を順に積層する。次に、水素化アニールを行なうことによって、第１の層間絶縁膜１３０内に含まれている水素をチャネル層１２０内と島状シリコン層３２０内に拡散させることにより、チャネル層１２０および島状シリコン層３２０に含まれるシリコン原子の未結合手を終端させる。
図１１（ｆ）に示すように、フォトリソグラフィ法により、レジストパターン３３２を形成し、レジストパターン３３２をマスクにしてドライエッチング法により、第２の層間絶縁膜１３１、第１の層間絶縁膜１３０、およびキャップ膜１２５の順にエッチングする。その結果、ＴＦＴ３０１のソース領域１２０ａの表面に達するコンタクトホール１３５ａと、ドレイン領域１２０ｂの表面に達するコンタクトホール１３５ｂと、ゲートコンタクト領域の表面に達するコンタクトホール１５５と、フォトダイオード３０２のカソード領域３２０ａの表面に達するコンタクトホール３３５ａと、アノード領域３２０ｂの表面に達するコンタクトホール３３５ｂとが同時に開孔される。
次に、スパッタリング法によって、第２の層間絶縁膜１３１の表面および各コンタクトホール１３５ａ，１３５ｂ，１５５，３３５ａ，３３５ｂの内部に金属膜（図示しない）を成膜する。図１２（ｇ）に示すように、金属膜をエッチングして、ＴＦＴ３０１のソース電極１４０ａ、ドレイン電極１４０ｂおよび配線層１５０を形成すると同時に、フォトダイオード３０２のカソード電極３４０ａおよびアノード電極３４０ｂを形成する。
図１２（ｈ）に示すように、ドレイン電極１４０ｂに達するコンタクトホールと、島状シリコン層３２０の真性領域３２０ｃの上方の凹部３７２を形成し、平坦化膜１６０上に透明金属膜を成膜する。透明金属膜をパターニングして、ドレイン電極１４０ｂに接続されると共に、フォトダイオード３０２に形成された凹部３７２の内面を覆う画素電極３７０を形成する。さらに、ＴＦＴ３０１の画素電極３７０上と、フォトダイオード３０２のカソード電極３４０ａおよびアノード電極３４０ｂの上方の画素電極３７０の表面に遮光層３７５を形成する。このようにして、ＴＦＴ３０１とフォトダイオード３０２を備えた半導体装置３００が製造される。
＜３．３ 効果＞
以上の説明から明らかなように、チャネル層１２０のソース領域１２０ａ上およびドレイン領域１２０ｂ上に形成された絶縁膜の膜厚ｄ１と、ゲート電極１１０上の絶縁膜の膜厚ｄ２と、島状シリコン層３２０のカソード領域３２０ａ上およびアノード領域３２０ｂ上の絶縁膜の膜厚ｄ３とは等しい。したがって、これらのコンタクトホール１３５ａ，１３５ｂ，１５５，３３５ａ，３３５ｂを同一の工程で同時に開口することができるので、半導体装置３００のコンタクトホールを開孔する工程を簡略化することができる。
また、コンタクトホール１３５ａ，１３５ｂ，１５５，３３５ａ，３３５ｂの深さが全て等しくなるので、コンタクトホール１５５を開孔するときに、コンタクトホール１３５ａ内のソース領域１２０ａ，コンタクトホール１３５ｂ内のドレイン領域１２０ｂ、コンタクトホール３３５ａ内のカソード領域３２０ａ，および、コンタクトホール３３５ｂ内のアノード領域３２０ｂの膜厚が薄くなったり、消失したりすることはなくなる。このため、ソース領域１２０ａとソース電極１４０ａ、ドレイン領域１２０ｂとドレイン電極１４０ｂ、カソード領域３２０ａとカソード電極３４０ａ、および、アノード領域３２０ｂとアノード電極３４０ｂとのコンタクト抵抗がそれぞれ大きくなることを防止することができる。
＜４．変形例＞
図２に示すＴＦＴ１００では、ゲート電極はガラス基板１０１上に形成されたゲート電極１１０のみであった。しかし、ＴＦＴ１００の代わりに、２つのゲート電極を備えた、ダブルゲート型ＴＦＴ４００であってもよい。図１３は、図２に示す第１の実施形態に係るＴＦＴ１００の変形例である、ダブルゲート型ＴＦＴ４００の構成を示す断面図である。図１３に示すダブルゲート型ＴＦＴ４００の構成要素のうち、図２に示すＴＦＴ１００の構成要素と同じ構成要素については、同じ参照符号を付してその説明を省略する。
図１３に示すように、ダブルゲート型ＴＦＴ４００には、ガラス基板１０１上に形成されたゲート電極４１０と、チャネル層１２０を挟んでゲート電極４１０と対向するように、第２の層間絶縁膜１３１上に形成された第２のゲート電極４１１とが形成されている。
ダブルゲート型ＴＦＴ４００は、第１の実施形態に係るＴＦＴ１００と同一の効果を奏するのに加えて、さらに以下の効果も奏する。第２のゲート電極４１１に印加する電圧を所定の電圧に固定することによってバックゲート効果を生じさせているので、閾値電圧を安定化させることができる。また、ダブルゲート型ＴＦＴ４００の製造プロセスを変更することなく、第２のゲート電極４１１に印加する電圧を変更するだけで閾値電圧を容易に変えることができる。
さらに、ダブルゲート型ＴＦＴ４００の第２のゲート電極４１１は、ソース電極１４０ａやドレイン電極１４０ｂを形成するために成膜されたアルミニウム等からなる金属膜をパターニングするときに、同時に形成される。このため、第１の実施形態の製造方法において、ソース電極１４０ａ、ドレイン電極１４０ｂ等を形成する際に使用したマスクの代わりに、第２のゲート電極４１１のパターンも形成されたマスクを使用するだけでよく、新たに工程を追加する必要はない。
＜５．液晶表示装置への応用＞
＜５．１ 第１の応用例＞
図１４は、液晶表示装置１０の構成を示すブロック図である。図１４に示す液晶表示装置１０は、液晶パネル２０と、表示制御回路３０と、ゲートドライバ４０と、ソースドライバ５０とを含む。液晶パネル２０には、水平方向に延びる複数のゲート配線ＧＬと、ゲート配線ＧＬと交差する方向に延びる複数のソース配線ＳＬが形成されている。ゲート配線ＧＬとソース配線ＳＬとの交点近傍に、画素形成部２１が配置され、画素形成部２１はスイッチング素子として機能するＴＦＴ２２と、画像信号ＤＴに応じた電圧を所定時間保持する液晶容量２３とを含む。ＴＦＴ２２のゲート電極はゲート配線ＧＬに接続され、ソース電極はソース配線ＳＬに接続され、ドレイン電極は、液晶容量２３の一方の電極である画素電極に接続されている。
表示制御回路３０には、液晶表示装置１０の外部から水平同期信号や垂直同期信号等の制御信号ＳＣと画像信号ＤＴが供給される。表示制御回路３０は、これらの信号に基づき、ゲートドライバ４０に対して制御信号ＳＣ１を出力し、ソースドライバ５０に対して制御信号ＳＣ２と画像信号ＤＴを出力する。
ゲートドライバ４０は各ゲート配線ＧＬに接続され、ソースドライバ５０は各ソース配線ＳＬに接続されている。ゲートドライバ４０は、選択状態を示すハイレベルの信号をゲート配線ＧＬに与える。これにより、ゲート配線ＧＬが１本ずつ順に選択され、１行分の画素形成部２１が一括して選択される。ソースドライバ５０は、画像信号ＤＴに応じた電圧をソース配線ＳＬに与える。これにより、選択された１行分の画素形成部２１に画像信号ＤＴに応じた電圧が書き込まれる。このようにして、液晶表示装置１０は液晶パネル２０に画像を表示する。なお、液晶パネル２０を表示部ということがある。
このような液晶表示装置１０に設けられた画素形成部２１のスイッチング素子として、第１の実施形態に係るＴＦＴ１００、第２の実施形態に係るＴＦＴ２００、または変形例に係るＴＦＴ４００のいずれかを用いれば、ＴＦＴのコンタクトホールを開孔する工程を簡略化できるので、液晶表示装置１０の製造プロセスも簡略化することができる。その結果、液晶表示装置１０のＴＡＴを短縮したり、フォトマスクの使用枚数を低減したりして、液晶表示装置１０の製造コストを低減することができる。
＜５．２ 第２の応用例＞
図１５は、タッチパネル機能を備えた液晶表示装置６０の構成を示すブロック図である。タッチパネル機能を備えた液晶表示装置６０には、図１４に示す液晶表示装置１０に、さらに位置検出回路８０が追加されている。タッチパネル機能を備えた液晶表示装置６０の構成要素のうち、図１４に示す液晶表示装置１０の構成要素と同じ構成要素には、同じ参照符号を付して簡単に説明し、異なる構成要素を中心に説明する。
液晶パネル７０には、水平方向に延びる複数のゲート配線ＧＬと、ゲート配線ＧＬと交差する方向に互いに並行に延びる複数のソース配線ＳＬおよび複数のセンサ配線ＦＬとが形成されている。ゲート配線ＧＬとソース配線ＳＬとの交点近傍に、画素形成部７１が配置されている。画素形成部７１は、図１４に示す画素形成部２１と異なり、スイッチング素子として機能するＴＦＴ７２と、画像信号を所定時間保持する液晶容量７３だけでなく、さらにフォトダイオード７４も含む。フォトダイオード７４は、バックライト光源（図示しない）からの光が液晶パネル７０上の指等によって反射されて、画素形成部７１に入射する光を受光する。フォトダイオード７４のアノード電極はゲート配線ＧＬに接続され、カソード電極はセンサ配線ＦＬに接続されている。
ゲート配線ＧＬに所定の電圧が印加されると、フォトダイオード７４に入射した光の強度に応じた大きさの電流が、ゲート配線ＧＬからフォトダイオード７４を介してセンサ配線ＦＬに流れる。位置検出回路８０は、センサ配線ＦＬに流れる電流を検出することによって、フォトダイオード７４が受光した光の強度を検知し、液晶パネル７０上のタッチされた位置を特定することができる。なお、液晶パネル７０を表示部ということがある。
このようなタッチパネル機能を備えた液晶表示装置６０の画素形成部７１のスイッチング素子およびフォトダイオードとして、第３の実施形態に係る半導体装置３００を用いることにより、ＴＦＴ７２とフォトダイオード７４のコンタクトホールを開孔する工程を簡略化することができる。これにより、タッチパネル機能を備えた液晶表示装置６０の製造プロセスも簡略化することができる。その結果、タッチパネル機能を備えた液晶表示装置６０のＴＡＴを短縮したり、フォトマスクの使用枚数を低減したりして、タッチパネル機能を備えた液晶表示装置６０の製造コストを低減することができる。
＜５．３その他＞
上記各実施形態に係るＴＦＴのいずれも、ｎチャネル型ＴＦＴとしたが、ｐチャネル型ＴＦＴであってもよい。また、上述の説明では、ＴＦＴ１００、２００，４００を液晶表示装置１０に適用する場合について説明したが、有機ＥＬ（Electro Luminescence）表示装置に適用することもできる。また、半導体装置３００をタッチパネル付き液晶表示装置６０に適用する場合について説明したが、タッチパネル機能付き有機ＥＬ表示装置に適用することもできる。
本発明は、アクティブマトリクス型の液晶表示装置や、タッチパネル機能を有する液晶表示装置などの表示装置に適している。特に、ボトムゲート型のＴＦＴを画素形成部のスイッチング素子とする表示装置に適している。
１０…液晶表示装置
２０，７０…液晶パネル（表示部）
２１，７１…画素形成部
２２，７２…ＴＦＴ（スイッチング素子）
６０…タッチパネル機能を備えた液晶表示装置
７４…フォトダイオード（受光部）
８０…位置検出回路
１００，２００，４００…ＴＦＴ（薄膜トランジスタ）
１０１…絶縁基板（ガラス基板）
１１０…ゲート電極
１１５…ゲート絶縁膜
１２０…チャネル層
１２０ａ…ソース領域（ｎ+領域）
１２０ｂ…ドレイン領域（ｎ+領域）
１３５ａ，１３５ｂ，１５５，２３５ａ，２３５ｂ，２５５，…コンタクトホール
１４０ａ…ソース電極
１４０ｂ…ドレイン電極
３００…半導体装置
３０１…ＴＦＴ（薄膜トランジスタ）
３０２…フォトダイオード
３２０…島状シリコン層（島状半導体層）
３２０ａ…カソード領域
３２０ｂ…アノード領域
３３５ａ，３３５ｂ…コンタクトホール
３４０ａ…カソード電極
３４０ｂ…アノード電極

Claims (9)

  1. 絶縁基板上に形成されたボトムゲート型の薄膜トランジスタであって、
    前記絶縁基板上に形成された第１のゲート電極と、
    前記第１のゲート電極の一部を覆うように形成されたチャネル層と、
    前記チャネル層の下面に形成されたゲート絶縁膜と、
    前記チャネル層に形成されたソース領域およびドレイン領域と、
    前記ソース領域および前記ドレイン領域の表面上に形成された第１の絶縁膜と、
    前記チャネル層で覆われていない前記第１のゲート電極の表面上に形成された第２の絶縁膜と、
    前記第１の絶縁膜に形成され、前記ソース領域および前記ドレイン領域の表面に達する第１のコンタクトホールと、
    前記第２の絶縁膜に形成され、前記チャネル層で覆われていない前記第１のゲート電極の表面に達する第２のコンタクトホールとを備え、
    前記第１の絶縁膜の膜厚と、前記第２の絶縁膜の膜厚とが等しいことを特徴とする、薄膜トランジスタ。
  2. 前記チャネル層を挟んで前記第１のゲート電極と対向するように、前記第１の絶縁膜上に形成された第２のゲート電極をさらに備えることを特徴とする、請求項１に記載の薄膜トランジスタ。
  3. 絶縁基板上に形成されたボトムゲート型の薄膜トランジスタの製造方法であって、
    前記絶縁基板上にゲート電極を形成する工程と、
    前記ゲート電極を含む前記絶縁基板を覆うようにゲート絶縁膜を成膜する工程と、
    前記ゲート絶縁膜上に半導体膜を成膜する工程と、
    前記半導体膜と前記ゲート絶縁膜とをエッチングすることにより前記ゲート電極の一部を覆って前記ゲート絶縁膜上に延びるチャネル層を形成すると同時に、前記チャネル層で覆われていない前記ゲート電極上の前記半導体膜と前記ゲート絶縁膜とを除去する工程と、
    前記チャネル層に不純物をドープしてソース領域とドレイン領域とを形成する工程と、
    前記チャネル層および前記ゲート電極を含む前記絶縁基板を覆うように絶縁膜を成膜する工程と、
    前記絶縁膜をエッチングして、前記ソース領域および前記ドレイン領域の表面に達する第１のコンタクトホールと、前記ゲート絶縁膜が除去された前記ゲート電極の表面に達する第２のコンタクトホールとを同時に開孔する工程とを備えることを特徴とする、薄膜トランジスタの製造方法。
  4. 前記ソース領域と前記ドレイン領域とを形成する工程は、前記半導体膜をエッチングして前記チャネル層を形成した後に、前記チャネル層に前記不純物をドープする工程を含むことを特徴とする、請求項３に記載の薄膜トランジスタの製造方法。
  5. 前記ソース領域と前記ドレイン領域とを形成する工程は、前記半導体膜をエッチングして前記チャネル層を形成する前に、前記半導体膜に前記不純物をドープする工程を含むことを特徴とする、請求項３に記載の薄膜トランジスタの製造方法。
  6. 薄膜トランジスタと遮光膜を有するフォトダイオードとが同一の絶縁基板上に形成された半導体装置であって、
    前記薄膜トランジスタは、
    前記絶縁基板上に形成されたゲート電極と、
    前記ゲート電極の一部を覆うように形成されたチャネル層と、
    前記チャネル層の下面に形成されたゲート絶縁膜と、
    前記チャネル層に形成されたソース領域およびドレイン領域と、
    前記ソース領域および前記ドレイン領域の表面上に形成された第１の絶縁膜と、
    前記チャネル層で覆われていない前記ゲート電極の表面上に形成された第２の絶縁膜と、
    前記第１の絶縁膜に形成され、前記ソース領域および前記ドレイン領域の表面に達する第１のコンタクトホールと、
    前記第２の絶縁膜に形成され、前記チャネル層で覆われていない前記ゲート電極の表面に達する第２のコンタクトホールとを備え、
    前記フォトダイオードは、
    前記絶縁基板上に形成された遮光膜と、
    前記遮光膜上に前記ゲート絶縁膜を間に挟んで形成された島状半導体層と
    前記島状半導体層に形成されたアノード領域およびカソード領域と、
    前記アノード領域およびカソード領域の表面上に形成された第３の絶縁膜と、
    前記第３の絶縁膜に形成され、前記アノード領域およびカソード領域の表面に達する第３のコンタクトホールとを備え、
    前記第１の絶縁膜の膜厚と、前記第２の絶縁膜の膜厚と、前記第３の絶縁膜の膜厚とが等しいことを特徴とする、半導体装置。
  7. 薄膜トランジスタと、遮光膜を有するフォトダイオードとが同一の絶縁基板上に形成された半導体装置の製造方法であって、
    前記絶縁基板上に前記薄膜トランジスタのゲート電極と前記遮光膜とを形成する工程と、
    前記ゲート電極と前記遮光膜とを含む前記絶縁基板を覆うように、ゲート絶縁膜を成膜する工程と、
    前記ゲート絶縁膜上に半導体膜を成膜する工程と、
    前記半導体膜をパターニングすることにより、前記ゲート電極の一部を覆って前記ゲート絶縁膜上に延びる前記薄膜トランジスタのチャネル層と前記フォトダイオードの島状半導体層とを形成すると同時に、前記チャネル層で覆われていない前記ゲート電極上の前記半導体膜と前記ゲート絶縁膜とを除去する工程と、
    前記チャネル層にソース領域とドレイン領域とを形成し、前記島状半導体層にカソード領域とアノード領域とを形成する工程と、
    前記チャネル層と、前記島状半導体層と、前記ゲート絶縁膜が除去された前記ゲート電極とを含む前記絶縁基板を覆うように絶縁膜を成膜する工程と、
    前記絶縁膜をエッチングして、前記ソース領域および前記ドレイン領域の表面に達する第１のコンタクトホールと、前記ゲート絶縁膜が除去された前記ゲート電極の表面に達する第２のコンタクトホールと、前記カソード領域および前記アノード領域の表面に達する第３のコンタクトホールとを同時に開孔する工程とを備えることを特徴とする、半導体装置の製造方法。
  8. 画像を表示するアクティブマトリクス型の表示装置であって、
    複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された画素形成部とを備える表示部と、
    前記複数のゲート配線を選択的に活性化するゲートドライバと、
    表示すべき画像を表す画像信号を前記ソース配線に印加するソースドライバとを備え、
    前記画素形成部は、対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子を含み、
    前記スイッチング素子は、請求項１に記載の薄膜トランジスタであることを特徴とする、表示装置。
  9. タッチパネル機能を備えたアクティブマトリクス型の表示装置であって、
    複数のゲート配線と、前記複数のゲート配線と交差する複数のソース配線と、前記複数のゲート配線と前記複数のソース配線との交差点にそれぞれ対応してマトリクス状に配置された、請求項６に記載の半導体装置を含む画素形成部とを備える表示部と、
    前記複数のゲート配線を選択的に活性化するゲートドライバと、
    表示すべき画像を表す画像信号を前記ソース配線に印加するソースドライバと、
    前記表示部上のタッチされた位置を検出する位置検出回路とを備え、
    前記複数の画素形成部のそれぞれは、
    対応するゲート配線に印加される信号に応じてオンまたはオフするスイッチング素子と、
    前記画素形成部内に入射する光の強度に応じた信号を前記位置検出回路に出力する受光部とを含み、
    前記スイッチング素子は前記半導体装置に含まれる薄膜トランジスタであり、前記受光部は前記半導体装置に含まれるフォトダイオードであることを特徴とする、表示装置。
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