TWI518916B - 畫素結構的製造方法及其結構 - Google Patents
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- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
Description
本發明係關於一種畫素結構的製造方法及其結構，尤指一種利用低溫退火製程對半導體層進行活化以及利用氫化電漿處理製程對半導體層進行氫化之畫素結構的製造方法及其結構。
為達到高解析度與高開口率等需求之顯示面板的技術開發，具有高電子遷移率(mobility)的低溫多晶矽(LTPS)薄膜電晶體已逐漸應用在顯示面板上。另外，目前電子性消費產品輕薄以及可攜式的需求，則須更進一步致力於可撓式(flexible)顯示面板的技術開發。然而，為達到可撓式顯示面板的需求則須以軟性塑膠基板取代玻璃基板。由於軟性塑膠基板較不耐高溫，因此，薄膜電晶體的製程溫度則會有所侷限。但是，相對的亦會影響薄膜電晶體的元件特性如電子遷移率。如何在維持軟性基板不變質的情況下提升薄膜電晶體的元件特性，則成為可撓式顯示面板技術發展目前待解決的問題。
本發明提供一種畫素結構之製造方法及其結構，其可製作出一種電子遷移率較佳之畫素結構。
本發明提出一種畫素結構的製造方法，其至少包括下列步驟。首先，提供一基板，並於基板上形成圖案化半導體層。接著，形成絕緣層覆蓋圖案化半導體層。之後，形成圖案化金屬層於絕緣層上，且圖案化金屬層於
一垂直投影方向部分重疊於圖案化半導體層。於形成圖案化金屬層之後，形成第一介電層覆蓋圖案化金屬層。於形成於第一介電層之後，進行低溫退火製程。於進行低溫退火製程之後，進行氫化電漿處理製程(hydrogen plasma treatment)。於進行氫化電漿處理製程之後，形成第二介電層覆蓋第一介電層。隨後，形成第三介電層覆蓋第二介電層，且於第三介電層、第二介電層、第一介電層以及絕緣層內形成第一接觸窗以及第二接觸窗，分別暴露出部分之圖案化半導體層。然後，形成源極以及汲極於第三介電層上，其中汲極透過第一接觸窗與圖案化半導體層接觸，且源極透過第二接觸窗與圖案化半導體層接觸。最後，形成保護層於源極以及汲極上，並於保護層中形成第三接觸窗。形成畫素電極於保護層上，且畫素電極透過第三接觸窗與汲極接觸並電性連接。
本發明提出一種畫素結構包含基板、圖案化半導體層、絕緣層、閘極、第一介電層、第二介電層、第三介電層源極以及汲極。圖案化半導體層位於基板上，且包括通道層、摻雜源極、摻雜汲極、輕摻雜源極以及輕摻雜汲極。絕緣層覆蓋於圖案化半導體層上。閘極位於絕緣層上，閘極於垂直投影方向重疊於通道層。第一介電層覆蓋閘極，第二介電層覆蓋第一介電層，且第三介電層覆蓋第二介電層，其中絕緣層、第一介電層、第二介電層以及第三介電層具有第一接觸窗以及第二接觸窗，分別暴露出摻雜汲極及摻雜源極。源極以及汲極分別位於第三介電層上，其中源極透過第二接觸窗與摻雜源極接觸，且汲極透過第一接觸窗與摻雜汲極接觸。第一介電層之厚度實質上介於20奈米至40奈米之間，且第二介電層與第一介電層之厚度總和實質上介於200奈米至400奈米之間。
本發明之畫素結構的製造方法分別利用低溫退火製程對半導體層進行活化以及利用氫化電漿處理製程對半導體層進行氫化，因此可有效修補
半導體層的缺陷並提升氫化效果。
D‧‧‧摻雜製程
100‧‧‧基板
110‧‧‧圖案化半導體層
111a‧‧‧摻雜源極
111b‧‧‧摻雜汲極
112a‧‧‧輕摻雜源極
112b‧‧‧輕摻雜汲極
113‧‧‧通道層
120‧‧‧絕緣層
130‧‧‧圖案化金屬層
131‧‧‧閘極
141‧‧‧第一介電層
142‧‧‧第二介電層
143‧‧‧第三介電層
151‧‧‧第一接觸窗
152‧‧‧第二接觸窗
153‧‧‧第三接觸窗
160‧‧‧汲極
170‧‧‧源極
180‧‧‧保護層
190‧‧‧畫素電極
1‧‧‧畫素結構
第1圖至第7圖為本發明之一實施例之畫素結構的製造方法之示意圖。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
第1圖至第7圖為本發明之一實施例之畫素結構的製造方法之示意圖。本發明之畫素結構之製造方法如下。請同時參閱第1圖至第7圖。如第1圖所示，提供基板100，例如為軟性基板或玻璃基板，其中軟性基板例如可為聚亞醯胺(polyimide,PI)或其它可撓式的塑膠基板，但不限於此。接著，形成圖案化半導體層110於基板100上，圖案化半導體層的材質可為非晶矽(amorphous silicon)，但不限於此。圖案化半導體層110可利用例如微影蝕刻製程進行圖案化，但不限於此。在本實施例中，圖案化半導體層係可藉由例如準分子雷射退火(excimer laser annealing,ELA)製程將非晶矽轉變成多晶矽，但不限於此。
如第2圖所示，形成絕緣層120覆蓋圖案化半導體層110與基板100。之後，形成圖案化金屬層130於絕緣層120上，圖案化金屬層130例如係由濺鍍與蝕刻製作而成，但不限於此。圖案化金屬層130的材質可為金屬或合金，例如金、銀、銅、鋁、鈦、鉬或其組合等，但不限於此。圖案化金屬層130於垂直投影方向部分重疊於圖案化半導體層110。在本實施例中，形成圖案化半導體層110之後，可以保留用以定義圖案化金屬層130之光阻
圖案(圖未示)作為遮罩進行摻雜製程D，以於圖案化半導體層110中形成摻雜源極111a以及摻雜汲極111b。摻雜製程D例如可為P型摻雜(P-type doping)製程或N型摻雜(N-type doping)製程，但不限於此。
如第3圖所示，接著，進行蝕刻製程例如溼蝕刻製程去除圖案化金屬層130之部份側璧以形成閘極131，並移除光阻圖案以暴露出預定形成輕摻雜源極區以及輕摻雜汲極區的區域。再利用閘極131作為遮罩進行輕摻雜製程以形成輕摻雜源極112a以及輕摻雜汲極112b，但不限於此。另外，與閘極131重疊而未被摻雜之部份圖案化半導體層110則成為通道層113。在本發明中，閘極131、摻雜源極111a、摻雜汲極111b、輕摻雜源極112a以及輕摻雜汲極112b的形成方式並不以此為限。舉例而言，在一變化實施例中，可先於絕緣層120上形成金屬層(圖未示)，並利用灰階光罩(halftone mask)於金屬層上形成一光阻圖案(圖未示)，其中光阻圖案暴露出欲形成摻雜源極111a與摻雜汲極111b的區域，而對應於欲形成閘極131之區域的光阻圖案之厚度大於欲形成輕摻雜源極112a以及輕摻雜汲極112b之區域的光阻圖案之厚度。接著蝕刻光阻圖案所暴露出的導電層以形成圖案化金屬層130，並利用光阻圖案作為遮罩進行摻雜製程D，以形成摻雜源極111a與摻雜汲極111b。接著進行灰化(ashing)製程去除厚度較薄的光阻圖案，以暴露出欲形成輕摻雜源極112a以及輕摻雜汲極112b之區域。隨後蝕刻掉灰化後的光阻圖案所暴露出的圖案化金屬層130以形成閘極131。之後，再利用灰化後的光阻圖案作為遮罩進行輕摻雜製程，以形成輕摻雜源極112a以及輕摻雜汲極112b。或者，在另一變化實施例中，可先利用一光罩作為遮罩進行摻雜製程以形成摻雜源極111a與摻雜汲極111b，再利用閘極131作為遮罩進行輕摻雜製程以形成輕摻雜源極112a以及輕摻雜汲極112b。
如第4圖所示，形成第一介電層141覆蓋閘極130與絕緣層120，
第一介電層141之材質可為例如氧化矽(silicon oxide,SiOx)，而第一介電層141之厚度實質上為20奈米(nm)至40 nm，但不以此為限。在本實施例中，第一介電層141之厚度例如為30 nm，但不限於此。於形成第一介電層141之後，先進行低溫退火製程，其中低溫退火製程溫度實質上小於或等於400℃。在本實施例中，低溫退火製程例如可於爐子中進行退火製程，且亦可在爐管中進行，但不限於此。在本實施例中，於約400℃下進行低溫退火製程，且製程所需時間實質上為1至2小時。藉由低溫退火製程之熱處理將摻雜源極111a、輕摻雜源極112a、摻雜汲極111b以及輕摻雜汲極112b活化。活化係指對先前經由摻雜製程D之摻雜源極111a、輕摻雜源極112a、摻雜汲極111b以及輕摻雜汲極112b於升溫後進行離子擴散，以提升薄膜電晶體之電性。接著，在維持約400℃的溫度下，通入氫氣以進行氫化電漿處理製程(hydrogen plasma treatment)。在本實施例中，氫化電漿處理製程所需時間實質上為2至3分鐘，並藉由氫化電漿處理製程氫化通道層113。氫化係指修補通道層113之材料中矽之間的斷鍵或是矽與介面之間的斷鍵，並藉由修補材料本身的缺陷，以提升薄膜電晶體之元件特性。
如第5圖所示，形成第二介電層142覆蓋第一介電層141，第二介電層142之材質可為氧化矽，但不限於此。第二介電層142與第一介電層141之厚度總和實質上為200 nm至400 nm，但不限於此。之後，形成第三介電層143覆蓋第二電介層142，第三介電層143之材質可為氮化矽(silicon nitride,SiNx)，但不限於此。第三介電層143之厚度實質上為200 nm至400 nm，但不限於此。在本實施例中，第一介電層141、第二介電層142以及第三介電層143之厚度實質上為600 nm，但不限於此。然後，在第三介電層143、第二介電層142、第一介電層141以及絕緣層120內形成第一接觸窗151以及第二接觸窗152，其中第一接觸窗151暴露出摻雜汲極111b，且第二接觸窗152暴露出摻雜源極111a。在本實施例中，前述製程例可利用例如微影蝕
刻製程形成第一接觸窗151以及第二接觸窗152，但不限於此。
如第6圖所示，形成汲極160以及源極170於第三介電層143上，汲極160透過第一接觸窗151與摻雜汲極111b接觸並電性連接，且源極170透過第二接觸窗152與摻雜源極111a接觸並電性連接。在本實施例中，前述製程可利用例如微影蝕刻製程形成汲極160以及源極170，但不限於此。
如第7圖所示，形成保護層180於汲極160以及源極170上，且於保護層180中形成第三接觸窗153，以暴露出部分之汲極160。保護層180之材料可為無機材料、有機材料或有機/無機混合材料，且保護層180可為單層保護層或多層保護層。最後，形成畫素電極190於保護層180上，且畫素電極190透過第三接觸窗153與汲極160接觸並電性連接。藉由上述製程，可製作出本實施例之畫素結構1。畫素電極190之材料可為透明導電材料，例如氧化銦錫(ITO)、氧化銦鋅(IZO)或其它適合材料。在本實施例中，如上述之畫素結構較佳應用於可撓式有機發光顯示面板，亦可應用於液晶顯示面板、有機發光顯示面板、可撓式顯示面板或其他顯示面板等。
請參考表1。表1列示了本發明實施例與對照組之薄膜電晶體的臨界電壓(threshold voltage，Vthc)、電子遷移率(mobility)、次臨界擺幅(subthreshold swing,S.S.)、開啟電流值(Ion)以及關閉電流值(Ioff)之測試結果。
不同於本實施例，對照組的作法係依序形成圖案化半導體層以及閘極之後，接著依序沉積300 nm之第一介電層(SiOx)以及300 nm之第二介電層(SiNx)於閘極上，並於形成第一介電層與第二介電層之後進行低溫退火製程，因此其係利用第二介電層中所含有的氫原子擴散至閘極與圖案化半導體層中而進行氫化。由於在低溫下會使得氫擴散的效率不佳，進而降低氫化效果。如表1所示，對照組之薄膜電晶體的電子遷移率為47 cm2/VS，且次臨界擺幅為0.26 V/sec。本實施例之薄膜電晶體的電荷遷移率為63 cm2/VS，且次臨界擺幅為0.15 V/sec。應說明的是電子遷移率越大即代表薄膜電晶體之電性越佳，且次臨界擺幅越小則亦代表薄膜電晶體之電性越佳。因此，相較於對照組與實施例之電子遷移率以及次臨界擺幅，實施例之薄膜電晶體皆呈現較佳的元件特性。由表1可知，利用本發明之畫素結構的製造方法可以使得薄膜電晶體具有良好的電性，較高的電子遷移率以及較佳的次臨界擺幅。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧基板
110‧‧‧圖案化半導體層
111a‧‧‧摻雜源極
111b‧‧‧摻雜汲極
112a‧‧‧輕摻雜源極
112b‧‧‧輕摻雜汲極
113‧‧‧通道層
120‧‧‧絕緣層
131‧‧‧閘極
141‧‧‧第一介電層
142‧‧‧第二介電層
143‧‧‧第三介電層
151‧‧‧第一接觸窗
152‧‧‧第二接觸窗
153‧‧‧第三接觸窗
160‧‧‧汲極
170‧‧‧源極
180‧‧‧保護層
190‧‧‧畫素電極
1‧‧‧畫素結構
Claims (15)
- 一種畫素結構之製造方法，包含：提供一基板；形成一圖案化半導體層於該基板上；形成一絕緣層覆蓋該圖案化半導體層；形成一圖案化金屬層於該絕緣層上，其中該圖案化金屬層於一垂直投影方向部分重疊於該圖案化半導體層；於形成該圖案化金屬層之後，形成一第一介電層覆蓋該圖案化金屬層，其中該第一介電層之厚度實質上介於20奈米(nm)至40奈米之間；於形成於該第一介電層之後，進行一低溫退火製程；於進行該低溫退火製程之後，進行一氫化電漿處理製程(hydrogen plasma treatment)；於進行該氫化電漿處理製程之後，形成一第二介電層覆蓋該第一介電層；形成一第三介電層覆蓋該第二介電層，且於該第三介電層、該第二介電層、該第一介電層以及該絕緣層內形成一第一接觸窗以及一第二接觸窗，以分別暴露出部分之該圖案化半導體層；形成一源極以及一汲極於該第三介電層上，其中該汲極透過該第一接觸窗與該圖案化半導體層接觸，且該源極透過該第二接觸窗與該圖案化半導體層接觸；形成一保護層於該源極以及該汲極上，並於該保護層內形成一第三接觸窗，暴露出部分之該汲極；以及形成一畫素電極於該保護層上，且該畫素電極透過該第三接觸窗與該汲極接觸。
- 如請求項1所述之畫素結構之製造方法，其中該第一介電層與該第二介電 層之厚度總和實質上介於200奈米至400奈米之間。
- 如請求項1所述之畫素結構之製造方法，其中該第三介電層之厚度實質上介於200奈米至400奈米之間。
- 如請求項1所述之畫素結構之製造方法，其中該第一介電層以及該第二介電層之材料包含氧化矽(SiOx)。
- 如請求項1所述之畫素結構之製造方法，其中該第三介電層之材料包含氮化矽(SiNx)。
- 如請求項1所述之畫素結構之製造方法，其中該低溫退火製程之製程溫度實質上低於或等於400℃。
- 如請求1所述之畫素結構之製造方法，更包含進行一摻雜製程，以於該圖案化金屬層所暴露出之該圖案化半導體層中形成一摻雜源極以及一摻雜汲極。
- 如請求項7所述之畫素結構之製造方法，更包含：移除部份該圖案化金屬層以形成一閘極；於與該閘極於該垂直投影方向重疊之部分該圖案化半導體層中形成一通道層；以及於該摻雜源極與該通道層之間形成一輕摻雜源極，以及於該摻雜汲極與該通道層之間形成一輕摻雜汲極。
- 一種畫素結構，包含：一基板； 一圖案化半導體層位於該基板上，該圖案化半導體層包括一通道層、一摻雜源極、一摻雜汲極、一輕摻雜源極以及一輕摻雜汲極；一絕緣層覆蓋於該圖案化半導體層上；一閘極位於該絕緣層上，該閘極於一垂直投影方向重疊於該通道層；一第一介電層覆蓋該閘極；一第二介電層覆蓋該第一介電層；一第三介電層覆蓋該第二介電層，其中該絕緣層、該第一介電層、該第二介電層以及該第三介電層具有一第一接觸窗以及一第二接觸窗，分別暴露出該摻雜汲極及該摻雜源極；以及一源極以及一汲極分別位於該第三介電層上，其中該源極透過該第二接觸窗與該摻雜源極接觸，且該汲極透過該第一接觸窗與該摻雜汲極接觸；其中該第一介電層之厚度實質上介於20奈米(nm)至40奈米之間，且該第二介電層與該第一介電層之厚度總和實質上介於200奈米至400奈米之間。
- 如請求項9所述之畫素結構，其中該第三介電層之厚度實質上介於200奈米至400奈米之間。
- 如請求項9所述之畫素結構，其中該第一介電層以及該第二介電層之材料包含氧化矽(SiOx)。
- 如請求項9所述之畫素結構，其中該第三介電層之材料包含氮化矽(SiNx)。
- 如請求項9所述之畫素結構，其中該摻雜源極位於該通道層之一側，且該摻雜汲極位於該通道層之另一側。
- 如請求項13所述之畫素結構，其中該輕摻雜源極位於該摻雜源極與該通道層之間，且該輕摻雜汲極位於該摻雜汲極與該通道層之間。
- 如請求項9所述之畫素結構，更包含：一保護層，覆蓋該源極及該汲極，且該保護層具有一第三接觸窗，暴露出部分之該汲極；以及一畫素電極位於該保護層上，該畫素電極透過該第三接觸窗與該汲極接觸且電性連接。
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