KR20220006153A - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판에 위치하며, 채널 영역 및 도핑 영역을 포함하는 제1 반도체층, 상기 제1 반도체층의 상기 채널 영역과 중첩하여 위치하는 제1 게이트 전극, 상기 제1 반도체층 및 상기 제1 게이트 전극 위에 위치하는 중간막 및 상기 중간막 위에 위치하는 제1 전극을 포함하고, 상기 중간막은 상기 제1 반도체층의 도핑 영역과 중첩하는 개구를 포함하고, 상기 개구에서 상기 제1 반도체층의 도핑 영역과 상기 제1 전극이 서로 접하며, 상기 개구의 상기 기판과 평행한 단면의 면적은 49 ㎛2 내지 81 ㎛2이다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 개시는 표시 장치 및 이의 제조 방법에 관한 것으로서, 보다 구체적으로 데이터선과 동일 층에 위치하는 소스 전극 및 드레인 전극을 포함하지 않는 표시 장치에 관한 것이다.
표시 장치 중 평판 표시 장치(Flat Panel Display Device)는 경량화 및 박형화가 가능하여 각광을 받고 있다. 평판 표시 장치 중 전계 발광 표시 장치(Light Emitting Display Device)는 빛을 방출하는 발광다이오드(light emitting diode)를 이용하여 화상을 표시하는 자발광형 표시 장치로서, 별도의 광원을 필요로 하지 않는다. 또한 전계 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도를 가지므로 차세대 표시 장치로 주목받고 있다.
상술한 전계 발광 표시 장치는 발광 다이오드, 발광 다이오드를 구동하기 위한 복수의 트랜지스터 및 적어도 하나의 캐패시터를 포함하는 다수의 화소를 포함한다.
트랜지스터의 반도체층으로 산화물 반도체가 사용되고 있다. 전계 발광 표시 장치의 제조 공정을 간소화하기 위해서는 공정 중 사용되는 마스크의 수를 감소시킬 필요가 있다.
실시예들은 산화물 반도체를 포함하는 트랜지스터의 소자 성능을 안정적으로 유지하는 표시 장치 및 이의 제조 방법을 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판에 위치하며, 채널 영역 및 도핑 영역을 포함하는 제1 반도체층, 상기 제1 반도체층의 상기 채널 영역과 중첩하여 위치하는 제1 게이트 전극, 상기 제1 반도체층 및 상기 제1 게이트 전극 위에 위치하는 중간막; 및 상기 중간막 위에 위치하는 제1 전극을 포함하고, 상기 중간막은 상기 제1 반도체층의 도핑 영역과 중첩하는 개구를 포함하고, 상기 개구에서 상기 제1 반도체층의 도핑 영역과 상기 제1 전극이 서로 접하며, 상기 개구의 상기 기판과 평행한 단면의 면적은 49 ㎛2 내지 81 ㎛2이다.
상기 제1 반도체층은 산화물 반도체를 포함할 수 있다.
상기 중간막은 질화규소를 포함할 수 있다.
상기 중간막과 상기 제1 전극 사이에 위치하는 절연막을 더 포함하고, 상기 중간막의 전체 영역이 상기 절연막과 접촉하고, 상기 절연막은 유기 물질을 포함할 수 있다.
상기 기판과 상기 제1 반도체층 사이에 위치하는 광차단층, 상기 광차단층과 상기 제1 반도체층 사이에 위치하는 버퍼층을 더 포함하고, 상기 버퍼층은 상기 광차단층과 중첩하는 개구를 포함하고, 상기 버퍼층의 개구에서 상기 제1 전극과 상기 광차단층이 접촉할 수 있다.
상기 제1 반도체층과 동일 층에 위치하며 채널 영역 및 도핑 영역을 포함하는 제2 반도체층, 상기 제1 전극과 동일 층에 위치하는 제1 연결 전극을 더 포함하고, 상기 제1 연결 전극은 상기 제1 게이트 전극 및 상기 제2 반도체층의 도핑 영역과 각각 접하며, 상기 제1 게이트 전극 및 상기 제2 반도체층을 연결할 수 있다.
상기 광차단층과 동일 층에 위치하는 데이터선, 상기 제1 전극과 동일 층에 위치하는 제2 연결 전극을 더 포함하고, 상기 제2 연결 전극은 상기 데이터선 및 상기 제2 반도체층의 도핑 영역과 각각 접하며, 상기 데이터선 및 상기 제2 반도체층을 연결할 수 있다.
상기 개구의 상기 기판과 평행한 단면의 형상은 다각형, 원형, 타원형, 복수개의 변과 상기 변을 서로 연결하는 곡면을 포함하는 도형 중 하나일 수 있다.
상기 제1 반도체층의 문턱 전압은 -1.0 V 내지 1.0 V일 수 있다.
본 발명의 다른 일 실시예에 따른 표시 장치는 기판, 상기 기판에 위치하며, 채널 영역 및 도핑 영역을 포함하는 제1 반도체층, 상기 제1 반도체층의 상기 채널 영역과 중첩하여 위치하는 제1 게이트 전극, 상기 제1 반도체층 및 상기 제1 게이트 전극 위에 위치하는 중간막, 상기 중간막 위에 위치하는 제1 전극을 포함하고, 상기 중간막은 상기 제1 반도체층의 도핑 영역과 중첩하는 개구를 포함하고, 상기 개구에서 상기 제1 반도체층의 도핑 영역과 상기 제1 전극이 서로 접하며, 상기 제1 반도체층은 산화물 반도체를 포함하고, 상기 중간막은 질화 규소를 포함하고, 상기 개구의 폭은 7 ㎛ 내지 9 ㎛ 이다.
상기 개구의 상기 기판과 평행한 단면의 형상은 다각형, 원형, 타원형, 복수개의 변과 상기 변을 서로 연결하는 곡면을 포함하는 도형 중 하나이고, 상기 폭은 상기 개구의 단면이 다각형 또는 복수개의 변과 상기 변을 서로 연결하는 곡면을 포함하는 도형인 경우 가장 긴 변의 길이이고, 상기 개구의 단면이 원형인 경우 지름의 길이, 상기 개구의 단면이 타원형인 경우 장축의 길이일 수 있다.
상기 제1 반도체층과 동일 층에 위치하며 채널 영역 및 도핑 영역을 포함하는 제2 반도체층, 상기 제1 전극과 동일 층에 위치하는 제1 연결 전극을 더 포함하고, 상기 제1 연결 전극은 상기 제1 게이트 전극 및 상기 제2 반도체층의 도핑 여역과 각각 접하며, 상기 제1 게이트 전극 및 상기 제2 반도체층을 연결할 수 있다.
상기 기판과 상기 제2 반도체층 사이에 위치하는 데이터선, 상기 데이터선과 상기 제2 반도체층 사이에 위치하는 버퍼층, 상기 제1 전극과 동일 층에 위치하는 제2 연결 전극을 더 포함하고, 상기 제2 연결 전극은 상기 데이터선 및 상기 제2 반도체층의 도핑 영역과 각각 접하며, 상기 데이터선 및 상기 제2 반도체층을 연결할 수 있다.
상기 제1 반도체층의 문턱 전압은 -1.0 V 내지 1.0 V일 수 있다.
본 발명의 다른 일 실시예에 따른 표시 장치의 제조 방법은 기판 위에 제1 반도체층 및 제2 반도체층을 형성하는 단계, 상기 제1 반도체층 및 제2 반도체층의 위에 각각 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 적층체 위에 중간막, 절연막을 증착한 후 식각하여 상기 제1 반도체층 및 상기 제2 반도체층과 각각 중첩하는 개구를 형성하는 단계, 상기 개구를 플라즈마 처리하는 단계, 상기 유기막 위에 제1 전극을 형성하는 단계를 포함하고, 상기 제1 전극은 상기 개구를 통해 상기 제1 반도체층과 접하며, 상기 개구의 상기 기판과 평행한 단면의 면적은 49 ㎛2 내지 81 ㎛2이다.
상기 제1 반도체층 및 상기 제2 반도체층은 산화물 반도체를 포함하고, 상기 중간막은 질화 규소를 포함할 수 있다.
상기 개구의 상기 기판과 평행한 단면의 형상은 다각형, 원형, 타원형, 복수개의 변과 상기 변을 서로 연결하는 곡면을 포함하는 도형 중 하나일 수 있다.
상기 개구를 플라즈마 처리하는 단계에서, 상기 플라즈마 처리는 1.5 kW 내지 2.5 kW의 파워로, 30초 내지 90초 동안 이루어질 수 있다.
상기 제1 전극을 형성하는 단계에서 제1 연결 전극이 동시에 형성되며, 상기 제1 연결 전극은 상기 제1 반도체층과 중첩하는 게이트 전극 및 상기 제2 반도체층과 각각 접하며, 상기 제1 연결 전극은 상기 게이트 전극 및 상기 제2 반도체층을 연결할 수 있다.
상기 기판 위에 제1 반도체층 및 제2 반도체층을 형성하는 단계 전에 상기 기판 위에 광차단층 및 데이터선을 형성하는 단계, 상기 광차단층과 상기 데이터선을 덮는 버퍼층을 형성하는 단계를 더 포함하고, 상기 제1 전극을 형성하는 단계에서 제2 연결 전극이 동시에 형성되고, 상기 제2 연결 전극은 상기 데이터선 및 상기 제2 반도체층과 각각 접하며, 상기 데이터선 및 상기 제2 반도체층을 연결할 수 있다.
실시예들에 따르면, 산화물 반도체를 포함하는 트랜지스터의 소자 성능을 안정적으로 유지하는 표시 장치 및 이의 제조 방법을 제공한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2 및 도 3은 도 1에서 A로 표시한 부분을 확대하여 도시한 단면이다.
도 4 및 도 5는 산화물 반도체의 n+ 영역이 증가로 도체 특성을 가지게 된 표시 장치의 소자에 대하여 전압-전류를 측정한 그래프이다.
도 6은 도 2의 실시예에 대하여 전압 및 전류를 측정한 결과이고, 도 7은 도 3의 실시예에 대하여 전압 및 전류를 측정한 결과이다.
도 8 내지 도 13은 도 1의 B-B'를 따라 자른 단면을 도시한 것이다.
도 14 내지 도 19는 개구의 크기를 다르게 하면서 전압-전류를 측정하고 그 결과를 도시한 것이다.
도 20 내지 도 28을 본 발명의 일 실시예에 따른 제조 공정을 나타낸 단면도이다.
도 29는 본 실시예에 따른 화소의 일 예를 보여주는 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
그러면 이하에서 도면을 참고로 하여, 본 발명의 일 실시예에 따른 표시 장치에 대하여 상세하게 설명한다. 도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 1을 참고로 하면 본 실시예에 따른 표시 장치는 트랜지스터의 소스 전극 및 드레인 전극 대신에 제1 전극(191)과 동일층에 위치하는 제1 연결 전극(192) 및 제2 연결 전극(193)이 위치하는 것을 특징으로 한다. 이렇게 소스 전극 및 드레인 전극을 생략하고 제1 연결 전극(192) 및 제2 연결 전극(193)을 위치시킴으로써, 공정 과정에서 소스 전극 및 드레인 전극의 형성에 사용되는 마스크를 생략할 수 있어 공정 과정을 간소화할 수 있다.
그러면 이하에서 도 1을 참고로 하여 표시 장치의 각 구조에 대하여 상세하게 설명한다.
도 1을 참고로 하면, 투명한 유리 또는 플라스틱을 포함하는 기판(100) 위에 배리어층(110)이 위치한다. 배리어층(110)은 무기 물질을 포함할 수 있으며, 실시예에 따라 생략될 수 있다.
배리어층(110) 위에 광차단층(111) 및 데이터선(171), 유지 전극선(131)이 위치한다. 광차단층(111), 데이터선(171) 및 유지 전극선(131)은 동일 층에 위치하는바 동일 공정으로 형성될 수 있으며, 동일 물질을 포함할 수 있다. 광차단층(111)은 제1 트랜지스터(T1)와 기판(100)에 수직한 방향으로 중첩하여 위치할 수 있다. 광차단층(111)은 외부 광이 반도체층(150a, 150b)의 채널 영역(154a, 154b)에 도달하지 않도록 하여 누설 전류 및 특성 저하를 줄일 수 있다. 이후 상세하게 설명하겠으나, 광차단층(111)은 버퍼층(120)에 위치하는 제1 개구(OP1)에서 제1 전극(191)과 연결될 수 있다. 마찬가지로, 데이터선(171) 또한 버퍼층(120)에 위치하는 제2 개구(OP2)에서 제2 연결 전극(193)과 연결될 수 있다.
광차단층(111) 및 데이터선(171), 유지 전극선(131) 위에 버퍼층(120)이 위치한다. 버퍼층(120)은 반도체층(150a, 150b)과 광차단층(111), 데이터선(171), 유지 전극선(131)을 절연시키며, 유기 물질 또는 무기 물질을 포함할 수 있다. 일례로 버퍼층(120)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 이때 x는 1 내지 4일 수 있다. 버퍼층(120)은 광차단층(111)과 중첩하는 제1 개구(OP1) 및 데이터선(171)과 중첩하는 제2 개구(OP2)를 포함할 수 있다.
버퍼층(120)위에 반도체층(150a, 150b)이 위치한다. 반도체층(150a, 150b)은 제1 반도체층(150a) 및 제2 반도체층(150b)을 포함할 수 있다. 제1 반도체층(150a)은 제1 트랜지스터(T1)를 구성하고, 제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다. 제2 반도체층(150b)은 제2 트랜지스터(T2)를 구성하고, 제2 트랜지스터(T2)는 스위칭 트랜지스터일 수 있다.
반도체층(150a, 150b)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘 및 산화물 반도체 중 어느 하나를 포함할 수 있다. 일 실시예에서, 반도체층(150a, 150b)은 산화물 반도체를 포함할 수 있다. 일례로, 반도체층(150a, 150b)은 아연(Zn),　인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물 반도체 물질을 포함할 수 있다. 일례로, 반도체층(150a, 150b)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
제1 반도체층(150a)은 소스 영역(153a), 드레인 영역(155a) 및 소스 영역(153a)과 드레인 영역(155a)사이에 위치하는 채널 영역(154a)을 포함한다. 소스 영역(153a) 및 드레인 영역(155a)은 도핑이 이루어진 도핑 영역이다.
마찬가지로, 제2 반도체층(150b)은 소스 영역(153b), 드레인 영역(155b) 및 소스 영역(153b)과 드레인 영역(155b) 사이에 위치하는 채널 영역(154b)을 포함한다.
소스 영역(153b) 및 드레인 영역(155b)은 도핑이 이루어진 도핑 영역이다.
반도체층(150a, 150b)의 채널 영역((154a, 154b)과 중첩하여 게이트 절연 패턴(144)이 위치할 수 있다. 게이트 절연 패턴(144)은 실질적으로 반도체층(150a, 150b)의 도전 영역과는 중첩하지 않을 수 있다.
게이트 절연 패턴(144) 상에 게이트 전극(124a, 124b)이 위치할 수 있다. 게이트 전극(124a, 124b))은 반도체층(150a, 150b)의 채널 영역(154a, 154b)과 기판(100)에 수직한 방향으로 중첩할 수 있다. 제1 게이트 전극(124a)과 제1 반도체층(150a)은 제1 트랜지스터(T1)를 구성하고, 제2 게이트 전극(124b)과 제2 반도체층(150b)은 제2 트랜지스터(T2)를 구성한다.
반도체층(150a, 150b) 및 게이트 전극(124a, 124b) 위에 중간막(160) 및 절연막(180)이 위치한다. 중간막(160)은 무기 물질을 포함하는 무기막일 수 있고, 절연막(180)은 유기 물질을 포함할 수 있다. 중간막(160)은 외부의 수분으로부터 트랜지스터(T1)를 보호할 수 있다. 중간막(160)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiON) 중 하나 이상을 포함할 수 있다. 이때 x는 1 내지 4이다. 일례로, 중간막(160)은 SiNx를 포함할 수 있다. SiNx는 외부 수분 차단에 우수한 효과를 가지는바, 소자 내로 수분의 침투하는 것을 방지할 수 있다. 다만 SiNx의 경우 수소 함량이 높은바 반도체층(150a, 150b)의 반도체 특성에 영향을 미칠 수 있다. 이에 대하여는 별도로 후술한다.
중간막(160) 및 절연막(180)은 제1 반도체층(150a)의 드레인 영역(155a)과 중첩하는 제3 개구(OP3), 제1 게이트 전극(124a)과 중첩하는 제4 개구(OP4), 제2 반도체층(150b)의 드레인 영역(155b)과 중첩하는 제5 개구(OP5), 제2 반도체층(150b)의 소스 영역(153b)과 중첩하는 제6 개구(OP6)를 포함한다. 또한, 앞서 버퍼층(120)에 위치하는 제1 개구(OP1) 및 제2 개구(OP2)도 중간막(160) 및 절연막(180) 내로 연장된다.
이때, 제3 개구(OP3), 제5 개구(OP5) 및 제6 개구(OP6)는 제1 반도체층(150a) 및 제2 반도체층(150b)과 중첩하여 위치하는 개구이다. 이때 제1 반도체층(150a) 및 제2 반도체층(150b)과 중첩하여 위치하는 제3 개구(OP4), 제5 개구(OP5) 및 제6 개구(OP6)의 기판(100)과 평행한 방향으로의 면적은 49 ㎛2 내지 81 ㎛2일 수 있다. 또한, 제3 개구(OP4), 제5 개구(OP5) 및 제6 개구(OP6)의 폭은 7 ㎛ 내지 9 ㎛ 일 수 있다. 본 명세서에서 사용되는 용어 "폭"의 측정 기준은 별도로 도 8 내지 도 13을 참고로 하여 자세히 설명한다. 간단히 설명하면, 개구가 사각형인 경우 가장 긴 변의 길이, 원형인 경우 지름의 길이, 타원형인 경우 더 큰 지름의 길이가 폭이 된다.
이는 중간막(SiNx)이 수소를 과량 포함하기 때문에, 중간막에 포함된 수소가 반도체층(150a, 150b)으로 침투해 반도체층(150a, 150b)이 도체처럼 기능하던 문제를 해결하기 위한 것으로, 구체적인 효과에 대하여는 후술한다. 이후 별도로 설명하겠으나, 제3 개구(OP4), 제5 개구(OP5) 및 제6 개구(OP6)의 단면은 정사각형, 직사각형, 사각형, 원형, 타원형 등 다양할 수 있다. 개구의 형상에 관계없이, 개구가 사각형인 경우 가장 긴 변의 길이, 원형인 경우 지름의 길이, 타원형인 경우 더 큰 지름의 길이가 7 ㎛ 내지 9 ㎛일 수 있다.
다시 도 1을 참고로 하면, 절연막(180)위에 제1 전극(191), 제1 연결 전극(192) 및 제2 연결 전극(193)이 위치한다. 제1 전극(191), 제1 연결 전극(192) 및 제2 연결 전극(193)은 투명 전도성 산화물을 포함할 수 있으며, 동일 공정으로 형성되고 동일 물질을 포함할 수 있다. 일례로, ITO/Ag/ITO의 다층 구조를 포함할 수 있다.
제2 연결 전극(193)은 제2 개구(OP2)에서 데이터선(171)과 연결되고, 제6 개구(OP6)에서 제2 트랜지스터(T2)의 소스 영역(153b)과 연결된다. 즉 제2 연결 전극(193)은 데이터선(171)과 제2 트랜지스터(T2)의 소스 영역(153b)을 연결한다.
제1 연결 전극(192)은 제5 개구(OP5)에서 제2 트랜지스터(T2)의 드레인 영역(155b)과 연결되고, 제4 개구(OP4)에서 제1 트랜지스터(T1)의 제1 게이트 전극(124a)과 연결된다. 즉, 제1 연결 전극(192)은 제2 트랜지스터(T2)의 드레인 영역(155b)과 제1 트랜지스터(T1)의 제1 게이트 전극(124a)을 연결한다.
제1 전극(191)은 제3 개구(OP3)를 통해 제1 트랜지스터(T1)의 드레인 영역(155a)과 연결되어 전압을 전달받는다. 제1 전극(191)은 제1 개구(OP1)를 통해 광차단층(111)과도 연결되어 있으며, 전압에 따른 전류를 일정하게 유지할 수 있다.
제1 전극(191), 제1 연결 전극(192) 및 제2 연결 전극(193) 위에 격벽(350)이 위치한다. 격벽(350)은 제1 전극(191)과 중첩하는 개구(355)를 갖는다. 개구(355)에 발광층(360)이 위치할 수 있다. 발광층(360) 및 격벽(350) 위에 제2 전극(270)이 위치할 수 있다. 제1 전극(191), 발광층(360) 및 제2 전극(270)은 발광 소자(LED)를 구성할 수 있다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 표시 장치는 데이터선(171)과 동일 층에 위치하는 소스 전극 또는 드레인 전극을 포함하지 않으며, 제1 연결 전극(192) 및 제2 연결 전극(193)을 통해 데이터 전압을 전달받는다. 별도의 소스 전극 및 드레인 전극을 포함하지 않는바 제조 과정에서 마스크의 수를 줄일 수 있어 공정이 경제적이다.
또한 본 발명은 중간막(160)이 SiNx를 포함함으로써 외부 수분으로부터 트랜지스터를 보호할 수 있다. 그러나 SiNx는 수소를 과량 포함하는바 수소에 의해 반도체층(150a, 150b)이 도체처럼 거동하는 문제가 있으나, 본 발명의 경우 반도체층(150a, 150b)과 중첩하는 개구의 단면 면적을 49 ㎛2 내지 81 ㎛2 로 하고 제조 과정에서 플라즈마 처리함으로써 반도체층(150a, 150b) 내부의 수소를 제거하여 반도체층(150a, 150b)이 정상적으로 동작하도록 하였다.
그러면 이하에서 본 발명의 효과에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2 및 도 3은 도 1에서 A로 표시한 부분을 확대하여 도시한 단면이다. 도 2를 참고로 하면, 도 2에서 제3 개구(OP3)의 폭(d)은 8 ㎛ 이고, 도 3에서 제3 개구(OP3)의 폭(d)은 4 ㎛ 이다. 도 2 및 도 3에서 설명의 편의를 위하여 제1 반도체층(150a) 내부의 수소 원자(H) 및 베이컨시(Vo)를 도시하였다.
도 2 및 도 3 모두 중간막(160)이 SiNx를 포함하기 때문에, 반도체층(150a) 내부로 수소 원자가 유입된다. 이렇게 반도체층(150a) 내부에 수소 함량이 높아지게 되면, 산화물 반도체의 n+ 영역이 증가하게 되고, 산화물 반도체의 n+ 영역 증가로 인해 유효 채널 길이가 감소하게 된다. 따라서 반도체층(150a)이 도체처럼 기능하는 문제가 있다.
도 4 및 도 5는 산화물 반도체의 n+ 영역이 증가로 도체 특성을 가지게 된 표시 장치의 소자에 대하여 전압-전류를 측정한 그래프이다. 도 4 내지 도 5는 반복 실험한 결과로, 여러 번 측정한 결과가 한 그래프에 표시되어 있다. 도 4는 제1 트랜지스터(구동 트랜지스터)에 대하여 전압에 따른 전류를 측정한 것이고, 도 5는 제2 트랜지스터(스위칭 트랜지스터)에 대하여 전압에 따른 전류를 측정한 것이다. 도 4 및 도 5를 참고로 하면, 중간막에 포함된 SiNx에 포함된 수소가 산화물 반도체층으로 유입되었고, 이에 따라 산화물 반도체의 n+ 영역이 증가하면서 유효 채널이 짧아지는바 트랜지스터가 기능하지 못하는 것을 확인할 수 있다. 즉, 그래프에서 문턱 전압이 나타나지 않는다.
도 6은 도 2의 실시예에 대하여 전압 및 전류를 측정한 결과이고, 도 7은 도 3의 실시예에 대하여 전압 및 전류를 측정한 결과이다. 도 6 및 도 7을 참고로 하면, 개구(OP3)의 폭이 4 ㎛인 도 7의 경우 문턱 전압이 -10V보다 낮게 나타나지만, 개구(OP3)의 폭이 8 ㎛인 도 6의 경우 문턱 전압이 약 -1.0V로 도 7의 경우보다 높게 나타나는 것을 확인할 수 있었다.
즉 도 2, 도 3, 도 6, 도 7의 결과를 비교하여 보면 제3 개구(OP3)의 폭이 커질수록 문턱 전압이 증가하는 것을 확인할 수 있었다. 즉 SiNx를 포함하는 중간막(160)에 포함된 수소에 의한 반도체층의 도체 특성 증가를 방지할 수 있었다.
이는 반도체층(150a)과 중첩하는 제3 개구(OP3)의 면적이 넓을수록, 제조 과정 중 플라즈마 처리에 의한 반도체층(150a)의 베이컨시 농도가 증가하고, 이렇게 증가한 베이컨시가 수소 이온과 결합하여 수소 이온을 제거하기 때문이다.
즉 도 2 와 도 3을 비교하면, 제3 개구(OP3)의 면적이 더 넓은 도 3에 베이컨시(Vo)가 더 많이 존재하는 것을 확인할 수 있다. 이는 제3 개구(OP3)의 면적이 더 넓을수록 플라즈마 처리시 비활성 기체가 충돌하는 영역이 증가하고, 이러한 충돌에 의해 반도체층(150a) 내부에 베이컨시가 생기기 때문이다. 이러한 베이컨시는 반도체층(150a) 내부에 위치하는 수소 이온과 결합하는바 과량의 수소를 제거하게 되고, 따라서 SiNx를 포함하는 중간막(160)으로부터 유입된 수소에 의해 반도체층(150a)이 도체 특성을 띄게 되는 것을 막을 수 있다.
이때, 반도체층(150a, 150b)과 중첩하는 개구의 형상은 다양할 수 있다. 도 8 내지 도 13은 도 1의 B-B'를 따라 자른 단면을 도시한 것이다. 도 8 내지 도 13에서는 제3 개구(OP3)를 예시로 하여 설명하였으나, 이하의 설명은 반도체층(150a, 150b)과 중첩하여 위치하는 개구, 즉 제5 개구(OP5) 및 제6 개구(OP6)에 공통적으로 적용될 수 있다.
이하에서 반도체층(150a, 150b)과 중첩하는 개구의 다양한 형상과 함께, 각 형상을 갖는 개구에서 폭(d)의 측정 기준을 표시하도록 한다.
도 8을 참고로 하면, 제3 개구(OP3)의 형상은 정사각형일 수 있다. 이때, 제3 개구(OP3)의 폭(d)은 정사각형의 일 면의 길이와 동일하다. 즉 제3 개구(OP3)의 형상이 정사각형인 경우, 본 명세서에서 기재한 개구의 폭(d)은 도 8에 도시된 바와 같이 제3 개구(OP3)의 한 변의 길이를 의미한다. 이때, 제3 개구(OP3)의 기판(100)과 평행한 방향으로의 면적은 49 ㎛2 내지 81 ㎛2 일 수 있다.
도 9를 참고로 하면, 제3 개구(OP3)의 형상은 네 모서리가 곡면인 정사각형 유사 형상일 수 있다. 이는 제조 과정에서 나타날 수 있는 형상으로, 제3 개구(OP3)의 형상이 네 모서리가 곡면인 정사각형 유사 형상인 경우, 본 명세서에서 기재한 개구의 폭(d)은 도 9에 도시된 바와 같이 제3 개구(OP3)의 가장 긴 부분의 길이를 의미한다. 이때, 제3 개구(OP3)의 기판(100)과 평행한 방향으로의 면적은 49 ㎛2 내지 81 ㎛2 일 수 있다.
도 10을 참고로 하면, 제3 개구(OP3)의 형상은 직사각형일 수 있다. 이‹š, 제3 개구(OP3)는 폭은 직사각형 중 긴 변의 길이이다 즉, 제3 개구(OP3)의 형상이 직사각형인 경우, 본 명세서에서 기재한 개구의 폭(d)은 도 10에 도시된 바와 같이 제3 개구(OP3)의 긴 변의 길이를 의미한다. 이때, 제3 개구(OP3)의 기판(100)과 평행한 방향으로의 면적은 49 ㎛2 내지 81 ㎛2 일 수 있다.
도 11을 참고로 하면 제3 개구(OP3)의 형상은 네 모서리가 곡면인 직사각형 유사 형상일 수 있다. 이는 제조 과정에서 나타날 수 있는 형상으로, 제3 개구(OP3)의 형상이 네 모서리가 곡면인 직사각형 유사 형상인 경우, 본 명세서에서 기재한 개구의 폭(d)은 도 11에 도시된 바와 같이 제3 개구(OP3)의 가장 긴 부분의 길이를 의미한다. 이때, 제3 개구(OP3)의 기판(100)과 평행한 방향으로의 면적은 49 ㎛2 내지 81 ㎛2 일 수 있다.
도 12를 참고로 하면 제3 개구(OP3)의 형상은 원형일 수 있다. 제3 개구(OP3)의 형상이 원형인 경우, 본 명세서에서 기재한 개구의 폭(d)은 도 12에 도시된 바와 같이 제3 개구(OP3)의 지름을 의미한다. 이때, 제3 개구(OP3)의 기판(100)과 평행한 방향으로의 면적은 49 ㎛2 내지 81 ㎛2 일 수 있다.
도 13을 참고로 하면 제3 개구(OP3)의 형상은 타원형일 수 있다. 제3 개구(OP3)의 형상이 티원형인 경우, 본 명세서에서 기재한 개구의 폭(d)은 도 12에 도시된 바와 같이 제3 개구(OP3)의 장축의 지름을 의미한다. 이때, 제3 개구(OP3)의 기판(100)과 평행한 방향으로의 면적은 49 ㎛2 내지 81 ㎛2 일 수 있다.
이상에서는 제3 개구(OP3)의 다양한 형상에 대하여 설명하였으나 제3 개구(OP3)의 형상이 이에 제한되는 것은 아니며 제3 개구(OP3)는 다양한 형상을 가질 수 있다. 즉 개구는 다각형, 원형, 타원형 또는 복수개의 변과 상기 변을 서로 연결하는 곡면을 포함하는 도형일 수 있다. 이때, 제3 개구(OP3)의 면적은 49 ㎛2 내지 81 ㎛2 일 수 있다.
즉 본 발명에서, 반도체층(150a, 150b)과 중첩하는 개구의 폭은 7 ㎛ 내지 9 ㎛ 일 수 있다. 또한, 반도체층(150a, 150b)과 중첩하는 개구의 면적은 49 ㎛2 내지 81 ㎛2 일 수 있다.
반도체층(150a, 150b)과 중첩하는 개구의 폭이 7 ㎛ 미만 또는 개구의 면적이 49 ㎛2 미만인 경우, 반도체층(150a, 150b) 내부에 유입된 수소를 충분히 제거하지 못하고 따라서 트랜지스터로 정상 동작하지 않을 수 있다.
또한 반도체층(150a, 150b)과 중첩하는 개구의 폭이 9 ㎛ 초과 또는 개구의 면적이 81 ㎛2 초과인 경우, 반도체층(150a, 150b) 내부에 위치하는 수소가 지나치게 많이 제거되어 문턱 전압의 Positive shift가 과하게 나타나고, 소자로서 활용이 불가능할 수 있다.
표시 장치의 트랜지스터가 정상 동작하기 위한 문턱 전압의 범위는 -1.0V 내지 1.0V 사이이다.
도 14 내지 도 19는 개구의 크기를 다르게 하면서 전압-전류를 측정하고 그 결과를 도시한 것이다. 표 1은 도 14 내지 도 19의 실험으로 측정된 모빌리티 및 문턱 전압을 도시한 것이다.
개구의 크기 (㎛ x ㎛) 모빌리티 문턱 전압(Vth)
4 x 4 - -9.58
6 x 6 13.76 -2.00
7 x 7 11.05 -0.63
8 x 8 11.49 0.59
9 x 9 10.38 0.90
10 x 10 8.89 1.53
도 14 내지 도 19 및 표 1을 참고로 하면 개구의 크기가 7 ㎛ x 7 ㎛ 내지 9 ㎛ x 9 ㎛ 사이인 경우에 문턱 전압이 -1.0 V 내지 1.0 V 내에 위치하는 것을 확인할 수 있었다. 즉 개구의 크기가 7 ㎛ x 7 ㎛미만인 경우 문턱 전압이 트랜지스터로 정상적으로 동작할 수 있는 기준치 이하이기 때문에 바람직하지 않다. 또한 개구의 크기가 9 ㎛ x 9 ㎛ 초과인 경우 문턱 전압이 지나치게 높아지는바 소자로서 활용이 용이하지 않다.
그러면 이하에서 도 20 내지 도 28을 참고로 하여 본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 대하여 설명한다. 도 20 내지 도 28을 본 발명의 일 실시예에 따른 제조 공정을 나타낸 단면도이다.
먼저 도 20을 참고로 하면, 기판(100) 위에 배리어층(110)을 형성하고 배리어층(110)위에 광차단층(111) 및 데이터선(171)을 형성한다. 광차단층(111) 및 데이터선(171)은 동일 공정에서 형성되어 동일 물질을 포함할 수 있다. 이 과정에서 제1 마스크가 사용될 수 있다.
다음 도 21을 참고로 하면, 광차단층(111) 및 데이터선(171) 위에 버퍼층(120) 및 반도체층(150)을 형성할 수 있다. 반도체층(150)은 산화물 반도체를 포함할 수 있다. 일례로, 반도체층(150)은 아연(Zn),　인듐(In), 갈륨(Ga), 주석(Sn) 및 이들의 혼합물 중 적어도 하나를 포함하는 산화물 반도체 물질을 포함할 수 있다. 일례로, 반도체층(150a, 150b)은 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
다음 도 22를 참고로 하면, 반도체층(150)을 식각하여 제1 반도체층(150a) 및 제2 반도체층(150b)을 형성한다. 이 과정에서 제2 마스크가 사용될 수 있다. 제1 반도체층(150a)은 이후 제1 트랜지스터(T1)를 구성할 수 있고, 제2 반도체층(150b)은 제2 트랜지스터(T2)를 구성할 수 있다.
다음 도 23을 참고로 하면 제1 반도체층(150a) 및 제2 반도체층(150b) 위에 게이트 절연막(140) 및 게이트층(121)을 형성한다.
다음 도 24를 참고로 하면, 게이트 절연막(140) 및 게이트층(121)을 식각하여 제1 게이트 전극(124a), 제2 게이트 전극(124b) 및 게이트 절연 패턴(144)을 형성한다. 이 과정에서 제3 마스크가 사용될 수 있다. 게이트 절연막(140) 및 게이트층(121)이 동일 공정으로 식각되는바 게이트 절연 패턴(144)은 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)과 동일한 형상을 가질 수 있다.
다음 도 25를 참고로 하면, 중간막(160) 및 절연막(180)을 형성하고 복수의 개구(OP1, OP2, OP3, OP4, OP5, OP6)를 형성한다. 개구의 형성 과정에서 제4 마스크가 사용될 수 있다. 제1 개구(OP1)는 광차단층(111)과 중첩하여 위치하고, 제2 개구(OP2)는 데이터선(171)과 중첩하여 위치할 수 있다. 제3 개구(OP3)는 제1 반도체층(150a)의 드레인 영역(155a)과 중첩하여 위치하고, 제4 개구(OP4)는 제1 게이트 전극(124a)과 중첩하여 위치하고, 제5 개구(OP5)는 제2 반도체층(150b)의 드레인 영역(155b)과 중첩하여 위치하고, 제6 개구(OP6)는 제2 반도체층(150b)의 소스 영역(153b)과 중첩하여 위치한다.
이때, 제3 개구(OP3), 제5 개구(OP5) 및 제6 개구(OP6)의 폭은 7 ㎛ 내지 9 ㎛일 수 있다. 또는 제3 개구(OP3), 제5 개구(OP5) 및 제6 개구(OP6)의 면적은 49 ㎛2 내지 81 ㎛2 일 수 있다. 이때 제3 개구(OP3), 제5 개구(OP5) 및 제6 개구(OP6)의 형상 및 폭의 정의는 앞서 도 8 내지 도 13 에서 설명한 바와 같다.
다음, 도 26을 참고로 하면 플라즈마 처리를 한다. 이때 플라즈마 처리는 1.5 kW 내지 2.5 kW의 파워로, 30초 내지 90초 동안 이루어질 수 있다. 이러한 플라즈마 처리 과정중에 반도체층(150a, 150b) 내부에 베이컨시가 형성된다. 이는 불활성 기체가 반도체층(150a, 150b)과 충돌하면서 반도체층(150a, 150b) 내부의 원자 배열을 흐트러뜨리거나, 원자를 밖으로 방출시키기 때문이다.
다음 도 27을 참고로 하면, 각 개구(OP1, OP2, OP3, OP4, OP5, OP6)내 및 절연막(180) 위에 제1 전극(191), 제1 연결 전극(192) 및 제2 연결 전극(193)을 형성한다. 이 과정에서 제5 마스크가 사용될 수 있다.
제1 전극(191)은 제1 개구(OP1)를 통해 광차단층(111)과 접하고 제3 개구(OP3)를 통해 제1 반도체층(150a)의 소스 영역(153a)과 접한다. 제1 연결 전극(192)은 제4 개구(OP4)를 통해 제1 반도체층(150a)의 제1 게이트 전극(124a)과 접하고, 제5 개구(OP5)를 통해 제2 반도체층(150b)의 드레인 영역(155b)과 접한다. 제2 연결 전극(193)은 제6 개구(OP6)를 통해 제2 반도체층(150b)의 소스 영역(153b)과 접하고 제2 개구(OP2)를 통해 데이터선(171)과 접한다.
다음, 제1 전극(191), 제1 연결 전극(192) 및 제2 연결 전극(193)위에 격벽(350)을 형성한다. 격벽(350)은 제1 전극(191)과 중첩하는 개구(355)를 포함하며, 이 과정에서 제6 마스크가 사용될 수 있다.
이상과 같이 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 소스 전극 및 드레인 전극을 포함하지 않고, 제1 전극(191)과 동일 층에 위치하는 제1 연결 전극(192) 및 제2 연결 전극(193)을 통해 데이터 전압을 각 트랜지스터에 전달한다. 따라서 제조 과정에서 마스크의 사용 수를 줄일 수 있고, 6개의 마스크로 제조가 가능한 바 공정을 간소화할 수 있다.
또한 이렇게 제조된 표시 장치는 반도체층(150a, 150b)과 중첩하는 개구의 폭이 7 ㎛ 내지 9 ㎛ 이거나, 개구의 면적이 49 ㎛2 내지 81 ㎛2이다. 이러한 개구의 폭 또는 면적은 표시 장치가 소자의 보호를 위해 내부에 SiNx 막을 포함할 때, SiNx에 포함된 과량의 수소에 의해 반도체층이 도체로서 기능하는 것을 방지할 수 있다. 이는 앞서 설명한 바와 같이, 개구의 면적이 넓을수록 플라즈마 처리에 의해 형성되는 베이컨시의 수가 증가하며, 이러한 베이컨시는 반도체층 내부의 수소 이온과 결합하여 수소 이온을 제거하기 때문이다.
이렇게 본 발명의 일 실시예에 따른 표시 장치는 반도체층과 인접한 SiNx막을 포함하고, 반도체층이 산화물 반도체를 포함한다면 다양한 구조에 적용될 수 있다. 앞서 설명한 바와 같이 6매의 마스크로 제조되어, 소스 드레인 전극이 생략되고 제1 전극(191)과 동일 층에 위치하는 연결 전극이 데이터 전압을 전달하는 구조에 적용될 수 있다.
그러면 이하에서, 본 발명이 적용될 수 있는 표시 장치의 화소에 대하여 간단하게 설명한다. 도 29는 본 실시예에 따른 화소의 일 예를 보여주는 회로도이다.
도 29를 참고로 하면, 일 실시예에 따른 표시 장치는 복수의 화소를 포함하고, 한 화소는 복수의 트랜지스터들(T1, T2, T3), 커패시터(Cst), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(ED)를 포함할 수 있다. 본 실시예에서는 하나의 화소가 하나의 발광 다이오드(ED)를 포함하는 예를 주로 하여 설명한다.
복수의 트랜지스터들(T1, T2, T3)은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함한다. 아래에서 설명할 소스 전극과 드레인 전극은 각 트랜지스터(T1, T2, T3)의 채널의 양쪽에 위치하는 두 전극을 구분하기 위한 것으로 두 용어가 서로 바뀔 수도 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 커패시터(Cst)의 일단과 연결되어 있고, 제1 트랜지스터(T1)의 소스 전극(S1)은 구동 전압(ELVDD)을 전달하는 구동 전압선과 연결되어 있고, 제1 트랜지스터(T1)의 드레인 전극(D1)은 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단과 연결되어 있다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(DAT)을 전달받아 커패시터(Cst)에 저장된 전압에 따라 발광 다이오드(ED)에 구동 전류를 공급할 수 있다. 제1 트랜지스터(T1)의 드레인 전극(D1)은 광차단층(111)과 연결되어 있을 수 있다.
제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔 신호(SC)를 전달하는 제1 스캔선과 연결되어 있고, 제2 트랜지스터(T2)의 소스 전극(S2)은 데이터 전압(DAT) 또는 기준 전압을 전달할 수 있는 데이터선과 연결되어 있고, 제2 트랜지스터(T2)의 드레인 전극(D2)은 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있다. 제2 트랜지스터(T2)는 제1 스캔 신호(SC)에 따라 턴온되어 기준 전압 또는 데이터 전압(DAT)을 제1 트랜지스터(T1)의 게이트 전극(G1) 및 커패시터(Cst)의 일단으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(G3)은 제2 스캔 신호(SS)를 전달하는 제2 스캔선과 연결되어 있고, 제3 트랜지스터(T3)의 소스 전극(S3)은 커패시터(Cst)의 타단, 제1 트랜지스터(T1)의 드레인 전극(D1) 및 발광 다이오드(ED)의 애노드와 연결되어 있고, 제3 트랜지스터(T3)의 드레인 전극(D3)은 초기화 전압(INIT)을 전달하는 초기화 전압선과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔 신호(SS)에 따라 턴온되어 초기화 전압(INIT)을 발광 다이오드(ED)의 애노드 및 커패시터(Cst)의 타단에 전달하여 발광 다이오드(ED)의 애노드의 전압을 초기화시킬 수 있다.
커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되어 있고, 타단은 제3 트랜지스터(T3)의 소스 전극(S3) 및 발광 다이오드(ED)의 애노드와 연결되어 있다. 발광 다이오드(ED)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선과 연결되어 있다.
발광 다이오드(ED)는 제1 트랜지스터(T1)에 의해 형성된 구동 전류에 따라 빛을 발광할 수 있다.
앞서 설명한 표시 장치는 도 29의 회로도를 갖는 표시 장치에 적용될 수 있다. 그러나 이는 일 예시일 뿐이며, 본 발명이 이에 제한되는 것은 아니다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (20)

  1. 기판;
    상기 기판에 위치하며, 채널 영역 및 도핑 영역을 포함하는 제1 반도체층;
    상기 제1 반도체층의 상기 채널 영역과 중첩하여 위치하는 제1 게이트 전극;
    상기 제1 반도체층 및 상기 제1 게이트 전극 위에 위치하는 중간막; 및
    상기 중간막 위에 위치하는 제1 전극을 포함하고,
    상기 중간막은 상기 제1 반도체층의 도핑 영역과 중첩하는 개구를 포함하고,
    상기 개구에서 상기 제1 반도체층의 도핑 영역과 상기 제1 전극이 서로 접하며,
    상기 개구의 상기 기판과 평행한 단면의 면적은 49 ㎛2 내지 81 ㎛2인 표시 장치.
  2. 제1항에서,
    상기 제1 반도체층은 산화물 반도체를 포함하는 표시 장치.
  3. 제1항에서,
    상기 중간막은 질화규소를 포함하는 표시 장치.
  4. 제1항에서,
    상기 중간막과 상기 제1 전극 사이에 위치하는 절연막을 더 포함하고,
    상기 중간막의 전체 영역이 상기 절연막과 접촉하고,
    상기 절연막은 유기 물질을 포함하는 표시 장치.
  5. 제1항에서,
    상기 기판과 상기 제1 반도체층 사이에 위치하는 광차단층;
    상기 광차단층과 상기 제1 반도체층 사이에 위치하는 버퍼층을 더 포함하고,
    상기 버퍼층은 상기 광차단층과 중첩하는 개구를 포함하고,
    상기 버퍼층의 개구에서 상기 제1 전극과 상기 광차단층이 접촉하는 표시 장치.
  6. 제5항에서,
    상기 제1 반도체층과 동일 층에 위치하며 채널 영역 및 도핑 영역을 포함하는 제2 반도체층;
    상기 제1 전극과 동일 층에 위치하는 제1 연결 전극을 더 포함하고,
    상기 제1 연결 전극은 상기 제1 게이트 전극 및 상기 제2 반도체층의 도핑 영역과 각각 접하며, 상기 제1 게이트 전극 및 상기 제2 반도체층을 연결하는 표시 장치.
  7. 제6항에서,
    상기 광차단층과 동일 층에 위치하는 데이터선;
    상기 제1 전극과 동일 층에 위치하는 제2 연결 전극을 더 포함하고,
    상기 제2 연결 전극은 상기 데이터선 및 상기 제2 반도체층의 도핑 영역과 각각 접하며, 상기 데이터선 및 상기 제2 반도체층을 연결하는 표시 장치.
  8. 제1항에서,
    상기 개구의 상기 기판과 평행한 단면의 형상은 다각형, 원형, 타원형, 복수개의 변과 상기 변을 서로 연결하는 곡면을 포함하는 도형 중 하나인 표시 장치.
  9. 제1항에서,
    상기 제1 반도체층의 문턱 전압은 -1.0 V 내지 1.0 V인 표시 장치.
  10. 기판;
    상기 기판에 위치하며, 채널 영역 및 도핑 영역을 포함하는 제1 반도체층;
    상기 제1 반도체층의 상기 채널 영역과 중첩하여 위치하는 제1 게이트 전극;
    상기 제1 반도체층 및 상기 제1 게이트 전극 위에 위치하는 중간막;
    상기 중간막 위에 위치하는 제1 전극을 포함하고,
    상기 중간막은 상기 제1 반도체층의 도핑 영역과 중첩하는 개구를 포함하고,
    상기 개구에서 상기 제1 반도체층의 도핑 영역과 상기 제1 전극이 서로 접하며,
    상기 제1 반도체층은 산화물 반도체를 포함하고,
    상기 중간막은 질화 규소를 포함하고,
    상기 개구의 폭은 7 ㎛ 내지 9 ㎛ 인 표시 장치.
  11. 제10항에서,
    상기 개구의 상기 기판과 평행한 단면의 형상은 다각형, 원형, 타원형, 복수개의 변과 상기 변을 서로 연결하는 곡면을 포함하는 도형 중 하나이고,
    상기 폭은 상기 개구의 단면이 다각형 또는 복수개의 변과 상기 변을 서로 연결하는 곡면을 포함하는 도형인 경우 가장 긴 변의 길이이고,
    상기 개구의 단면이 원형인 경우 지름의 길이, 상기 개구의 단면이 타원형인 경우 장축의 길이인 표시 장치.
  12. 제10항에서,
    상기 제1 반도체층과 동일 층에 위치하며 채널 영역 및 도핑 영역을 포함하는 제2 반도체층;
    상기 제1 전극과 동일 층에 위치하는 제1 연결 전극을 더 포함하고,
    상기 제1 연결 전극은 상기 제1 게이트 전극 및 상기 제2 반도체층의 도핑 영역과 각각 접하며, 상기 제1 게이트 전극 및 상기 제2 반도체층을 연결하는 표시 장치.
  13. 제12항에서,
    상기 기판과 상기 제2 반도체층 사이에 위치하는 데이터선;
    상기 데이터선과 상기 제2 반도체층 사이에 위치하는 버퍼층;
    상기 제1 전극과 동일 층에 위치하는 제2 연결 전극을 더 포함하고,
    상기 제2 연결 전극은 상기 데이터선 및 상기 제2 반도체층의 도핑 영역과 각각 접하며, 상기 데이터선 및 상기 제2 반도체층을 연결하는 표시 장치.
  14. 제10항에서,
    상기 제1 반도체층의 문턱 전압은 -1.0 V 내지 1.0 V인 표시 장치.
  15. 기판 위에 제1 반도체층 및 제2 반도체층을 형성하는 단계:
    상기 제1 반도체층 및 제2 반도체층의 위에 각각 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 적층체 위에 중간막, 절연막을 증착한 후 식각하여 상기 제1 반도체층 및 상기 제2 반도체층과 각각 중첩하는 개구를 형성하는 단계:
    상기 개구를 플라즈마 처리하는 단계:
    상기 유기막 위에 제1 전극을 형성하는 단계를 포함하고,
    상기 제1 전극은 상기 개구를 통해 상기 제1 반도체층과 접하며,
    상기 개구의 상기 기판과 평행한 단면의 면적은 49 ㎛2 내지 81 ㎛2인 표시 장치의 제조 방법.
  16. 제15항에서,
    상기 제1 반도체층 및 상기 제2 반도체층은 산화물 반도체를 포함하고,
    상기 중간막은 질화 규소를 포함하는 표시 장치의 제조 방법.
  17. 제15항에서,
    상기 개구의 상기 기판과 평행한 단면의 형상은 다각형, 원형, 타원형, 복수개의 변과 상기 변을 서로 연결하는 곡면을 포함하는 도형 중 하나인 표시 장치의 제조 방법.
  18. 제15항에서
    상기 개구를 플라즈마 처리하는 단계에서,
    상기 플라즈마 처리는 1.5 kW 내지 2.5 kW의 파워로, 30초 내지 90초 동안 이루어지는 표시 장치의 제조 방법.
  19. 제15항에서,
    상기 제1 전극을 형성하는 단계에서 제1 연결 전극이 동시에 형성되며,
    상기 제1 연결 전극은 상기 제1 반도체층과 중첩하는 게이트 전극 및 상기 제2 반도체층과 각각 접하며,
    상기 제1 연결 전극은 상기 게이트 전극 및 상기 제2 반도체층을 연결하는 표시 장치의 제조 방법.
  20. 제15항에서,
    상기 기판 위에 제1 반도체층 및 제2 반도체층을 형성하는 단계; 전에
    상기 기판 위에 광차단층 및 데이터선을 형성하는 단계:
    상기 광차단층과 상기 데이터선을 덮는 버퍼층을 형성하는 단계를 더 포함하고,
    상기 제1 전극을 형성하는 단계에서 제2 연결 전극이 동시에 형성되고,
    상기 제2 연결 전극은 상기 데이터선 및 상기 제2 반도체층과 각각 접하며, 상기 데이터선 및 상기 제2 반도체층을 연결하는 표시 장치의 제조 방법.
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