KR102571643B1 - 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판 - Google Patents
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Abstract
본 발명은 스위칭 트랜지스터의 캡 저감 구조를 통해 로드 저감 및 킥백 저감에 의해 구동 트랜지스터의 전류 특성을 향상시킬 수 있는 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판에 대하여 개시한다.
이를 위해, 본 발명에서는 구동 트랜지스터의 제1 게이트 절연막 패턴은 제1 두께를 갖도록 설계하고, 제2 게이트 절연막 패턴은 제1 두께보다 두꺼운 제2 두께를 갖도록 설계하였다.
이에 따라, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 스위칭 트랜지스터의 제2 게이트 절연막 패턴의 두께를 구동 트랜지스터의 제1 게이트 절연막 패턴의 두께에 비하여 두껍게 설계하는 것에 의해, 스위칭 트랜지스터의 캡을 감소시킬 수 있으므로 부하(load) 저감 및 킥백(kick-back) 저감에 의해 구동 트랜지스터의 전류 특성을 향상시킬 수 있게 된다.
이를 위해, 본 발명에서는 구동 트랜지스터의 제1 게이트 절연막 패턴은 제1 두께를 갖도록 설계하고, 제2 게이트 절연막 패턴은 제1 두께보다 두꺼운 제2 두께를 갖도록 설계하였다.
이에 따라, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 스위칭 트랜지스터의 제2 게이트 절연막 패턴의 두께를 구동 트랜지스터의 제1 게이트 절연막 패턴의 두께에 비하여 두껍게 설계하는 것에 의해, 스위칭 트랜지스터의 캡을 감소시킬 수 있으므로 부하(load) 저감 및 킥백(kick-back) 저감에 의해 구동 트랜지스터의 전류 특성을 향상시킬 수 있게 된다.
Description
본 발명은 스위칭 트랜지스터의 캡 저감 구조를 통해 로드 저감 및 킥백 저감에 의해 구동 트랜지스터의 전류 특성을 향상시킬 수 있는 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판에 관한 것이다.
최근 들어, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치는 액정표시장치(Liquid Crystal Display), 전계 방출 표시장치(Field Emission Display), 플라즈마 디스플레이 패널(Plasma Display Panel) 및 유기전계발광 표시 장치(Electro-luminescence Display Device) 등이 있다.
이러한 평판표시장치의 표시품질을 높이고 대화면화를 시도하는 연구들이 활발히 진행되고 있다. 이들 중, 플라즈마 디스플레이 패널은 구조와 제조공정이 단순하기 때문에 경박 단소하면서도 대화면화에 가장 유리한 표시장치로 주목 받고 있지만 발광효율과 휘도가 낮고 소비전력이 큰 단점이 있다. 이에 비하여, 스위칭 소자로 박막 트랜지스터(Thin Film Transistor)가 적용된 액티브 매트릭스 액정표시장치는 반도체 공정을 이용하기 때문에 대화면화에 어렵고 백라이트 유닛으로 인하여 소비전력이 큰 단점이 있고, 편광필터, 프리즘시트, 확산판 등의 광학소자들에 의해 광손실이 많고 시야각이 좁은 단점이 있다.
이에 비하여, 유기전계발광 표시 장치는 스스로 발광하는 자발광소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 또한, 유기전계발광 표시 장치는 수십 볼트의 낮은 직류 전압에서 구동됨과 아울러, 빠른 응답속도를 가지고, 고휘도를 얻을 수 있으며 R, G, B의 다양한 색을 발광시킬 수 있다.
도 1은 종래에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판을 나타낸 단면도이다.
도 1에 도시된 바와 같이, 종래에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판(1)은 기판(10) 상에 배치된 버퍼층(15)과, 버퍼층(15) 상에 배치된 박막트랜지스터를 포함한다.
이때, 박막트랜지스터는 구동 트랜지스터(DTr) 및 스위칭 트랜지스터(STr)를 포함한다.
버퍼층(15)은 제1 및 제2 반도체층(40a, 40b)의 결정화시 기판(10)의 내부로부터 용출되는 알칼리 이온의 방출에 의한 제1 및 제2 반도체층(40a, 40b)의 특성 저하를 방지하는 역할을 한다.
이때, 구동 트랜지스터(DTr)는 기판(10) 상에 배치된 제1 반도체층(40a)과, 제1 반도체층(40a) 상에 적층된 제1 게이트 절연막 패턴(20a)과, 제1 게이트 절연막 패턴(20a) 상에 적층된 제1 게이트 전극(25a)과, 제1 게이트 전극(25a)을 덮는 층간 절연막(35)과, 층간 절연막(35) 상에 배치되며, 제1 반도체층(40a)에 각각 접속된 제1 소스 및 드레인 전극(32a, 34a)을 포함할 수 있다.
스위칭 트랜지스터(STr)는 기판(10) 상에 배치된 제2 반도체층(40b)과, 제2 반도체층(40b) 상에 적층된 제2 게이트 절연막 패턴(20b)과, 제2 게이트 절연막 패턴(20b) 상에 적층된 제2 게이트 전극(25b)과, 제2 게이트 전극(25b)을 덮는 층간 절연막(35)과, 층간 절연막(35) 상에 배치되며, 제2 반도체층(40b)에 각각 접속된 제2 소스 및 드레인 전극(32b, 34b)을 포함할 수 있다.
이때, 제1 및 제2 반도체층(40a, 40b)은 실리콘으로 이루어지며, 중앙에 배치되어 채널을 이루는 제1 및 제2 액티브 영역(41a, 41b)과, 제1 및 제2 액티브 영역(41a, 41b)을 사이에 두고 양측에 고농도의 불순물이 도핑된 제1 소스 및 드레인 영역(42a, 43a)과 제2 소스 및 드레인 영역(42b, 43b)으로 구분될 수 있다.
제1 소스 및 드레인 전극(32a, 34a)은 제1 소스 및 드레인 영역(42a, 43a)의 일부를 각각 노출시키는 제1 및 제2 반도체층 컨택홀(미도시)을 통해 제1 반도체층(40a)의 제1 소스 및 드레인 영역(42a, 43a)과 각각 전기적으로 접속된다.
이와 마찬가지로, 제2 소스 및 드레인 전극(32b, 34a)은 제2 소스 및 드레인 영역(42b, 43b)의 일부를 각각 노출시키는 제3 및 제4 반도체층 컨택홀(미도시)을 통해 제2 반도체층(40b)의 제2 소스 및 드레인 영역(42b, 43b)과 각각 전기적으로 접속된다.
또한, 종래에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판(1)은 층간 절연막(35) 상에 차례로 적층되는 보호막(45) 및 평탄화막(55)과, 구동 트랜지스터(DTr)에 연결된 화소 전극(60)을 더 포함할 수 있다.
평탄화막(55)은 층간 절연막(35), 제1 소스 및 드레인 전극(32a, 34a)과 제2 소스 및 드레인 전극(32b, 34b)을 덮으며, 구동 트랜지스터(DTr)의 제1 드레인 전극(34a)의 일부를 노출시키는 컨택홀(CH)을 갖는다.
그리고, 화소 전극(60)은 평탄화막(55) 상에 배치되며, 컨택홀(CH)을 통해 구동 트랜지스터(DTr)의 제1 드레인 전극(34a)과 전기적으로 연결된다.
전술한 종래에 따른 유기전계발광 표시 장치용 박막트랜지스터는 제1 반도체층(40a) 및 제2 반도체층(40b) 상에 각각 적층되는 제1 게이트 절연막 패턴(20a) 및 제2 게이트 절연막 패턴(20b)은 서로 동일한 층에서 동일한 두께를 갖도록 설계하고 있다.
즉, 종래에는 구동 트랜지스터(DTr)의 전류 능력을 중심으로 제1 및 제2 게이트 절연막 패턴(20a, 20b)의 두께를 선정하고 있기 때문에 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴(20a)의 두께에 따라 스위칭 트랜지스터(STr)의 제2 게이트 절연막 패턴(20b)의 두께가 지배되었다.
일반적으로, 스위칭 트랜지스터(STr)의 경우, 캡(Cap)의 용량이 작을수록 킥백(kick-back)에 대한 영향성에서 자유로워지며, 이로 인해 Vgs의 성능이 향상될 수 있다.
그러나, 종래에 따른 유기전계발광 표시 장치용 박막트랜지스터는 제1 및 제2 게이트 절연막 패턴(20a, 20b)의 두께가 서로 동일한 층에서 동일한 두께로 설계되는데 기인하여 스위칭 트랜지스터(STr)의 제2 게이트 절연막 패턴(20b)의 두께를 증가시키면 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴(20a) 역시 함께 증가하기 때문에 구동 트랜지스터(DTr)의 전류 능력이 감소하는 문제가 있었다.
관련 선행문헌으로는 대한민국 등록특허공보 제10-0624314호(2006.09.19. 공고)가 있으며, 상기 문헌에는 발광표시장치 및 박막트랜지스터가 기재되어 있다.
본 발명은 스위칭 트랜지스터의 캡 저감 구조를 통해 로드 저감 및 킥백 저감에 의해 구동 트랜지스터의 전류 특성을 향상시킬 수 있는 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판을 제공하는 것이다.
이를 위해, 본 발명에서는 구동 트랜지스터의 제1 게이트 절연막 패턴은 제1 두께를 갖도록 설계하고, 제2 게이트 절연막 패턴은 제1 두께보다 두꺼운 제2 두께를 갖도록 설계하였다.
이에 따라, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 구동 트랜지스터의 제1 게이트 절연막 패턴과 스위칭 트랜지스터의 제2 게이트 절연막 패턴이 서로 상이한 두께로 설계된다.
이와 같이, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 스위칭 트랜지스터의 제2 게이트 절연막 패턴의 두께를 구동 트랜지스터의 제1 게이트 절연막 패턴의 두께에 비하여 두껍게 설계하였다. 이 결과, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 스위칭 트랜지스터의 캡을 감소시킬 수 있으므로 부하(load) 저감 및 킥백(kick-back) 저감에 의해 구동 트랜지스터의 전류 특성을 향상시킬 수 있게 된다.
특히, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 구동 트랜지스터의 제1 게이트 절연막 패턴의 두께 변경을 최소화하면서, 스위칭 트랜지스터의 제2 게이트 절연막 패턴의 두께만을 선택적으로 증가시켰다. 이에 따라, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 스위칭 트랜지스터의 용량을 감소시켜 킥백에 의한 영향에서 자유로워 Vgs의 성능 향상으로 구동 트랜지스터의 전류 특성을 향상시켰다.
본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 제1 반도체층, 제1 게이트 절연막 패턴, 제1 게이트 전극과 제1 소스 및 드레인 전극을 포함하는 구동 트랜지스터와, 제2 반도체층, 제2 게이트 절연막 패턴, 제2 게이트 전극과 제2 소스 및 드레인 전극을 포함하는 스위칭 트랜지스터를 포함한다.
특히, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판의 경우, 제1 게이트 절연막 패턴은 제1 두께를 갖고, 제2 게이트 절연막 패턴은 제1 두께보다 두꺼운 제2 두께를 갖는다.
이를 위해, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 제1 게이트 절연막 패턴을 2층 구조로 설계하였고, 제2 게이트 절연막 패턴을 3층 구조로 설계하였다.
즉, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판의 경우, 제1 게이트 절연막 패턴은 최하부에 배치된 제1층 및 제1층 상부에 적층된 제2층을 포함하고, 제2 게이트 절연막 패턴은 최하부에 배치된 제1층과, 제1층 상부에 적층된 제2층과, 제2층 상에 적층된 제3층을 포함한다.
이때, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 제1 게이트 절연막 패턴의 제1층 및 제2층은 제2 게이트 절연막 패턴의 제1층 및 제2층과 각각 동일한 층에 배치된다. 이에 따라, 제1 및 제2 게이트 절연막 패턴의 제1층은 상호 동일한 층에서 동일한 물질로 형성되고, 제1 및 제2 게이트 절연막 패턴의 제2층은 상호 동일한 층에서 동일한 물질로 형성된다.
특히, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 스위칭 트랜지스터의 제2 게이트 절연막 패턴의 두께를 구동 트랜지스터의 제1 게이트 절연막 패턴의 두께에 비하여 두껍게 설계하는 것에 의해, 스위칭 트랜지스터의 캡을 감소시킬 수 있으므로 부하(load) 저감 및 킥백(kick-back) 저감에 의해 구동 트랜지스터의 전류 특성을 향상시킬 수 있게 된다.
따라서, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 구동 트랜지스터의 제1 게이트 절연막 패턴의 두께 변경을 최소화하면서, 스위칭 트랜지스터의 제2 게이트 절연막 패턴의 두께만을 선택적으로 증가시키는 것에 의해 스위칭 트랜지스터의 용량을 감소시켜 킥백에 의한 영향에서 자유로워 Vgs의 성능 향상으로 구동 트랜지스터의 전류 특성을 향상시킬 수 있게 된다.
본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 구동 트랜지스터의 제1 게이트 절연막 패턴과 스위칭 트랜지스터의 제2 게이트 절연막 패턴이 서로 상이한 두께로 설계된다.
이때, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 스위칭 트랜지스터의 제2 게이트 절연막 패턴의 두께를 구동 트랜지스터의 제1 게이트 절연막 패턴의 두께에 비하여 두껍게 설계하였다. 이 결과, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 스위칭 트랜지스터의 캡을 감소시킬 수 있으므로 부하(load) 저감 및 킥백(kick-back) 저감에 의해 구동 트랜지스터의 전류 특성을 향상시킬 수 있게 된다.
특히, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 구동 트랜지스터의 제1 게이트 절연막 패턴의 두께 변경을 최소화하면서, 스위칭 트랜지스터의 제2 게이트 절연막 패턴의 두께만을 선택적으로 증가시켰다. 이 결과, 본 발명에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판은 스위칭 트랜지스터의 용량을 감소시켜 킥백에 의한 영향에서 자유로워 Vgs의 성능 향상으로 구동 트랜지스터의 전류 특성을 향상시킬 수 있게 된다.
도 1은 종래에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판을 나타낸 단면도.
도 2는 본 발명의 실시예에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판을 나타낸 단면도.
도 3 내지 도 7은 본 발명의 실시예에 따른 유기전계발광 표시 장치용 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도.
도 8은 실시예 1 및 비교예 1에 대한 시뮬레이션 결과를 나타낸 그래프.
도 2는 본 발명의 실시예에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판을 나타낸 단면도.
도 3 내지 도 7은 본 발명의 실시예에 따른 유기전계발광 표시 장치용 박막 트랜지스터 기판의 제조 방법을 나타낸 공정 단면도.
도 8은 실시예 1 및 비교예 1에 대한 시뮬레이션 결과를 나타낸 그래프.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판에 대하여 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판을 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판(100)은 기판(110) 상에 배치된 버퍼층(115)과, 버퍼층(115) 상에 배치된 박막트랜지스터를 포함한다. 이때, 박막트랜지스터는 구동 트랜지스터(DTr) 및 스위칭 트랜지스터(STr)를 포함한다.
버퍼층(115)은 기판(110) 상면 전체를 덮는다. 이러한 버퍼층(115)은 제1 및 제2 반도체층(140a, 140b)의 결정화시 기판(110)의 내부로부터 용출되는 알칼리 이온의 방출에 의한 제1 및 제2 반도체층(140a, 140b)의 특성 저하를 방지하는 역할을 한다.
구동 트랜지스터(DTr)는 기판(110) 상에 배치된 제1 반도체층(140a)과, 제1 반도체층(140a) 상에 적층된 제1 게이트 절연막 패턴(120a)과, 제1 게이트 절연막 패턴(120a) 상에 적층된 제1 게이트 전극(125a)과, 제1 게이트 전극(125a)을 덮는 층간 절연막(135)과, 층간 절연막(135) 상에 배치되며, 제1 반도체층(140a)에 각각 접속된 제1 소스 및 드레인 전극(132a, 134a)을 포함한다.
이때, 제1 게이트 절연막 패턴(120a)은 제1 게이트 전극(125a)과 중첩된 하부에 배치되어, 제1 반도체층(140a)과 중첩된 내측에 배치된다. 이러한 제1 게이트 절연막 패턴(120a)은 제1 게이트 절연막 패턴(120a) 상에 적층되는 제1 게이트 전극(125a)의 폭과 동일한 폭을 갖거나, 또는 약간 큰 폭을 가질 수 있다.
스위칭 트랜지스터(STr)는 기판(110) 상에 배치된 제2 반도체층(140b)과, 제2 반도체층(140b) 상에 적층된 제2 게이트 절연막 패턴(120b)과, 제2 게이트 절연막 패턴(120b) 상에 적층된 제2 게이트 전극(125b)과, 제2 게이트 전극(125b)을 덮는 층간 절연막(135)과, 층간 절연막(135) 상에 배치되며, 제2 반도체층(140b)에 각각 접속된 제2 소스 및 드레인 전극(132b, 134b)을 포함한다.
이때, 제2 게이트 절연막 패턴(120b)은 제2 게이트 전극(125b)과 중첩된 하부에 배치되어, 제2 반도체층(140b)과 중첩된 내측에 배치된다. 이러한 제2 게이트 절연막 패턴(120b)은 제2 게이트 절연막 패턴(120b) 상에 적층되는 제2 게이트 전극(125b)의 폭과 동일한 폭을 갖거나, 또는 약간 큰 폭을 가질 수 있다.
전술한 제1 및 제2 반도체층(140a, 140b)은 각각 실리콘으로 이루어지며, 중앙에 배치되어 채널을 이루는 제1 및 제2 액티브 영역(141a, 141b)과, 제1 및 제2 액티브 영역(141a, 141b)을 사이에 두고 양측에 고농도의 불순물이 도핑된 제1 소스 및 드레인 영역(142a, 143a)과 제2 소스 및 드레인 영역(142b, 143b)으로 구분될 수 있다.
제1 소스 및 드레인 전극(132a, 134a)은 제1 소스 및 드레인 영역(142a, 143a)의 일부를 각각 노출시키는 제1 및 제2 반도체층 컨택홀(미도시)을 통해 제1 반도체층(140a)의 제1 소스 및 드레인 영역(142a, 143a)과 각각 전기적으로 접속된다.
이와 마찬가지로, 제2 소스 및 드레인 전극(132b, 134b)은 제2 소스 및 드레인 영역(142b, 143b)의 일부를 각각 노출시키는 제3 및 제4 반도체층 컨택홀(미도시)을 통해 제2 반도체층(140b)의 제2 소스 및 드레인 영역(142b, 143b)과 각각 전기적으로 접속된다.
또한, 본 발명의 실시예에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판(100)은 층간 절연막(135) 상에 차례로 적층되는 보호막(145) 및 평탄화막(155)과, 구동 트랜지스터(DTr)에 연결된 화소 전극(160)을 더 포함할 수 있다.
평탄화막(155)은 층간 절연막(135), 제1 소스 및 드레인 전극(132a, 134a)과 제2 소스 및 드레인 전극(132b, 134b)을 덮으며, 구동 트랜지스터(DTr)의 제1 드레인 전극(134a)의 일부를 노출시키는 컨택홀(CH)을 갖는다. 이러한 평탄화막(155)은 포토아크릴(Photo Acryl)과 같은 유기절연물질을 증착하여 형성하게 된다.
그리고, 화소 전극(160)은 평탄화막(155) 상에 배치되며, 컨택홀(CH)을 통해 구동 트랜지스터(DTr)의 제1 드레인 전극(134a)과 전기적으로 연결된다. 이때, 도면으로 상세히 나타내지는 않았지만, 화소 전극(160)은 유기전계 발광 다이오드(미도시)의 제1 전극으로 사용될 수 있다. 즉, 제1 전극인 화소 전극(160) 상에는 화소 영역별로 배치된 유기 발광층(미도시)과, 유기 발광층 상에 적층된 캐소드 전극인 제2 전극(미도시)이 차례로 적층될 수 있다. 이때, 제1 전극(160), 유기 발광층 및 제2 전극은 유기전계 발광다이오드를 이루게 된다.
전술한 본 발명의 실시예에 따른 박막트랜지스터의 경우, 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴(120a)은 제1 두께를 갖고, 제2 게이트 절연막 패턴(120b)은 제1 두께보다 두꺼운 제2 두께를 갖는다. 이에 따라, 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴(120a)과 스위칭 트랜지스터(STr)의 제2 게이트 절연막 패턴(120b)이 서로 상이한 두께로 설계된다.
이와 같이, 스위칭 트랜지스터(STr)의 제2 게이트 절연막 패턴(120b)의 두께를 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴(120a)의 두께에 비하여 두껍게 설계하게 되면, 스위칭 트랜지스터(STr)의 캡(Cap)을 감소시킬 수 있으므로 부하(load) 저감 및 킥백(kick-back) 저감에 의해 구동 트랜지스터(DTr)의 전류 특성을 향상시킬 수 있게 된다.
특히, 본 발명의 실시예에 따른 박막트랜지스터는 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴(120a)의 두께 변경을 최소화하면서, 스위칭 트랜지스터(STr)의 제2 게이트 절연막 패턴(120b)의 두께만을 선택적으로 증가시켜 스위칭 트랜지스터(STr)의 용량을 감소시켜 킥백에 의한 영향에서 자유로워 Vgs의 성능 향상으로 구동 트랜지스터(DTr)의 전류 특성을 향상시켰다.
이를 위해, 본 발명에서는 제1 게이트 절연막 패턴(120a)은 2층 구조로 설계하였고, 제2 게이트 절연막 패턴(120b)은 3층 구조로 설계하였다.
즉, 제1 게이트 절연막 패턴(120a)은 최하부에 배치된 제1층(121a) 및 제1층(121a) 상부에 적층된 제2층(122a)을 포함한다. 이와 달리, 제2 게이트 절연막 패턴(120b)은 최하부에 배치된 제1층(121b)과, 제1층(121b) 상부에 적층된 제2층(122b)과, 제2층(122b) 상에 적층된 제3층(123b)을 포함한다.
이때, 제1 게이트 절연막 패턴(120a)의 제1층(121a) 및 제2층(122a)은 제2 게이트 절연막 패턴(120b)의 제1층(121b) 및 제2층(122b)과 각각 동일한 층에 배치된다. 즉, 제1 및 제2 게이트 절연막 패턴(120a, 120b)의 제1층(121a, 121b)은 상호 동일한 층에서 동일한 물질로 형성하였고, 제1 및 제2 게이트 절연막 패턴(120a, 120b)의 제2층(122a, 122b)은 상호 동일한 층에서 동일한 물질로 형성하였다.
보다 구체적으로, 제1 및 제2 게이트 절연막 패턴(120a, 120b)의 제1층(121a, 121b)과 제2 게이트 절연막 패턴(120b)의 제3층(123b)은 각각 산화실리콘(SiOx)으로 형성하는 것이 바람직하고, 제1 및 제2 게이트 절연막 패턴(120a, 120b)의 제2층(122a, 122b)은 각각 IGZO 및 SiNx 중 선택된 1종 이상으로 형성하는 것이 바람직하다.
이와 같이, 제1 및 제2 게이트 절연막 패턴(120a, 120b)의 제2층(122a, 122b)으로 IGZO 및 SiNx 중 선택된 1종 이상, 특히 IGZO를 이용하게 되면, 제1 게이트 절연막 패턴(120a)의 제2층(122a) 하부에 배치되는 제1층(121a)을 보호하는 식각 정지막으로서의 기능을 수행하여, 제1 게이트 절연막 패턴(120a)의 제1층(121a)을 안정적으로 보호할 수 있게 되며, 이에 대한 상세한 설명은 후술하도록 한다.
이러한 제1 및 제2 게이트 절연막 패턴(120a, 120b)의 제1층(121a, 121b)은 각각 1000 ~ 1800Å의 두께를 갖는 것이 바람직한데, 이는 상기의 범위로 설계해야 구동 트랜지스터(DTr)의 전류 특성을 안정적으로 확보할 수 있기 때문이다.
또한, 제1 및 제2 게이트 절연막 패턴(120a, 120b)의 제2층(122a, 122b)은 각각 450 ~ 650Å의 두께를 갖는 것이 바람직한데, 이는 제1 게이트 절연막 패턴(120a)의 제2층(122a) 두께가 450Å 미만일 경우에는 식각 정지막으로서의 기능을 제대로 발휘하는데 어려움이 따를 수 있고, 제1 게이트 절연막 패턴(120a)의 제2층(122a) 두께가 650Å을 초과할 경우에는 더 이상의 효과 상승 없이 제1 게이트 절연막 패턴(120a)의 두께만을 증가시키는 요인으로 작용하여 구동 트랜지스터(DTr)의 전류 특성을 저해하는 요인으로 작용할 수 있으므로 바람직하지 못하다.
또한, 제2 게이트 절연막 패턴(120b)의 제3층(123b)은 1000 ~ 1800Å의 두께를 갖는 것이 바람직하다. 즉, 제2 게이트 절연막 패턴(120b)의 제3층(123b)의 두께에 의해, 제1 및 제2 게이트 절연막 패턴(120a, 120b) 상호 간의 두께에 차이가 발생한다. 이때, 제2 게이트 절연막 패턴(120b)의 제3층(123b) 두께가 1000Å 미만일 경우에는 제1 게이트 절연막 패턴(120a)과 제2 게이트 절연막 패턴(120b) 간의 두께 차이가 미미하여, 스위칭 트랜지스터(STr)의 용량 감소 효과가 미미하므로 바람직하지 못하다. 반대로, 제2 게이트 절연막 패턴(120b)의 제3층(123b) 두께가 1800Å을 초과할 경우에는 과도한 두께 설계로 인해 오히려 스위칭 특성에 악영향을 미칠 수 있다.
이에 대해서는, 본 발명의 실시예에 따른 유기전계발광 표시장치용 박막트랜지스터 기판의 제조 방법을 통해 보다 구체적으로 설명하도록 한다.
도 3 내지 도 7은 본 발명의 실시예에 따른 유기전계발광 표시 장치용 박막트랜지스터 기판의 제조 방법을 나타낸 공정 단면도이다.
도 3에 도시된 바와 같이, 기판(110) 상에 버퍼층(115)을 형성한 후, 버퍼층(115) 상에 제1 및 제2 다결정 실리콘층(145a, 145b)을 형성한다.
이때, 제1 및 제2 다결정 실리콘층(145a, 145b)은 버퍼층(115) 상에 아몰퍼스 실리콘(a-Si)을 전면 증착한 후, 탈수소화 및 결정화를 수행하고 나서 선택적으로 패터닝하는 것에 의해 형성될 수 있다.
다음으로, 제1 및 제2 다결정 실리콘층(145a, 145b) 상부 전면에 제1 게이트 절연층(121)과, 제2 게이트 절연층(122) 및 제3 게이트 절연층(123)을 차례로 형성한다.
이때, 제1 게이트 절연층(121)은 산화실리콘(SiOx), 보다 바람직하게는 산화실리콘(SiO2)을 1000 ~ 1800Å의 두께로 증착하는 것에 의해 형성될 수 있다. 제2 게이트 절연층(122)은 IGZO 및 SiNx 중 선택된 1종 이상, 보다 바람직하게는 IGZO를 이용하여 450 ~ 650Å의 두께로 증착하는 것에 의해 형성될 수 있다. 또한, 제3 게이트 절연층(123)은 산화실리콘(SiOx), 보다 바람직하게는 산화실리콘(SiO2)을 1000 ~ 1800Å의 두께로 증착하는 것에 의해 형성될 수 있다.
이러한 제1, 제2 및 제3 게이트 절연층(121, 122, 123)은 연속 증착 공정으로 형성하는 것이 바람직하다.
다음으로, 스위칭 트랜지스터 영역만을 덮는 마스크 패턴(M)을 형성한다. 이에 따라, 마스크 패턴(M)에 의해 스위칭 트랜지스터 영역의 제3 게이트 절연층(123)은 보호되고, 마스크 패턴(M)의 외측에 배치되는 구동 트랜지스터 영역의 제3 게이트 절연층(123)은 외부로 노출된다.
도 4에 도시된 바와 같이, 마스크 패턴(M)을 이용한 선택적인 건식 식각 공정으로, 마스크 패턴(M)의 외측으로 노출된 제3 게이트 절연층(123)을 제거한다. 이에 따라, 구동 트랜지스터 영역의 제3 게이트 절연층(도 3의 123)은 제거되고, 제3 게이트 절연층 하부의 제2 게이트 절연층(122)이 외부로 노출된다.
이때, 본 발명에서는 제3 게이트 절연층의 재질인 SiOx와 식각비가 상이한 IGZO 및 SiNx 중 선택된 1종 이상, 보다 바람직하게는 IGZO 재질로 제2 게이트 절연층(122)이 형성되므로, 이러한 제2 게이트 절연층(122)이 식각 정지막으로서의 기능을 수행하여, 제2 게이트 절연층(122) 하부에 배치되는 제1 게이트 절연층(121)을 안정적으로 보호할 수 있게 된다.
도 5에 도시된 바와 같이, 스위칭 트랜지스터 영역을 덮는 마스크 패턴(도 4의 M)을 스트립 공정으로 제거한다. 이에 따라, 마스크 패턴 하부의 제3 게이트 절연층(123)이 외부로 노출된다.
다음으로, 구동 트랜지스터 영역의 제2 게이트 절연층(122) 상에 제1 게이트 전극(125a)을 형성하고, 스위칭 트랜지스터 영역의 제3 게이트 절연층(123) 상에 제2 게이트 전극(125b)을 형성한다.
도 6에 도시된 바와 같이, 제1 게이트 전극(125a)을 마스크로 이용한 건식 식각 공정으로 구동 트랜지스터 영역의 제2 게이트 절연층(도 5의 122) 및 제1 게이트 절연층(도 5의 121)을 차례로 식각하여 제1 게이트 전극(125a)과 중첩된 하부로 제1층(121a) 및 제2층(122a)의 적층 구조를 갖는 제1 게이트 절연막 패턴(120a)을 형성한다.
이와 동시에, 제2 게이트 전극(125b)을 마스크로 이용한 건식 식각 공정으로 스위칭 트랜지스터 영역의 제3 게이트 절연층(도 5의 123), 제2 게이트 절연층(도 5의 122) 및 제1 게이트 절연층(도 5의 121)을 차례로 식각하여 제2 게이트 전극(125b)과 중첩된 하부로 제1층(121b), 제2층(122b), 제3층(123b)의 적층 구조를 갖는 제2 게이트 절연막 패턴(120b)을 형성한다.
도 7에 도시된 바와 같이, 제1 및 제2 다결정 실리콘층(도 6의 145a, 145b)과 제1 및 제2 게이트 전극(125a, 125b)을 덮는 층간 절연막(135)을 형성한 후, 제1 및 제2 게이트 전극(125a, 125b)을 마스크로 이용한 이온 주입법으로 제1 및 제2 다결정 실리콘층에 고농도의 불순물을 도핑하여 제1 및 제2 반도체층(140a, 140b)을 형성한다.
따라서, 제1 및 제2 반도체층(140a, 140b)은 제1 및 제2 게이트 전극(125a, 125b)과 중첩된 하부에 배치되어 채널을 이루는 제1 및 제2 액티브 영역(141a, 141b)과, 제1 및 제2 액티브 영역(141a, 141b)을 사이에 두고 양측에 고농도의 불순물이 도핑된 제1 소스 및 드레인 영역(142a, 143a)과 제2 소스 및 드레인 영역(142b, 143b)으로 구분될 수 있다.
다음으로, 층간 절연막(135)을 선택적으로 식각하여, 제1 소스 및 드레인 영역(142a, 143a)의 일부를 각각 노출시키는 제1 및 제2 반도체층 컨택홀(미도시)을 형성함과 동시에, 제2 소스 및 드레인 영역(142b, 143b)의 일부를 각각 노출시키는 제3 및 제4 반도체층 컨택홀(미도시)을 형성한다.
다음으로, 층간 절연막(135) 상에 제1 및 제2 반도체층 컨택홀을 통해 제1 소스 및 드레인 영역(142a, 143a)에 각각 전기적으로 접속되는 제1 소스 및 드레인 전극(132a, 134a)과, 제3 및 제4 반도체층 컨택홀을 통해 제2 소스 및 드레인 영역(142b, 143b)에 각각 전기적으로 접속되는 제2 소스 및 드레인 전극(132b, 134b)을 형성한다.
이에 따라, 제1 반도체층(140a), 제1 게이트 절연막 패턴(120a), 제1 게이트 전극(125a)과 제1 소스 및 드레인 전극(132a, 134a)을 포함하는 구동 트랜지스터(DTr)와, 제2 반도체층(140b), 제2 게이트 절연막 패턴(120b), 제2 게이트 전극(125b)과 제2 소스 및 드레인 전극(132b, 134b)을 포함하는 스위칭 트랜지스터(STr)를 제조할 수 있다.
전술한 방법에 의해 제조되는 본 발명의 실시예에 따른 박막트랜지스터의 경우, 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴(120a)은 제1 두께를 갖고, 제2 게이트 절연막 패턴(120b)은 제1 두께보다 두꺼운 제2 두께를 갖는다. 이에 따라, 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴(120a)과 스위칭 트랜지스터(STr)의 제2 게이트 절연막 패턴(120b)이 서로 상이한 두께로 설계된다.
이와 같이, 스위칭 트랜지스터(STr)의 제2 게이트 절연막 패턴(120b)의 두께를 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴(120a)의 두께에 비하여 두껍게 설계하게 되면, 스위칭 트랜지스터(STr)의 캡을 감소시킬 수 있으므로 부하(load) 저감 및 킥백(kick-back) 저감에 의해 구동 트랜지스터(DTr)의 전류 특성을 향상시킬 수 있게 된다.
특히, 본 발명의 실시예에 따른 방법으로 제조되는 박막트랜지스터는 구동 트랜지스터(DTr)의 제1 게이트 절연막 패턴(120a)의 두께 변경을 최소화하면서, 스위칭 트랜지스터(STr)의 제2 게이트 절연막 패턴(120b)의 두께만을 선택적으로 증가시키는 것에 의해 스위칭 트랜지스터(STr)의 용량을 감소시켜 킥백에 의한 영향에서 자유로워 Vgs의 성능 향상으로 구동 트랜지스터(DTr)의 전류 특성을 향상시킬 수 있게 된다.
한편, 도 8은 실시예 1 및 비교예 1에 대한 시뮬레이션 결과를 나타낸 그래프이다. 이때, 실시예 1은 구동 트랜지스터의 제1 게이트 절연막 패턴으로 SiO2를 이용하여 1100Å의 두께를 갖는 제1층과, IGZO를 이용하여 400Å의 두께를 갖는 제2층이 차례로 적층된 2층 구조가 적용되었다. 또한, 실시예 1은 스위칭 트랜지스터의 제2 게이트 절연막 패턴으로 SiO2를 이용하여 1100Å의 두께를 갖는 제1층과, IGZO를 이용하여 400Å의 두께를 갖는 제2층과, SiO2를 이용하여 1100Å의 두께를 갖는 제3층이 차례로 적층된 3층 구조가 적용되었다.
이와 달리, 비교예 1은 구동 트랜지스터 및 스위칭 트랜지스터의 제1 및 제2 게이트 절연막 패턴으로 SiO2를 이용하여 1500Å의 두께를 갖는 단층 구조가 각각 적용되었다.
도 8의 (a) ~ (d)에 도시된 바와 같이, 구동 트랜지스터의 제1 게이트 절연막 패턴은 2층 구조로 설계하고, 스위칭 트랜지스터의 제2 게이트 절연막 패턴은 3층 구조로 설계하여 스위칭 트랜지스터의 캡만을 저감시킨 실시예 1(1)의 경우, 구동 트랜지스터 및 스위칭 트랜지스터의 제1 및 제2 게이트 절연막 패턴의 두께를 동일하게 적용한 비교예 1(2)에 비하여 킥백에 의한 Vg의 흔들림이 적은 것을 확인할 수 있다.
이 결과, 도 8의 (c)에 도시된 바와 같이, 실시예 1(1)의 경우, OLED의 전류 특성 면에서 비교예 1(2)에 비하여 우수한 특성을 나타내는 것을 확인할 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해할 수 있을 것이다.
100 : 박막트랜지스터 기판 110 : 기판
115 : 버퍼층 120a : 제1 게이트 절연막 패턴
120b : 제2 게이트 절연막 패턴 125a : 제1 게이트 전극
125b : 제2 게이트 전극 132a : 제1 소스 전극
132b : 제2 소스 전극 134a : 제1 드레인 전극
134b : 제2 드레인 전극 135 : 층간 절연막
140a : 제1 반도체층 140b : 제2 반도체층
145 : 보호막 155 : 평탄화막
160 : 화소 전극 CH : 컨택 홀
DTr : 구동 트랜지스터 STr : 스위칭 트랜지스터
115 : 버퍼층 120a : 제1 게이트 절연막 패턴
120b : 제2 게이트 절연막 패턴 125a : 제1 게이트 전극
125b : 제2 게이트 전극 132a : 제1 소스 전극
132b : 제2 소스 전극 134a : 제1 드레인 전극
134b : 제2 드레인 전극 135 : 층간 절연막
140a : 제1 반도체층 140b : 제2 반도체층
145 : 보호막 155 : 평탄화막
160 : 화소 전극 CH : 컨택 홀
DTr : 구동 트랜지스터 STr : 스위칭 트랜지스터
Claims (11)
- 제1 반도체층, 제1층 및 상기 제1층 상부에 적층된 제2층을 포함하는 제1 게이트 절연막 패턴, 제1 게이트 전극과 제1 소스 전극 및 제1 드레인 전극을 포함하는 구동 트랜지스터; 및
제2 반도체층, 제1층과, 상기 제1 층 상부에 적층된 제2층 및 상기 제2층 상에 적층된 제3층을 포함하는 제2 게이트 절연막 패턴, 제2 게이트 전극과 제2 소스 전극 및 제2 드레인 전극을 포함하는 스위칭 트랜지스터; 를 포함하며,
상기 구동 트랜지스터의 제1 게이트 절연막 패턴은 제1 두께를 갖고, 상기 스위칭 트랜지스터의 제2 게이트 절연막 패턴은 상기 제1 두께보다 두꺼운 제2 두께를 가지고, 상기 제1 게이트 절연막 패턴의 제1층 및 제2층은 상기 제2 게이트 절연막 패턴의 제1층 및 제2층과 각각 동일한 층에 배치된 박막트랜지스터.
- 제1항에 있어서,
상기 구동 트랜지스터는
기판 상에 배치된 상기 제1 반도체층과,
상기 제1 반도체층 상에 적층된 상기 제1 게이트 절연막 패턴과,
상기 제1 게이트 절연막 패턴 상에 적층된 상기 제1 게이트 전극과,
상기 제1 게이트 전극을 덮는 층간 절연막과,
상기 층간 절연막 상에 배치되며, 상기 제1 반도체층에 각각 접속된 상기 제1 소스 및 드레인 전극을 포함하는 박막트랜지스터.
- 제2항에 있어서,
상기 제1 게이트 절연막 패턴은
상기 제1 게이트 전극과 중첩된 하부에 배치되어, 상기 제1 반도체층과 중첩된 내측에 배치된 박막트랜지스터.
- 제1항에 있어서,
상기 스위칭 트랜지스터는
기판 상에 배치된 상기 제2 반도체층과,
상기 제2 반도체층 상에 적층된 상기 제2 게이트 절연막 패턴과,
상기 제2 게이트 절연막 패턴 상에 적층된 상기 제2 게이트 전극과,
상기 제2 게이트 전극을 덮는 층간 절연막과,
상기 층간 절연막 상에 배치되며, 상기 제2 반도체층에 각각 접속된 상기 제2 소스 및 드레인 전극을 포함하는 박막트랜지스터.
- 제4항에 있어서,
상기 제2 게이트 절연막 패턴은
상기 제2 게이트 전극과 중첩된 하부에 배치되어, 상기 제2 반도체층과 중첩된 내측에 배치된 박막트랜지스터.
- 삭제
- 삭제
- 제1항에 있어서,
상기 제1 및 제2 게이트 절연막 패턴의 제1층은 각각 1000 ~ 1800Å의 두께를 갖고,
상기 제1 및 제2 게이트 절연막 패턴의 제2층은 각각 450 ~ 650Å의 두께를 가지며,
상기 제2 게이트 절연막 패턴의 제3층은 1000 ~ 1800Å의 두께를 갖는 박막트랜지스터.
- 제1항에 있어서,
상기 제1 및 제2 게이트 절연막 패턴의 제1층과 상기 제2 게이트 절연막 패턴의 제3층은 각각 산화실리콘(SiOx)을 포함하고,
상기 제1 및 제2 게이트 절연막 패턴의 제2층은 각각 IGZO 및 SiNx 중 선택된 1종 이상을 포함하는 박막트랜지스터.
- 기판 상에 상호 이격 배치된 제1 반도체층 및 제2 반도체층;
상기 제1 반도체층 상에 적층되며, 제1층 및 상기 제1층 상부에 적층된 제2층을 포함하여 제1 두께를 갖는 제1 게이트 절연막 패턴;
상기 제2 반도체층 상에 적층되며, 제1층과, 상기 제1 층 상부에 적층된 제2층 및 상기 제2층 상에 적층된 제3층을 포함하여 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 게이트 절연막 패턴;
상기 제1 게이트 절연막 패턴 및 제2 게이트 절연막 패턴 상에 각각 적층된 제1 게이트 전극 및 제2 게이트 전극;
상기 제1 반도체층 및 제2 반도체층과, 제1 게이트 전극 및 제2 게이트 전극을 덮는 층간 절연막;
상기 층간 절연막 상에 배치되며, 상기 제1 반도체층에 각각 연결된 제1 소스 전극 및 제1 드레인 전극과, 상기 제2 반도체층에 각각 연결된 제2 소스 전극 및 제2 드레인 전극;
상기 층간 절연막, 제1 소스 전극, 제1 드레인 전극, 제2 소스 전극 및 제2 드레인 전극을 덮으며, 상기 제1 드레인 전극의 일부를 노출시키는 컨택홀을 갖는 평탄화막; 및
상기 평탄화막 상에 배치되며, 상기 컨택홀을 통해 상기 제1 드레인 전극과 연결된 화소 전극; 을 포함하되,
상기 제1 게이트 절연막 패턴의 제1층 및 제2층은 상기 제2 게이트 절연막 패턴의 제1층 및 제2층과 각각 동일한 층에 배치된 박막트랜지스터 기판.
- 제10항에 있어서,
상기 기판과 제1 반도체층 및 제2 반도체층 사이에 배치된 버퍼층과,
상기 층간 절연막 및 평탄화막 사이에 배치된 보호막을 더 포함하는 박막트랜지스터 기판.
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| KR1020150191785A KR102571643B1 (ko) | 2015-12-31 | 2015-12-31 | 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판 |
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| KR101458402B1 (ko) * | 2011-04-01 | 2014-11-06 | 엘지디스플레이 주식회사 | 유기전계 발광소자 |
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- 2015-12-31 KR KR1020150191785A patent/KR102571643B1/ko active IP Right Grant
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| JP2008042010A (ja) * | 2006-08-08 | 2008-02-21 | Sharp Corp | 半導体装置、半導体装置の製造方法、及び、電子装置 |
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