JP2008042010A - 半導体装置、半導体装置の製造方法、及び、電子装置 - Google Patents

Abstract

【課題】少ない工程数で製造することができ、低電圧で高速に動作するＴＦＴと、高電圧でも信頼性が確保できるＴＦＴとを備える半導体装置、半導体装置の製造方法、及び、電子装置を提供する。
【解決手段】絶縁基板上に、第一薄膜トランジスタと第二薄膜トランジスタとを備える半導体装置であって、上記第一薄膜トランジスタは、第一半導体層、第一絶縁膜、第二絶縁膜及び第一ゲート電極がこの順に積層された構造を有し、上記第二薄膜トランジスタは、第二半導体層、第二絶縁膜及び第二ゲート電極がこの順に積層された構造を有し、上記第一絶縁膜は、第二半導体層よりも薄い半導体装置である。
【選択図】 図１

Description

本発明は、半導体装置、半導体装置の製造方法、及び、電子装置に関する。より詳しくは、薄膜トランジスタアレイ基板や、液晶表示装置、有機エレクトロルミネセンス表示装置等のモノリシックディスプレイに好適に用いられる半導体装置に関するものである。

半導体装置が備える薄膜トランジスタ（Thin Film Transistor；TFT）は、アクティブマトリクス型表示装置における画素のスイッチング素子やドライバ回路、又は、密着型イメージセンサ（Contact Image Sensor；CIS）、更には、ＳＲＡＭ（Static Random Access Memories）等の大規模集積回路（Large Scale Interation；LSI）に応用されている。

一方、近年のモバイル用途の表示装置（ディスプレイ）は、低消費電力化、高機能化、高速動作化、高信頼性化、高精細化及び小型化の要求が増しており、このような要求を満たすディスプレイの開発が盛んに行われている。そして、このような課題に対しては、ＴＦＴの性能が重要となる。

ポリシリコン型ＴＦＴを用いる場合は、ポリシリコン型ＴＦＴの持つ自己整合構造、高移動度及びＣＭＯＳ構造という特徴が、高開口率化、低消費電力化、高機能化、高精細化、小型化等というディスプレイとしての高付加価値な特徴を生み出すことができる。例えば、液晶表示装置において、高機能化、高精細化、小型化を実現する方法としては、周辺駆動回路を液晶パネルに集積、内在させる方法が挙げられる。しかしながら、液晶表示装置に必要な各種のＴＦＴは担う役割がそれぞれ異なることから、矛盾する特性を有するＴＦＴを同一基板上に形成することは困難であった。

例えば、画素回路の電源電圧は、画素ＴＦＴのしきい値電圧、液晶のしきい値電圧、階調表示に要する電圧、及び、液晶の駆動電圧を加算すると、少なくとも１２〜２５Ｖ程度に設定する必要がある。そのため、画素用ＴＦＴや周辺回路駆動用ＴＦＴにも、比較的高い電圧が印加されることになり、これらのＴＦＴに劣化が生じやすい。また、周辺回路駆動用ＴＦＴの中でもドライバ回路等の信号処理回路は、１．５〜５Ｖ程度の低電圧で動作される回路であり、ディスプレイの高速動作性を満たすためには、ドライバＴＦＴは、低電圧で高速な動作が行われる必要がある。そこで、低電圧で高速に動作するＴＦＴ、及び、高電圧でも信頼性が確保できるＴＦＴを同一基板上に形成することが求められていた。

これに対しては、絶縁基板上の異なる平面領域に、ゲート絶縁膜の膜厚が相違する２種類の薄膜トランジスタが形成された薄膜半導体装置が開示されている（例えば、特許文献１参照）。これにより、スイッチング速度のアップが図られる。しかしながら、特許文献１の半導体装置では、同一基板上に絶縁膜の厚さの異なる２種のトランジスタが形成されるために、例えば、ＴＦＴの不純物領域を形成するためのドーピング工程や、コンタクト孔を形成するための工程は、膜厚の異なる領域に応じて、それぞれ別工程で行われていた。したがって、特許文献１の半導体装置の作製の際には、製造工程の数が多くなり、製造コストも多くかかっていたため、未だ改善の余地があった。

ゲート絶縁膜の厚さの異なる高耐圧のＴＦＴと高駆動力のＴＦＴとを形成しつつ、不純物のドーピングやコンタクト孔の形成の簡便化を図る方法としては、共に同じ膜厚を有する２層のゲート絶縁膜を通してドーパントを注入する工程を用いる半導体装置の製造方法が開示されている（例えば、特許文献２参照）。しかしながら、特許文献２の方法では、１層目のゲート絶縁膜を作製した後に高駆動力のＴＦＴのゲート電極を作製し、その後２層目のゲート絶縁膜を作製した後に高耐圧のＴＦＴのゲート電極を作製するので、ゲート電極の作成に２つの工程が必要となる。したがって、特許文献２の方法であっても、製造工程全体としては簡略化が不充分であり、未だ改善の余地があった。
特開平５−３３５５７３号公報 特開２００３−３３２５８１号公報

本発明は、上記現状に鑑みてなされたものであり、少ない工程数で製造することができ、低電圧で高速に動作するＴＦＴと、高電圧でも信頼性が確保できるＴＦＴとを備える半導体装置、半導体装置の製造方法、及び、電子装置を提供することを目的とするものである。

本発明者は、低電圧で高速に動作するＴＦＴ（以下、低電圧ＴＦＴともいう。）と、高電圧でも信頼性が確保できるＴＦＴ（以下、高電圧ＴＦＴともいう。）とを同一基板上に有し、かつ少ない工程数で製造することができる半導体装置について種々検討したところ、ゲート絶縁膜の形成方法に着目した。そして、高電圧ＴＦＴの半導体層の一部から新たに絶縁膜を形成することにより、半導体層及び絶縁膜の膜厚を同時に調整することが可能となること、及び、その絶縁膜を低電圧ＴＦＴの半導体層よりも薄い膜厚で形成することで、高電圧ＴＦＴ、低電圧ＴＦＴという性能の異なる複数のＴＦＴを形成しつつ、不純物注入やコンタクト孔の形成を各ＴＦＴについて同一の工程で行うことができることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。

すなわち、本発明は、絶縁基板上に、第一薄膜トランジスタと第二薄膜トランジスタとを備える半導体装置であって、上記第一薄膜トランジスタは、第一半導体層、第一絶縁膜、第二絶縁膜及び第一ゲート電極がこの順に積層された構造を有し、上記第二薄膜トランジスタは、第二半導体層、第二絶縁膜及び第二ゲート電極がこの順に積層された構造を有し、上記第一絶縁膜は、第二半導体層よりも薄い半導体装置である。

本発明においては、第一絶縁膜と第二絶縁膜との積層膜が第一薄膜トランジスタ（以下、第一ＴＦＴともいう。）のゲート絶縁膜の機能を、第二絶縁膜が第二薄膜トランジスタ（以下、第二ＴＦＴともいう。）のゲート絶縁膜の機能を果たす。また、本発明の半導体装置は第一ＴＦＴ、第二ＴＦＴのいずれも第二絶縁膜を有するので、第一ＴＦＴのゲート絶縁膜は、第二ＴＦＴのゲート絶縁膜よりも、第一絶縁膜分、膜厚が大きい。本発明では、同一基板上に、ゲート絶縁膜の厚さが異なる第一ＴＦＴと第二ＴＦＴとが設けられているので、１枚の基板で複数の機能を果たすことができる。例えば、第一ＴＦＴは、ゲート絶縁膜を厚く設定することで、高電圧に耐えることができ、かつオフリーク電流の発生を低減できる高電圧ＴＦＴとして用いることができる。一方、第二ＴＦＴは、ゲート絶縁膜を薄く設定することで、ＴＦＴの動作能力を向上させ、高速な回路を実現する低電圧ＴＦＴとして用いることができる。このような高電圧ＴＦＴは、例えば、画素駆動用のＴＦＴとして用いることができる。また、低電圧ＴＦＴは、例えば、ロジック回路用のＴＦＴとして用いることができる。

上記第一絶縁膜は、第二半導体層よりも薄い。こうすることで、不純物注入工程の際に、いずれの半導体層にも過不足なく不純物が注入することができるため、例えば、不純物注入により半導体層の結晶の全てが破壊されるというような事態を回避できる。半導体装置の製造工程においては、通常、注入した不純物を活性化させるためにアニール（熱処理）法が用いられるが、このとき、不純物の注入により、半導体層の結晶が一部破壊されたとしても、残った結晶を基に、アニールによって結晶性を回復させることができる。しかし、不純物が注入されることで半導体層の結晶が全て壊れてしまった場合、種となる結晶が存在しないため、結晶性の回復は起こらない。結晶性の回復が起こらなければ結晶が壊れてしまったままであり、抵抗が非常に高い領域となってしまうため、半導体装置の機能を果たすことができない。本発明の半導体装置は、結晶性の回復を充分に行うことができる構造になっているので、不純物注入を行う領域の深さを調整して複数回注入工程を行う必要がない。具体的には、不純物注入の工程を、ゲート絶縁膜の膜厚が異なるＴＦＴ１種あたり１工程減らすことができる。また、同様に配線接続のためのコンタクト孔の深さを調整する必要もなくなるので、コンタクト孔形成工程を、ゲート絶縁膜の膜厚が異なるＴＦＴ１種あたり１工程減らすことができる。

なお、本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。また、第一ＴＦＴや第二ＴＦＴを、ＬＤＤ（Lightly Doped Drain）構造や、ＧＯＬＤ（Gate Overlapped Lightly Doped Drain）構造とすることもでき、更に、フローティングゲート電極を有するＴＦＴとすることもできる。

上記第一半導体層は、第二半導体層よりも薄いことが好ましい。第一半導体層は、第二半導体層とを同じ膜厚で同一工程で形成することで、製造工程が効率的となる。第一絶縁膜を第二半導体層よりも薄く形成する方法としては、第一半導体層から第一絶縁膜を形成する方法が挙げられる。これにより第一半導体層は、第二半導体層よりも薄く形成されることになる。

上記第一絶縁膜は、第一半導体層を構成する材料の酸化物からなることが好ましい。第一半導体層を第二半導体層よりも薄く形成する方法として、半導体層を形成する第一半導体層を酸化させ、それを絶縁膜として利用する方法が挙げられる。例えば、半導体層の材料にシリコンを用いれば、これを酸化させたシリコン酸化膜は絶縁膜の材料であるので、そのまま半導体層に積層された絶縁膜として用いることができる。本形態によれば、半導体層の膜厚の調整と、絶縁膜の膜厚の調整とを同時に行うことができ、製造工程が簡略化される。このような酸化方法としては、例えば、硝酸酸化法、プラズマ酸化法、高圧酸化法等が挙げられる。なお、第一半導体層から絶縁膜を形成する方法によれば、第一半導体層の膜厚はより薄く形成されることになるので、第一ＴＦＴにおいて、更に、オフリーク電流を低減することが可能となる。

本発明はまた、絶縁基板上に、第一半導体層、第一絶縁膜、第二絶縁膜及び第一ゲート電極がこの順に積層された構造を有する第一薄膜トランジスタと、第二半導体層、第二絶縁膜及び第二ゲート電極がこの順に積層された構造を有する第二薄膜トランジスタとを備える半導体装置の製造方法であって、上記製造方法は、第一絶縁膜を第一半導体層から形成する工程を含む半導体装置の製造方法でもある。

本発明の製造方法は、第一絶縁膜を第一半導体層から形成する工程を含む。第一半導体層から新たに第一絶縁膜を形成することで、半導体層の膜厚の調整と、絶縁膜の膜厚の調整とを同時に行うことができ、ゲート絶縁膜の膜厚が異なる２つのＴＦＴを容易に形成することができる。またこのとき、上記製造方法は、第一絶縁膜を第一半導体層から形成することで第一絶縁膜を第二半導体層よりも薄く形成するものであることが好ましい。第一半導体層から第一絶縁膜を形成することで、第一半導体層と第二半導体層を同一工程で、同じ膜厚で形成したとしても、第一半導体層が第二半導体層よりも必然的に薄くなり、不純物注入及びコンタクト孔の深さをそれぞれ個別に調整することなく不純物の注入や、コンタクト孔の形成を容易に行うことができる。すなわち、本形態を用いることで、後工程で結晶性の回復を充分に行うことができるので、不純物注入を行う領域の深さを調整して複数回注入工程を行う必要がなく、不純物注入の工程を、ゲート絶縁膜の膜厚が異なるＴＦＴ１種あたり１工程減らすことができる。また同様に、配線接続のためのコンタクト孔の深さも調整する必要がなくなるので、コンタクト孔形成工程を、ゲート絶縁膜の膜厚が異なるＴＦＴ１種あたり１工程減らすことができる。そして、第一半導体層から第一絶縁膜を形成することで、第一半導体層の膜厚は、より薄く形成されることになり、更にオフリーク電流を低減することが可能となる。つまり、本発明の製造方法によれば、高電圧ＴＦＴと低電圧ＴＦＴとを同一基板上に形成する効果、半導体層の膜厚の調整と絶縁膜の膜厚の調整とを同時に行う効果、及び、オフリーク電流を更に低減させる効果の、３つの効果を同時に奏することができる。

上記第一絶縁膜を第一半導体層から形成する工程は、第一半導体層の表層部を酸化して行うことが好ましい。第一半導体層は、例えば、シリコンを材料として用いることができるが、シリコン層の表層部を酸化することで、絶縁膜の材料であるシリコン酸化膜をシリコン層上部に形成できる。本形態によれば、不純物注入工程やコンタクト孔形成工程のための半導体層の膜厚の調整を行いつつ、同時に新たに絶縁膜を形成することができる。このような酸化方法としては、例えば、硝酸酸化法、プラズマ酸化法、高圧酸化法等が挙げられる。

上記酸化は、硝酸酸化法により行われることが好ましい。硝酸酸化法によれば、絶縁膜を２００℃以下で成膜できるので、基板に耐熱性の低い材料を用いることができる。また、ガラス基板を用いた場合においては、低温で形成することで基板の反りや収縮を抑えることができる。ここで、硝酸酸化法とは、表面に化学酸化膜を形成すべき基板を活性酸化種を含む酸化性溶液に浸漬することにより化学酸化膜を成長させる酸化膜形成方法をいう。

本発明はまた、上記半導体装置、又は、上記製造方法により作製された半導体装置を有する電子装置の発明でもある。このような電子装置によれば、容易な製造工程により、低電圧で高速に動作するＴＦＴと、高電圧でも信頼性が確保できるＴＦＴとを同一基板上に有する電子装置を得ることができる。電子装置としては、例えば、ＴＦＴアレイ基板や、液晶表示装置、有機ＥＬ表示装置等の表示装置、特にモノリシック型の表示装置が挙げられる。

本発明の半導体装置は、ＴＦＴのドライブ能力を向上させ、高速な回路を実現する低電圧ＴＦＴと、高電圧に耐えることができ、かつオフリーク電流の発生を低減できる高電圧ＴＦＴとを同一基板上に有するものであり、これらの機能を同時に達成できるため利用性が高い。また、半導体層及びゲート絶縁膜の膜厚が調整されているので、不純物注入やコンタクト孔の形成を各領域で同時に行うことができ、製造工程の簡略化及び低コスト化を図ることができる。

以下に実施形態を掲げ、図面を参照して本発明を更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。なお、本明細書中において、Ｐ型、Ｎ型とは、ＴＦＴの導電型を意味する。

（実施形態１）
図１は、本発明の実施形態１の半導体装置の断面模式図である。実施形態１の半導体装置は、第一ＴＦＴ１と第二ＴＦＴ２とを同一の絶縁基板４上に備える。第一ＴＦＴ１は、第一半導体層５、第一絶縁膜７、第二絶縁膜８、及び、第一ゲート電極９がこの順に積層して構成されている。また、第一半導体層５には、チャネル領域５ａ及び低抵抗領域５ｂが形成されている。一方、第二ＴＦＴ２は、第二半導体層６、第二絶縁膜８、及び、第二ゲート電極１０がこの順に積層して構成されている。また、第二半導体層６には、チャネル領域６ａ及び低抵抗領域６ｂが形成されている。絶縁基板４としては、例えば、ガラス（石英）基板、プラスチック等の樹脂基板、絶縁性膜で被覆されたガラス基板等を用いることができる。また、第一、第二半導体層５、６は、多結晶シリコンが材料として好適に用いられる。第一、第二絶縁膜７、８は、シリコン酸化膜（ＳｉＯ_２）やシリコン窒化膜（ＳｉＮ_Ｘ）等を材料として用いることができるが、本発明では、第一絶縁膜７に、第一半導体層５を構成する材料の酸化物、すなわち、シリコン酸化膜（ＳｉＯ_２）等を用いることが好ましい。ゲート電極８、９の材料としては、モリブデン、タンタル、窒化タンタル、タングステン、チタン等の高融点金属、若しくは、これらのシリサイド、又は、これらの積層膜等を用いることができる。なお、実施形態１の半導体装置は、実施形態２の製造方法により、好適に製造することができる。

図１に示すように、第一ＴＦＴ１のゲート絶縁膜は第一絶縁膜７と第二絶縁膜８との積層膜であり、第二ＴＦＴ２のゲート絶縁膜は第二絶縁膜８であることから、第一ＴＦＴ１と第二ＴＦＴ２とではゲート絶縁膜の厚さが異なっており、そのため、これらのＴＦＴ１、２は異なる特性を有する。例えば、第一ＴＦＴ１は、ゲート絶縁膜を厚く設定することで、高電圧に耐えることができ、かつオフリーク電流の発生を低減できる高電圧ＴＦＴとして用いることができる。また、第二ＴＦＴ２は、ゲート絶縁膜を薄く設定することで、ＴＦＴのドライブ能力を向上させ、高速な回路を実現する低電圧ＴＦＴとして用いることができる。つまり、実施形態１によれば、これらの異なる特性を同時に奏する半導体装置が得られることになる。

また、図１に示すように、実施形態１の半導体装置の第一絶縁膜７は第二半導体層６よりも薄く、第一半導体層５は第二半導体層６よりも薄い。したがって、実施形態１の半導体装置の製造時の不純物注入工程では、不純物が注入される深さを、第一ＴＦＴ１を作製する領域と第二ＴＦＴ２を作製する領域とで同じとしたとしても、図１の矢印で示すように、各半導体層５、６に過不足なく不純物を注入することができる。すなわち、不純物注入工程が行われたときの第一半導体層５には、不純物の注入によって結晶が壊れた部位５ｃと結晶が残っている部位５ｄとが混在した領域ができる。また、第二半導体層６には、不純物の注入によって結晶が壊れた部位６ｃと結晶が残っている部位６ｄとが混在した領域ができる。結晶が一部でも残っていれば、後に行われる半導体層５、６のアニール工程により、半導体層５、６の結晶性の回復が行われるため、本実施形態によれば、半導体層５、６の中に低抵抗領域５ｂ、６ｂをそれぞれ形成することができる。このように、実施形態１の半導体装置は、不純物注入工程の際に、注入の深さを個別に調整する必要がなく、同様にコンタクト孔の形成の際にも深さを個別に調整する必要がないので、各ＴＦＴ１、２でこれらの製造工程を別工程とする必要がない。したがって、実施形態１の半導体装置によれば、製造工程を削減し、低コスト化を図ることができる。なお、実施形態１の半導体装置は、ＴＦＴアレイ基板や液晶表示装置等の表示装置に用いることで、製造工程を削減し、低コスト化を図ることができる電子装置が得られる。

（比較例１）
図２は、同一基板上に高電圧ＴＦＴと低電圧ＴＦＴとを有する半導体装置の、従来の構造を示す断面模式図である。比較例１の半導体装置は、第一ＴＦＴ１１と第二ＴＦＴ１２とを同一の絶縁基板１４上に備える。第一ＴＦＴ１１は、第一半導体層１５、第一絶縁膜１７、第二絶縁膜１８、及び、第一ゲート電極１９がこの順に積層して構成されている。また、第一半導体層１５には、チャネル領域１５ａ及び低抵抗領域１５ｂが形成されている。一方、第二ＴＦＴ１２は、第二半導体層１６、第二絶縁膜１８、及び、第二ゲート電極２０がこの順に積層して構成されている。また、第二半導体層１６には、チャネル領域１６ａ及び低抵抗領域１６ｂが形成されている。

比較例１の半導体装置もまた、第一ＴＦＴ１１と第二ＴＦＴ１２とでゲート絶縁膜の厚さが異なっているので、実施形態１の半導体装置と同様、低電圧ＴＦＴ及び高電圧ＴＦＴの両方の特性を有する半導体装置となる。しかしながら、比較例１の半導体装置の製造時の不純物注入工程では、図２の矢印で示すように、不純物を注入する深さが、第一ＴＦＴ１１が作製される領域と第二ＴＦＴ１２が作製される領域とで異なるため、比較例１の半導体装置を作製するには、複数の工程に分けてドーピングを行う必要がある。仮にこれらの工程を同一工程とすると、第二半導体層１６の低抵抗領域１６ｂの結晶性が完全に壊れてしまい、後に行われる半導体層のアニール工程によっても結晶性の回復は行うことができない。また、コンタクト孔の形成についても同様のことが言え、複数の工程に分けてコンタクト孔の形成を行う必要がある。よって、比較例１の半導体装置では、製造工程が増加してしまい、コストが多くかかってしまう。

（実施形態２）
実施形態２は、本発明の半導体装置の製造方法の一例であり、実施形態２で作製される半導体装置は、同一基板上にＰ型低電圧ＴＦＴ、Ｎ型低電圧ＴＦＴ、Ｎ型高電圧ＧＯＬＤＴＦＴ、Ｐ型高電圧ＴＦＴ、及び、Ｎ型高電圧ＬＤＤＴＦＴを有する。図３−１〜３−８は、実施形態２の半導体装置の製造方法を示すフロー図である。

＜半導体層形成工程＞
図３−１に示すように、基板１０６上のＰ型低電圧ＴＦＴ領域１０１、Ｎ型低電圧ＴＦＴ領域１０２、Ｎ型高電圧ＧＯＬＤＴＦＴ領域１０３、Ｐ型高電圧ＴＦＴ領域１０４、Ｎ型高電圧ＬＤＤＴＦＴ領域１０５に半導体層１０７を形成した。基板１０６としては、ガラス（石英）基板を用いたが、特に限定されるものではなく、絶縁性膜で被覆されたガラス基板等を用いることもできる。また、半導体層１０７の材料は、特に限定されるものではなく、非晶質シリコン、微結晶シリコン若しくは多結晶シリコン、又は、これらにゲルマニウム、ニッケル、リン、ボロン、ひ素等を加えたものであってもよい。本実施形態においては、多結晶シリコンの膜厚が７０〜３００ｎｍとなるように、プラズマＣＶＤ法により非晶質シリコンを形成した後、レーザーアニール法で非晶質シリコンをアニールすることで多結晶シリコンを形成した。なお、本実施形態では、多結晶シリコンの膜厚は、８０ｎｍとなった。

＜第二絶縁膜形成工程、閾値制御のための不純物注入工程＞
次に、基板全面に、シリコン酸化膜（ＳｉＯ_２膜）１０８（第二絶縁膜）及びシリコン窒化膜（ＳｉＮ_Ｘ膜）１１１をこの順に形成し、レジスト１１０でマスキングして領域１０２、領域１０３及び領域１０５に、閾値（Ｖｔｈ）制御のための不純物１０９を注入した。本実施形態においてシリコン酸化膜（ＳｉＯ_２膜）１０８はプラズマＣＶＤ法により、膜厚１０〜５０ｎｍで形成し、シリコン窒化膜（ＳｉＮ_Ｘ膜）１１１はプラズマＣＶＤ法により、膜厚５〜３０ｎｍで形成した。なお、上述の絶縁膜の形成方法は、特に限定されるものではなく、スパッタ法、常圧ＣＶＤ（Chemical Vapor Deposition）法、ＬＰＣＶＤ（Low Pressure CVD）法、リモートプラズマＣＶＤ法等によって形成することもできる。また、不純物１０９はイオンドーピング法により、ボロンを印加電圧３０〜６０（ｋｅＶ）、濃度１Ｅ１２〜１Ｅ１４（ｉｏｎ／ｃｍ^２）の条件で注入した。

＜Ｎ型ＧＯＬＤＴＦＴの高抵抗領域の形成工程＞
次に、図３−２に示すように、領域１０３にＮ型高抵抗領域１１３を形成するための不純物１１５を注入した。このとき、領域１０３のレジスト１１２下の半導体層１０７には不純物が注入されないのでチャネル領域１１４が形成される。不純物１１５はイオンドーピング法により、リンを印加電圧３０〜６０（ｋｅＶ）、濃度１Ｅ１３〜１Ｅ１５（ｉｏｎ／ｃｍ^２）の条件で注入した。

＜第一絶縁膜形成工程＞
次に、図３−３に示すように、領域１０３、領域１０４及び領域１０５のシリコン窒化膜（ＳｉＮ_Ｘ膜）１１１をエッチングで除去し、領域１０１及び領域１０２にシリコン窒化膜（ＳｉＮ_Ｘ膜）１１１ａを形成した。次に、領域１０３、領域１０４及び領域１０５の半導体層１０７を酸化し、シリコン酸化膜（ＳｉＯ_２膜）１１７（第一絶縁膜）及び半導体層１０７ａ（第一半導体層）を形成した。このとき、領域１０１及び領域１０２はシリコン窒化膜（ＳｉＮ_Ｘ膜）１１１ａで覆われているため半導体層（第二半導体層）１０７は酸化されない。本実施形態においては、溶液として沸点１２１℃の６８％濃硝酸溶液を用いた硝酸酸化法により、半導体層１０７の表層部を１７ｎｍ酸化することで５１ｎｍのシリコン酸化膜（ＳｉＯ_２膜）１１７を形成した。なお、シリコン酸化膜（ＳｉＯ_２膜）１１７の形成方法は、特に限定されるものではなく、高圧酸化法、プラズマ酸化法等によって形成することもできる。なお、このとき形成する第一絶縁膜１１７の厚さは、４０〜２７０ｎｍとすることが好ましい。本実施形態においては、第一絶縁膜１１７の膜厚が５１ｎｍであるのに対し、上述の第二半導体層１０７の膜厚は、８０ｎｍであるので、第一絶縁膜１１７は、第二半導体層１０７よりも薄い。また、第一半導体層１０７ａの膜厚は６３ｎｍであり、第二半導体層１０７の膜厚は８０ｎｍであるので、第一半導体層１０７ａは第二半導体層１０７よりも薄い。

なお、実施形態２においては、基板上に第二絶縁膜となるシリコン酸化膜（ＳｉＯ_２膜）１０８を形成した後にシリコン窒化膜（ＳｉＮ_Ｘ膜）１１１を形成し、その後第一絶縁膜となるシリコン酸化膜（ＳｉＯ_２膜）１１７を形成したが、基板１０６上にまずシリコン窒化膜（ＳｉＮ_Ｘ膜）を形成し、次に第一絶縁膜となるＳｉＯ_２膜を形成した後に、第二絶縁膜となるシリコン酸化膜（ＳｉＯ_２膜）を形成してもよい。

＜ゲート電極形成工程＞
次に、図３−４に示すように、領域１０１及び領域１０２においてシリコン窒化膜（ＳｉＮ_Ｘ膜）１１１ａをドライエッチングで除去し、領域１０１〜１０５にそれぞれゲート電極１１８（第一ゲート電極、第二ゲート電極）をスパッタ法で形成した。ゲート電極１１８の材料としては、タングステンと窒化タンタルの積層の導電体を用いたが、モリブデン、タンタル、タングステン、チタン等の高融点金属、若しくは、これらのシリサイド、又は、これらの積層膜等を用いることができる。なお、実施形態２では、ゲート電極１１８の構造をタングステンと窒化タンタルの積層体としているので、ドライエッチングを行っても、５０ｎｍ以下のゲート絶縁膜上にゲート電極１１８の大きさを制御性よく残すことができ、ＴＦＴ特性に影響を及ぼさない。

＜Ｎ型ＬＤＤＴＦＴの高抵抗領域の形成工程＞
次に、領域１０５にＮ型高抵抗領域１１９を形成するための不純物１２１を基板全体に注入した。各領域１０１〜１０５のゲート電極１１８下の半導体層１０７、１０７ａには不純物が注入されないのでチャネル領域１２０が形成される。また、半導体層１０７、１０７ａのうち、ゲート電極１１８下以外の領域では、高抵抗領域１１９が形成される。不純物１２１はイオンドーピング法により、リンを印加電圧３０〜６０（ｋｅＶ）、濃度１Ｅ１３〜１Ｅ１５（ｉｏｎ／ｃｍ^２）の条件で注入した。

＜Ｎ型低抵抗領域の形成工程＞
次に、図３−５に示すように、領域１０２、領域１０３及び領域１０５にＮ型低抵抗領域を形成するための不純物１２４を注入した。このとき、領域１０５には、ＬＤＤ構造とするために、ゲート電極１１８よりも広い範囲のレジスト１４０を設けた。各領域のゲート電極１１８下の半導体層１０７、１０７ａには不純物１２４が注入されないので、領域１０２のゲート電極１１８下においてはチャネル領域１２６が形成され、領域１０３及び領域１０５のゲート電極１１８下においては、チャネル領域１２６及び高抵抗領域１２５が形成される。不純物１２４は、領域１０３及び領域１０５の半導体層１０７に注入されるように、イオンドーピング法により、リンを印加電圧３０〜８０（ｋｅＶ）、濃度１Ｅ１５〜１Ｅ１６（ｉｏｎ／ｃｍ^２）の条件で注入した。不純物１２４が注入されることで、半導体層１０７、１０７ａのうちゲート電極１１８下以外の領域では、上層に、結晶が壊れた半導体層１２２が形成され、下層に、少なくとも結晶が一部分残っている半導体層１２３が形成される。

＜Ｐ型低抵抗領域の形成工程＞
次に、図３−６に示すように、領域１０１、領域１０４にＰ型低抵抗領域を形成するための不純物１３０を注入した。ゲート電極１１８下の半導体層１０７、１０７ａには不純物１３０が注入されないのでチャネル領域１２９が形成される。不純物１３０は、領域１０２及び領域１０４の半導体層１０７、１０７ａに注入されるように、イオンドーピング法により、ボロンを印加電圧３０〜８０（ｋｅＶ）、濃度１Ｅ１５〜１Ｅ１６（ｉｏｎ／ｃｍ^２）の条件で注入した。不純物１３０が注入されることで、半導体層１０７、１０７ａのうちゲート電極１１８下以外の部位では、上層に結晶が壊れた半導体層１２７が形成され、下層に少なくとも結晶が一部分残っている半導体層１２８が形成される。

＜層間絶縁膜形成工程、アニール工程＞
次に、図３−７に示すように、層間絶縁膜１３１を成膜し、その後、不純物１０９、１１５、１２１、１２４、１３０を活性化させるためにアニール（熱処理）を行った。不純物１２４、１３０が注入されて結晶が壊れた半導体層１２２、１２７は、下層に、少なくとも結晶が一部分残っている半導体層１２３、１２８が存在しているので、アニールを行うことで結晶性が回復し、Ｐ型低抵抗領域１３２及びＮ型低抵抗領域１３３が形成される。アニールの方法は、本実施形態においては、ランプアニール法を用いたが、特に限定されず、炉アニール法、レーザーアニール法、自己活性法等を用いることもできる。

＜コンタクト孔形成工程、配線形成工程＞
次に、図３−８に示すように、ドライエッチングにより、各領域１０１〜１０５にチャネル横のソース／ドレイン領域とコンタクトをとるためのコンタクト孔１３４を、同一工程で形成した。領域１０１及び領域１０２は、シリコン酸化膜（ＳｉＯ_２膜）１１７（第一絶縁膜）が形成されていない分、領域１０３、領域１０４及び領域１０５に比べて基板１０６からの積層膜の膜厚が薄いが、領域１０１及び領域１０２の半導体層１０７（第二半導体層）の膜厚が、シリコン酸化膜（ＳｉＯ_２膜）１１７（第一絶縁膜）の膜厚よりも厚いので、コンタクト孔１３４を各領域で同じ深さで、かつ基板との界面まで到達することなく形成することができる。コンタクト孔１３４の形成後、その中に配線１３５を形成した。

このように、実施形態２の方法では、硝酸酸化法を用いて半導体層から絶縁膜を形成することで絶縁膜の膜厚を調整しつつ、低電圧ＴＦＴ、高電圧ＴＦＴという性能の異なる複数のＴＦＴ領域を形成している。本形態によれば、不純物注入やコンタクト孔の形成をそれぞれ一度に形成することができるため、製造工程が大幅に簡略化できており、低コスト化を図ることができる。

（比較例２）
比較例２は、同一基板上に低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の、従来の製造方法の一例である。比較例２で作製される半導体装置は、同一基板上にＰ型低電圧ＴＦＴ、Ｎ型低電圧ＴＦＴ、Ｎ型高電圧ＧＯＬＤＴＦＴ、Ｐ型高電圧ＴＦＴ、Ｎ型高電圧ＬＤＤＴＦＴを有する。図４−１〜４−１１は、比較例２の半導体装置の製造方法を示すフロー図である。

＜半導体層形成工程、絶縁膜形成工程＞
まず、図４−１に示すように、基板２０６上のＰ型低電圧ＴＦＴ領域２０１、Ｎ型低電圧ＴＦＴ領域２０２、Ｎ型高電圧ＧＯＬＤＴＦＴ領域２０３、Ｐ型高電圧ＴＦＴ領域２０４及びＮ型高電圧ＬＤＤＴＦＴ領域２０５に、半導体層２０７を形成し、その上層にシリコン酸化膜（ＳｉＯ_２膜）２０８及びシリコン窒化膜（ＳｉＮ_Ｘ膜）２１１をこの順に形成した。その後、レジスト２１０でマスキングして領域２０２、領域２０３及び２０５に、閾値（Ｖｔｈ）制御のための不純物２０９を注入した。

＜絶縁膜形成工程＞
次に、図４−２に示すように、領域２０１及び領域２０２のシリコン窒化膜（ＳｉＮ_Ｘ膜）２１１をエッチングで除去し、領域２０３、領域２０４及び領域２０５にＳｉＮ_Ｘ膜２１１ａを形成した。

＜Ｎ型ＧＯＬＤＴＦＴの高抵抗領域の形成工程＞
次に、図４−３に示すように、領域２０３にＮ型高抵抗領域２１３を形成するための不純物２１５を注入した。領域２０３のレジスト２１２下の半導体層２０７には不純物２１５が注入されないのでチャネル領域２１４が形成される。

＜ゲート電極形成工程＞
次に、図４−４に示すように、領域２０１〜２０５にゲート電極２１８を形成した。領域２０３のゲート電極２１８の範囲は、ＧＯＬＤ構造とするために、上述のレジスト２１２の範囲よりも広く作製した。次に、領域２０５にＮ型高抵抗領域２１９を形成するための不純物２２０を、基板全体に注入した。このとき各領域２０１〜２０５のゲート電極２１８下の半導体層２０７には不純物２２０が注入されないのでチャネル領域２１７が形成される。

＜Ｎ型低抵抗領域の形成工程＞
次に、図４−５に示すように、領域２０３及び領域２０５にＮ型低抵抗領域を形成するための不純物２２４を注入した。なお、領域２０５には、ＬＤＤ構造とするために、ゲート電極２１８よりも範囲が広いレジスト２２７を設けた。このとき、ゲート電極２１８下及びレジスト２２７下の半導体層２０７には不純物２２４が注入されないので、領域２０３及び領域２０５には、チャネル領域２２６及び高抵抗領域２２５が形成される。また、不純物２２４が注入された半導体層２０７の上層は不純物２２４注入のために結晶が壊れたN型低抵抗領域２２２が形成され、下層は不純物２２４が注入されているが結晶が一部残っているN型低抵抗領域２２１が形成される。

次に、図４−６に示すように、領域２０２にＮ型低抵抗領域を形成するための不純物２２８を注入した。このとき不純物２２８が注入された半導体層２０７の上層は不純物２２８注入のために結晶が壊れたN型低抵抗領域２２２が形成され、下層は不純物２２８が注入されているが結晶が一部残っているN型低抵抗領域２２１が形成される。また、領域２０２にチャネル領域２２６が形成される。

＜Ｐ型低抵抗領域の形成工程＞
次に、図４−７に示すように、領域２０４にＰ型低抵抗領域を形成するために不純物２３４を注入した。このとき不純物２３４が注入された半導体層２０７の上層は不純物２３４注入のために結晶が壊れたＰ型低抵抗領域２３２が形成され、下層は不純物２３４が注入されているが結晶が一部残っているＰ型低抵抗領域２３１が形成される。また、領域２０４にチャネル領域２３０が形成される。

次に、図４−８に示すように、領域２０１にＰ型低抵抗領域を形成するために不純物２３８を注入した。このとき不純物２３８が注入された半導体層２０７の上層は不純物２３８注入のために結晶が壊れたＰ型低抵抗領域２３２が形成され、下層は不純物２３８が注入されているが結晶が一部残っているＰ型低抵抗領域２３１が形成される。また、領域２０１にチャネル領域２３０が形成される。

＜層間絶縁膜形成工程、アニール工程＞
次に、図４−９に示すように、層間絶縁膜２３９を形成し、その後、半導体層２０７に注入した不純物２０９、２１５、２２０、２２４、２２８、２３４、２３８の活性化のためにアニールを行った。これにより、結晶が壊れた低抵抗領域２２２、２３２では、結晶が残っている低抵抗領域２２１、２３１があることで結晶性が回復し、領域２０１及び領域２０４にＰ型低抵抗領域２４０が形成され、領域２０２、領域２０３及び領域２０５にＮ型低抵抗領域２４１が形成される。

＜コンタクト孔形成工程、配線形成工程＞
次に、図４−１０に示すように、配線接続のためのコンタクト孔２４２を領域２０３、領域２０４及び領域２０５に形成した。

次に、図４−１１に示すように、配線接続のためのコンタクト孔２４３を領域２０１及び領域２０２に形成し、コンタクト孔２４２、２４３に配線２４４を形成した。

このように、比較例２の方法では、低電圧ＴＦＴ及び高電圧ＴＦＴの低抵抗領域を同時に形成しようとすると、低電圧ＴＦＴの低抵抗領域の結晶性が完全に壊れてしまうため、複数の工程に分けてドーピングを行っている。また、コンタクト孔の形成に関しても、低電圧ＴＦＴと高電圧ＴＦＴとで同時に形成すると、低電圧ＴＦＴの半導体層を突き抜けてコンタクト孔が形成されてしまうため、複数の工程に分けてコンタクト孔を形成している。従って、実施形態２と比べ、低抵抗領域の形成にパターニングが２回、コンタクト孔の形成にパターニングが１回余分に製造工程が必要であり、製造コストも高くなってしまう。

（実施形態３）
図５は、実施形態３の半導体装置の断面模式図である。実施形態３の半導体装置は、同一の絶縁基板３０４上に、低電圧ＴＦＴ（第二ＴＦＴ）３０１と、高電圧ＧＯＬＤＴＦＴ（第一ＴＦＴ）３０２と、高電圧ＬＤＤＴＦＴ（第一ＴＦＴ）３０３とを備える。第一半導体層３０５、第二半導体層３０６、第一絶縁膜３０７、第二絶縁膜３０８、第一ゲート電極３０９及び第二ゲート電極３１０の基本的な構成は実施形態１と同様であるが、３種のＴＦＴが同一基板３０４上に形成されている点、及び、高電圧ＧＯＬＤＴＦＴ３０２及び高電圧ＬＤＤＴＦＴ３０３が構成されている点で実施形態１と異なる。高電圧ＧＯＬＤＴＦＴ３０２には、第一半導体層３０５にチャネル領域、高抵抗領域及び低抵抗領域が設けられており、高抵抗領域はゲート電極下に設けられている。高電圧ＬＤＤＴＦＴ３０３には、第一半導体層３０５にチャネル領域、高抵抗領域及び低抵抗領域が設けられており、高抵抗領域はオフセット領域に設けられている。

第一絶縁膜３０７は、第二半導体層３０６よりも薄く、第一半導体層３０５は、第二半導体層３０６よりも薄い。したがって、実施形態３の半導体装置もまた、実施形態１の半導体装置と同様に、高速駆動及び高耐圧の両方の特性を有する。また、不純物の注入の際に注入する深さをそれぞれ個別に調整する必要がなく、コンタクト孔の形成の際にも同様に深さを調整する必要がないので、各領域でこれらの製造工程を別工程とする必要がなく、製造工程を簡略化できる。更に、実施形態３ではＬＤＤＴＦＴ３０３の特性により、オフ電流の発生を抑制することができる。また、ＧＯＬＤＴＦＴ３０２の特性により、ホットキャリアによるトランジスタ特性の劣化を抑制することができる。このような低電圧ＴＦＴ３０１はロジックＴＦＴとして、高電圧ＧＯＬＤＴＦＴ３０２及び高電圧ＬＤＤＴＦＴ３０３は画素ＴＦＴとして好適に用いることができる。

（実施形態４）
図６は、実施形態４の半導体装置の断面模式図である。実施形態４の半導体装置は、同一の絶縁基板４０４上に、低電圧ＬＤＤＴＦＴ４０１と、高電圧ＧＯＬＤＴＦＴ４０２と、高電圧ＬＤＤＴＦＴ４０３とを備える。第一半導体層４０５、第二半導体層４０６、第一絶縁膜４０７、第二絶縁膜４０８、第一ゲート電極４０９及び第二ゲート電極４１０の基本的な構成は実施形態１と同様であるが、３種のＴＦＴが同一基板４０４上に形成されている点、及び、低電圧ＬＤＤＴＦＴ４０１、高電圧ＧＯＬＤＴＦＴ４０２及び高電圧ＬＤＤＴＦＴ４０３を構成している点で実施形態１と異なる。高電圧ＧＯＬＤＴＦＴ４０２には、第一半導体層４０５にチャネル領域、高抵抗領域及び低抵抗領域が設けられており、高抵抗領域はゲート電極下に設けられている。また、低電圧ＬＤＤＴＦＴ４０１及び高電圧ＬＤＤＴＦＴ４０３には、第一半導体層４０５にチャネル領域、高抵抗領域及び低抵抗領域が設けられており、高抵抗領域はオフセット領域に設けられている。

第一絶縁膜４０７は、第二半導体層４０６よりも薄く、第一半導体層４０５は、第二半導体層４０６よりも薄い。したがって、実施形態４の半導体装置もまた、実施形態１の半導体装置と同様に、高速駆動及び高耐圧の両方の特性を有し、製造工程が簡略化できる構造となっている。また、実施形態３と同様、ＬＤＤＴＦＴ４０１、４０３及びＧＯＬＤＴＦＴ４０２が形成されているので、オフ電流の発生の抑制及びホットキャリアによるトランジスタ特性の劣化の抑制を図ることができる。このような低電圧ＬＤＤＴＦＴ４０１はロジックＴＦＴとして、高電圧ＧＯＬＤＴＦＴ４０２及び高電圧ＬＤＤＴＦＴ４０３は画素ＴＦＴとして好適に用いることができる。

（実施形態５）
図７は、実施形態５の半導体装置を示す。図７（ａ）は、実施形態５の半導体装置の断面模式図である。実施形態５の半導体装置は、同一の絶縁基板５０４上に、低電圧ＬＤＤＴＦＴ５０１と、高電圧ＬＤＤＴＦＴ５０２と、低電圧ＬＤＤＴＦＴ５０３とを備える。第一半導体層５０５、第二半導体層５０６、第一絶縁膜５０７、第二絶縁膜５０８、第一ゲート電極５０９及び第二ゲート電極５１０の基本的な構成は実施形態１と同様であるが、３種のＴＦＴが同一基板５０４上に形成されている点、及び、低電圧ＬＤＤＴＦＴ５０１及び５０３高電圧ＬＤＤＴＦＴ５０２を構成している点で実施形態１と異なる。また、高電圧ＬＤＤＴＦＴ５０２にフローティングゲート電極５１１が形成されている点も、実施形態１と異なる。

高電圧ＬＤＤＴＦＴ５０２の第一半導体層５０５には、低抵抗領域５０５ａ、高抵抗領域５０５ｂ、チャネル領域５０５ｃが形成されている。第一絶縁膜５０７は、第二半導体層５０５よりも薄く、第一半導体層５０５は、第二半導体層５０６よりも薄い。したがって、実施形態４の半導体装置もまた、実施形態１の半導体装置と同様に、高速駆動及び高耐圧の両方の特性を有し、製造工程が簡略化できる構造となっている。また、実施形態３と同様、ＬＤＤＴＦＴ領域５０１、５０２、５０３が形成されているので、オフ電流の発生を抑制することができる。更に、フローティングゲート電極を有するＴＦＴ５０２が形成されているので、これをメモリ素子として用いることができる。フローティングゲート電極の材料には、上述のゲート電極と同様の材料を用いることができる。このような低電圧ＬＤＤＴＦＴ領域５０１、５０３はロジックＴＦＴとして、高電圧ＬＤＤＴＦＴは画素ＴＦＴとして好適に用いることができる。

図７（ｂ）は、実施形態５の半導体装置の高電圧ＬＤＤＴＦＴ５０２領域における奥行き方向を示した断面模式図である。高電圧ＬＤＤＴＦＴ５０２は、絶縁基板５０４から、第一半導体層５０５、第一絶縁膜５０７、フローティングゲート電極５１１、第二絶縁膜５０８及び第一ゲート電極５０９がこの順に積層して形成されている。図７（ｂ）に示すように、第一半導体層５０５と第一ゲート電極５０９とは重畳していない。これにより、第一半導体層５０５をＬＤＤ構造とすることができる。

図７（ｃ）は、実施形態５の半導体装置の、高電圧ＬＤＤＴＦＴ５０２領域の上方向からの平面模式図である。図７（ｃ）に示すように、第一半導体層５０５と第一ゲート電極５０９とは重畳していないが、第一半導体層５０５とフローティングゲート電極５１１とは重畳している。フローティングゲート電極５１１はチャネル領域５０５ｃと重畳しており、上方向からは第一半導体層５０５のうち、低抵抗領域５０５ａ及び高抵抗領域５０５ｂが確認できる。

（実施形態６）
図８は、実施形態６の半導体装置の断面模式図である。実施形態６の半導体装置は、同一の絶縁基板６０４上に、低電圧ＬＤＤＴＦＴ６０１と、高電圧ＬＤＤＴＦＴ６０２と、高電圧ＧＯＬＤＴＦＴ６０３とを備える。第一半導体層６０５、第二半導体層６０６、第一絶縁膜６０７、第二絶縁膜６０８、第一ゲート電極６０９及び第二ゲート電極６１０の基本的な構成は実施形態１と同様であるが、３種のＴＦＴが同一基板６０４上に形成されている点、及び、低電圧ＬＤＤＴＦＴ６０１、高電圧ＬＤＤＴＦＴ６０２及び高電圧ＧＯＬＤＴＦＴ６０３を構成している点で実施形態１と異なる。また、高電圧ＬＤＤＴＦＴ６０２にフローティングゲート電極６１１が形成されている点も、実施形態１と異なる。高電圧ＧＯＬＤＴＦＴ６０３には、第一半導体層６０５にチャネル領域、高抵抗領域及び低抵抗領域が形成され、高抵抗領域はゲート電極下に設けられている。また、低電圧ＬＤＤＴＦＴ６０１及び高電圧ＬＤＤＴＦＴ６０２には、第一半導体層６０５にチャネル領域、高抵抗領域及び低抵抗領域が形成され、高抵抗領域はオフセット領域に設けられている。

第一絶縁膜６０７は、第二半導体層６０６よりも薄く、第一半導体層６０５は、第二半導体層６０６よりも薄い。したがって、実施形態４の半導体装置もまた、実施形態１の半導体装置と同様に、高速駆動及び高耐圧の両方の特性を有し、製造工程が簡略化できる構造となっている。また、実施形態６ではＧＯＬＤＴＦＴ６０３及びＬＤＤＴＦＴ６０１、６０２が形成されているので、実施形態３と同様、オフ電流の発生の抑制及びホットキャリアによるトランジスタ特性の劣化の抑制を図ることができる。更に、フローティングゲート電極を有するＴＦＴ６０２も形成されているので、実施形態５と同様、これをメモリ素子として用いることができる。このような低電圧ＬＤＤＴＦＴ６０１はロジックＴＦＴとして、高電圧ＬＤＤＴＦＴ６０３は画素ＴＦＴとして好適に用いることができる。

本発明の半導体装置の基本構造を示す断面模式図である。 高電圧ＴＦＴと低電圧ＴＦＴとを有する従来の半導体装置の断面模式図である。 本発明の半導体装置の製造方法を示すフロー図であり、閾値制御のための不純物注入の工程を示す。 本発明の半導体装置の製造方法を示すフロー図であり、Ｎ型ＧＯＬＤＴＦＴの高抵抗領域形成のための不純物注入の工程を示す。 本発明の半導体装置の製造方法を示すフロー図であり、絶縁膜の形成の工程を示す。 本発明の半導体装置の製造方法を示すフロー図であり、ゲート電極の形成及びＮ型ＬＤＤＴＦＴの高抵抗領域形成のための不純物注入の工程を示す。 本発明の半導体装置の製造方法を示すフロー図であり、Ｎ型ＴＦＴの低抵抗領域形成のための不純物注入の工程を示す。 本発明の半導体装置の製造方法を示すフロー図であり、Ｐ型ＴＦＴの低抵抗領域形成のための不純物注入の工程を示す。 本発明の半導体装置の製造方法を示すフロー図であり、層間絶縁膜の形成の工程を示す。 本発明の半導体装置の製造方法を示すフロー図であり、コンタクト孔及び配線の形成の工程を示す。 低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の従来の製造方法を示すフロー図であり、閾値制御のための不純物注入の工程を示す。 低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の従来の製造方法を示すフロー図であり、絶縁膜の形成の工程を示す。 低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の従来の製造方法を示すフロー図であり、Ｎ型ＧＯＬＤＴＦＴの高抵抗領域形成のための不純物注入の工程を示す。 低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の従来の製造方法を示すフロー図であり、ゲート電極の形成及びＮ型ＬＤＤＴＦＴの高抵抗領域形成のための不純物注入の工程を示す。 低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の従来の製造方法を示すフロー図であり、Ｎ型ＴＦＴの低抵抗領域形成のための不純物注入の工程を示す。 低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の従来の製造方法を示すフロー図であり、Ｎ型ＴＦＴの低抵抗領域形成のための不純物注入の工程を示す。 低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の従来の製造方法を示すフロー図であり、Ｐ型ＴＦＴの低抵抗領域形成のための不純物注入の工程を示す。 低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の従来の製造方法を示すフロー図であり、Ｐ型ＴＦＴの低抵抗領域形成のための不純物注入の工程を示す。 低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の従来の製造方法を示すフロー図であり、層間絶縁膜の形成の工程を示す。 低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の従来の製造方法を示すフロー図であり、コンタクト孔の形成の工程を示す。 低電圧ＴＦＴと高電圧ＴＦＴとを有する半導体装置の従来の製造方法を示すフロー図であり、コンタクト孔及び配線の形成の工程を示す。 本発明の半導体装置の一例を示す断面模式図であり、通常のＴＦＴ、ＬＤＤＴＦＴ及びＧＯＬＤＴＦＴを有する。 本発明の半導体装置の一例を示す断面模式図であり、ＬＤＤＴＦＴ及びＧＯＬＤＴＦＴを有する。 本発明の半導体装置の一例を示した模式図であり、ＬＤＤＴＦＴ及びフローティングゲート電極を備えるＬＤＤＴＦＴを有する。（ａ）は正面方向から見た断面模式図を、（ｂ）は奥行き方向に見た断面模式図を、（ｃ）は、上方向からの平面模式図を示す。 本発明の半導体装置の一例を示す断面模式図であり、ＬＤＤＴＦＴ、ＧＯＬＤＴＦＴ及びフローティングゲート電極を備えるＬＤＤＴＦＴを有する。

符号の説明

１、１１：第一ＴＦＴ
２、１２：第二ＴＦＴ
４、１４、１０６、２０６、３０４、４０４、５０４、６０４：基板
５、１５、３０５、４０５、５０５、６０５：第一半導体層
５ａ、６ａ、１５ａ、１６ａ、５０５ｃ：チャネル領域
５ｂ、６ｂ、１５ｂ、１６ｂ、５０５ｂ：低抵抗領域
６、１６、３０６、４０６、５０６、６０６：第二半導体層
７、１７、３０７、４０７、５０７、６０７：第一絶縁膜
８、１８、３０８、４０８、５０８、６０８：第二絶縁膜
９、１９、３０９、４０９、５０９、６０９：第一ゲート電極
１０、２０、３１０、４１０、５１０、６１０：第二ゲート電極
１０１、２０１：Ｐ型低電圧ＴＦＴ（領域）
１０２、２０２：Ｎ型低電圧ＴＦＴ（領域）
１０３、２０３：Ｎ型高電圧ＧＯＬＤＴＦＴ（領域）
１０４、２０４：Ｐ型高電圧ＴＦＴ（領域）
１０５、２０５：Ｎ型高電圧ＬＤＤＴＦＴ（領域）
１０７、１０７ａ、２０７：半導体層
１０８、２０８：シリコン酸化膜（ＳｉＯ_２膜）（第二絶縁膜）
１０９、１１５、１２１、１２４、１３０、２０９、２１５、２２０、２２４、２２８、２３４、２３８：不純物
１１０、１１２、１４０、２１０、２１２、２２７：レジスト
１１１、１１１ａ、１１６、１１６ａ：シリコン窒化膜（ＳｉＮ_Ｘ膜）
１１３、１２５、２１３、２２５：Ｎ型高抵抗領域
１１４、１２０、１２６、１２９、２１４、２１７、２２６、２３０：チャネル領域
１１７：シリコン酸化膜（ＳｉＯ_２膜）（第一絶縁膜）
１１８、２１８：ゲート電極
１１９、１３３、２１９、２４１：Ｎ型低抵抗領域
１２２、２２２：Ｎ型ＴＦＴの低抵抗領域のうち結晶が壊れた部位
１２３、２２１：Ｎ型ＴＦＴの低抵抗領域のうち結晶が残っている部位
１２７、２３２：Ｐ型ＴＦＴの低抵抗領域のうち結晶が壊れた部位
１２８、２３１：Ｐ型ＴＦＴの低抵抗領域のうち結晶が残っている部位
１３１、２３９：層間絶縁膜
１３２、２４０：Ｐ型低抵抗領域
１３４、２４２、２４３：コンタクト孔
１３５、２４４：配線
３０１：低電圧ＴＦＴ
３０２、４０２、６０３：高電圧ＧＯＬＤＴＦＴ
３０３、４０３：高電圧ＬＤＤＴＦＴ
４０１、５０１、５０３、６０１：低電圧ＬＤＤＴＦＴ
５０２、６０２：低電圧ＬＤＤＴＦＴ（フローティングゲート電極を有する）
５０５ａ：高抵抗領域
５１１、６１１：フローティングゲート電極

Claims (8)

1. 絶縁基板上に、第一薄膜トランジスタと第二薄膜トランジスタとを備える半導体装置であって、
   該第一薄膜トランジスタは、第一半導体層、第一絶縁膜、第二絶縁膜及び第一ゲート電極がこの順に積層された構造を有し、
   該第二薄膜トランジスタは、第二半導体層、第二絶縁膜及び第二ゲート電極がこの順に積層された構造を有し、
   該第一絶縁膜は、第二半導体層よりも薄い
   ことを特徴とする半導体装置。
2. 前記第一半導体層は、第二半導体層よりも薄いことを特徴とする請求項１記載の半導体装置。
3. 前記第一絶縁膜は、第一半導体層を構成する材料の酸化物からなることを特徴とする請求項１記載の半導体装置。
4. 絶縁基板上に、第一半導体層、第一絶縁膜、第二絶縁膜及び第一ゲート電極がこの順に積層された構造を有する第一薄膜トランジスタと、第二半導体層、第二絶縁膜及び第二ゲート電極がこの順に積層された構造を有する第二薄膜トランジスタとを備える半導体装置の製造方法であって、
   該製造方法は、第一絶縁膜を第一半導体層から形成する工程を含む
   ことを特徴とする半導体装置の製造方法。
5. 前記製造方法は、第一絶縁膜を第一半導体層から形成することで第一絶縁膜を第二半導体層よりも薄く形成するものであることを特徴とする請求項４記載の半導体装置の製造方法。
6. 前記第一絶縁膜を第一半導体層から形成する工程は、第一半導体層の表層部を酸化して行うことを特徴とする請求項４記載の半導体装置の製造方法。
7. 前記酸化は、硝酸酸化法により行われることを特徴とする請求項６記載の半導体装置の製造方法。
8. 請求項１記載の半導体装置、又は、請求項４記載の半導体装置の製造方法により作製された半導体装置を有することを特徴とする電子装置。

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