TWI412130B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係有關於具有絕緣體上覆矽(SOI)結構之MOS場效電晶體。
近幾年來，隨著網際網路的蓬勃發展及多媒體資訊社會的進步，移動式資訊終端市場已顯著成長。有使資訊裝置或構成資訊裝置的LSIs進一步小型化及降低功率消耗之需求。做為符合此需求的裝置技術，已集中關注於SOI裝置。與習知的塊體Si裝置相較，當MOS電晶體係形成於具有SOI結構的半導體基板上時，就例如接面電容及配線電容的寄生電容之降低、低基板偏壓效應、短通道效應的抑制、完全裝置隔離、陡峭的次臨界特性等等的觀點而言係有助益的。因此，可運用LSI的低功率消耗及高效能之大的效果。
然而，在SOI型MOS電晶體中，有技術上的問題。當矽的局部氧化(LOCOS)製程係應用於元件隔離時，薄矽主動層係形成於LOCOS隔離邊緣，藉以導致具有低臨界電壓的寄生MOS電晶體之形成，而有關出現峰形隆起狀(hump shape)(在下文中，僅稱為「峰形隆起」)的此種特性會在Id－Vg特性中產生。在NMOS中，峰形隆起可能產生，且導致漏電流。
做為防止此峰形隆起的產生之機制，例如，JP 08－181316 A提出形成高濃度雜質於直接設置於LOCOS隔離邊緣之下的基板上，或基板的整個表面上，而JP 2000－306994 A提出改變LOCOS隔離邊緣的形狀。此外，做為防止峰形隆起的產生之另一機制，JP 2001－148481 A揭露在LOCOS氧化之後，於氧氣中，使溫度降低至800℃，然後自氧化爐取出晶圓，藉此以使用較大量的固定電荷來抑制峰形隆起的產生。
然而，在這些方法中，會有問題為在JP 08－181316 A的方法中，額外使用如離子佈植及退火的製程，在JP 2000－306994 A的方法中，製程是複雜的，而在JP 2001－148481 A的方法中，僅可於NMOS或CMOS中得到小的效果。
本發明已做成來解決以上所提及的問題，且本發明之目的在於提供當藉由習知LOCOS製程而使用元件隔離技術時，可抑制造成問題之寄生MOS電晶體，及以低消耗電流來驅動MOS電晶體之SOI型MOS電晶體。
為了解決以上所提及的問題，本發明提出以下機制。
(1)提供有一種具有一結構之半導體裝置，其包含：SOI半導體基板，包含半導體支撐基板、形成於半導體支撐基板上的埋入絕緣膜、及形成於埋入絕緣膜上的矽主動層；第一導電型MOS電晶體，係形成於矽主動層且具有閘極電極；以及元件隔離絕緣膜，藉由LOCOS製程而被具有在深度方向上到達埋入絕緣膜的厚度且包圍MOS電晶體，其中MOS電晶體的該閘極電極包含：一對應於即將變成通道的矽主動層之區域的第一導電型多晶矽區域；及一對應於LOCOS隔離邊緣的第二導電型多晶矽區域。
(2)在該半導體裝置中，MOS電晶體的閘極電極具有層疊結構，其中一具有第一導電區域及第二導電區域的多晶矽層係以一耐火金屬矽化物層來予以層疊。
(3)在該半導體裝置中，MOS電晶體具有雜質擴散層，其在源極區中，係在於第一導電型與第二導電型之間變化。
(4)提出一種半導體裝置之製造方法，該半導體裝置包含形成於SOI基板的矽主動層上之MOS電晶體，此半導體裝置之製造方法包含下列步驟：藉由熱氧化而形成具有到達埋入絕緣膜的厚度之元件隔離絕緣膜，以形成在矽主動層之上方的MOS電晶體；藉由熱氧化而形成具有約5至30 nm的厚度之閘極絕緣膜；形成具有200至400 nm的厚度之多晶矽層於閘極絕緣膜上；在塗施光阻於多晶矽層上且圖案化之後，選擇性地藉由以摻雜具有1×1018 原子/cm3 或更大的雜質濃度之離子佈植來摻雜第一導電雜質，而使多晶矽層的一部分轉變成第一導電型；在塗施光阻於多晶矽層上且圖案化之後，選擇性地藉由以摻雜具有1×1018 原子/cm3 或更大的雜質濃度之離子佈植來摻雜第二導電雜質，而使多晶矽層的一部分轉變成第二導電型；蝕刻多晶矽層，以形成閘極電極；經過MOS電晶體的圖案化區域，部分及選擇性地摻雜雜質於矽主動層中，以變成具有光阻的源極及汲極；形成中間絕緣層於SOI基板上；形成接觸孔於形成在SOI基板上的中間絕緣層中；形成金屬配線於接觸孔中；以及形成保護膜。
(5)該半導體裝置之製造方法另包含下列步驟：在多晶矽的沈積之後，藉由熱處理而形成具有約300至400 nm的厚度之氧化物膜，以形成硬遮罩；以光阻來圖案化，以蝕刻氧化物膜；選擇性地藉由以1×1018 原子/cm3 或更大的雜質濃度來實施第一導電型雜質和第二導電型雜質中相對應的一個導電型雜質之預沈積，而使多晶矽層的一部分轉變成第一導電型和第二導電型中的其中一個導電型；以及選擇性地藉由移除氧化物膜，及藉由以具有1×1018 原子/cm3 或更大的雜質濃度之離子佈植來摻雜相反的導電雜質於整個區域上，而使多晶矽層的一部分轉變成相反導電型。
(6)該半導體裝置之製造方法包含下列步驟：在多晶矽的沈積之後，藉由熱處理而形成具有約300至400 nm的厚度之氧化物膜，以形成硬遮罩；以光阻來圖案化，以蝕刻氧化物膜；選擇性地藉由以1×1018 原子/cm3 或更大的雜質濃度來實施第一導電型雜質和第二導電型雜質中相對應的一個導電型雜質之預沈積，而使多晶矽層的一部分轉變成第一導電型和第二導電型中的其中一個導電型；進一步藉由熱處理而形成具有約300至400 nm的膜厚度之氧化物膜，以形成硬遮罩；以光阻來圖案化，以蝕刻該氧化物膜；以及選擇性地藉由實施相反的導電雜質之預沈積，而使多晶矽層的一部分轉變成與該多晶矽層的第一部分相反之導電型。
(7)該半導體裝置之製造方法另包含下列步驟：在多晶矽層轉變成第一與第二導電型的步驟之後，藉由熱氧化而形成具有到達埋入絕緣膜的厚度之元件隔離絕緣膜，以形成在矽主動層之上方的MOS電晶體；以及藉由熱氧化而形成具有約5至30 nm的厚度之閘極絕緣膜。
(8)該半導體裝置之製造方法另包含下列步驟：在形成閘極電極的步驟之後，圖案化MOS電晶體的區域，以變成具有光阻的源極及汲極，且部分及選擇性地摻雜第一導電雜質於矽主動層中；以及經由以光阻來圖案化，而部分及選擇性地摻雜第二導電雜質於源極區域中。
在該SOI半導體裝置中，閘極電極的導電型係分成兩種，使得MOS電晶體的多晶矽閘極電極於LOCOS隔離邊緣處具有高臨界電壓，而於閘極中央的通道區域中具有低臨界電壓。因此，能夠產生可抑制於產生於LOCOS隔離邊緣處的寄生MOS電晶體之產生，及以低消耗電流驅動之MOS電晶體。
在下文中，依據本發明之n型MOS電晶體的一實施例將參照附圖來予以詳細說明。
就第一實施例而言，圖1至4係顯示依據本發明實施例之半導體裝置的主要部分之平面圖及剖面圖。
圖2為沿著圖1的線A－A’所取得之半導體裝置的剖面圖。圖3為沿著圖1的線B－B’所取得之半導體裝置的剖面圖。圖4為係沿著圖1的線C－C’所取得之半導體裝置的剖面圖。在圖1至4中，半導體基板101為p型黏合式絕緣體上覆矽(SOI)基板，其具有例如是p型單晶半導體支撐基板102、具有約50至400 nm的厚度之埋入絕緣膜103、及具有約50至200 nm的厚度之p型矽主動層104之三層結構。埋入絕緣膜103使單晶半導體支撐基板102與p型矽主動層104彼此絕緣。p型單晶半導體支撐基板102及p型矽主動層104中的各濃度一般約在1×1014 cm－3 至1×1015 cm－3 的範圍中。在此情況中，p型黏合式基板係用來當作SOI基板101。另一種是，可使用具有經由佈植氧而形成於p型塊體(bulk)Si結構且高溫退火之SOI結構的p型SIMOX(藉由所佈植之氧而分離)基板。
n型MOS電晶體係形成於矽主動層104上，矽主動層104係形成於埋入絕緣膜103上。MOS電晶體係係藉由場絕緣膜105而與周圍電性隔離，場絕緣膜105係藉由矽的局部氧化(LOCOS)製程而形成具有約100至500 nm的厚度，且與埋入絕緣膜103接觸。在此情況中，藉由使用LOCOS製程，矽主動層104係形成為LOCOS隔離邊緣處的薄膜，如圖4中所顯示。經具有約5至30 nm的膜厚度之閘極絕緣膜106，會形成由n型雜質區域108和p型雜質區域109所組成的閘極電極111，n型雜質區域108和p型雜質區域109係由具有約200至300 nm的厚度之多晶矽，及配置於多晶矽上的耐火金屬矽化物110所組成。如圖1中所顯示，閘極電極的n型雜質區域108和p型雜質區域109係藉由改變離子種類，經離子佈植而被形成於多晶矽中，使得通道區變成n型區域，而LOCOS隔離邊緣變成p型區域。由於耐火金屬矽化物110係配置於具有n型和p型區域的多晶矽上，且具有約100 nm的厚度，所以使閘極電極111的片電阻降低。在閘極電極111的各側上，會分別組構源極區域112及汲極區域113。
由於p型閘極與p型矽主動層中的各個功函數之間的差異，所以使用通道區中的n型導電多晶矽及LOCOS隔離邊緣處的p型導電多晶矽能降低NMOS之通道區中的臨界電壓，且增加LOCOS隔離邊緣處的臨界電壓。因此，當在NMOS電晶體的通道區域中，以低驅動電壓驅動電晶體時，可抑制LOCOS隔離邊緣處的寄生MOS電晶體之產生。
接著，圖1至4中所顯示之半導體裝置之製造方法將參照圖5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、及11B來予以說明。
例如，在如圖5A中所顯示之具有p型單晶半導體支撐基板102、具有約50至400 nm的厚度之埋入絕緣膜103、及具有約50至200 nm的厚度之p型矽主動層104之三層結構的SOI基板101上，如圖5B中所顯示之具有約100至500 nm的膜厚度之場絕緣膜105係藉由LOCOS製程而形成。然後，在半導體基板101的表面上，具有約5至30 nm的膜厚度之氧化矽膜係藉由熱氧化而形成為閘極絕緣膜106。在此之後，如圖6A中所顯示，用來當作MOS電晶體的閘極電極之多晶矽層107係沈積為具有約200至400 nm的厚度。
如圖6B中所顯示，多晶矽層107的表面係以光阻114而受到圖案化，且部分地藉由離子佈植，而以例如砷的n型雜質來予以佈植。之後，此部分變成閘極電極111的通道區域之n型區域108。其劑量為5×1015 cm－2 。在此之後，如圖7A中所顯示，圖案化係使用光阻114來予以實施，且離子佈植係部分地使用如BF2 的p型雜質來予以實施。之後，此部分變成閘極電極111的LOCOS隔離邊緣之p型區域109。此離子佈植係使用約8×1015 cm－2 的劑量來予以實施。在此之後，半導體基板101係以約850℃的溫度而受到熱處理，以使設置於閘極電極111中的雜質擴散。然後，如圖7B中所顯示，為了降低片電阻，耐火金屬矽化物110係沈積為具有約100 nm的厚度，且受到光阻的圖案化及蝕刻，藉以形成具有n型區域108和p型區域109的閘極電極111。在此情況中，離子佈植法係用來形成n型區域108和p型區域109，但是磷預沈積可用來形成n型區域，而硼預沈積可用來形成p型區域。當使用預沈積時，預沈積係在圖案化係以當作硬遮罩的氧化物膜來予以實施之後而實施，以形成閘極電極。另一種是，預沈積可用來形成n型區域，而離子佈植可用來形成p型區域。更另一種是，預沈積可用來形成p型區域，而離子佈植可用來形成n型區域。在此情況中，會先實施預沈積，移除硬遮罩，然後於整個表面上實施離子佈植，藉以使其可抑制例如是硼的穿透。
圖8A、8B、9A、及9B中的各圖為顯示沿著圖1的線B－B’所取得之半導體裝置，而圖10A、10B、11A、及11B中的各圖為顯示沿著圖1的線C－C’所取得之半導體裝置。那些圖式進一步顯示緊接著圖7A及7B中所顯示的製程之後的製程。如圖8A、8B、9A、9B、10A、10B、11A、及11B中所顯示，所形成的閘極電極111及用來當作遮罩的場絕緣膜105係以如砷的高濃度n型雜質來實施離子佈植，藉以形成源極區域112及汲極區域113。源極及汲極區域的各濃度一般約為5×1019 cm－3 至1×1021 cm－3 。之後，層間絕緣膜(未顯示)係沈積於其上，以使源極區域112及汲極區域113，與閘極電極111彼此電氣連接。
圖12顯示本發明的第二實施例。圖12A為使用SOI基板101的n型MOS電晶體之平面圖，而圖12B為沿著圖12A的線D－D’所取得之n型MOS電晶體的剖面圖。如圖12A中所顯示，NMOS電晶體具有p＋ 主體接觸區115係形成於源極區域112中之結構。
在此情況中，多晶矽閘極電極111係以與第一實施例相同的方式，藉由離子佈植而具有通道區域變成n型，且LOCOS隔離邊緣區域變成p型之結構。因此，可抑制LOCOS隔離邊緣處的寄生MOS電晶體之產生。此外，藉由p＋ 主體接觸區115之形成可使基板的電位固定，且抑制基板浮接效應(floating effect)。
要注意的是，在此實施例中係說明n型MOS電晶體，但是p型MOS電晶體可用來得到類似結構。
101．．．半導體基板
102．．．p型單晶半導體支撐基板
103．．．埋入絕緣膜
104．．．p型矽主動層
105．．．場絕緣膜
106．．．閘極絕緣膜
107．．．多晶矽層
108．．．n型雜質區域
109．．．p型雜質區域
110．．．耐火金屬矽化物
111．．．閘極電極
112．．．源極區域
113．．．汲極區域
114．．．光阻
115．．．p＋ 主體接觸區
在附圖中：圖1係顯示依據本發明第一實施例之半導體裝置的主要部分之平面圖；圖2係沿著依據本發明第一實施例之圖1的線A－A’所取得之半導體裝置的剖面圖；圖3係沿著依據本發明第一實施例之圖1的線B－B’所取得之半導體裝置的剖面圖；圖4係係沿著依據本發明第一實施例之圖1的線C－C’所取得之半導體裝置的剖面圖；圖5A及5B中的各圖係顯示沿著圖1的線A－A’所取得之半導體裝置的剖面圖及進一步顯示依據本發明的第一實施例之其製程；圖6A及6B中的各圖係顯示沿著圖1的線A－A’所取得之半導體裝置的剖面圖及進一步顯示依據本發明的第一實施例之其製程；圖7A及7B中的各圖係顯示沿著圖1的線A－A’所取得之半導體裝置的剖面圖及進一步顯示依據本發明的第一實施例之其製程；圖8A及8B中的各圖係顯示沿著圖1的線B－B’所取得之半導體裝置的剖面圖及進一步顯示依據本發明的第一實施例之其製程；圖9A及9B中的各圖係顯示沿著圖1的線B－B’所取得之半導體裝置的剖面圖及進一步顯示依據本發明的第一實施例之其製程；圖10A及10B中的各圖係顯示沿著圖1的線C－C’所取得之半導體裝置的剖面圖及進一步顯示依據本發明的第一實施例之其製程；圖11A及11B中的各圖係顯示沿著圖1的線C－C’所取得之半導體裝置的剖面圖及進一步顯示係據本發明的第一實施例之其製程；以及圖12A係依據本發明的另一實施例之具有本體接觸區於其中的n型MOS電晶體之平面圖，而圖12B係沿著圖12A的線D－D’所取得之n型MOS電晶體的剖面圖。
101．．．半導體基板
108．．．n型雜質區域
109．．．p型雜質區域
111．．．閘極電極
112．．．源極區域
113．．．汲極區域

Claims (10)

  1. 一種半導體裝置，包含：SOI半導體基板，包含半導體支撐基板、形成於該半導體支撐基板上的埋入絕緣膜、及形成於該埋入絕緣膜上的矽主動層；以及第一導電型MOS電晶體，係形成於該矽主動層且具有一閘極電極，其中該MOS電晶體係藉由LOCOS製程，而被具有在深度方向上到達該埋入絕緣膜的厚度之元件隔離絕緣膜所包圍；該MOS電晶體的該閘極電極包含：n型多晶矽區域，位於該矽主動層之第一區域上方，該矽主動層之該第一區域包含一固定厚度；及第一及第二p型多晶矽區域，對應於LOCOS隔離邊緣，位於該矽主動層之第二區域上方，該矽主動層之該第二區域包含一厚度，該矽主動層之該第二區域之該厚度小於位於該n型多晶矽區域下方之該矽主動層之該第一區域之該厚度；以及該元件隔離絕緣膜設置於該矽主動層之該第一及第二p型多晶矽區域與該矽主動層之該第二區域之間。
  2. 如申請專利範圍第1項之半導體裝置，其中該MOS電晶體的該閘極電極具有層疊結構，其中一具有第一導電區域及第二導電區域的多晶矽層係以一耐火金屬矽化物層來予以層疊。
  3. 如申請專利範圍第1或2項之半導體裝置，其中該MOS電晶體的第一導電源極區域中具有一第二導電雜質擴散層。
  4. 一種半導體裝置之製造方法，該半導體裝置包含形成於SOI基板的矽主動層上之第一導電型MOS電晶體，該半導體裝置之製造方法包含：藉由熱氧化而形成具有到達埋入絕緣膜的厚度之元件隔離絕緣膜，以形成在該矽主動層之上方的該MOS電晶體；藉由熱氧化而形成具有約5至30 nm的厚度之閘極絕緣膜；形成具有200至400 nm的厚度之多晶矽層於該閘極絕緣膜上；摻雜雜質於一部分之該多晶矽層中而變成閘極電極之第一雜質摻雜步驟，以形成：位於具有固定厚度且即將變成通道的該矽主動層之區域之上方的第一導電型多晶矽區域；及在其各者中該矽主動層的厚度減少之LOCOS隔離邊緣之上方的第二導電型多晶矽區域；蝕刻該多晶矽層，以形成閘極電極；經過該MOS電晶體的圖案化區域，部分及選擇性地摻雜第一導電型雜質於該矽主動層中，以變成具有光阻的源極及汲極之第二雜質摻雜步驟；形成中間絕緣層於該SOI基板上；形成接觸孔於形成在該SOI基板上的該中間絕緣層 中；形成金屬配線於該接觸孔中；以及形成保護膜。
  5. 如申請專利範圍第4項之半導體裝置之製造方法，其中該第一雜質摻雜步驟包含：在塗施光阻於該多晶矽層上且圖案化之後，選擇性地藉由以具有1×1018 原子/cm3 或更大的雜質濃度之離子佈植來摻雜第一導電雜質，而使該多晶矽層的第一部分之導電性轉變成第一導電型；以及在塗施光阻於該多晶矽層上且圖案化之後，選擇性地藉由以具有1×1018 原子/cm3 或更大的雜質濃度之離子佈植來摻雜第二導電雜質，而使該多晶矽層的第二部分之導電性轉變成第二導電型。
  6. 如申請專利範圍第4項之半導體裝置之製造方法，其中該第一雜質摻雜步驟包含：藉由熱處理而形成具有約300至400 nm的厚度之氧化物膜，以形成硬遮罩；以光阻來圖案化，以蝕刻該氧化物膜；選擇性地藉由以1×1018 原子/cm3 或更大的雜質濃度來實施第一導電型雜質和第二導電型雜質中相對應的一個導電型雜質之預沈積，而使該多晶矽層的第一部分之導電性轉變成第一導電型和第二導電型中的其中一個導電型；以及選擇性地藉由移除該氧化物膜，及藉由以具有1×1018 原子/cm3 或更大的雜質濃度之離子佈植來摻雜相反的導電雜質於整個區域上，而使該多晶矽層的第二部分之導電性轉變成與該多晶矽層的第一部分相反之導電型。
  7. 如申請專利範圍第4項之半導體裝置之製造方法，其中該第一雜質摻雜步驟包含：藉由熱處理而形成具有約300至400 nm的厚度之氧化物膜，以形成硬遮罩；以光阻來圖案化，以蝕刻該氧化物膜；選擇性地藉由以1×1018 原子/cm3 或更大的雜質濃度來實施第一導電型雜質和第二導電型雜質中相對應的一個導電型雜質之預沈積，而使該多晶矽層的第一部分之導電性轉變成第一導電型和第二導電型中的其中一個導電型；進一步藉由熱處理而形成具有約300至400 nm的膜厚度之氧化物膜，以形成硬遮罩；以光阻來圖案化，以蝕刻該氧化物膜；以及選擇性地藉由實施相反的導電雜質之預沈積，而使該多晶矽層的第二部分之導電性轉變成與該多晶矽層的第一部分相反之導電型。
  8. 如申請專利範圍第4項之半導體裝置之製造方法，更包含：在摻雜第一導電型雜質的該第二雜質摻雜步驟之後，經由以光阻來圖案化，而部分及選擇性地摻雜第二導電雜質於該源極區域中。
  9. 一種半導體裝置之製造方法，該半導體裝置包含形 成於SOI基板的矽主動層上之第一導電型MOS電晶體，該半導體裝置之製造方法包含：藉由熱氧化而形成具有到達埋入絕緣膜的厚度之元件隔離絕緣膜，以形成在該矽主動層之上方的該MOS電晶體；藉由熱氧化而形成具有約5至30 nm的厚度之閘極絕緣膜；形成具有200至400 nm的厚度之多晶矽層於該閘極絕緣膜上；摻雜雜質於一部分的該多晶矽層中而變成閘極電極之第一雜質摻雜步驟，以形成：位於具有固定厚度且即將變成通道的該矽主動層之區域之上方的第一導電型多晶矽區域；及在其各者中該矽主動層的厚度減少之LOCOS隔離邊緣之上方的第二導電型多晶矽區域；形成具有500 Å至2500Å的厚度之耐火金屬矽化物於該多晶矽層上；蝕刻該多晶矽層及該耐火矽化物，以形成閘極電極；經過該MOS電晶體的圖案化區域，部分及選擇性地摻雜第一導電型雜質於該矽主動層中，以變成具有光阻的源極及汲極之第二雜質摻雜步驟；形成中間絕緣層於該SOI基板上；形成接觸孔於形成在該SOI基板上的該中間絕緣層中；形成金屬配線於該接觸孔中；以及 形成保護膜。
  10. 如申請專利範圍第9項之半導體裝置之製造方法，更包含：在摻雜第一導電型雜質的該第二雜質摻雜步驟之後，經由以光阻來圖案化，而部分及選擇性地摻雜第二導電雜質於該源極區域中。
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