KR102308621B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 표시판을 제공한다. 본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 표시 영역과 주변 영역을 포함하는 기판, 상기 기판 위에 위치하고, 상기 표시 영역에 위치하는 제1 반도체층 및 상기 주변 영역에 위치하는 제2 반도체층 그리고 상기 제1 반도체층과 상기 제2 반도체층 위에 위치하는 보호막을 포함하고, 상기 제1 반도체층과 상기 제2 반도체층은 산화물 반도체를 포함하고, 상기 제1 반도체층과 상기 제2 반도체층의 두께는 서로 다르다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display), 플라즈마 표시 장치(plasma display) 등의 평판 표시 장치는 복수 쌍의 전기장 생성 전극과 그 사이에 들어 있는 전기 광학(electro-optical) 활성층을 포함한다. 액정 표시 장치는 전기 광학 활성층으로 액정층을 포함하고, 유기 발광 표시 장치는 전기 광학 활성층으로 유기 발광층을 포함한다. 한 쌍을 이루는 전기장 생성 전극 중 하나는 통상 스위칭 소자에 연결되어 전기 신호를 인가 받고, 전기 광학 활성층은 이러한 전기 신호를 광학 신호로 변환함으로써 영상을 표시한다.
평판 표시 장치에는 박막 트랜지스터가 형성되는 표시판이 포함될 수 있다. 박막 트랜지스터 표시판에는 여러 층의 전극, 반도체 등이 패터닝되며, 일반적으로 패터닝 공정에 마스크(mask)를 이용한다.
한편, 반도체는 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체는 비정질 실리콘(amorphous silicon)이 많이 사용되고 있지만, 전하 이동도가 낮기 때문에, 고성능 박막 트랜지스터를 제조하는데 한계가 있다. 또한, 다결정 실리콘(polysilicon)을 사용하는 경우, 전하 이동도가 높아 고성능 박막 트랜지스터의 제조가 용이하지만, 원가가 비싸고 균일도가 낮아 대형의 박막 트랜지스터 표시판을 제조하는데 한계가 있다.
이에 따라, 비정질 실리콘보다 전자 이동도가 높고 전류의 ON/OFF 비율이 높으면서, 다결정 실리콘보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 박막 트랜지스터에 대한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 패널 영역별로 두께가 다른 산화물 반도체층을 갖는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 표시 영역과 주변 영역을 포함하는 기판, 상기 기판 위에 위치하고, 상기 표시 영역에 위치하는 제1 반도체층 및 상기 주변 영역에 위치하는 제2 반도체층 그리고 상기 제1 반도체층과 상기 제2 반도체층 위에 위치하는 보호막을 포함하고, 상기 제1 반도체층과 상기 제2 반도체층은 산화물 반도체를 포함하고, 상기 제1 반도체층과 상기 제2 반도체층의 두께는 서로 다르다.
상기 제2 반도체층은 상기 주변 영역의 게이트 구동부에 위치할 수 있다.
상기 제2 반도체층은 하부 반도체층과 상기 하부 반도체층 위에 위치하는 상부 반도체층을 포함할 수 있다.
상기 제1 반도체층과 상기 제2 반도체층의 상기 상부 반도체층은 동일한 층에 위치할 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층은 인듐, 갈륨 및 아연 중 적어도 하나를 포함하는 산화물 반도체로 형성될 수 있다.
상기 표시 영역에서 상기 기판 위에 위치하는 제1 게이트 전극, 상기 제1 게이트 전극을 기준으로 서로 마주보는 제1 소스 전극 및 제1 드레인 전극을 더 포함하고, 상기 제1 게이트 전극과 상기 제1 소스 전극 사이 또는 상기 제1 게이트 전극과 상기 제1 드레인 전극 사이에 상기 제1 반도체층이 위치할 수 있다.
상기 주변 영역에서 상기 기판 위에 위치하는 제2 게이트 전극, 상기 제2 게이트 전극을 기준으로 서로 마주보는 제2 소스 전극 및 제2 드레인 전극을 더 포함하고, 상기 제2 게이트 전극과 상기 제2 소스 전극 사이 또는 상기 제2 게이트 전극과 상기 제2 드레인 전극 사이에 상기 제2 반도체층이 위치할 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 표시 영역과 주변 영역을 포함하는 기판, 상기 기판 위에 위치하고, 상기 표시 영역에 위치하는 제1 반도체층 및 상기 주변 영역에 위치하는 제2 반도체층 그리고 상기 제1 반도체층과 상기 제2 반도체층 위에 위치하는 보호막을 포함하고, 상기 제1 반도체층과 상기 제2 반도체층은 산화물 반도체를 포함하고, 상기 제1 반도체층과 상기 제2 반도체층의 두께는 서로 동일하며, 상기 제1 반도체층은 플라즈마 처리되어 상기 제2 반도체층과 반도체 물성이 다르다.
상기 제1 반도체층과 상기 제2 반도체층은 동일한 층에 위치할 수 있다.
상기 제2 반도체층은 상기 주변 영역의 게이트 구동부에 위치할 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층은 인듐, 갈륨 및 아연 중 적어도 하나를 포함하는 산화물 반도체로 형성될 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 표시 영역과 주변 영역을 포함하는 기판 위에 상기 표시 영역에 위치하는 제1 반도체층과 상기 주변 영역에 위치하는 제2 반도체층을 형성하는 단계 그리고 상기 제1 반도체층과 상기 제2 반도체층 위에 보호막을 형성하는 단계를 포함하고, 상기 제1 반도체층과 상기 제2 반도체층은 산화물 반도체로 형성하고, 상기 제1 반도체층과 상기 제2 반도체층의 두께를 서로 다르게 형성한다.
상기 기판 위에 상기 표시 영역에 대응하도록 쉐도우 마스크를 배치하는 단계, 상기 쉐도우 마스크를 배치한 상태에서 상기 주변 영역에 하부 반도체 물질층을 형성하는 단계, 상기 쉐도우 마스크를 제거하는 단계, 상기 쉐도우 마스크를 제거한 상태에서 상기 주변 영역에 상기 하부 반도체 물질층 위에 상부 반도체 물질층을 형성하고, 상기 표시 영역에 제1 반도체 물질층을 형성하는 단계 그리고 상기 제1 반도체 물질층, 상기 상부 반도체 물질층 및 상기 하부 반도체 물질층을 패터닝하여 상기 제1 반도체층 및 상기 제2 반도체층을 형성하는 단계를 더 포함할 수 있다.
상기 제2 반도체층은 상기 주변 영역의 게이트 구동부에 형성할 수 있다.
상기 제1 반도체층과 상기 제2 반도체층의 상기 상부 반도체층은 동일한 층에 형성할 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층을 형성하는 단계는 상기 기판 위에 상기 표시 영역과 상기 주변 영역에서 동일한 두께로 상기 반도체 물질층을 형성하는 단계, 상기 반도체 물질층을 식각하여 서로 다른 두께를 갖는 상기 제1 반도체층 및 상기 제2 반도체층을 형성하는 단계를 포함할 수 있다.
상기 제2 반도체층은 상기 주변 영역의 게이트 구동부에 형성할 수 있다.
상기 제1 반도체층 및 상기 제2 반도체층은 인듐, 갈륨 및 아연 중 적어도 하나를 포함하는 산화물 반도체로 형성할 수 있다.
본 발명의 일실시예에 따르면, 표시 영역과 주변 영역에 위치하는 산화물 반도체층의 두께를 서로 다르게 형성함으로써, 표시 영역에 위치하는 박막 트랜지스터의 문턱 전압(Vth) 산포를 줄이고, 주변 영역에 위치하는 박막 트랜지스터의 열화를 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 블록도이다.
도 2는 도 1에서 표시 영역에 위치하는 박막 트랜지스터 표시판을 나타내는 평면도이다.
도 3은 도 2의 절단선 III-III을 따라 자른 단면도이다.
도 4는 도 1에서 주변 영역(PA)에 위치하는 박막 트랜지스터 표시판 중 구동부의 구동 트랜지스터를 나타내는 배치도이다.
도 5는 도 4의 절단선 V-V를 따라 자른 단면도이다.
도 6 및 도 7은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도들이다.
도 8은 도 5에서 설명한 제2 반도체층 구조의 변형예를 나타내는 단면도이다.
도 9 및 도 10은 각각 본 발명의 일실시예에 따른 표시 영역 및 주변 영역에서의 박막 트랜지스터 표시판을 나타내는 단면도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "위"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
먼저, 도 1 내지 도 3을 참고하여, 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 표시 영역(DA)에 대해 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 블록도이다. 도 2는 도 1에서 표시 영역(DA)에 위치하는 박막 트랜지스터 표시판을 나타내는 평면도이다. 도 3은 도 2의 절단선 III-III을 따라 자른 단면도이다.
도 1을 참고하면, 본 발명의 일실시예에 따른 박막 트랜지스터 표시판은 표시판(300), 게이트 구동부(400), 데이터 구동부(500) 등을 포함한다.
표시판(300)은 복수의 게이트선(G1-Gn), 복수의 데이터선(D1-Dm), 그리고 복수의 게이트선(G1-Gn) 및 복수의 데이터선(D1-Dm)에 연결되어 있는 복수의 화소(PX)를 포함한다. 한편, 표시판(300)은 복수의 화소(PX)가 배열되어 있는 표시 영역(DA) 및 표시 영역(DA) 주변의 주변 영역(PA)을 포함할 수 있다. 게이트선(G1-Gn)은 게이트 신호를 전달하며 데이터선(D1-Dm)은 데이터 전압을 전달한다. 각 화소(PX)는 하나의 게이트선(G1-Gn) 및 하나의 데이터선(D1-Dm)과 연결된 스위칭 소자 및 화소 전극을 포함할 수 있다. 스위칭 소자는 표시판(300)에 집적되어 있는 박막 트랜지스터 등의 삼단자 소자일 수 있다.
데이터 구동부(500)는 데이터선(D1-Dm)과 연결되어 데이터 전압을 전달한다. 데이터 구동부(500)는 직접 표시판(300)의 주변 영역(PA)에 실장될 수도 있고 화소(PX)를 포함하는 스위칭 소자와 동일한 제조 공정에서 주변 영역(PA)에 집적될 수도 있으며, 도 1에 도시한 바와 달리 표시판(300)에 부착된 가요성 인쇄 회로막(flexible printed circuit film)위에 위치할 수도 있다.
게이트 구동부(400)는 표시판(300)의 주변 영역(PA)에 집적되어 있으며 복수의 게이트선(G1-Gn)에 게이트 신호를 순차적으로 전달한다. 게이트 신호는 게이트 온 전압(Von)과 게이트 오프 전압(Voff)을 포함한다. 게이트 구동부(400)는 복수의 게이트선(G1-Gn)을 순차적으로 구동하기 위해서 게이트 온 펄스의 출력 시작을 지시하는 수직 동기 시작 신호, 게이트 온 펄스의 출력 시기를 제어하는 게이트 클럭 신호 등을 인가받는다. 이러한 신호들을 게이트 구동부(400)에 인가하기 위한 신호선들은 표시판(300)의 주변 영역(PA)에 배치될 수 있다.
본 발명의 일실시예에 따른 박막 트랜지스터 표시판이 포함하는 표시판(300), 게이트 구동부(400), 데이터 구동부(500), 그리고 박막 트랜지스터 표시판이 포함하는 이외의 다양한 전기적 구성 요소는 복수의 트랜지스터, 복수의 축전기, 복수의 다이오드 등의 복수의 전기 소자를 포함할 수 있다.
도 2 및 도 3을 참고하면, 표시 영역(DA)에 위치하는 본 실시예에 따른 박막 트랜지스터 표시판은 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 형성된 복수의 게이트선(121)을 포함한다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 제1 게이트 전극(124)을 포함한다.
게이트선(121) 및 제1 게이트 전극(124)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈늄(Ta), 망간(Mn) 등으로 이루어질 수 있다. 본 실시예에서는 게이트선(121) 및 제1 게이트 전극(124)이 단일막으로 형성되는 것으로 설명하였으나, 여기에 한정되지 않고 이중막 또는 삼중막 형태로 형성될 수 있다.
게이트선(121) 위에는 산화 규소 또는 질화 규소 따위의 절연 물질로 만들어진 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 제1 절연막(140a) 및 제2 절연막(140b)을 포함할 수 있다. 제1 절연막(140a)은 대략 4000 ㅕ 두께의 질화 규소(SiNx)로 형성될 수 있고, 제2 절연막은 대략 500 ㅕ 두께의 산화 규소(SiOx)로 형성될 수 있다. 다른 실시예로 제1 절연막(140a)은 산질화 규소(SiON)이고, 제2 절연막(140b)은 산화 규소(SiOx)로 형성될 수 있다. 본 실시예에서는 게이트 절연막(140a, 140b)이 이중막 형태로 형성되는 것으로 설명하였으나, 단일막 형태 등으로 형성될 수도 있다.
게이트 절연막(140) 위에는 복수의 제1 반도체층(151)이 형성되어 있다. 제1 반도체층(151)은 비정질 실리콘, 결정질 실리콘 또는 산화물 반도체로 형성할 수 있다. 제1 반도체층(151)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection; 154)를 포함한다.
제1 반도체층(151)을 산화물 반도체로 형성하는 경우에 제1 반도체층(151)은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga), 및 하프늄(Hf) 중에서 적어도 하나를 포함한다. 특히, 본 실시예에서 제1 반도체층(151)은 인듐-갈륨-아연 산화물일 수 있다.
제1 반도체층(151) 및 게이트 절연막(140) 위에는 복수의 데이터선(171), 데이터선(171)에 연결된 복수의 제1 소스 전극(173) 및 복수의 제1 드레인 전극(175)을 포함하는 데이터 배선층이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 제1 소스 전극(173)은 데이터선(171)으로부터 뻗어 나와 제1 게이트 전극(124)과 중첩하고 대체적으로 U자 형상을 가질 수 있다.
제1 드레인 전극(175)은 데이터선(171)과 분리되어 있고, 제1 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다.
데이터선(171), 제1 소스 전극(173) 및 제1 드레인 전극(175)은 각각 배리어층(171p, 173p, 175p), 주배선층(171q, 173q, 175q)의 이중막 구조를 가질 수 있다. 배리어층(171p, 173p, 175p)은 금속 산화물로 이루어져 있고, 주배선층(171q, 173q, 175q)은 구리 또는 구리 합금으로 형성되어 있다.
구체적으로, 배리어층(171p, 173p, 175p)은 인듐-아연 산화물, 갈륨-아연 산화물 및 알루미늄-아연 산화물 중 하나로 형성될 수 있다.
배리어층(171p, 173p, 175p) 제1 반도체층(151)으로 구리 등의 물질이 확산되는 것을 방지하는 확산 방지막의 역할을 한다.
도 3을 참고하면, 제1 반도체층(151)의 돌출부(154)에는 제1 소스 전극(173)과 제1 드레인 전극(175) 사이에 데이터선(171) 및 제1 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다. 제1 반도체층(151)은 돌출부(154)의 노출된 부분을 제외하고 데이터선(171) 및 제1 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가질 수 있다. 다시 말해, 제1 반도체층(151)은 돌출부(154)의 노출된 부분을 제외하고 데이터선(171) 및 제1 드레인 전극(175)과 실질적으로 가장자리 측면이 일치할 수 있다.
하나의 제1 게이트 전극(124), 하나의 제1 소스 전극(173) 및 하나의 제1 드레인 전극(175)은 제1 반도체층(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널 영역은 제1 소스 전극(173)과 제1 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
주배선층(171q, 173q, 175q) 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화 규소나 산화 규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
본 실시예에서 보호막(180)은 하부 보호막(180a)과 상부 보호막(180b)을 포함할 수 있다. 하부 보호막(180a)은 산화 규소로 형성되고, 상부 보호막(180b)은 질화 규소로 형성될 수 있다. 본 실시예에서 제1 반도체층(151)이 산화물 반도체를 포함하기 때문에 반도체층(151)과 인접한 하부 보호막(180a)은 산화 규소로 형성되는 것이 바람직하다. 하부 보호막(180a)이 질화 규소로 형성되면 박막 트랜지스터의 특성이 잘 나타나지 않는다.
보호막(180)은 제1 소스 전극(173)과 제1 드레인 전극(175) 사이에 제1 소스 전극(173) 및 제1 드레인 전극(175)으로 가리지 않고 노출된 부분과 접촉할 수 있다.
보호막(180)에는 제1 드레인 전극(175)의 일단을 드러내는 복수의 접촉 구멍(185)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극 (191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 제1 드레인 전극(175)과 물리적, 전기적으로 연결되어 있으며, 제1 드레인 전극(175)으로부터 데이터 전압을 인가 받는다.
화소 전극(191)은 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
이하에서는 도 1, 도 4 및 도 5를 참고하여 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 주변 영역(PA)에 대해 설명하기로 한다.
도 4는 도 1에서 주변 영역(PA)에 위치하는 박막 트랜지스터 표시판 중 구동부의 구동 트랜지스터를 나타내는 배치도이다. 도 5는 도 4의 절단선 V-V를 따라 자른 단면도이다. 도 4는 도 1의 게이트 구동부(400)의 구동 트랜지스터를 나타낼 수 있다.
도 4 및 도 5를 참고하면, 기판(110) 위에 구동 제어 신호선(21)이 형성되어 있다. 구동 제어 신호선(21)은 제2 게이트 전극에 대응하는 구동 제어 전극(24)을 포함한다.
구동 제어 신호선(21)은 게이트선(121)과 동일한 층으로 동시에 형성된다.
구동 제어 신호선(21) 및 구동 제어 전극(24) 위에는 게이트 절연막(140)이 위치한다. 게이트 절연막(140) 위에는 제2 반도체층(51)에 대응하는 구동 반도체층(51)이 위치한다. 구동 반도체층(51)은 비정질 실리콘, 결정질 실리콘 또는 산화물 반도체로 형성할 수 있다. 본 실시예에서 구동 반도체층(51)은 산화물 반도체로 형성하는 것이 바람직하다. 이 때, 구동 반도체층(51)은 하부 반도체층(51a)과 하부 반도체층(51a) 위에 위치하는 상부 반도체층(51b)을 포함한다. 본 실시예에서 상부 반도체층(51b)은 제1 반도체층(154)과 동일한 층으로 동시에 형성될 수 있다. 또한, 구동 반도체층(51)은 제1 반도체층(154)과 동일한 물질로 형성될 수 있다.
본 실시예에서 게이트 구동부(400)에 형성되는 박막 트랜지스터의 구동 반도체층(51)은 하부 반도체층(51a)과 상부 반도체층(51b)으로 형성되기 때문에 표시 영역(DA)에 형성되는 박막 트랜지스터의 제1 반도체층(154) 대비하여 두껍게 형성될 수 있다.
게이트 구동부(400)에 위치하는 박막 트랜지스터에서 소스 전극과 드레인 전극 사이의 전압이 대략 60V 정도로 높을 경우에는 트랜지스터 열화가 발생할 수 있다. 따라서, 본 실시예에서 게이트 구동부(400)에 위치하는 박막 트랜지스터의 반도체층 두께를 크게 하여 전계를 낮출 수 있다.
하지만, 표시 영역(DA)에 위치하는 박막 트랜지스터는 스위치 소자 역할을 할 수 있고, 이러한 박막 트랜지스터의 두께가 증가하면 초기 특성에서 문턱 전압(Vth) 값이 네거티브 시프트하여 문턱 전압 산포 제어가 어려워진다. 결국, 박막 트랜지스터 표시판의 영역별로 요구되는 반도체층의 두께 조건에 차이가 있다. 본 실시예에서는 표시 영역(DA)에 위치하는 박막 트랜지스터의 반도체층 두께는 게이트 구동부(400)의 박막 트랜지스터의 반도체층 대비하여 얇게 형성함으로써 문턴 전압 산포를 줄일 수 있다.
구동 반도체층(51) 위에는 제3 베리어층(61)과 제4 베리어층(62)이 형성되어 있다.
제3 베리어층(61)과 제4 베리어층(62) 위에는 제2 소스 전극에 대응하는 구동 입력 전극(71a)을 포함하는 구동 입력 신호선(71)과 제2 드레인 전극에 대응하는 구동 출력 전극(72a)를 포함하는 구동 출력 신호선(72)이 형성되어 있다.
구동 입력 전극(71a)을 포함하는 구동 입력 신호선(71)과 구동 출력 전극(72a)를 포함하는 구동 출력 신호선(72)과 그 아래에 위치하는 구동 반도체층(51)과 제3 베리어층(61) 및 제4 베리어층(62)과 하나의 마스크를 이용하여 동시에 형성될 수 있다. 또한, 구동 입력 전극(71a)을 포함하는 구동 입력 신호선(71)과 구동 출력 전극(72a)를 포함하는 구동 출력 신호선(72)은 데이터선(171) 및 제1 드레인 전극(175)과 동일한 층으로 동시에 형성될 수 있다.
구동 입력 전극(71a) 및 구동 출력 전극(72a) 위에는 하부 보호막(180a) 및 상부 보호막(180b)이 차례로 형성되어 있다.
구동 반도체층(51), 제3 베리어층(61) 및 제4 베리어층(62), 그리고 구동 입력선(71)과 구동 출력선(72)은 하나의 노광 마스크를 이용하여 한번의 포토리소그라피 공정으로 한번에 형성할 수 있다. 구동 반도체층(51)은 구동 입력선(71)과 구동 출력선(72) 및 그 아래의 제3 베리어층(61) 및 제4 베리어층(62)과 실질적으로 동일한 평면 모양을 가진다.
이하에서는 도 6 및 도 7을 참고하여 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해 설명하기로 한다.
도 6 및 도 7은 본 발명의 일실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도들이다.
도 1 내지 도 5를 다시 참고하면, 우선, 기판(110) 위에 게이트선(121), 제1 게이트 전극(124), 구동 제어 신호선(21) 및 구동 제어 전극(24)을 형성한다. 그 위에 게이트 절연막(140)을 형성한다.
도 6 및 도 7에는 다른 구성 요소들은 생략하고 반도체층을 형성하는 과정에 대해서만 간략히 나타내기로 한다.
도 6을 참고하면, 표기 영역(DA)에 대응하는 기판(110) 위에 쉐도우 마스크(1000)를 배치한다. 그리고, 게이트 구동부(400)에 스퍼터링 방법을 사용하여 하부 반도체 물질층(50a)을 형성한다.
도 7을 참고하면, 쉐도우 마스크(1000)를 제거하고, 게이트 구동부(400)에 형성된 하부 반도체 물질층(50a)을 덮도록 상부 반도체 물질층(50b)을 형성한다. 이 때, 쉐도우 마스크(1000)가 제거된 상태에서 스퍼터링 방법으로 표시 영역(DA)에 대응하는 기판(110) 위에도 반도체 물질층이 형성된다.
이후, 표시 영역(DA)과 게이트 구동부(400)에 위치하는 박막 트랜지스터의 반도체층을 형성하기 위해 패터닝하여 도 3 및 도 5에 도시한 바와 같이 제1 반도체층(154) 및 제2 반도체층(51)을 형성할 수 있다.
도 6 및 도 7에서 영역별 반도체층의 두께를 다르게 형성하기 위해 쉐도우 마스크를 사용한 스퍼터링 방법을 사용하였으나, 이에 한정되지 않고 마스크 사용 없이 동일한 두께로 증착한 후에 식각 공정에서 두께를 다르게 할 수도 있다.
이하에서는 도 8을 참고하여, 쉐도우 마스크 사용 없이 동일한 두께로 반도체 물질층을 증착한 이후에 식각 공정으로 영역별 반도체층의 두께를 다르게 형성한 구조에 대해 설명하기로 한다.
도 8은 도 5에서 설명한 제2 반도체층 구조의 변형예를 나타내는 단면도이다.
도 8에서 설명하는 실시예는 도 5에서 설명한 실시예와 대부분 동일하다. 다만, 이하에서는 차이가 있는 구성에 대해 설명하기로 한다.
도 8을 참고하면, 제2 반도체층에 대응하는 구동 반도체층(51)이 단일층으로 형성되어 있다. 이 때, 표시 영역(DA)에 형성되는 제1 반도체층(154)보다 두껍게 형성된다. 반도체 물질층을 증착할 때는 표시 영역(DA)과 게이트 구동부(400)에서 동일한 두께로 증착되나, 이후 식각 공정을 통해 표시 영역(DA)에 위치하는 반도체 물질층의 두께를 상대적으로 얇게 형성할 수 있다. 따라서, 구조적으로 표시 영역(DA)에 위치하는 제1 반도체층(154)의 두께는 얇고, 게이트 구동부(400)에 위치하는 제2 반도체층(51)의 두께는 상대적으로 두껍에 형성된다.
이상에서 설명한 차이점 외에 도 1 내지 도 5에서 설명한 내용은 본 실시예에 적용될 수 있다.
도 9 및 도 10은 각각 본 발명의 일실시예에 따른 표시 영역 및 주변 영역에서의 박막 트랜지스터 표시판을 나타내는 단면도이다.
도 9 및 도 10을 참고하면, 앞에서 설명한 실시예들과 다르게 표시 영역(DA)에 위치하는 제1 반도체층(154)과 게이트 구동부(400)에 위치하는 제2 반도체층(51)의 두께가 동일하다. 또한, 게이트 구동부(400)의 박막 트랜지스터가 열화되지 않도록 제2 반도체층(51)의 두께를 두껍게 형성한다. 다만, 제1 반도체층(154)은 N2O 플라즈마 처리 등에 의해 물성이 제2 반도체층(51)과 다르게 형성된다. 제1 반도체층(154)에 N2O 플라즈마 처리를 하게 되면 절연 특성이 높아지기 때문에, 제1 반도체층(154)의 두께가 증가하여 채널 볼륨이 커진 효과를 줄일 수 있다. 따라서, 제1 반도체층(154)과 제2 반도체층(51)의 두께를 서로 다르게 하여 박막 트랜지스터를 형성한 것과 유사한 효과를 나타낼 수 있는 박막 트랜지스터를 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
121 게이트선 124 게이트 전극
154 반도체층 171 데이터선
173 소스 전극 175 드레인 전극
191 화소 전극

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 표시 영역과 주변 영역을 포함하는 기판,
    상기 기판 위에 위치하고, 상기 표시 영역에 위치하는 제1 반도체층 및 상기 주변 영역에 위치하는 제2 반도체층 그리고
    상기 제1 반도체층과 상기 제2 반도체층 위에 위치하는 보호막을 포함하고,
    상기 제1 반도체층과 상기 제2 반도체층은 산화물 반도체를 포함하고,
    상기 제1 반도체층과 상기 제2 반도체층의 두께는 서로 동일하며, 상기 제1 반도체층은 플라즈마 처리되어 상기 제2 반도체층과 반도체 물성이 다른 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 제1 반도체층과 상기 제2 반도체층은 동일한 층에 위치하는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 제2 반도체층은 상기 주변 영역의 게이트 구동부에 위치하는 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 제1 반도체층 및 상기 제2 반도체층은 인듐, 갈륨 및 아연 중 적어도 하나를 포함하는 산화물 반도체로 형성되는 박막 트랜지스터 표시판.
  12. 삭제
  13. 표시 영역과 주변 영역을 포함하는 기판 위에 상기 표시 영역에 대응하도록 쉐도우 마스크를 배치하는 단계,
    상기 쉐도우 마스크를 배치한 상태에서 상기 주변 영역에 하부 반도체 물질층을 형성하는 단계,
    상기 쉐도우 마스크를 제거하는 단계,
    상기 쉐도우 마스크를 제거한 상태에서 상기 주변 영역에 상기 하부 반도체 물질층 위에 상부 반도체 물질층을 형성하고, 상기 표시 영역에 제1 반도체 물질층을 형성하는 단계,
    상기 제1 반도체 물질층, 상기 상부 반도체 물질층 및 상기 하부 반도체 물질층을 패터닝하여 제1 반도체층 및 하부 반도체층과 상부 반도체층을 포함하는 제2 반도체층을 형성하는 단계 그리고
    상기 제1 반도체층과 상기 제2 반도체층 위에 보호막을 형성하는 단계
    를 포함하고,
    상기 제1 반도체층과 상기 제2 반도체층의 상기 상부 반도체층은 산화물 반도체로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 제2 반도체층은 상기 주변 영역의 게이트 구동부에 형성하는 박막 트랜지스터 표시판의 제조 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
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