KR20200138566A

KR20200138566A - 표시패널

Info

Publication number: KR20200138566A
Application number: KR1020190064732A
Authority: KR
Inventors: 윤영수; 김경훈; 인윤경; 차현지; 최민희
Original assignee: 삼성디스플레이 주식회사
Priority date: 2019-05-31
Filing date: 2019-05-31
Publication date: 2020-12-10
Also published as: EP3745464A1; US20200380915A1; CN112018154A; US11436975B2

Abstract

본 발명의 일 실시예는, 컴포넌트가 위치하는 개구영역을 사이에 두고 일 방향으로 이격 배치된 표시영역들의 구동트랜지스터 사이즈와 그 외 표시영역의 구동트랜지스터 사이즈가 상이한 표시패널을 개시한다.

Description

표시패널 {Display panel}

본 발명의 실시예들은 표시장치에 관한 것으로, 보다 상세하게는 표시영역이 변형되어도 고품질의 화상이 구현될 수 있는 표시장치에 관한 것이다.

근래에 표시장치는 그 용도가 다양해지고 있다. 또한, 표시장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.

표시장치 중 표시영역이 차지하는 면적을 확대하면서, 표시장치에 접목 또는 연계하는 다양한 기능들이 추가되고 있다. 면적을 확대하면서 다양한 기능을 추가하기 위한 방안으로서 표시영역에 다양한 구성요소를 배치할 수 있는 표시장치의 연구가 이루어지고 있다.

본 발명의 실시예들은 다양한 종류의 컴포넌트들을 배치할 수 있는 개구영역을 갖는 표시패널과 이를 포함하는 표시장치를 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.

본 발명의 일 실시예에 따른 표시패널은, 개구영역 및 상기 개구영역을 적어도 일부 둘러싸는 표시영역을 포함하는 기판; 및 상기 표시영역에 배치된 복수의 화소들;을 포함하고, 상기 표시영역은, 상기 개구영역 주변의 제1표시영역 및 상기 제1표시영역 외의 제2표시영역을 포함하고, 상기 제1표시영역에 배치된 제1화소의 제1구동트랜지스터의 사이즈는 상기 제2표시영역에 배치된 제2화소의 제2구동트랜지스터의 사이즈와 상이하다.

일 실시예에 있어서, 상기 제1구동트랜지스터의 채널 길이에 대한 채널 폭의 제1채널비가 상기 제2구동트랜지스터의 채널 길이에 대한 채널 폭의 제2채널비보다 크거나 작을 수 있다.

일 실시예에 있어서, 상기 제1채널비가 상기 개구영역으로부터 멀어질수록 점진적으로 증가 또는 감소할 수 있다.

일 실시예에 있어서, 상기 개구영역은 상기 표시영역 내에 구비되고, 상기 기판을 관통하는 영역일 수 있다.

일 실시예에 있어서, 상기 개구영역은 상기 표시영역 내에 구비된 투과영역일 수 있다.

일 실시예에 있어서, 상기 개구영역은 상기 기판의 일변에서 내측으로 인입된 트렌치일 수 있다.

일 실시예에 있어서, 상기 기판은 상기 개구영역과 상기 표시영역 사이의 제1비표시영역 및 상기 표시영역을 둘러싸는 제2비표시영역을 포함할 수 있다.

일 실시예에 있어서, 상기 제1표시영역은 상기 개구영역을 사이에 두고 일 방향으로 이격 배치된 제1서브표시영역 및 제2서브표시영역을 포함할 수 있다.

일 실시예에 있어서, 상기 제1화소는 상기 제1서브표시영역과 상기 제2표시영역의 경계에 인접한 화소들 중 하나이고, 상기 제2화소는 상기 제2서브표시영역과 상기 제2표시영역의 경계에 인접한 화소들 중 하나일 수 있다.

일 실시예에 있어서, 상기 제1서브표시영역의 제1화소와 상기 제2서브표시영역의 제1화소를 연결하는 신호선이 상기 일 방향을 따라 연장되고, 상기 제1비표시영역을 지나며 상기 개구영역을 우회할 수 있다.

일 실시예에 있어서, 상기 개구영역이 복수로 구비되고, 상기 제1비표시영역이 상기 복수의 개구영역들을 둘러싸고, 상기 제1비표시영역에 적어도 하나의 더미화소가 배치될 수 있다.

일 실시예에 있어서, 상기 제1표시영역은 상기 개구영역들 각각을 사이에 두고 일 방향으로 이격 배치된 제1서브표시영역 및 제2서브표시영역을 포함할 수 있다.

일 실시예에 있어서, 상기 제1서브표시영역의 제1화소와 상기 제2서브표시영역의 제1화소를 연결하는 신호선이 상기 더미화소와 연결될 수 있다.

일 실시예에 있어서, 상기 복수의 개구영역들은 크기 및 형상 중 적어도 어느 하나가 서로 다를 수 있다.

일 실시예에 있어서, 상기 제1서브표시영역의 제1화소들 각각의 반도체층이 상기 일 방향을 따라 연결된 제1열과, 상기 제2서브표시영역의 제1화소들 각각의 반도체층이 상기 일 방향을 따라 연결된 제2열이 상기 개구영역을 사이에 두고 서로 이격되고, 상기 제2표시영역의 제2화소들 각각의 반도체층이 상기 일 방향을 따라 연결된 제3열의 길이가 상기 제1열 및 상기 제2열의 길이보다 길 수 있다.

본 발명의 일 실시예에 따른 표시패널은, 표시영역 및 상기 표시영역 내의 개구영역을 포함하는 기판; 및 상기 표시영역에 배치된 복수의 화소들;을 포함하고, 상기 표시영역은, 상기 개구영역 주변의 제1표시영역 및 상기 제1표시영역 외의 제2표시영역을 포함하고, 상기 제1표시영역에 배치된 제1화소의 제1구동트랜지스터의 채널 길이에 대한 채널 폭의 제1채널비가 상기 제2표시영역에 배치된 제2화소의 제2구동트랜지스터의 채널 길이에 대한 채널 폭의 제2채널비와 상이할 수 있다.

일 실시예에 있어서, 상기 제1채널비가 상기 제2채널비보다 크거나 작을 수 있다.

본 발명의 실시예들에 따르면 다양한 종류의 컴포넌트들을 배치할 수 있는 개구영역을 포함하는 표시패널에서 표시영역의 부분별로 휘도의 차이가 발생하는 것을 방지하거나 최소화할 수 있다. 그러나 이와 같은 효과는 예시적인 것으로, 실시예들에 따른 효과는 후술하는 내용을 통해 자세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 표시장치를 간략하게 나타낸 단면도로서, 도 1의 I-I'선에 따른 단면에 대응할 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 표시패널을 개략적으로 나타낸 단면도들이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 표시패널에 배치된 어느 하나의 화소를 나타낸 등가회로도이다.
도 6a는 본 발명의 일 실시예에 따른 도 5b의 화소에 트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 6b는 본 발명의 일 실시예에 따른 표시패널에서 인접 배치된 n 번째 행 및 n+1번째 행의 화소회로들을 발췌하여 나타낸 평면도이다.
도 7은 도 6a의 II-II'선 및 III-III'선을 따라 절단한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.
도 9는 도 8의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.
도 10은 도 8의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 화소들 각각에 포함된 반도체층들을 나타낸다.
도 11은 트랜지스터의 채널 폭(W) 및 채널 길이(L)를 설명하는 도면이다.
도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 표시패널의 위치별 휘도 보정을 위한 구동 트랜지스터의 사이즈 조절 예를 나타낸 도면이다.
도 13은 도 6a에 도시된 화소의 제1트랜지스터의 채널 비 조절의 예를 나타낸 도면이다.
도 14a는 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.
도 14b는 도 14a의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.
도 15는 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.
도 16은 도 15의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.
도 17은 도 15의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 화소들 각각에 포함된 반도체층들을 나타낸다.
도 18a는 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.
도 18b는 도 18a의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.
도 19는 본 발명의 다른 실시예에 따른 표시장치를 개략적으로 나타낸 사시도이다.
도 20은 본 발명의 일 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.
도 21 및 도 22는 도 20의 표시패널의 일부를 나타낸 평면도로서, 제1-1영역 및 제1-2영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.
도 23은 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.
도 24 및 도 25는 도 23의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.
도 26은 본 발명의 다른 실시예에 따른 표시장치를 개략적으로 나타낸 사시도이다.
도 27은 본 발명의 일 실시예에 따른 표시장치를 간략하게 나타낸 단면도로서, 도 26의 IV-IV'선에 따른 단면에 대응할 수 있다.
도 28은 본 발명의 일 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.
도 29 및 도 30은 도 28의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.
도 31은 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.
도 32 및 도 33은 도 31의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.

이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.

본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.

이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.

본 명세서에서, 배선이 '제1방향 또는 제2방향으로 연장된다'는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1방향 또는 제2방향을 따라 지그재그 또는 곡선 형상으로 연장되는 것도 포함한다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 사시도이다.

도 1을 참조하면, 표시장치(1A)는 제1영역(OA) 및 제1영역(OA) 이외의 제2영역을 포함한다. 제2영역은 제1영역(OA)을 적어도 부분적으로 둘러싸는 표시영역(DA) 및 비표시영역(NDA)을 포함한다. 표시장치(1A)는 표시영역(DA)에 배치된 복수의 화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 도 1은 표시영역(DA)의 내측에 하나의 제1영역(OA)이 배치된 것을 도시하며, 제1영역(OA)은 표시영역(DA)에 의해 전체적으로 둘러싸일 수 있다. 제1영역(OA)은 도 2a 및 도 2b를 참조하여 후술할 컴포넌트가 배치되는 영역일 수 있다.

비표시영역(NDA)은 제1영역(OA)과 표시영역(DA) 사이의 제1비표시영역(NDA1) 및 표시영역(DA)을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 제1비표시영역(NDA1) 및 제2비표시영역(NDA2)은 이미지를 제공하지 않으며, 화소들이 배치되지 않는 영역일 수 있다. 제1비표시영역(NDA1)은 표시영역(DA)에 의해 전체적으로 둘러싸이고, 표시영역(DA)은 제2비표시영역(NDA2)에 의해 전체적으로 둘러싸일 수 있다. 제2비표시영역(NDA2)에는 화소(P)들에 스캔신호를 제공하는 스캔 드라이버, 화소(P)들에 데이터신호를 제공하는 데이터 드라이버 등이 구비될 수 있다.

도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 표시장치를 간략하게 나타낸 단면도로서, 도 1의 I-I'선에 따른 단면에 대응할 수 있다.

도 2a를 참조하면, 표시장치(1A)는 표시패널(10), 표시패널(10) 상에 배치되는 입력감지층(40), 및 광학 기능층(50)을 포함할 수 있으며, 이들은 윈도우(60)로 커버될 수 있다. 표시장치(1A)는 휴대폰(mobile phone), 노트북, 스마트 워치와 같은 다양한 종류의 전자 기기일 수 있다.

표시패널(10)은 이미지를 표시할 수 있다. 표시패널(10)은 표시영역(DA)에 배치된 화소들을 포함한다. 화소들은 표시요소 및 이와 연결된 화소회로를 포함할 수 있다. 표시요소는 유기발광다이오드, 또는 퀀텀닷 유기발광다이오드 등을 포함할 수 있다.

입력감지층(40)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득한다. 입력감지층(40)은 감지전극(sensing electrode 또는 touch electrode) 및 감지전극과 연결된 트레이스 라인(trace line)들을 포함할 수 있다. 입력감지층(40)은 표시패널(10) 위에 배치될 수 있다. 입력감지층(40)은 뮤추얼 캡 방식 또는/및 셀프 캡 방식으로 외부 입력을 감지할 수 있다.

입력감지층(40)은 표시패널(10) 상에 직접 형성되거나, 별도로 형성된 후 광학 투명 점착제(optical clear adhesive)와 같은 점착층을 통해 결합될 수 있다. 예컨대, 입력감지층(40)은 표시패널(10)을 형성하는 공정 이후에 연속적으로 형성될 수 있으며, 이 경우 입력감지층(40)은 표시패널(10)의 일부로 이해될 수 있으며, 입력감지층(40)과 표시패널(10) 사이에는 점착층이 개재되지 않을 수 있다. 도 2a에는 입력감지층(40)이 표시패널(10)과 광학 기능층(50) 사이에 개재된 것을 도시하지만, 다른 실시예로서, 입력감지층(40)은 광학 기능층(50) 위에 배치될 수 있다.

광학 기능층(50)은 반사 방지층을 포함할 수 있다. 반사 방지층은 윈도우(60)를 통해 외부에서 표시패널(10)을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입의 편광자는 연신형 합성수지 필름을 포함하고, 액정 코팅타입의 편광자는 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자 및 편광자의 보호필름이 반사 방지층의 베이스층으로 정의될 수 있다.

다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시패널(10)의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 컬러필터들 각각은 적색, 녹색, 또는 청색의 안료나 염료를 포함할 수 있다. 또는, 컬러필터들 각각은 전술한 안료나 염료 외에 양자점을 더 포함할 수 있다. 또는, 컬러필터들 중 일부는 전술한 안료나 염료를 포함하지 않을 수 있으며, 산화티타늄과 같은 산란입자들을 포함할 수 있다.

다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 수 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.

광학 기능층(50)은 렌즈층을 포함할 수 있다. 렌즈층은 표시패널(10)에서 방출되는 빛의 출광 효율을 향상시키거나, 색편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학 기능층(50)은 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.

일 실시예에서, 광학 기능층(50)은 표시패널(10) 및/또는 입력감지층(40)을 형성하는 공정 이후에 연속적으로 형성될 수 있다. 이 경우, 광학 기능층(50) 표시패널(10) 및/또는 입력감지층(40) 사이에는 점착층이 개재되지 않을 수 있다.

표시패널(10), 입력감지층(40), 및/또는 광학 기능층(50)은 개구를 포함할 수 있다. 이와 관련하여, 도 2a에는 표시패널(10), 입력감지층(40), 및 광학 기능층(50)이 각각 제1 내지 제3개구(10H, 40H, 50H)를 포함하며, 제1 내지 제3개구(10H, 40H, 50H)들이 서로 중첩되는 것을 도시한다. 제1 내지 제3개구(10H, 40H, 50H)들은 제1영역(OA)에 대응하도록 위치한다. 다른 실시예로, 표시패널(10), 입력감지층(40), 및 광학 기능층(50) 중 하나 또는 그 이상은 개구를 포함하지 않을 수 있다. 예컨대, 표시패널(10), 입력감지층(40), 및 광학 기능층(50) 중에서 선택된 어느 하나, 또는 두 개의 구성요소는 개구를 포함하지 않을 수 있다. 또는, 표시패널(10), 입력감지층(40), 및 광학 기능층(50)은, 도 2b에 도시된 바와 같이 개구를 포함하지 않을 수 있다.

제1영역(OA)은 전술한 바와 같이 표시장치(1A)에 다양한 기능을 부가하기 위한 컴포넌트(20)가 위치하는 일종의 컴포넌트 영역(예, 센서 영역, 카메라 영역, 스피커 영역, 등)일 수 있다. 컴포넌트(20)는 도 2a에 도시된 바와 같이 제1 내지 제3개구(10H, 40H, 50H) 내에 위치할 수 있다. 또는, 컴포넌트(20)는 도 2b에 도시된 바와 같이 표시패널(10)의 아래에 배치될 수 있다.

컴포넌트(20)는 전자요소를 포함할 수 있다. 예컨대, 컴포넌트(20)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 빛을 출력하거나 또는/및 수신하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등을 포함할 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등과 같이 다양한 파장 대역의 빛을 이용할 수 있다. 일부 실시예에서, 제1영역(OA)은 컴포넌트(20)로부터 외부로 출력되거나 외부로부터 전자요소를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 투과영역(transmission area)으로 이해될 수 있다.

다른 실시예로, 표시장치(1A)가 스마트 워치나 차량용 계기판으로 이용되는 경우, 컴포넌트(20)는 시계 바늘이나 소정의 정보(예, 차량 속도 등)를 지시하는 바늘과 같은 부재일 수 있다. 표시장치(1A)가 시계 바늘이나 차량용 계기판을 포함하는 경우, 컴포넌트(20)가 윈도우(60)를 관통하여 외부로 노출될 수 있으며, 윈도우(60)는 제1영역(OA)에 대응하는 개구를 포함할 수 있다.

컴포넌트(20)는 전술한 바와 같이 표시패널(10)의 기능과 관계된 구성요소(들)를 포함하거나, 표시패널(10)의 심미감을 증가시키는 액세서리와 같은 구성요소 등을 포함할 수 있다. 도 2a 및 도 2b에는 도시되지 않았으나 윈도우(60)와 광학 기능층(50) 사이에는 광학 투명 점착제 등이 위치할 수 있다.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 표시패널을 개략적으로 나타낸 단면도들이다.

도 3a를 참조하면, 표시패널(10)은 기판(100) 상에 배치된 표시층(200)을 포함한다. 기판(100)은 글래스재를 포함하거나 고분자 수지를 포함할 수 있다. 기판(100)은 다층으로 형성될 수 있다. 예컨대, 기판(100)은 도 3a의 확대도에 도시된 바와 같이, 제1베이스층(101), 제1배리어층(102), 제2베이스층(103), 및 제2배리어층(104)을 포함할 수 있다.

제1베이스층(101) 및 제2베이스층(103)은 각각 고분자 수지를 포함할 수 있다. 예컨대, 제1베이스층(101) 및 제2베이스층(103)은 폴리에테르술폰(PES, polyethersulfone), 폴리아릴레이트(PAR, polyarylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenene napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리이미드(polyimide: PI), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 등과 같은 고분자 수지를 포함할 수 있다. 제1베이스층(101) 및 제2베이스층(103)은 투명한 고분자 수지를 포함할 수 있다.

제1배리어층(102) 및 제2배리어층(104)은 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘질화물, 실리콘산화물과 같은 무기물을 포함하는 단일 층 또는 다층일 수 있다.

표시층(200)은 복수의 화소들을 구비한다. 표시층(200)은 각 화소마다 배치되는 표시요소들을 포함하는 표시요소층(200A), 및 각 화소마다 배치되는 화소회로와 절연층들을 포함하는 화소회로층(200B)을 포함할 수 있다. 각 화소회로는 트랜지스터 및 커패시터를 포함할 수 있으며, 각 표시요소는 유기발광다이오드(organic light-emitting diode, OLED)를 포함할 수 있다.

표시층(200)의 표시요소들은 박막봉지층(300)과 같은 봉지부재로 커버될 수 있으며, 박막봉지층(300)은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있다. 표시패널(10)이 고분자 수지를 포함하는 기판(100), 및 무기봉지층과 유기봉지층을 포함하는 박막봉지층(300)을 구비하는 경우, 표시패널(10)의 유연성(flexibility)을 향상시킬 수 있다.

표시패널(10)은 표시패널(10)을 관통하는 제1개구(10H)를 포함할 수 있다. 제1개구(10H)는 제1영역(OA)에 위치할 수 있으며, 이 경우 제1영역(OA)은 일종의 개구영역일 수 있다. 도 3a는 기판(100) 및 박막봉지층(300)이 각각 표시패널(10)의 제1개구(10H)에 대응하는 관통홀(100H, 300H)을 포함하는 것을 도시한다. 표시층(200)도 제1영역(OA)에 대응하는 관통홀(200H)을 포함할 수 있다.

다른 실시예로, 도 3b에 도시된 바와 같이 기판(100)은 제1영역(OA)에 대응하는 관통홀을 포함하지 않을 수 있다. 표시층(200)은 제1영역(OA)에 대응하는 관통홀(200H)을 포함할 수 있다. 박막봉지층(300)은 제1영역(OA)에 대응하는 관통홀을 포함하지 않을 수 있다. 다른 실시예로, 도 3c에 도시된 바와 같이 표시층(200)은 제1영역(OA)에 대응하는 관통홀(200H)을 포함하지 않을 수 있으며, 표시요소층(200A)은 제1영역(OA)에 위치하지 않는다.

도 3a 내지 도 3c에는 표시요소층(200A)이 제1영역(OA)에 배치되지 않은 것을 도시하나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 도 3d에 도시된 바와 같이 제1영역(OA)에는 보조표시요소층(200C)이 위치할 수 있다. 보조표시요소층(200C)은 표시요소층(200A)의 표시요소와 다른 구조 또는/및 다른 방식으로 동작하는 표시요소를 포함할 수 있다.

일 실시예로, 표시요소층(200A)의 각 화소는 능동형 유기발광다이오드를 포함하고, 보조표시요소층(200C)은 각각 수동형 유기발광다이오드를 포함하는 화소들을 구비할 수 있다. 보조표시요소층(200C)이 수동형 유기발광다이오드의 표시요소를 포함하는 경우, 해당 수동형 유기발광다이오드 아래에는 화소회로를 이루는 구성요소들이 존재하지 않을 수 있다. 예컨대, 화소회로층(200B) 중 보조표시요소층(200C) 아래의 부분은 트랜지스터 및 커패시터를 포함하지 않는다.

또 다른 실시예로, 보조표시요소층(200C)은 표시요소층(200A)과 동일한 타입(예, 능동형 유기발광다이오드)의 표시요소를 포함할 수 있으나, 그 아래의 화소회로의 구조가 다를 수 있다. 예컨대, 보조표시요소층(200C) 아래의 화소회로(예, 기판과 트랜지스터 사이에 차광막을 갖는 화소회로 등)는 표시요소층(200A) 아래의 화소회로와 다른 구조를 포함할 수 있다. 또는, 보조표시요소층(200C)의 표시요소들은 표시요소층(200A)의 표시요소들과 다른 제어 신호에 따라 동작할 수 있다. 보조표시요소층(200C)이 배치된 제1영역(OA)에는 비교적 높은 투과율을 요하지 않는 컴포넌트(예컨대, 적외선 센서 등)가 배치될 수 있다. 이 경우, 제1영역(OA)은 컴포넌트 영역이자 보조 표시영역으로 이해될 수 있다.

도 3a 내지 도 3d의 제1영역(OA)에는 컴포넌트(20)가 표시패널(10) 아래에 배치될 수 있다.

도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 단면도들이다. 앞서 도 3a 내지 도 3d를 참조하여 설명한 표시패널(10)이 박막봉지층(300)을 구비하는 것과 달리, 도 4a 내지 도 4d의 표시패널(10')은 봉지기판(300A)과 실런트(340)를 포함할 수 있다.

도 4a 내지 도 4c에 도시된 바와 같이, 기판(100), 표시층(200), 및 봉지기판(300A) 중 하나 또는 그 이상은, 제1영역(OA)과 대응하는 관통홀(100H, 200H, 300AH)을 구비할 수 있다. 제1영역(OA)에는 표시요소층(200A)이 배치되지 않거나, 도 4d에 도시된 바와 같이 보조표시요소층(200C)이 배치될 수 있다. 보조표시요소층(200C)은 앞서 도 3d를 참조하여 설명한 바와 같다.

도 4a 내지 도 4d의 제1영역(OA)에는 컴포넌트(20)가 표시패널(10') 아래에 배치될 수 있다.

도 5a 및 도 5b는 본 발명의 일 실시예에 따른 표시패널에 배치된 어느 하나의 화소를 나타낸 등가회로도이다.

도 5a를 참조하면, 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 표시요소로서, 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 제1트랜지스터(T1), 제2트랜지스터(T2), 및 커패시터(Cst)를 포함할 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 제1트랜지스터(T1) 및 제2트랜지스터(T2)는 박막트랜지스터로 구현될 수 있다.

제2트랜지스터(T2)는 스위칭 트랜지스터로서, 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)으로부터 입력되는 스위칭 전압에 따라 데이터라인(DL)으로부터 입력된 데이터신호를 제1트랜지스터(T1)로 전달할 수 있다. 커패시터(Cst)는 제2트랜지스터(T2)와 전원전압선(PL)에 연결되며, 제2트랜지스터(T2)로부터 전달받은 데이터신호에 대응하는 전압과 전원전압선(PL)에 공급되는 제1전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.

제1트랜지스터(T1)는 구동 트랜지스터로서, 전원전압선(PL)과 커패시터(Cst)에 연결되며, 커패시터(Cst)에 저장된 전압 값에 대응하여 전원전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동전류(Ioled)에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 공통전극(예, 캐소드)은 제2전원전압(ELVSS)을 공급받을 수 있다.

도 5a는 화소회로(PC)가 2개의 트랜지스터와 1개의 커패시터를 포함하는 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 트랜지스터의 개수 및 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있음은 물론이다.

도 5b를 참조하면, 하나의 화소(P)마다 신호선들(SL1, SL2, EL, DL), 초기화전압선(VIL) 및 전원전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(SL1, SL2, EL, DL) 중 적어도 어느 하나, 초기화전압선(VIL) 또는/및 전원전압선(PL)은 이웃하는 화소들에서 공유될 수 있다.

신호선은 제1스캔신호(GW)를 전달하는 제1스캔선(SL1), 제2스캔신호(GI)를 전달하는 제2스캔선(SL2), 발광제어신호(EM)를 전달하는 발광제어선(EL), 및 제1 스캔선(SL1)과 교차하며 데이터신호(DATA)를 전달하는 데이터선(DL)을 포함한다. 제2스캔선(SL2)은 다음 행 또는 이전 행의 제1스캔선(SL1)과 연결될 수 있고, 제2스캔신호(GI)는 다음 행 또는 이전 행의 제1스캔신호(GW)일 수 있다.

전원전압선(PL)은 제1트랜지스터(T1)에 제1전원전압(ELVDD)을 전달하며, 초기화전압선(VIL)은 제1트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(VINT)을 화소(P)로 전달한다.

화소(P)의 화소회로는 복수의 제1 내지 제7트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 도 5b의 제1 전극들(E11~E71) 및 제2 전극들(E12~E72)은 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라 소스전극(소스영역) 또는 드레인전극(드레인영역)일 수 있다. 제1 내지 제7 트랜지스터들(T1 내지 T7)는 박막트랜지스터로 구현될 수 있다.

제1트랜지스터(T1)는 커패시터(Cst)의 제1전극(Cst1)에 연결된 게이트전극(G1), 제5트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결된 제1전극(E11), 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결된 제2전극(E12)을 포함한다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 전류를 공급한다.

제2트랜지스터(T2)는 제1스캔선(SL1)에 연결된 게이트전극(G2), 데이터선(DL)에 연결된 제1전극(E21), 제1트랜지스터(T1)의 제1전극(E11)에 연결된 제2전극(E22)을 포함한다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1트랜지스터(T1)의 제1전극(E11)으로 전달하는 스위칭 동작을 수행한다.

제3트랜지스터(T3)는 제1스캔선(SL1)에 연결된 게이트 전극(G3), 제1트랜지스터(T1)의 제2전극(E12)에 연결된 제1전극(E31), 커패시터(Cst)의 제1전극(CE1), 제4트랜지스터(T4)의 제2전극(E42) 및 제1트랜지스터(T1)의 게이트전극(G1)에 연결된 제2전극(E32)을 포함한다. 제2전극(E32)은 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결된다. 제3트랜지스터(T3)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킨다.

제4트랜지스터(T4)는 제2스캔선(SL2)에 연결된 게이트전극(G4), 초기화전압선(VIL)에 연결된 제1전극(E41), 커패시터(Cst)의 제1전극(CE1), 제3트랜지스터(T3)의 제2전극(E32) 및 제1트랜지스터(T1)의 게이트전극(G1)에 연결된 제2전극(E42)을 포함한다. 제4트랜지스터(T4)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(GI)에 따라 턴온되어 초기화전압(VINT)을 제1트랜지스터(T1)의 게이트전극(G1)에 전달하여 제1트랜지스터(T1)의 게이트 전압을 초기화시킨다.

제5트랜지스터(T5)는 발광제어선(EL)에 연결된 게이트전극(G5), 전원전압선(PL)에 연결된 제1전극(E51), 제1트랜지스터(T1)의 제1전극(E11) 및 제2트랜지스터(T2)의 제2전극(E22)과 연결된 제2전극(E52)을 포함한다.

제6트랜지스터(T6)는 발광제어선(EL)에 연결된 게이트전극(G6), 제1트랜지스터(T1)의 제2전극(E12) 및 제3트랜지스터(T3)의 제1전극(E31)에 연결된 제1전극(E61), 유기발광다이오드(OLED)의 화소전극에 연결된 제2전극(E62)을 포함한다.

제5트랜지스터(T5) 및 제6트랜지스터(T6)가 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 유기발광다이오드(OLED)에 전류가 흐르게 된다.

제7트랜지스터(T7)는 제2스캔선(SL2)과 연결된 게이트전극(G7), 제6트랜지스터(T6)의 제2전극(E62) 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1전극(E71), 초기화전압선(VIL)에 연결된 제2전극(E72)을 포함한다. 제7트랜지스터(T7)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(GI)에 따라 턴온되어 유기발광다이오드(OLED)의 화소전극의 전압을 초기화시킨다. 제7트랜지스터(T7)는 생략될 수 있다.

도 5b에서는 제4트랜지스터(T4)와 제7트랜지스터(T7)가 제2스캔선(SL2)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제4트랜지스터(T4)는 제2스캔선(SL2)에 연결되고, 제7트랜지스터(T7)는 별도의 배선에 연결되어 상기 배선에 전달되는 신호에 따라 구동될 수 있다.

커패시터(Cst)는 제1트랜지스터(T1)의 게이트전극(G1)에 연결된 제1전극(CE1) 및 전원전압선(PL)에 연결된 제2전극(CE2)을 포함한다. 커패시터(Cst)의 제1전극(CE1)은 제3트랜지스터(T3)의 제2전극(E32) 및 제4트랜지스터(T4)의 제2전극(E42)과도 연결된다.

유기발광다이오드(OLED)는 화소전극 및 화소전극에 대향하는 공통전극을 포함하고, 공통전극은 제2전원전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(Ioled)를 전달받아 발광함으로써 영상을 표시한다.

도 6a는 본 발명의 일 실시예에 따른 도 5b의 화소에 트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다. 도 6b는 본 발명의 일 실시예에 따른 표시패널에서 인접 배치된 n번째 행 및 n+1번째 행의 화소회로들을 발췌하여 나타낸 평면도이다. 도 6a 및 도 6b에서는 설명의 편의를 위해, 화소회로 상부의 유기발광다이오드(OLED)를 생략하였다.

도 6a를 참조하면, 화소(P)는 제1 내지 제7트랜지스터들(T1 내지 T7), 및 커패시터(Cst)를 포함할 수 있다. 제1 내지 제7트랜지스터들(T1 내지 T7)은 각각 반도체층 및 반도체층의 채널영역에 대응하는 위치에 반도체층과 절연 배치된 게이트전극을 포함할 수 있다. 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)는, 반도체층(1130)을 따라 배치된다. 즉, 제1 내지 제7트랜지스터들(T1 내지 T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것으로 이해할 수 있다.

반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 도 6a에 도시된 소스전극(소스영역) 또는 드레인전극(드레인영역)은 각각 도 5b에 도시된 트랜지스터의 제1전극 및 제2전극 일 수 있다.

제1트랜지스터(T1)는 채널영역에 중첩하는 게이트전극(G1) 및 채널영역 양측의 제1전극(E11) 및 제2전극(E12)을 포함한다. 게이트전극(G1)과 중첩하는 채널영역은 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다.

제2트랜지스터(T2)는 채널영역에 중첩하는 게이트전극(G2) 및 채널영역 양측의 제1전극(E21) 및 제2전극(E22)을 포함한다. 제2전극(E22)은 제1트랜지스터(T1)의 제1전극(E11)과 연결될 수 있다.

제3트랜지스터(T3)는 듀얼 트랜지스터로, 2개의 채널영역에 중첩하는 게이트전극(G3)들을 구비할 수 있으며, 채널영역의 양측에 배치된 제1전극(E31) 및 제2전극(E32)을 포함할 수 있다. 제3트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 제1트랜지스터(T1)의 게이트전극(G1)과 연결될 수 있다.

제4트랜지스터(T4)는 듀얼 트랜지스터로, 2개의 채널영역에 중첩하는 게이트전극(G4)을 구비하며, 양측에 배치된 제1전극(E41) 및 제2전극(E42)을 포함할 수 있다.

제5트랜지스터(T5)는 채널영역에 중첩하는 게이트전극(G5) 및 채널영역의 양측에 위치하는 제1전극(E51) 및 제2전극(E52)을 포함할 수 있다. 제2전극(E52)은 제1트랜지스터(T1)의 제1전극(E11)과 연결될 수 있다.

제6트랜지스터(T6)는 채널영역에 중첩하는 게이트전극(G6), 및 채널영역의 양측에 위치하는 제1전극(E61) 및 제2전극(E62)을 포함할 수 있다. 제1전극(E61)은 제1트랜지스터(T1)의 제2전극(E12)과 연결될 수 있다.

제7트랜지스터(T7)는 채널영역에 중첩하는 게이트전극(G7), 및 채널영역의 양측에 위치하는 제1전극(E71) 및 제2전극(E72)을 포함할 수 있다.

반도체층(1130) 상에는 절연층(들)을 사이에 두고 제1스캔선(SL1), 제2스캔선(SL2), 발광제어선(EL), 및 제1트랜지스터(T1)의 게이트전극(G1)이 배치될 수 있다.

제1스캔선(SL1), 제2스캔선(SL2), 발광제어선(EL)은 각각 제1방향(x방향)을 따라 연장될 수 있다. 제1스캔선(SL1)의 일 부분들은 제2트랜지스터(T2)의 게이트전극(G2) 및 제3트랜지스터(T3)의 게이트전극(G3)에 해당할 수 있다. 제2스캔선(SL2)의 일 부분들은 각각 제4트랜지스터(T4)의 게이트전극(G4) 및 제7트랜지스터(T7)의 게이트전극(G7)에 해당할 수 있다. 발광제어선(EL)의 일 부분들은 제5트랜지스터(T5)의 게이트전극(G5) 및 제6트랜지스터(T6)의 게이트전극(G6)에 해당할 수 있다.

제1트랜지스터(T1)의 게이트전극(G1)은 아일랜드 전극으로, 노드연결선(1174)을 통해 제3트랜지스터(T3)와 연결될 수 있다.

제1스캔선(SL1), 제2스캔선(SL2), 발광제어선(EL), 및 제1트랜지스터(T1)의 게이트전극(G1) 상에는 절연층(들)을 사이에 두고, 전극전압선(HL)이 배치될 수 있다.

전극전압선(HL)은 데이터선(DL) 및 전원전압선(PL)과 교차하도록 제1방향을 따라 연장될 수 있다. 전극전압선(HL)의 일부는 제1트랜지스터(T1)의 게이트전극(G1)의 적어도 일부를 커버하며, 제1트랜지스터(T1)의 게이트전극(G1)과 함께 커패시터(Cst)를 형성할 수 있다. 예컨대, 제1트랜지스터(T1)의 게이트전극(G1)은 커패시터(Cst)의 제1전극(CE1)이 되고, 전극전압선(HL)의 일부는 커패시터(Cst)의 제2전극(CE2)이 될 수 있다.

커패시터(Cst)의 제2전극(CE2)은 전원전압선(PL)과 전기적으로 연결된다. 전극전압선(HL)은 전극전압선(HL) 상에 배치된 전원전압선(PL)과 콘택홀(CNT)을 통해 접속될 수 있다. 따라서, 전극전압선(HL)은 전원전압선(PL)과 동일한 전압 레벨(예, 정전압)을 가질 수 있다. 전원전압선(PL)은 제2방향 전원전압선이고, 전극전압선(HL)은 제1방향 전원전압선으로 이해할 수 있다.

초기화전압선(VIL)은 제1방향(x방향)으로 연장될 수 있다. 초기화전압선(VIL)은 초기화연결선(1173)을 통해 제4트랜지스터(T4) 및 제7트랜지스터(T7)에 연결될 수 있다.

초기화전압선(VIL)은 전극전압선(HL)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다. 도 6a는 초기화전압선(VIL)이 전극전압선(HL)과 동일한 층 상에 배치된 것을 설명하였으나, 다른 실시예에서 초기화전압선(VIL)은 전극전압선(HL) 또는 화소전극(210)과 동일한 층 상에 배치될 수 있다.

전극전압선(HL) 상에는 절연층(들)을 사이에 두고 데이터선(DL), 전원전압선(PL), 초기화연결선(1173), 및 노드연결선(1174)이 배치될 수 있다.

데이터선(DL), 전원전압선(PL)은 제2방향(y방향)으로 연장될 수 있다. 데이터선(DL)은 콘택홀(1154)을 통해 제2트랜지스터(T2)의 제1전극(E12)에 접속될 수 있다. 데이터선(DL)의 일부는 제2트랜지스터(T2)의 제1전극(E12)으로 이해될 수 있다.

전원전압선(PL)은 콘택홀(CNT)을 통해 전극전압선(HL)에 접속된다. 또한, 콘택홀(1155)을 통해 제5트랜지스터(T5)에 연결될 수 있다. 전원전압선(PL)은 콘택홀(1155)을 통해 제5트랜지스터(T5)의 제2전극(E52)에 접속될 수 있다. 도 6a에서 전원전압선(PL)은 데이터선(DL)과 동일층에 단층으로 구비되고 있으나, 다른 실시예에서, 전원전압선(PL)은 데이터선(DL)과 동일층에 배치된 하부전원전압선 및 하부전원전압선의 상부에 배치된 상부전원전압선의 이층 구조를 가질 수 있다. 하부전원전압선과 상부전원전압선 사이에 절연층(들)이 배치될 수 있다. 이 경우 상부전원전압선과 화소전극 사이에 절연층(들)이 더 배치될 수 있다.

초기화연결선(1173)의 일단은 콘택홀(1152)을 통해 제4트랜지스터(T4) 및 제7트랜지스터(T7)에 연결되고, 타단은 콘택홀(1151)을 통해 초기화전압선(VIL)과 연결될 수 있다.

노드연결선(1174)의 일단은 콘택홀(1156)을 통해 제3트랜지스터(T3)의 제2전극(E32)에 연결되고, 타단은 콘택홀(1157)을 통해 제1트랜지스터(T1)의 게이트전극(G1)에 접속할 수 있다.

데이터선(DL), 전원전압선(PL), 초기화연결선(1173), 및 노드연결선(1174) 상에는 절연층(들)을 사이에 두고 유기발광다이오드(OLED, 도 7)의 화소전극(210)이 배치될 수 있다. 화소전극(210)은 제6트랜지스터(T6)에 연결되어 제1트랜지스터(T1)와 연결될 수 있다. 화소전극(210)은 콘택홀(1163)을 통해 접속메탈(1175)에 접속되고, 접속메탈(1175)은 콘택홀(1153)을 통해 제6트랜지스터(T6)의 제2전극(E62)에 접속할 수 있다.

도 6a는 이전 행의 화소의 화소회로에 구비된 제7트랜지스터(T7)가 현재 행의 화소의 제2스캔선(SL2)과 전기적으로 연결된 것을 도시하고 있다. 즉, 현재 행의 화소의 제7트랜지스터(T7)는 다음 행의 화소의 화소회로에 구비된 제2스캔선(SL2)에 연결될 수 있다. 다른 실시예로서, 현재 행의 화소의 제7트랜지스터(T7)는 도 5b에 도시된 바와 같이, 현재 행의 화소의 화소회로에 구비된 제2스캔선(SL2)에 연결될 수 있다.

도 6b를 참조하면, n번째 행의 화소의 반도체층(1130n)은 n+1번째 행의 화소의 반도체층(1130n+₁)과 연결될 수 있다. 즉 제2방향(y방향)으로 이웃하는 화소회로들, 예컨대 n번째 행의 화소의 화소회로와 n+1번째 행의 화소의 화소회로가 하나 이상의 신호라인을 공유할 수 있으며, 이에 따라 좁은 면적의 공간에 화소회로들을 효율적으로 배치할 수 있다.

도 7은 도 6a의 II-II'선 및 III-III'선을 따라 절단한 단면도이다.

기판(100)은 앞서 설명한 바와 같이 글래스재나 고분자 수지를 포함할 수 있다. 버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.

반도체층(1130a, 1130b)은 폴리 실리콘을 포함할 수 있다. 또는, 반도체층(1130a, 1130b)은 비정질 실리콘을 포함하거나, 산화물 반도체를 포함하거나, 유기반도체를 포함할 수 있다. 도 7에 도시된 반도체층(1130a, 1130b)은 앞서 도 6a을 참조하여 설명한 반도체층(1130)의 일 부분들을 나타낸다. 이하에서는 도 6a를 함께 참조하여 설명한다.

반도체층(1130a, 1130b) 상에는 제1절연층(112)을 사이에 두고 게이트전극(G1, G6)이 배치된다. 게이트전극(G1, G6)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G1, G6)은 Mo의 단층일 수 있다. 제1스캔선(SL1, 도 6a 참조), 제2스캔선(SL2), 및 발광제어선(EL)은 게이트전극(G1, G6)과 동일층에 형성될 수 있다. 즉, 게이트전극(G1, G6), 제1스캔선(SL1), 제2스캔선(SL2), 및 발광제어선(EL)은 제1절연층(112) 상에 배치될 수 있다.

제1절연층(112)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 아연산화물 등을 포함할 수 있다.

게이트전극(G1, G6)을 덮도록 제2절연층(113)이 구비될 수 있다. 제2절연층(113)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 아연산화물 등을 포함할 수 있다.

커패시터(Cst)의 제1전극(CE1)은 제1트랜지스터(T1)의 게이트전극(G1)과 일체(一體, single body)로 형성될 수 있다. 예컨대, 제1트랜지스터(T1)의 게이트전극(G1)은 커패시터(Cst)의 제1전극(CE1)으로의 기능을 수행할 수 있다. 커패시터(Cst)의 제2전극(CE2)은 제2절연층(113)을 사이에 두고 제1전극(CE1)과 중첩한다. 이 경우, 제2절연층(113)은 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 커패시터(Cst)의 제2전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 커패시터(Cst)의 제2전극(CE2)은 Mo의 단층이거나 또는 Mo/Al/Mo의 다층일 수 있다.

도면에서, 커패시터(Cst)는 제1트랜지스터(T1)와 중첩하는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 커패시터(Cst)는 제1트랜지스터(T1)와 비중첩되도록 배치될 수 있는 등 다양한 변형이 가능하다.

커패시터(Cst)의 제2전극(CE2)은 전극전압선(HL)으로 기능할 수 있다. 예컨대, 전극전압선(HL)의 일부는 커패시터(Cst)의 제2전극(CE2)이 될 수 있다.

커패시터(Cst)의 제2전극(CE2)을 덮도록 제3절연층(115)이 구비될 수 있다. 제3절연층(115)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 아연산화물 등을 포함할 수 있다.

제3절연층(115) 상에는 데이터선(DL), 전원전압선(PL), 및 접속메탈(1175)이 배치될 수 있다. 데이터선(DL), 전원전압선(PL), 및 접속메탈(1175)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터선(DL), 전원전압선(PL), 및 접속메탈(1175)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.

데이터선(DL) 및 전원전압선(PL)은 표시영역 전반적으로 배치되어 복수의 화소에 신호 또는 전압을 전달하는 것으로, 데이터선(DL) 및 전원전압선(PL)의 비저항은 커패시터(Cst)의 제2전극CE2) 또는 전극전압선(HL)의 비저항보다 작을 수 있다. 일부 실시예에서, 데이터선(DL) 및 전원전압선(PL)의 비저항은 커패시터(Cst)의 제2전극(CE2) 또는 전극전압선(HL)의 비저항의 약 1/10일수 있다.

커패시터(Cst)의 제2전극(CE2)은 전원전압선(PL)과 제3절연층(115)에 정의된 콘택홀(CNT)을 통해서 접속될 수 있다. 이는, 전극전압선(HL)이 전원전압선(PL)과 콘택홀(CNT)을 통해서 접속됨을 의미할 수 있다. 따라서, 전극전압선(HL)은 전원전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다.

접속메탈(1175)은 제3절연층(115), 제2절연층(113), 및 제1절연층(112)을 관통하는 콘택홀(1153)을 통해서 제6트랜지스터(T6)의 반도체층(1130b)과 접속된다. 접속메탈(1175)을 통해서 제6트랜지스터(T6)는 유기발광다이오드(OLED)의 화소전극(210)과 전기적으로 연결될 수 있다.

데이터선(DL), 전원전압선(PL), 및 접속메탈(1175) 상에는 제4절연층(117)이 위치하며, 제4절연층(117) 상에 유기발광다이오드(OLED)가 위치할 수 있다.

제4절연층(117)은 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 제4절연층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 또는, 제4절연층(117)은 실리콘 질화물이나 실리콘산화물과 같은 무기 물질을 포함할 수 있다. 또는, 제4절연층(117)은 유기물질 및 무기물질을 모두 포함할 수도 있다.

제4절연층(117)에는 접속메탈(1175)을 노출시키는 콘택홀(1163)이 존재하며, 화소전극(210)은 콘택홀(1163)을 통해 접속메탈(1175)에 접속한다.

화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In₂O₃; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄징크산화물(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.

제4절연층(117) 상에는 제5절연층(119)이 배치될 수 있으며, 제5절연층(119)은 화소전극(310)의 중앙부가 노출되도록 하는 개구부(119OP)를 가짐으로써 화소의 발광영역을 정의하는 화소정의막일 수 있다. 또한, 제5절연층(119)은 화소전극(310)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 제5절연층(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.

유기발광다이오드(OLED)의 중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나 이에 한정되지 않는다. 중간층(220)은 복수의 화소전극(210)에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.

대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In₂O₃ 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(230)은 표시영역(DA) 및 비표시영역(NDA)에 걸쳐 배치되며, 중간층(220)과 제5절연층(119)의 상부에 배치될 수 있다. 대향전극(230)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(210)에 대응할 수 있다.

화소전극(210)이 반사전극, 대향전극(230)이 투광성 전극으로 구비되는 경우, 중간층(220)에서 방출되는 광은 대향전극(230) 측으로 방출되어, 표시장치는 전면(全面) 발광형이 될 수 있다. 화소전극(210)이 투명 또는 반투명 전극으로 구성되고, 대향전극(230)이 반사 전극으로 구성되는 경우, 중간층(220)에서 방출된 광은 기판(100) 측으로 방출되어, 표시장치는 배면 발광형이 될 수 있다. 그러나 본 실시예는 이에 한정되지 않는다. 본 실시예의 표시장치는 전면 및 배면 양 방향으로 광을 방출하는 양면 발광형일 수도 있다.

도 8은 본 발명의 일 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다. 도 9는 도 8의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다. 도 10은 도 8의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 화소들 각각에 포함된 반도체층들을 나타낸다.

도 8을 참조하면, 표시패널(10A)은 제1영역(OA), 제1영역(OA)을 둘러싸는 표시영역(DA), 제1영역(OA)을 둘러싸는 제1비표시영역(NDA1), 및 표시영역(DA)을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 도 8은 표시패널(10A) 중 기판(100)의 모습으로 이해될 수 있다. 예컨대, 표시패널(10A)의 기판(100)이 제1영역(OA), 표시영역(DA), 제1비표시영역(NDA1), 및 제2비표시영역(NDA2)을 포함하는 것으로 이해할 수 있다.

표시영역(DA)은 복수의 화소들이 배치되는 영역으로, 제1영역(OA)을 사이에 두고 y방향으로 이격 배치된 제1표시영역(DA1)과 제2표시영역(DA2), 및 제1표시영역(DA1)과 제2표시영역(DA2)에 의해 x방향으로 이격 배치된 제3표시영역(DA3)과 제4표시영역(DA4)으로 구분될 수 있다. 제1표시영역(DA1)과 제2표시영역(DA2)은 데이터선들의 연장 방향에 평행한 방향으로 배치된 표시영역들일 수 있다.

복수의 화소들은, 제1표시영역(DA1)에 배치된 제1화소(P1)들, 제2표시영역(DA2)에 배치된 제2화소(P2)들, 제3표시영역(DA3)에 배치된 제3화소(P3)들, 및 제4표시영역(DA4)에 배치된 제4화소(P4)들을 포함할 수 있다. 제1화소(P1)들, 제2화소(P2)들, 제3화소(P3)들, 및 제4화소(P4)들은 각각 앞서 도 5a 및 도 5b를 참조하여 설명한 화소회로를 구비할 수 있다.

도 9를 참조하면, 제1역(OA)을 중심으로 화소(P)들이 표시영역(DA)에 배치되며, 제1영역(OA)과 표시영역(DA) 사이에는 제1비표시영역(NDA1)이 위치할 수 있다.

화소(P)들은 제1영역(OA)을 중심으로 상호 이격되어 배치될 수 있다. 화소(P)들은 제1영역(OA)을 중심으로 위와 아래에 이격되어 배치되거나, 제1영역(OA)을 중심으로 좌우로 이격되어 배치될 수 있다. 표시영역(DA)을 지나는 데이터선들은 제2방향(y방향)으로 연장되고, 스캔선들은 제1방향(x방향)으로 연장될 수 있다. 화소(P)들에 신호를 공급하는 신호선들 중 제1영역(OA)과 인접한 신호선들은 제1영역(OA)을 우회할 수 있다.

제1표시영역(DA1)과 제2표시영역(DA2)을 지나는 데이터선(DLa)들은, 제1영역(OA)을 사이에 두고 제1표시영역(DA1)에 배치된 제1화소(P1)들과 제2표시영역(DA2)에 배치된 제2화소(P2)들에 데이터신호를 제공하도록 y방향으로 연장되며, 제1비표시영역(NDA1)에서 제1영역(OA)의 가장자리를 따라 우회할 수 있다. 제1비표시영역(NDA1)을 지나지 않는 데이터선들, 즉 제3표시영역(DA3) 및 제4표시영역(DA4)에 y방향으로 연장된 데이터선(DLb)들은 실질적으로 직선으로 연장될 수 있다.

제3표시영역(DA3)과 제4표시영역(DA4)을 지나는 스캔선들 중 일부 스캔선(SLa)들은, 제1영역(OA)을 사이에 두고 제3표시영역(DA3)에 배치된 제3화소(P3)들과 제4표시영역(DA4)에 배치된 제4화소(P4)들에 스캔신호를 제공하도록 x방향으로 연장되며, 제1비표시영역(NDA1)에서 제1영역(OA)의 가장자리를 따라 우회할 수 있다. 제1비표시영역(NDA1)을 지나지 않는 스캔선(SLb)들, 즉 제3표시영역(DA3)에서 제1표시영역(DA1) 또는 제2표시영역(DA2)을 지나 제4표시영역(DA4)까지 x방향으로 연장된 스캔선(SLb)들은 실질적으로 직선으로 연장될 수 있다.

도 10을 참조하면, 제1표시영역(DA1)의 제1화소(P1)들 각각은 반도체층(1130)을 포함하며, 제1화소(P1)들의 반도체층(1130)들은 제2방향(y방향)을 따라 서로 연결되어 복수의 제1열(R1)들을 이룰 수 있다. 즉, 각각의 제1열(R1)은 y방향을 따라 연결된 복수의 반도체층(1130)들을 포함한다.

유사하게, 제2표시영역(DA2)의 제2화소(P2)들 각각은 반도체층(1130)을 포함하며, 제2화소(P2)들의 반도체층(1130)들은 제2방향(y방향)을 따라 서로 연결되어 복수의 제2열(R2)들을 이룰 수 있다. 즉, 각각의 제2열(R2)은 y방향을 따라 연결된 복수의 반도체층(1130)들을 포함한다.

제3표시영역(DA3) 및 제4표시영역(DA4)에 각각 배치된 제3화소(P3)들 및 제4화소(P4)들도 각각 반도체층(1130)을 포함한다. 제3화소(P3)들의 반도체층(1130)들은 제2방향(y방향)을 따라 서로 연결되어 복수의 제3열(R3)들을 이룰 수 있고, 제4화소(P4)들의 반도체층(1130)들도 제2방향(y방향)을 따라 서로 연결되어 복수의 제4열(R4)들을 이룰 수 있다. 즉, 각각의 제3열(R3) 및 제4열(R4)은 y방향을 따라 연결된 복수의 반도체층(1130)들을 포함한다.

제1표시영역(DA1)에 위치하는 반도체층(1130)의 제1열(R1)들과 제2표시영역(DA2)에 위치하는 반도체층(1130)의 제2열(R2)들은 제1영역(OA)을 사이에 두고 서로 이격되게 위치할 수 있다. 따라서, 제1열(R1)들과 제2열(R2)들 각각의 길이는 제3열(R3)들 또는 제4열(R4)들의 길이보다 짧을 수 있다.

전술한 구조의 차이에 따라, 표시영역(DA)의 부분별로 로드(load)의 편차가 야기되며, 로드의 편차에 의해 표시영역(DA)의 부분별로 휘도의 불균일이 야기될 수 있다. 휘도의 불균일은 제1비표시영역(NDA1)에서 우회하는 데이터선이 배치된 부분 및/또는 길이가 짧은 반도체층의 열들이 배치된 부분(예컨대, 도 8의 제1표시영역 및 제2표시영역)에서 두드러지게 나타날 수 있다. 예컨대, 제1표시영역(DA1) 및 제2표시영역(DA2)의 휘도가 제3표시영역(DA3) 및 제4표시영역(DA4)의 휘도보다 높거나 낮을 수 있다.

화소(P)의 밝기(휘도)는 하기 식 1과 같이 유기발광다이오드(OLED)에 흐르는 구동전류(Ioled)에 비례하며, 구동전류(Ioled)는 제1트랜지스터(T1)의 채널 폭(W)과 채널 길이(L)의 비(이하, '채널 비'라 함)에 의존한다.

...(1)

여기서, 'μ'는 제1트랜지스터(T1)의 이동도를, 'Cox'는 제1트랜지스터(T1)의 기생용량을, 'W'는 제1트랜지스터(T1)의 채널 폭을, 'L'은 제1트랜지스터(T1)의 채널 길이를, 'Vgs'는 제1트랜지스터(T1)의 게이트의 전압과 소스의 전압 간 차이를, 'Vth'는 제1트랜지스터(T1)의 문턱전압을, 'Vdd'는 제1전원전압(ELVDD)을, 'Vdata'는 데이터 전압을 각각 나타낸다.

식 1에 표현된 바와 같이, 제1트랜지스터(T1)의 채널 폭(W) 및/또는 채널 길이(L)를 조절하여 화소(P)의 휘도를 제어할 수 있다.

도 11은 트랜지스터의 채널 폭(W) 및 채널 길이(L)를 설명하는 도면이다.

도 11을 참조하면, 트랜지스터(T)는 반도체층(A) 및 게이트전극(G)을 포함할 수 있다. 반도체층(A)은 소스영역(SA), 드레인영역(DA), 및 소스영역(SA)과 드레인영역(DA) 사이의 채널영역(CHA)을 포함할 수 있다. 반도체층(A)과 게이트전극(G) 사이에는 절연층이 배치될 수 있다. 반도체층(A)과 게이트전극(G)이 오버랩되는 영역인 채널영역(CHA)에 의해 채널 길이(L)와 채널 폭(W)이 정의될 수 있다. 트랜지스터(T1)의 사이즈는 채널 폭(W)과 채널 길이(L)에 의해 결정될 수 있다. 채널 폭(W) 또는 채널 길이(L)가 증가할수록 트랜지스터(T1)의 사이즈가 증가할 수 있다.

본 발명의 실시예에 따른 표시패널(10A)은 제1영역(OA) 주변의 표시영역인 제1표시영역(DA1) 및 제2표시영역(DA2)에 배치된 화소들의 구동 트랜지스터의 채널비를 제1표시영역(DA1) 및 제2표시영역(DA2) 외의 표시영역들에 배치된 화소들의 구동트랜지스터의 채널비와 달리할 수 있다. 즉, 제1표시영역(DA1)에 배치된 제1화소(P1)들 및 제2표시영역(DA2)에 배치된 제2화소(P2)들의 구동 트랜지스터인 제1트랜지스터(T1)의 채널 비를 제3표시영역(DA3)에 배치된 제3화소(P3)들의 제1트랜지스터(T1) 및 제4표시영역(DA4)에 배치된 제4화소(P4)들의 제1트랜지스터(T1)의 채널비와 달리할 수 있다. 이에 따라 제1표시영역(DA1)과 제2표시영역(DA2)의 구조에 의해 발생하는 로드의 편차로 인한 휘도의 불균일을 방지하거나 최소화할 수 있다.

도 12a 내지 도 12c는 본 발명의 일 실시예에 따른 표시패널의 위치별 휘도 보정을 위한 구동 트랜지스터의 사이즈 조절 예를 나타낸 도면이다.

본 발명의 실시예는, 제3표시영역(DA3) 및 제4표시영역(DA4)에 비해 휘도가 증가 또는 감소하는 제1표시영역(DA1) 및 제2표시영역(DA2)의 휘도를 트랜지스터의 채널비 조절에 의해 감소 또는 증가시켜, 제3표시영역(DA3) 및 제4표시영역(DA4)의 휘도와 근사시킴으로써, 휘도의 불균일을 방지하거나 최소화할 수 있다.

도 12a에 도시된 실시예는, 채널 길이(L)를 조절하여 제1트랜지스터(T1)의 채널비를 조절하는 예이다. 채널 길이(L)는 게이트전극(G1)의 길이를 조절하여 반도체층(A1)과 게이트전극(G1)의 오버랩 영역을 증가 또는 감소시킴으로써 조절할 수 있다. 채널 길이(L)는 도 12c에 도시된 바와 같이, 반도체층(A1)의 채널영역이 굴곡을 가짐으로써 길게 형성될 수 있다. 반도체층(A1)의 형상은 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등의 굴곡 있는 형상 또는 구부러진 형상과 같이 다양한 실시예가 가능하다.

제3표시영역(DA3)의 제3화소(P3)들과 제4표시영역(DA4)의 제4화소(P4)들의 제1트랜지스터(T1)가 채널 비(W/L1)를 가지는 경우, 제1표시영역(DA1)의 제1화소(P1)들과 제2표시영역(DA2)의 제2화소(P2)들의 제1트랜지스터(T1)는 채널 비(W/L2 < W/L1) 또는 채널 비(W/L3 > W/L1)를 가지도록 설계될 수 있다. 즉, 제1표시영역(DA1)과 제2표시영역(DA2)의 휘도가 제3표시영역(DA3)과 제4표시영역(DA4)의 휘도보다 높거나 낮은 경우, 제1표시영역(DA1)의 제1화소(P1)들과 제2표시영역(DA2)의 제2화소(P2)들의 제1트랜지스터(T1)의 채널 길이를 길게 또는 짧게 하여 채널 비를 감소 또는 증가시킬 수 있다. 이에 따라 제1표시영역(DA1)과 제2표시영역(DA2)의 휘도를 낮추거나 높임으로써 제3표시영역(DA3)과 제4표시영역(DA4)과의 휘도 차를 최소화할 수 있다.

도 12b에 도시된 실시예는, 채널 폭(W)을 조절하여 제1트랜지스터(T1)의 채널비를 조절하는 예이다. 제3표시영역(DA3)의 제3화소(P3)들과 제4표시영역(DA4)의 제4화소(P4)들의 제1트랜지스터(T1)가 채널 비(W1/L)를 가지는 경우, 제1표시영역(DA1)의 제1화소(P1)들과 제2표시영역(DA2)의 제2화소(P2)들의 제1트랜지스터(T1)는 채널 비(W2/L < W1/L) 또는 채 비(W3/L > W1/L)를 가지도록 설계될 수 있다. 즉, 제1표시영역(DA1)과 제2표시영역(DA2)의 휘도가 제3표시영역(DA3)과 제4표시영역(DA4)의 휘도보다 높거나 낮은 경우, 제1표시영역(DA1)의 제1화소(P1)들과 제2표시영역(DA2)의 제2화소(P2)들의 제1트랜지스터(T1)의 채널 폭을 작거나 크게하여 채널 비를 감소 또는 증가시킬 수 있다. 이에 따라 제1표시영역(DA1)과 제2표시영역(DA2)의 휘도를 낮추거나 높임으로써 제3표시영역(DA3)과 제4표시영역(DA4)과의 휘도 차를 최소화할 수 있다.

또한, 제1표시영역(DA1)과 제2표시영역(DA2) 간에도 신호선 길이 및/또는 반도체층의 열 길이 차이에 의한 휘도 편차가 있을 수 있다. 예컨대, 제1표시영역(DA1)의 휘도가 제2표시영역(DA2)의 휘도보다 낮거나 높은 경우, 제2표시영역(DA2)의 제1트랜지스터(T1)의 채널 비를 제1표시영역(DA1)의 제1트랜지스터(T1)의 채널 비보다 감소 또는 증가시킬 수 있다. 이에 따라 제2표시영역(DA2)의 휘도를 제1표시영역(DA1)의 휘도에 근사시킬 수 있다. 다른 실시예에서, 제1표시영역(DA1)의 제1화소(P1)들 각각의 제1트랜지스터(T1)의 채널 비를 조절하여, 제1표시영역(DA1)의 휘도를 제2표시영역(DA2)의 휘도에 근사시킬 수도 있다.

전술된 실시예들은 트랜지스터의 채널 길이 또는 채널 폭을 조절하여 채널 비를 조절함으로써 휘도를 조절하고 있다. 본 발명의 실시예는 이에 한정되지 않는다. 예컨대 채널 길이와 채널 폭을 모두 조절하여 채널 비를 조절할 수도 있다.

또한, 제1표시영역(DA1) 내에서 신호원과의 거리를 고려하여 제1영역(OA)으로부터 멀어질수록 점진적으로 증가 또는 감소하도록 제1표시영역(DA1)의 제1트랜지스터(T1)의 채널 비를 조절할 수 있다. 물론, 제2표시영역(DA2) 내에서 신호원과의 거리를 고려하여 제1영역(OA)으로부터 멀어질수록 점진적으로 증가 또는 감소하도록 제2표시영역(DA1)의 제1트랜지스터(T1)의 채널 비를 조절할 수도 있다.

도 13은 도 6a에 도시된 화소의 제1트랜지스터의 채널 비 조절의 예를 나타낸 도면이다. 도 13의 실시예는 게이트전극(G1)의 사이즈 및 채널 폭의 변경 없이 반도체층을 굴곡시킴으로써 채널 길이를 증가시키는 예이다.

도 13을 참조하면, 제3표시영역(DA3)의 제3화소(P3)들과 제4표시영역(DA4)의 제4화소(P4)들 각각의 제1트랜지스터(T1)는 채널 비(W/L1)를 갖고, 제1표시영역(DA1)의 제1화소(P1)들과 제2표시영역(DA2)의 제2화소(P2)들 각각의 제1트랜지스터(T1)는 채널 비(W/L2 > W/L1) 또는 채널 비(W/L3 < W/L1)를 가질 수 있다.

도 14a는 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다. 도 14b는 도 14a의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.

도 14a 및 도 14b의 실시예는 제1표시영역(DA1)의 제1화소(P1)들 중 일부 및 제2표시영역(DA2)의 제2화소(P2)들 중 일부의 제1트랜지스터(T1)들의 채널 비 조절에 의한 휘도 조절인 점에서, 도 8의 제1표시영역(DA1)의 제1화소(P1)들 및 제2표시영역(DA2)의 제2화소(P2)들 모두의 제1트랜지스터(T1)들의 채널 비 조절에 의한 휘도 조절 실시예와 상이하다.

도 14a 및 도 14b를 참조하면, 제1표시영역(DA1)에 배치된 제1화소(P1)들은 제1표시영역(DA1)의 좌우 경계선을 따라 위치하는 제1-1화소(P11a, P11b)들 및 그 외 제1-2화소(P12)들을 포함할 수 있다. 마찬가지로, 제2표시영역(DA2)에 배치된 제2화소(P2)들은 제2표시영역(DA2)의 좌우 경계선을 따라 위치하는 제2-1화소(P21a, P21b)들 및 그 외 제2-2화소(P22)들을 포함할 수 있다.

제1표시영역(DA1)의 제1-1화소(P11a, P11b)들 및 제2표시영역(DA2)의 제2-1화소(P21a, P21b)들 각각의 제1트랜지스터(T1)의 채널 비만 변경하고, 제1-2화소(P12)들 및 제2-2화소(P22)들 각각의 제1트랜지스터(T1)의 채널 비는 제3표시영역(DA3)의 제3화소(P3)들과 제4표시영역(DA4)의 제4화소(P4)들 각각의 제1트랜지스터(T1)의 채널 비와 동일하게 설계할 수 있다. 즉, 제1표시영역(DA1)의 제1-1화소(P11a, P11b)들 및 제2표시영역(DA2)의 제2-1화소(P21a, P21b)들 각각의 제1트랜지스터(T1)의 채널 비만을 조절하여 제1표시영역(DA1) 및 제2표시영역(DA2)의 휘도를 조절할 수 있다. 제1-1화소(P11a, P11b)들의 제1트랜지스터(T1)들의 채널 비는 제2-1화소(P21a, P21b)들의 제1트랜지스터(T1)들의 채널 비와 동일 또는 상이할 수 있다.

도 15는 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다. 도 16은 도 15의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다. 도 17은 도 15의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 화소들 각각에 포함된 반도체층들을 나타낸다.

도 8 내지 도 14를 참조하여 설명한 실시예들에 따르면, 데이터선들이 y방향을 따라 연장된 것을 도시하나, 본 발명은 이에 한정되지 않는다. 도 15 및 도 16에 도시된 바와 같이 데이터선들은 x방향을 따라 연장되고, 스캔선들은 y방향을 따라 연장될 수 있다.

도 15를 참조하면, 표시패널(10A')은 제1영역(OA), 제1영역(OA)을 둘러싸는 표시영역(DA), 제1영역(OA)을 둘러싸는 제1비표시영역(NDA1), 및 표시영역(DA)을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 도 15는 표시패널(10A') 중 기판(100)의 모습으로 이해될 수 있다. 예컨대, 표시패널(10A')의 기판(100)이 제1영역(OA), 표시영역(DA), 제1비표시영역(NDA1), 및 제2비표시영역(NDA2)을 포함하는 것으로 이해할 수 있다.

표시영역(DA)은 복수의 화소들이 배치되는 영역으로, 제1영역(OA)을 사이에 두고 x방향으로 이격 배치된 제1표시영역(DA1')과 제2표시영역(DA2'), 및 제1표시영역(DA1')과 제2표시영역(DA2')에 의해 y방향으로 이격 배치된 제3표시영역(DA3')과 제4표시영역(DA4')으로 구분될 수 있다. 제1표시영역(DA1')과 제2표시영역(DA2')은 데이터선들의 연장 방향에 평행한 방향으로 배치된 표시영역들일 수 있다.

표시영역(DA)에는 복수의 화소들이 배치된다. 복수의 화소들은 제1표시영역(DA1')에 배치된 제1화소(P1)들, 제2표시영역(DA2')에 배치된 제2화소(P2)들, 제3표시영역(DA3')에 배치된 제3화소(P3)들, 및 제4표시영역(DA4')에 배치된 제4화소(P4)들을 포함할 수 있다. 제1화소(P1)들, 제2화소(P2)들, 제3화소(P3)들, 및 제4화소(P4)들은 각각 앞서 도 5a 또는 도 5b를 참조하여 설명한 화소회로를 구비할 수 있다.

도 16을 참조하면, 제1표시영역(DA1')과 제2표시영역(DA2')을 지나는 데이터선(DLa)들은, 제1영역(OA)을 사이에 두고 제1표시영역(DA1')에 배치된 제1화소(P1)들과 제2표시영역(DA2')에 배치된 제2화소(P2)들에 데이터신호를 제공하도록 x방향으로 연장되며, 제1비표시영역(NDA1)에서 제1영역(OA)의 가장자리를 따라 우회할 수 있다. 제1비표시영역(NDA1)을 지나지 않는 데이터선들, 즉 제3표시영역(DA3') 및 제4표시영역(DA4')에 x방향으로 연장된 데이터선(DLb)들은 실질적으로 직선으로 연장될 수 있다.

제3표시영역(DA3')과 제4표시영역(DA4')을 지나는 스캔선들 중 일부 스캔선(SLa)들은, 제1영역(OA)을 사이에 두고 제3표시영역(DA3')에 배치된 제3화소(P3)들과 제4표시영역(DA4')에 배치된 제4화소(P4)들에 스캔신호를 제공하도록 y방향으로 연장되며, 제1비표시영역(NDA1)에서 제1영역(OA)의 가장자리를 따라 우회할 수 있다. 제1비표시영역(NDA1)을 지나지 않는 스캔선들, 즉 제3표시영역(DA3')에서 제1표시영역(DA1') 또는 제2표시영역(DA2')을 지나 제4표시영역(DA4')까지 y방향으로 연장된 스캔선(SLb)들은 실질적으로 직선으로 연장될 수 있다.

도 17을 참조하면, 제1표시영역(DA1')에 해당하는 제1화소(P1)들 각각은 반도체층(1130')을 포함하며, 제1화소(P1)들의 반도체층(1130')들은 x방향을 따라 서로 연결되어 복수의 제1열(R1')들을 이룰 수 있다. 즉, 각각의 제1열(R1')은 x방향을 따라 연결된 복수의 반도체층(1130')들을 포함한다. 마찬가지로, 제2화소(P2)들, 제3화소(P3)들, 및 제4화소(P4)들 각각은 반도체층(1130')을 포함하며, 각 반도체층(1130')들도 x방향을 따라 서로 연결되어 복수의 제2열(R2')들, 제3열(R3')들, 및 제4열(R4')들을 이룰 수 있다.

제3열(R3')들 및 제4열(R4')들은 x방향을 따라 표시영역(DA)을 가로지르도록 연장되는 반면, 제1열(R1')들 및 제2열(R2')들은 제1영역(OA)을 사이에 두고 상호 이격되어 배치되므로 제1열(R1') 및 제2열(R2')들 각각의 길이는 제3열(R3')들 또는 제4열(R4')들의 길이보다 짧을 수 있다.

제1비표시영역(NDA1)에서 우회하는 데이터선이 배치된 부분 및/또는 길이가 짧은 반도체층의 열들이 배치된 부분, 예컨대, 제1표시영역(DA1') 및 제2표시영역(DA2')의 휘도가 제3표시영역(DA3') 및 제4표시영역(DA4')의 휘도보다 높거나 낮을 수 있다.

본 발명의 실시예에 따른 표시패널(10A')은 제1영역(OA) 주변의 표시영역인 제1표시영역(DA1') 및 제2표시영역(DA2')에 배치된 화소들의 구동 트랜지스터의 채널비를 제1표시영역(DA1') 및 제2표시영역(DA2') 외의 표시영역들에 배치된 화소들의 구동트랜지스터의 채널비와 달리할 수 있다. 즉, 제1표시영역(DA1')의 제1화소(P1)들 및 제2표시영역(DA2')의 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널 비를 제3표시영역(DA3')에 배치된 제3화소(P3)들 각각의 제1트랜지스터(T1) 및 제4표시영역(DA4')에 배치된 제4화소(P4)들 각각의 제1트랜지스터(T1)의 채널 비와 달리할 수 있다. 이에 따라 제1표시영역(DA1')과 제2표시영역(DA2')의 구조에 의해 발생하는 로드의 편차로 인한 휘도의 불균일을 방지하거나 최소화할 수 있다. 제1표시영역(DA1')의 제1화소(P1)들 각각의 제1트랜지스터(T1)의 채널 비와 제2표시영역(DA2')의 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널 비는 동일 또는 상이할 수 있다.

제1표시영역(DA1')의 제1화소(P1)들 및/또는 제2표시영역(DA2')의 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널 비는 제1영역(OA)으로부터 멀어질수록 점진적으로 증가 또는 감소할 수 있다.

제1표시영역(DA1')의 제1화소(P1)들 및 제2표시영역(DA2')의 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널 비는 도 12a 내지 도 12c, 및 도 13을 참조하여 설명한 바와 같이, 제1트랜지스터의 채널 길이 및/또는 채널 폭을 조절하여 조절될 수 있다.

도 18a는 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다. 도 18b는 도 18a의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.

도 18a 및 도 18b의 실시예는 제1표시영역(DA1')의 제1화소(P1)들 중 일부 및 제2표시영역(DA2')의 제2화소(P2)들 중 일부의 제1트랜지스터(T1)들의 채널 비 조절에 의한 휘도 조절인 점에서, 도 15의 제1표시영역(DA1')의 제1화소(P1)들 및 제2표시영역(DA2')의 제2화소(P2)들 모두의 제1트랜지스터(T1)들의 채널 비 조절에 의한 휘도 조절 실시예와 상이하다.

도 18a 및 도 18b를 참조하면, 제1표시영역(DA1')에 배치된 제1화소(P1)들은 제1표시영역(DA1')의 상하 경계선을 따라 위치하는 제1-1화소(P11a, P11b)들 및 그 외 제1-2화소(P12)들을 포함할 수 있다. 마찬가지로, 제2표시영역(DA2')에 배치된 제2화소(P2)들은 제2표시영역(DA2')의 상하 경계선을 따라 위치하는 제2-1화소(P21a, P21b)들 및 그 외 제2-2화소(P22)들을 포함할 수 있다.

제1표시영역(DA1')의 제1-1화소(P11a, P11b)들 및 제2표시영역(DA2')의 제2-1화소(P21a, P21b)들 각각의 제1트랜지스터(T1)의 채널 비만 변경하고, 제1-2화소(P12)들 및 제2-2화소(P22)들 각각의 제1트랜지스터(T1)의 채널 비는 제3표시영역(DA3')의 제3화소(P3)들과 제4표시영역(DA4')의 제4화소(P4)들 각각의 제1트랜지스터(T1)의 채널 비와 동일하게 설계할 수 있다. 즉, 제1표시영역(DA1')의 제1-1화소(P11a, P11b)들 및 제2표시영역(DA2')의 제2-1화소(P21a, P21b)들 각각의 제1트랜지스터(T1)의 채널 비만을 조절하여 제1표시영역(DA1') 및 제2표시영역(DA2')의 휘도를 조절할 수 있다. 제1-1화소(P11a, P11b)들의 제1트랜지스터(T1)들의 채널 비는 제2-1화소(P21a, P21b)들의 제1트랜지스터(T1)들의 채널 비와 동일 또는 상이할 수 있다.

전술된 실시예들은 제1영역(OA)이 하나이며 대략 원형인 것을 도시하고 있으나 본 발명은 이에 한정되지 않는다. 제1영역(OA)의 개수는 2개 이상일 수 있으며, 각각의 형상은 원형, 타원형, 다각형, 별 형상, 다이아몬드 형상 등 다양하게 변경될 수 있음은 물론이다.

도 19는 본 발명의 다른 실시예에 따른 표시장치를 개략적으로 나타낸 사시도이다.

도 19의 표시장치(1B)는 두 개의 제1영역들, 즉 제1-1영역(OA1)과 제1-2영역(OA2), 및 이외의 제2영역을 포함한다. 제2영역은 제1-1영역(OA1)과 제1-2영역(OA2)을 적어도 부분적으로 둘러싸는 표시영역(DA) 및 비표시영역(NDA)을 포함한다. 제1-1영역(OA1)과 제1-2영역(OA2)은 표시영역(DA)의 내측에 위치하고, 표시영역(DA)에 의해 전체적으로 둘러싸일 수 있다. 제1-1영역(OA1)과 제1-2영역(OA2)은 도 2a 내지 도 4d에 도시된 바와 같이 컴포넌트가 배치되는 영역일 수 있다. 제1-1영역(OA1)과 제1-2영역(OA2)은 도 2a에 도시된 바와 같이 개구영역 또는 도 2b에 도시된 바와 같이 투과영역(transmission area)으로 이해될 수 있다. 도 19에서는 개구영역 또는 투과영역이 2개인 것을 도시하고 있으나, 본 발명은 이에 제한되지 않으며 3개 이상의 개구영역 또는 투과영역이 구비될 수 있음은 물론이다. 2개의 개구영역 또는 투과영역은 크기 및 형상 중 적어도 어느 하나가 서로 상이할 수 있다.

비표시영역(NDA)은 제1-1영역(OA1) 및 제1-2영역(OA2)을 둘러싸는 제1비표시영역(NDA1) 및 표시영역(DA)을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 제1비표시영역(NDA1) 및 제2비표시영역(NDA2)은 이미지를 제공하지 않는 영역일 수 있다. 제1비표시영역(NDA1)은 동시에 제1-1영역(OA1) 및 제1-2영역(OA2)을 둘러쌀 수 있다. 제1비표시영역(NDA1)은 제1-1영역(OA1) 및 제1-2영역(OA2) 주변에 구비된 화소(P)들에 신호를 제공하는 신호선들이 배치될 수 있다. 제1비표시영역(NDA1)에는 비발광하는 더미화소(Pd)들이 배치될 수 있다. 제2비표시영역(NDA2)에는 화소(P)들 및 더미화소(Pd)들에 스캔신호를 제공하는 스캔 드라이버, 화소(P)들 및 더미화소(Pd)에 데이터신호를 제공하는 데이터 드라이버 등이 구비될 수 있다. 제1비표시영역(NDA1)은 표시영역(DA)에 의해 전체적으로 둘러싸이고, 표시영역(DA)은 제2비표시영역(NDA2)에 의해 전체적으로 둘러싸일 수 있다.

도 20은 본 발명의 일 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다. 도 21 및 도 22는 도 20의 표시패널의 일부를 나타낸 평면도로서, 제1-1영역 및 제1-2영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.

도 20을 참조하면, 표시패널(10B)은 제1-1영역(OA1) 및 제1-2영역(OA2), 제1-1영역(OA1) 및 제1-2영역(OA2)을 둘러싸는 제1비표시영역(NDA1), 제1비표시영역(NDA1)을 둘러싸는 표시영역(DA), 및 표시영역(DA)을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 도 20은 표시패널(10B) 중 기판(100)의 모습으로 이해될 수 있다. 예컨대, 표시패널(10B)의 기판(100)이 제1-1영역(OA1) 및 제1-2영역(OA2), 표시영역(DA), 제1비표시영역(NDA1), 및 제2비표시영역(NDA2)을 포함하는 것으로 이해할 수 있다.

표시영역(DA)은 복수의 화소들이 배치되는 영역으로, 제1-1영역(OA1)을 사이에 두고 y방향으로 이격 배치된 제1표시영역(DA1) 및 제2표시영역(DA2), 제1-2영역(OA2)을 사이에 두고 y방향으로 이격 배치된 제3표시영역(DA3) 및 제4표시영역(DA4), 제1-1영역(OA1) 및 제1-2영역(OA2)을 사이에 두고 x방향으로 이격 배치된 제5표시영역(DA5) 및 제6표시영역(DA6), 제1표시영역(DA1)과 제3표시영역(DA3) 사이의 제7표시영역(DA7), 및 제2표시영역(DA2)과 제4표시영역(DA4) 사이의 제8표시영역(DA8)으로 구분될 수 있다. 제1표시영역(DA1)과 제2표시영역(DA2), 제3표시영역(DA3) 및 제4표시영역(DA4)은 데이터선들의 연장 방향에 평행한 방향으로 이격 배치된 표시영역들일 수 있다.

표시영역(DA)에는 복수의 화소(P)들이 배치되고, 제1비표시영역(NDA1)에는 더미화소(Pd)들이 배치될 수 있다. 복수의 화소들(P)은 제1표시영역(DA1)에 배치된 제1화소(P1)들, 제2표시영역(DA2)에 배치된 제2화소(P2)들, 제3표시영역(DA3)에 배치된 제3화소(P3)들, 제4표시영역(DA4)에 배치된 제4화소(P4)들, 제5표시영역(DA5)에 배치된 제5화소(P5)들, 및 제6표시영역(DA6)에 배치된 제6화소(P6)들, 제7표시영역(DA7)에 배치된 제7화소(P7)들, 및 제8표시영역(DA8)에 배치된 제8화소(P8)들을 포함할 수 있다. 제1화소(P1)들, 제2화소(P2)들, 제3화소(P3)들, 제4화소(P4)들, 제5화소(P5)들, 및 제6화소(P6)들, 제7화소(P7)들, 제8화소(P8)들은 각각 앞서 도 5a 또는 도 5b를 참조하여 설명한 화소회로를 구비할 수 있다.

도 21을 참조하면, 제1표시영역(DA1)과 제2표시영역(DA2)을 지나는 데이터선(DLa1)들은, 제1영역(OA)을 사이에 두고 제1표시영역(DA1)에 배치된 제1화소(P1)들과 제2표시영역(DA2)에 배치된 제2화소(P2)들에 데이터신호를 제공하도록 y방향으로 연장되며, 제1비표시영역(NDA1)에서 제1영역(OA)의 가장자리를 따라 우회할 수 있다. 제3표시영역(DA3)과 제4표시영역(DA4)을 지나는 데이터선(DLa2)들은, 제2영역(OA2)을 사이에 두고 제3표시영역(DA3)에 배치된 제3화소(P3)들과 제4표시영역(DA4)에 배치된 제4화소(P4)들에 데이터신호를 제공하도록 y방향으로 연장되며, 제1비표시영역(NDA1)에서 제2영역(OA2)의 가장자리를 따라 우회할 수 있다. 제7표시영역(DA7)과 제8표시영역(DA8)을 지나는 데이터선(DLb)들은, 제7표시영역(DA7)에 배치된 제7화소(P7)들, 제8표시영역(DA8)에 배치된 제8화소(P8)들에 데이터신호를 제공하도록 y방향으로 연장되며, 실질적으로 직선일 수 있다. 제1비표시영역(NDA1)을 지나지 않는 데이터선들, 즉 제5표시영역(DA5) 및 제6표시영역(DA6)에 y방향으로 연장된 데이터선(DLc)들은 실질적으로 직선으로 연장될 수 있다.

제5표시영역(DA5)과 제6표시영역(DA6)을 지나는 스캔선들 중 일부 스캔선(SLa)들은, 제1-1영역(OA1)과 제1-2영역(OA2)을 사이에 두고 제5표시영역(DA5)에 배치된 제5화소(P5)들과 제6표시영역(DA6)에 배치된 제6화소(P6)들에 스캔신호를 제공하도록 x방향으로 연장되며, 제1비표시영역(NDA1)에서 제1-1영역(OA1)과 제1-2영역(OA2)의 가장자리를 따라 우회할 수 있다. 제1비표시영역(NDA1)을 지나지 않는 스캔선(SLb)들, 즉 제5표시영역(DA5)에서 제1표시영역(DA1), 제7표시영역(DA7) 및 제3표시영역(DA3)을 지나 제6표시영역(DA6)까지 y방향으로 연장된 스캔선(SLb)들 및 제5표시영역(DA5)에서 제2표시영역(DA2), 제8표시영역(DA8) 및 제4표시영역(DA4)을 지나 제6표시영역(DA6)까지 y방향으로 연장된 스캔선(SLb)들은 실질적으로 직선으로 연장될 수 있다.

도 21은 제1방향(x방향)으로 연장된 스캔선(SLa)들이 표시영역(DA)의 화소(P)와 제1비표시영역(NDA1)의 더미화소(Pd)를 연결하는 것을 도시하며, 제1방향과 교차하는 제2방향(y방향)으로 연장된 데이터선(DLb)들이 화소(P)와 더미화소(Pd)를 연결하는 것을 도시한다. 더미화소(Pd)들은 신호선들에 의해서 전기적 신호를 인가받더라도 발광하지 않을 수 있다. 더미화소(Pd)들은 화소(P)에 포함된 화소회로(PC)와 실질적으로 동일한 구조를 가지는 더미화소회로를 포함하며, 더미화소회로에 전기적 신호를 인가함으로써, 패턴 밀도와 전기적 로드 균일성을 동시에 확보할 수 있다.

도 20 및 도 21을 참조하면, 본 발명의 실시예는 제1-1영역(OA1) 주변의 표시영역인 제1표시영역(DA1) 및 제2표시영역(DA2)에 배치된 화소들의 구동 트랜지스터의 채널비 및 제1-2영역(OA2) 주변의 표시영역인 제3표시영역(DA3) 및 제4표시영역(DA4)에 배치된 화소들의 구동 트랜지스터의 채널비를 제1 내지 제4표시영역들(DA1, DA2, DA3, DA4) 외의 표시영역들에 배치된 화소들의 구동트랜지스터의 채널비와 달리할 수 있다. 즉, 제1표시영역(DA1)의 제1화소(P1)들, 제2표시영역(DA2)의 제2화소(P2)들, 제3표시영역(DA3)의 제3화소(P3)들 및 제4표시영역(DA4)의 제4화소(P4)들 각각의 제1트랜지스터(T1)의 채널 비를 제5표시영역(DA3)에 배치된 제5화소(P5)들, 제6표시영역(DA6)에 배치된 제6화소(P6)들, 제7표시영역(DA7)에 배치된 제7화소(P7)들 및 제8표시영역(DA8)에 배치된 제8화소(P8)들 각각의 제1트랜지스터(T1)의 채널 비와 달리할 수 있다. 이로써 표시영역별 로드의 편차를 최소화할 수 있으며, 휘도의 불균일을 방지하거나 최소화할 수 있다. 더미화소(Pd)들 각각의 제1트랜지스터(T1)의 채널 비는 제7화소(P7)들 및 제8화소(P8)들 각각의 제1트랜지스터(T1)의 채널 비와 동일할 수 있다. 제1표시영역(DA1)의 제1화소(P1)들 각각의 제1트랜지스터(T1)의 채널 비와 제2표시영역(DA2)의 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널 비는 동일 또는 상이할 수 있다. 제3표시영역(DA3)의 제3화소(P3)들 각각의 제1트랜지스터(T1)의 채널 비와 제4표시영역(DA4)의 제4화소(P4)들 각각의 제1트랜지스터(T1)의 채널 비는 동일 또는 상이할 수 있다.

제1표시영역(DA1)의 제1화소(P1)들 및/또는 제2표시영역(DA2)의 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널 비는 제1-1영역(OA1)으로부터 멀어질수록 점진적으로 증가 또는 감소할 수 있다. 제3표시영역(DA3)의 제3화소(P3)들 및/또는 제4표시영역(DA4)의 제4화소(P4)들 각각의 제1트랜지스터(T1)의 채널 비는 제1-2영역(OA2)으로부터 멀어질수록 점진적으로 증가 또는 감소할 수 있다.

제1표시영역(DA1)의 제1화소(P1)들, 제2표시영역(DA2)의 제2화소(P2)들, 제3표시영역(DA3)의 제3화소(P3)들 및 제4표시영역(DA4)의 제4화소(P4)들 각각의 제1트랜지스터(T1)의 채널 비는 도 12a 내지 도 12c, 및 도 13을 참조하여 설명한 바와 같이, 제1트랜지스터의 채널 길이 및/또는 채널 폭을 조절하여 조절될 수 있다.

도 22의 실시예는, 제1표시영역(DA1)의 제1화소(P1)들 중 일부 및 제2표시영역(DA2)의 제2화소(P2)들 중 일부, 제3표시영역(DA3)의 제3화소(P3)들 중 일부 및 제4표시영역(DA4)의 제4화소(P4)들 중 일부의 제1트랜지스터(T1)들의 채널 비 조절에 의한 휘도 조절인 점에서, 도 21의 실시예와 상이하다.

제1표시영역(DA1)에 배치된 제1화소(P1)들은 제1표시영역(DA1)의 좌우 경계선을 따라 위치하는 제1-1화소(P11a, P11b)들 및 그 외 제1-2화소(P12)들을 포함할 수 있다. 제2표시영역(DA2)에 배치된 제2화소(P2)들은 제2표시영역(DA2)의 좌우 경계선을 따라 위치하는 제2-1화소(P21a, P21b)들 및 그 외 제2-2화소(P22)들을 포함할 수 있다. 제3표시영역(DA3)에 배치된 제3화소(P3)들은 제3표시영역(DA3)의 좌우 경계선을 따라 위치하는 제3-1화소(P31a, P31b)들 및 그 외 제3-2화소(P32)들을 포함할 수 있다. 제4표시영역(DA4)에 배치된 제4화소(P4)들은 제4표시영역(DA4)의 좌우 경계선을 따라 위치하는 제4-1화소(P41a, P41b)들 및 그 외 제4-2화소(P42)들을 포함할 수 있다.

제1표시영역(DA1)의 제1-1화소(P11a, P11b)들, 제2표시영역(DA2)의 제2-1화소(P21a, P21b)들, 제3표시영역(DA3)의 제3-1화소(P31a, P31b)들 및 제4표시영역(DA4)의 제4-1화소(P41a, P41b)들 각각의 제1트랜지스터(T1)의 채널 비를 변경할 수 있다. 제1-2화소(P12)들, 제2-2화소(P22)들, 제3-2화소(P32)들 및 제4-2화소(P42)들 각각의 제1트랜지스터(T1)의 채널 비는 제5표시영역(DA5)의 제5화소(P5)들, 제6표시영역(DA6)의 제6화소(P6)들, 제7표시영역(DA7)의 제7화소(P7)들 및 제8표시영역(DA8)의 제8화소(P8)들 각각의 제1트랜지스터(T1)의 채널 비와 동일할 수 있다. 제1-1화소(P11a, P11b)들 각각의 제1트랜지스터(T1)의 채널 비는 제2-1화소(P21a, P21b)들 각각의 제1트랜지스터(T1)의 채널 비와 동일 또는 상이할 수 있다. 제3-1화소(P31a, P31b)들 각각의 제1트랜지스터(T1)의 채널 비는 제4-1화소(P41a, P41b)들 각각의 제1트랜지스터(T1)의 채널 비와 동일 또는 상이할 수 있다.

도 23은 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다. 도 24 및 도 25는 도 23의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.

도 23에 도시된 바와 같이, 데이터선들은 x방향을 따라 연장되고, 스캔선들은 y방향을 따라 연장될 수 있다.

도 23을 참조하면, 표시패널(10B')은 제1-1영역(OA1), 제1-2영역(OA2), 제1-1영역(OA1) 및 제1-2영역(OA2)을 둘러싸는 제1비표시영역(NDA1), 및 표시영역(DA)을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 도 23은 표시패널(10B') 중 기판(100)의 모습으로 이해될 수 있다. 예컨대, 표시패널(10B')의 기판(100)이 제1-1영역(OA1), 제1-2영역(OA2), 표시영역(DA), 제1비표시영역(NDA1) 및 제2비표시영역(NDA2)을 포함하는 것으로 이해할 수 있다.

표시영역(DA)은 복수의 화소들이 배치되는 영역으로, 제1-1영역(OA1)을 사이에 두고 x방향으로 이격 배치된 제1표시영역(DA1') 및 제2표시영역(DA2'), 제1-2영역(OA2)을 사이에 두고 x방향으로 이격 배치된 제3표시영역(DA3') 및 제4표시영역(DA4')으로 구분될 수 있다. 제1표시영역(DA1')과 제2표시영역(DA2')은 데이터선들의 연장 방향에 평행한 방향으로 이격 배치된 표시영역들일 수 있다.

도 24를 참조하면, 제1표시영역(DA1')과 제2표시영역(DA2')을 지나는 데이터선(DLa)들은, 제1-1영역(OA1) 및 제1-2영역(OA2)을 사이에 두고 제1표시영역(DA1')에 배치된 제1화소(P1)들과 제2표시영역(DA2')에 배치된 제2화소(P2)들에 데이터신호를 제공하도록 x방향으로 연장되며, 제1비표시영역(NDA1)에서 제1-1영역(OA1) 및 제1-2영역(OA2)의 가장자리를 따라 우회할 수 있다. 제1비표시영역(NDA1)을 지나지 않는 데이터선들, 즉 제3표시영역(DA3') 및 제4표시영역(DA4')에 x방향으로 연장된 데이터선(DLb)들은 실질적으로 직선으로 연장될 수 있다.

제3표시영역(DA3')과 제4표시영역(DA4')을 지나는 스캔선들 중 일부 스캔선(SLa1)들은, 제1-1영역(OA)을 사이에 두고 제3표시영역(DA3')에 배치된 제3화소(P3)들과 제4표시영역(DA4')에 배치된 제4화소(P4)들에 스캔신호를 제공하도록 y방향으로 연장되며, 제1비표시영역(NDA1)에서 제1-1영역(OA1)의 가장자리를 따라 우회할 수 있다. 제3표시영역(DA3')과 제4표시영역(DA4')을 지나는 스캔선들 중 일부 스캔선(SLa2)들은, 제1-2영역(OA2)을 사이에 두고 제3표시영역(DA3')에 배치된 제3화소(P3)들과 제4표시영역(DA4')에 배치된 제4화소(P4)들에 스캔신호를 제공하도록 y방향으로 연장되며, 제1비표시영역(NDA1)에서 제1-2영역(OA2)의 가장자리를 따라 우회할 수 있다. 제3표시영역(DA3')에서 제1-1영역(OA1)과 제1-2영역(OA2)의 사이를 지나 제4표시영역(DA4')까지 y방향으로 연장된 스캔선(SLb)들은 실질적으로 직선으로 연장될 수 있다. 제1비표시영역(NDA1)을 지나지 않는 스캔선들, 즉 제3표시영역(DA3')에서 제1표시영역(DA1') 또는 제2표시영역(DA2')을 지나 제4표시영역(DA4')까지 y방향으로 연장된 스캔선(SLc)들은 실질적으로 직선으로 연장될 수 있다.

도 24는 제2방향(y방향)으로 연장된 스캔선(SLb)들이 표시영역(DA)의 화소(P)와 제1비표시영역(NDA1)의 더미화소(Pd)를 연결하는 것을 도시하며, 제1방향(x방향)으로 연장된 데이터선(DLa)들이 화소(P)와 더미화소(Pd)를 연결하는 것을 도시한다.

도 23 및 도 24를 참조하면, 본 발명의 실시예는 제1-1영역(OA1)과 제1-2영역(OA2) 주변의 표시영역인 제1표시영역(DA1') 및 제2표시영역(DA2')에 배치된 화소들의 구동 트랜지스터의 채널비를 제1표시영역(DA1') 및 제2표시영역(DA2') 외의 표시영역들에 배치된 화소들의 구동트랜지스터의 채널비와 달리할 수 있다. 즉, 제1표시영역(DA1')의 제1화소(P1)들 및 제2표시영역(DA2')의 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널 비를 제3표시영역(DA3')에 배치된 제3화소(P3)들 및 제4표시영역(DA4)에 배치된 제4화소(P4)들 각각의 제1트랜지스터(T1)의 채널 비와 달리할 수 있다. 이로써 표시영역별 로드의 편차를 최소화할 수 있으며, 휘도의 불균일을 방지하거나 최소화할 수 있다. 더미화소(Pd)들 각각의 제1트랜지스터(T1)의 채널 비는 제1화소(P1)들 및 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널 비와 동일할 수 있다. 제1표시영역(DA1')의 제1화소(P1)들 각각의 제1트랜지스터(T1)의 채널 비와 제2표시영역(DA2')의 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널 비는 동일 또는 상이할 수 있다.

제1표시영역(DA1')의 제1화소(P1)들 및/또는 제2표시영역(DA2')의 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널 비는 제1-1영역(OA1) 및 제1-2영역(OA2)으로부터 멀어질수록 점진적으로 증가 또는 감소할 수 있다.

도 25의 실시예는, 제1표시영역(DA1')의 제1화소(P1)들 중 일부 및 제2표시영역(DA2')의 제2화소(P2)들 중 일부의 제1트랜지스터(T1)들의 채널 비 조절에 의한 휘도 조절인 점에서, 도 24의 실시예와 상이하다.

제1표시영역(DA1')에 배치된 제1화소(P1)들은 제1표시영역(DA1')의 상하 경계선을 따라 위치하는 제1-1화소(P11a, P11b)들 및 그 외 제1-2화소(P12)들을 포함할 수 있다. 제2표시영역(DA2')에 배치된 제2화소(P2)들은 제2표시영역(DA2')의 상하 경계선을 따라 위치하는 제2-1화소(P21a, P21b)들 및 그 외 제2-2화소(P22)들을 포함할 수 있다. 제1비표시영역(NDA1)에 배치된 더미화소(Pd)들은 제1비표시영역(NDA1)의 상하 경계를 따라 위치하는 더미화소(Pd1)들 및 그 외 더미화소(Pd2)들을 포함할 수 있다.

제1표시영역(DA1')의 제1-1화소(P11a, P11b)들 및 제2표시영역(DA2)의 제2-1화소(P21a, P21b)들 각각의 제1트랜지스터(T1)의 채널 비를 변경할 수 있다. 제1-2화소(P12)들 및 제2-2화소(P22)들 각각의 제1트랜지스터(T1)의 채널 비는 제3표시영역(DA3')의 제3화소(P3)들 및 제4표시영역(DA4')의 제4화소(P4)들 각각의 제1트랜지스터(T1)의 채널 비와 동일할 수 있다. 제1-1화소(P11a, P11b)들 각각의 제1트랜지스터(T1)의 채널 비는 제2-1화소(P21a, P21b)들 각각의 제1트랜지스터(T1)의 채널 비와 동일 또는 상이할 수 있다. 더미화소(Pd1)들의 채널 비는 제1-1화소(P11a, P11b)들 및 제2-1화소(P21a, P21b)들 각각의 제1트랜지스터(T1)의 채널 비와 동일할 수 있다. 더미화소(Pd2)들의 채널 비는 제1-2화소(P12)들 및 제2-2화소(P22)들 각각의 제1트랜지스터(T1)의 채널 비와 동일할 수 있다.

도 26은 본 발명의 다른 실시예에 따른 표시장치를 개략적으로 나타낸 사시도이다.

도 26의 표시장치(1C)는 제1영역(OA) 및 제1영역(OA) 이외의 제2영역을 포함한다. 제1영역(OA)은 표시장치(1C)의 일 변에서 내측으로 인입된 트렌치부 또는 표시장치(1C)를 관통하는 개구영역으로 이해될 수 있다. 제1영역(OA)은 U자 형태 또는 다각형의 일부의 형태가 제거된 형상으로 구비될 수 있는 등 다양한 변형이 가능하다. 제1영역(OA)은 도 27을 참조하여 후술할 컴포넌트가 배치되는 영역일 수 있다. 제2영역은 제1영역(OA)을 적어도 부분적으로 둘러싸는 표시영역(DA) 및 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 제1영역(OA)을 둘러싸는 제1비표시영역(NDA1) 및 표시영역(DA)을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다.

도 27은 본 발명의 일 실시예에 따른 표시장치를 간략하게 나타낸 단면도로서, 도 26의 IV-IV'선에 따른 단면에 대응할 수 있다.

도 27을 참조하면, 표시장치(1C)는 표시패널(10), 표시패널(10) 상에 배치되는 입력감지층(40), 및 광학 기능층(50)을 포함할 수 있으며, 이들은 윈도우(60)로 커버될 수 있다. 표시장치(1C)는 휴대폰(mobile phone), 노트북, 스마트 워치와 같은 다양한 종류의 전자 기기일 수 있다. 표시패널(10)과 입력감지층(40) 사이 및/또는 입력감지층(40)과 광학 기능층(50) 사이에는 점착층이 개재될 수 있다.

표시패널(10), 입력감지층(40) 및 광학 기능층(50)은 각각 개구영역(OA)에 대응하는 개구를 포함할 수 있다. 표시패널(10)의 개구(10OA), 입력감지층(40)의 개구(40OA), 및 광학 기능층(50)의 개구(50OA)는 각각 제1영역(OA)에 위치하며, 서로 중첩할 수 있다. 제1영역(OA)은 표시장치(1C)에 다양한 기능을 부가하기 위한 컴포넌트(20)가 위치하는 일종의 컴포넌트 영역일 수 있다. 컴포넌트(20)는 도 27에 도시된 바와 같이 표시패널(10)의 아래에 배치될 수 있다. 또는, 컴포넌트(20)는 제1 내지 제3개구(10OA, 40OA, 50OA) 내에 위치할 수 있다.

표시패널(10), 입력감지층(40), 광학 기능층(50) 및 컴포넌트(20)는 도 1을 참조하여 설명되었으므로 상세한 설명은 생략한다.

도 28은 본 발명의 일 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다. 도 29 및 도 30은 도 28의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.

도 28을 참조하면, 표시패널(10C)은 제1영역(OA), 제1영역(OA)을 둘러싸는 표시영역(DA), 제1영역(OA)을 둘러싸는 제1비표시영역(NDA1), 및 표시영역(DA)을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 도 28은 표시패널(10C) 중 기판(100)의 모습으로 이해될 수 있다. 예컨대, 표시패널(10C)의 기판(100)이 제1영역(OA), 표시영역(DA), 제1비표시영역(NDA1), 및 제2비표시영역(NDA2)을 포함하는 것으로 이해할 수 있다.

표시영역(DA)은 복수의 화소들이 배치되는 영역으로, 제1표시영역(DA1), 제2표시영역(DA2) 및 제3표시영역(DA3)으로 구분될 수 있다. 제1표시영역(DA1)은 제1영역(OA)에 인접하고 데이터선의 연장 방향에 평행한 방향, y방향에 배치될 수 있다. 제2표시영역(DA2) 및 제3표시영역(DA3)은 제1표시영역(DA1)보다 제2방향(y방향)으로 돌출되어 구비되며, 제2표시영역(DA2)과 제3표시영역(DA3)은 제1방향(x방향)을 따라 제1표시영역(DA1)을 사이에 두고 x방향으로 이격되어 배치될 수 있다.

복수의 화소들은, 제1표시영역(DA1)에 배치된 제1화소(P1)들, 제2표시영역(DA2)에 배치된 제2화소(P2)들 및 제3표시영역(DA3)에 배치된 제3화소(P3)들을 포함할 수 있다. 제1화소(P1)들, 제2화소(P2)들 및 제3화소(P3)들은 각각 앞서 도 5a 및 도 5b를 참조하여 설명한 화소회로를 구비할 수 있다.

도 29를 참조하면, 표시영역(DA)을 지나는 데이터선들은 제2방향(y방향)으로 연장되고, 스캔선들은 제1방향(x방향)으로 연장될 수 있다. 화소(P)들에 신호를 공급하는 신호선들 중 제1영역(OA)과 인접한 신호선들은 제1영역(OA)을 우회하여 제1비표시영역(NDA1)을 지나갈 수 있다.

제1표시영역(DA1)을 지나는 데이터선(DLa)들, 제2표시영역(DA2) 및 제3표시영역(DA3)을 지나는 데이터선(DLb)들은 y방향으로 실질적으로 직선으로 연장될 수 있다. 제1영역(OA)에 의해 제1표시영역(DA1)을 지나는 데이터선(DLa)들의 길이는 제2표시영역(DA2) 및 제3표시영역(DA3)을 지나는 데이터선(DLb)들의 길이보다 짧을 수 있다. 또한, 도시되지 않았으나, 도 10을 참조하여 설명한 바와 같이, 제1표시영역(DA1)에서 제2방향을 따라 배열된 복수의 제1화소(P1)들의 반도체층이 연결된 제1반도체층의 길이는 제2표시영역(DA2)에서 제2방향을 따라 배열된 복수의 제2화소(P2)들의 반도체층이 연결된 제2반도체층 및 제3표시영역(DA3)에서 제2방향을 따라 배열된 복수의 제3화소(P3)들의 반도체층이 연결된 제3반도체층의 길이보다 짧을 수 있다.

제2표시영역(DA2)과 제3표시영역(DA3)을 지나는 스캔선들 중 일부 스캔선(SLa)들은, 제1영역(OA)을 사이에 두고 제2표시영역(DA2)에 배치된 제2화소(P2)들과 제3표시영역(DA3)에 배치된 제3화소(P3)들에 스캔신호를 제공하도록 x방향으로 연장되며, 제1비표시영역(NDA1)에서 제1영역(OA)의 가장자리를 우회하며 제1비표시영역(NDA1)을 지나갈 수 있다. 제2표시영역(DA2)에서 제1표시영역(DA1)을 지나 제3표시영역(DA3)을 지나는 스캔선(SLb)들은 제2표시영역(DA2)에 배치된 제2화소(P2)들, 제1표시영역(DA1)에 배치된 제1화소(P1)들, 및 제3표시영역(DA3)에 배치된 제3화소(P3)들에 스캔신호를 제공하도록 x방향으로 연장되며, 실질적으로 직선일 수 있다.

전술된 구조 차이, 즉 데이터선의 길이 및/또는 반도체층의 길이에 따라 표시영역(DA)의 부분별로 로드(load)의 편차가 야기되며, 특히, 데이터선 및/또는 반도체층의 길이가 짧은 부분, 예컨대, 제1표시영역(DA1)의 휘도가 제2표시영역(DA2) 및 제3표시영역(DA3)의 휘도보다 높거나 낮을 수 있다.

본 발명의 실시예에 따른 표시패널(10C)은 제1영역(OA) 주변의 표시영역인 제1표시영역(DA1)에 배치된 화소들의 구동 트랜지스터의 채널비를 제1표시영역(DA1) 외의 표시영역들에 배치된 화소들의 구동트랜지스터의 채널비와 달리할 수 있다. 즉, 제1표시영역(DA1)에 배치된 제1화소(P1)들의 구동 트랜지스터인 제1트랜지스터(T1)들의 채널 비를 제2표시영역(DA2)에 배치된 제2화소(P2)들의 제1트랜지스터(T1)들 및 제3표시영역(DA3)에 배치된 제3화소(P3)들의 제1트랜지스터(T1)들의 채널 비와 달리함으로써, 휘도의 불균일을 방지하거나 최소화할 수 있다.

제1표시영역(DA1)의 제1화소(P1)들 각각의 제1트랜지스터(T1)의 채널 비는 제1영역(OA)으로부터 멀어질수록 점진적으로 증가 또는 감소할 수 있다. 제1표시영역(DA1)의 제1화소(P1)들 각각의 제1트랜지스터(T1)의 채널 비는 도 12a 내지 도 12c, 및 도 13을 참조하여 설명한 바와 같이, 제1트랜지스터의 채널 길이 및/또는 채널 폭을 조절하여 조절될 수 있다.

도 30의 실시예는, 제1표시영역(DA1)의 제1화소(P1)들 중 일부의 제1트랜지스터(T1)들의 채널 비 조절에 의한 휘도 조절인 점에서, 도 29의 실시예와 상이하다.

제1표시영역(DA1)에 배치된 제1화소(P1)들은 제1표시영역(DA1)의 좌우 경계선을 따라 위치하는 제1-1화소(P11a, P11b)들 및 그 외 제1-2화소(P12)들을 포함할 수 있다. 제1표시영역(DA1)의 제1-1화소(P11a, P11b)들 각각의 제1트랜지스터(T1)의 채널 비를 변경할 수 있다. 제1-2화소(P12)들 각각의 제1트랜지스터(T1)의 채널 비는 제2표시영역(DA2)의 제2화소(P2)들 및 제3표시영역(DA3)의 제3화소(P3)들 각각의 제1트랜지스터(T1)의 채널 비와 동일할 수 있다.

도 31은 본 발명의 다른 실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다. 도 32 및 도 33은 도 31의 표시패널의 일부를 나타낸 평면도로서, 제1영역 주변에 배치된 배선, 예컨대 신호선들을 나타낸다.

도 32에 도시된 바와 같이, 데이터선들은 x방향을 따라 연장되고, 스캔선들은 y방향을 따라 연장될 수 있다.

도 31을 참조하면, 표시패널(10C')은 제1영역(OA), 제1영역(OA)을 둘러싸는 제1비표시영역(NDA1), 및 표시영역(DA)을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 도 31은 표시패널(10C') 중 기판(100)의 모습으로 이해될 수 있다. 예컨대, 표시패널(10C')의 기판(100)이 제1영역(OA), 표시영역(DA), 제1비표시영역(NDA1) 및 제2비표시영역(NDA2)을 포함하는 것으로 이해할 수 있다.

표시영역(DA)은 복수의 화소들이 배치되는 영역으로, 제1영역(OA)을 사이에 두고 x방향으로 이격 배치된 제1표시영역(DA1')과 제2표시영역(DA2'), 및 제3표시영역(DA3')으로 구분될 수 있다. 제1표시영역(DA1')과 제2표시영역(DA2')은 데이터선의 연장 방향과 평행한 방향으로 배치된 표시영역들일 수 있다.

표시영역(DA)에는 복수의 화소들이 배치된다. 복수의 화소들은 제1표시영역(DA1')에 배치된 제1화소(P1)들, 제2표시영역(DA2')에 배치된 제2화소(P2)들, 제3표시영역(DA3')에 배치된 제3화소(P3)들을 포함할 수 있다. 제1화소(P1)들, 제2화소(P2)들, 및 제3화소(P3)들은 각각 앞서 도 5a 또는 도 5b를 참조하여 설명한 화소회로를 구비할 수 있다.

도 32를 참조하면, 제1표시영역(DA1')과 제2표시영역(DA2')을 지나는 데이터선(DLa)들은, 제1영역(OA)을 사이에 두고 제1표시영역(DA1')에 배치된 제1화소(P1)들과 제2표시영역(DA2')에 배치된 제2화소(P2)들에 데이터신호를 제공하도록 x방향으로 연장되며, 제1비표시영역(NDA1)에서 제1영역(OA)의 가장자리를 따라 우회할 수 있다. 제1표시영역(DA1')과 제2표시영역(DA2')을 지나는 데이터선(DLa)들 중 제1표시영역(DA1')과 제3표시영역(DA3')의 경계을 따라 위치하는 데이터선(DLa')은 제1비표시영역(NDA1)을 지나되, 실질적으로 직선으로 연장될 수 있다. 제1비표시영역(NDA1)을 지나지 않는 데이터선들, 즉 제3표시영역(DA3')에서 x방향으로 연장된 데이터선(DLb)들은 실질적으로 직선으로 연장될 수 있다.

제3표시영역(DA2')을 지나는 스캔선들 중 일부 스캔선(SLa)들, 제1표시영역(DA1')과 제3표시영역(DA3')을 지나는 스캔선(SLb)들 및 제2표시영역(DA2')과 제3표시영역(DA3')을 지나는 스캔선(SLb)들은 y방향으로 연장되며, 실질적으로 직선일 수 있다. 스캔선(SLa)들의 길이는 스캔선(SLb)들의 길이보다 짧을 수 있다.

도 31 및 도 32를 참조하면, 본 발명의 실시예는 제1영역(OA) 주변의 표시영역인 제1표시영역(DA1') 및 제2표시영역(DA2')에 배치된 화소들의 구동 트랜지스터의 채널비를 제1표시영역(DA1') 및 제2표시영역(DA2') 외의 표시영역들에 배치된 화소들의 구동트랜지스터의 채널비와 달리할 수 있다. 즉, 제1표시영역(DA1')의 제1화소(P1)들 및 제2표시영역(DA2')의 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널비를 제3표시영역(DA3')에 배치된 제3화소(P3)들에 배치된 제3화소(P3)들 각각의 제1트랜지스터(T1)의 채널 비와 달리할 수 있다. 이로써 표시영역별 구조 차이에 의한 휘도 차를 최소화하여 휘도의 불균일을 최소화할 수 있다. 제1표시영역(DA1')의 제1화소(P1)들 각각의 제1트랜지스터(T1)의 채널 비와 제2표시영역(DA2')의 제2화소(P2)들 각각의 제1트랜지스터(T1)의 채널 비는 동일 또는 상이할 수 있다.

도 33의 실시예는, 제1표시영역(DA1')의 제1화소(P1)들 중 일부 및 제2표시영역(DA2')의 제2화소(P2)들 중 일부의 제1트랜지스터(T1)들의 채널 비 조절에 의한 휘도 조절인 점에서, 도 32의 실시예와 상이하다.

제1표시영역(DA1')에 배치된 제1화소(P1)들은 제1표시영역(DA1')과 제3표시영역(DA3')의 경계선을 따라 인접하게 위치하는 제1-1화소(P11)들 및 그 외 제1-2화소(P12)들을 포함할 수 있다. 제2표시영역(DA2')에 배치된 제2화소(P2)들은 제2표시영역(DA2')과 제3표시영역(DA3')의 경계선을 따라 인접하게 위치하는 제2-1화소(P21)들 및 그 외 제2-2화소(P22)들을 포함할 수 있다. 제1표시영역(DA1')과 제3표시영역(DA3')의 경계선 및 제2표시영역(DA2')과 제3표시영역(DA3')의 경계선을 따라 배치된 데이터선(DLa')은 실질적으로 직선으로 연장되나, 제1비표시영역(NDA1)을 지나며, 제1비표시영역(NDA1)에서는 데이터선(DLa')에 연결된 화소가 없어, 제3표시영역(DA3')과 로드 편차가 존재할 수 있다.

본 발명의 실시예에서는, 제1표시영역(DA1')의 제1-1화소(P11)들 및 제2표시영역(DA2)의 제2-1화소(P21)들 각각의 제1트랜지스터(T1)의 채널 비를 변경할 수 있다. 제1-2화소(P12)들 및 제2-2화소(P22)들 각각의 제1트랜지스터(T1)의 채널 비는 제3표시영역(DA3')의 제3화소(P3)들 각각의 제1트랜지스터(T1)의 채널 비와 동일할 수 있다. 제1-1화소(P11)들 각각의 제1트랜지스터(T1)의 채널 비는 제2-1화소(P21)들 각각의 제1트랜지스터(T1)의 채널 비와 동일 또는 상이할 수 있다.

본 발명의 실시예들에 따른 표시장치들은 표시패널에 구비되는 배선 및/또는 회로소자들의 배치 및/또는 배열에 따라 발생하는 표시영역별 휘도 편차를 구동트랜지스터의 사이즈 변경으로 최소화할 수 있다.

본 발명의 실시예들에 따른 표시장치들은 개구영역(OA) 주변의 표시영역에 배치된 화소들의 구동 트랜지스터의 채널비를 그 외 표시영역들에 배치된 화소들의 구동트랜지스터의 채널비와 달리할 수 있다. 개구영역(OA) 주변의 표시영역은 개구영역(OA)을 사이에 두고 제1서브표시영역과 제2서브표시영역으로 구분할 수 있다. 예컨대, 도 8에 도시된 제1표시영역(DA1) 및 제2표시영역(DA2)은 각각 제1서브표시영역 및 제2서브표시영역으로 정의될 수 있다.

전술된 본 발명의 실시예들에 따른 표시장치들(1A, 1B, 1C)로서, 유기발광 표시장치를 예로 하여 설명하였지만, 본 발명의 표시장치는 이에 제한되지 않는다. 다른 실시예로서, 표시장치는 무기발광 표시장치(Inorganic Light Emitting Display 또는 무기 EL 표시장치)이거나, 양자점 발광 표시장치(Quantum dot Light Emitting Display)와 같은 표시장치일 수 있다. 예컨대, 표시장치에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.

이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims

개구영역 및 상기 개구영역을 적어도 일부 둘러싸는 표시영역을 포함하는 기판; 및
상기 표시영역에 배치된 복수의 화소들;을 포함하고,
상기 표시영역은, 상기 개구영역 주변의 제1표시영역 및 상기 제1표시영역 외의 제2표시영역을 포함하고,
상기 제1표시영역에 배치된 제1화소의 제1구동트랜지스터의 사이즈는 상기 제2표시영역에 배치된 제2화소의 제2구동트랜지스터의 사이즈와 상이한, 표시패널.
제1항에 있어서,
상기 제1구동트랜지스터의 채널 길이에 대한 채널 폭의 제1채널비가 상기 제2구동트랜지스터의 채널 길이에 대한 채널 폭의 제2채널비보다 크거나 작은, 표시패널.
제2항에 있어서,
상기 제1채널비가 상기 개구영역으로부터 멀어질수록 점진적으로 증가 또는 감소하는, 표시패널.
제1항에 있어서,
상기 개구영역은 상기 표시영역 내에 구비되고, 상기 기판을 관통하는 영역인, 표시패널.
제1항에 있어서,
상기 개구영역은 상기 표시영역 내에 구비된 투과영역인, 표시패널.
제1항에 있어서,
상기 개구영역은 상기 기판의 일변에서 내측으로 인입된 트렌치인, 표시장치.
제1항에 있어서,
상기 기판은 상기 개구영역과 상기 표시영역 사이의 제1비표시영역 및 상기 표시영역을 둘러싸는 제2비표시영역을 포함하는, 표시패널.
제7항에 있어서,
상기 제1표시영역은 상기 개구영역을 사이에 두고 일 방향으로 이격 배치된 제1서브표시영역 및 제2서브표시영역을 포함하는, 표시패널.
제8항에 있어서,
상기 제1화소는, 상기 제1서브표시영역과 상기 제2표시영역의 경계에 인접한 화소들 중 하나이고,
상기 제2화소는 상기 제2서브표시영역과 상기 제2표시영역의 경계에 인접한 화소들 중 하나인, 표시패널.
제8항에 있어서,
상기 제1서브표시영역의 제1화소와 상기 제2서브표시영역의 제1화소를 연결하는 신호선이 상기 일 방향을 따라 연장되고, 상기 제1비표시영역을 지나며 상기 개구영역을 우회하는, 표시패널.
제7항에 있어서,
상기 개구영역이 복수로 구비되고,
상기 제1비표시영역이 상기 복수의 개구영역들을 둘러싸고,
상기 제1비표시영역에 적어도 하나의 더미화소가 배치된, 표시패널.
제11항에 있어서,
상기 제1표시영역은 상기 개구영역들 각각을 사이에 두고 일 방향으로 이격 배치된 제1서브표시영역 및 제2서브표시영역을 포함하는, 표시패널.
제12항에 있어서,
상기 제1서브표시영역의 제1화소와 상기 제2서브표시영역의 제1화소를 연결하는 신호선이 상기 더미화소와 연결된, 표시패널.
제11항에 있어서,
상기 복수의 개구영역들은 크기 및 형상 중 적어도 어느 하나가 서로 다른, 표시패널.
제8항에 있어서,
상기 제1서브표시영역의 제1화소들 각각의 반도체층이 상기 일 방향을 따라 연결된 제1열과, 상기 제2서브표시영역의 제1화소들 각각의 반도체층이 상기 일 방향을 따라 연결된 제2열이 상기 개구영역을 사이에 두고 서로 이격되고,
상기 제2표시영역의 제2화소들 각각의 반도체층이 상기 일 방향을 따라 연결된 제3열의 길이가 상기 제1열 및 상기 제2열의 길이보다 긴, 표시패널.
표시영역 및 상기 표시영역 내의 개구영역을 포함하는 기판; 및
상기 표시영역에 배치된 복수의 화소들;을 포함하고,
상기 표시영역은, 상기 개구영역 주변의 제1표시영역 및 상기 제1표시영역 외의 제2표시영역을 포함하고,
상기 제1표시영역에 배치된 제1화소의 제1구동트랜지스터의 채널 길이에 대한 채널 폭의 제1채널비가 상기 제2표시영역에 배치된 제2화소의 제2구동트랜지스터의 채널 길이에 대한 채널 폭의 제2채널비와 상이한, 표시패널.
제16항에 있어서,
상기 제1채널비가 상기 제2채널비보다 크거나 작은, 표시패널.
제17항에 있어서,
상기 제1채널비가 상기 개구영역으로부터 멀어질수록 점진적으로 증가 또는 감소하는, 표시패널.
제16항에 있어서,
상기 제1표시영역은 상기 개구영역을 사이에 두고 일 방향으로 이격 배치된 제1서브표시영역 및 제2서브표시영역을 포함하는, 표시장치.
제19항에 있어서,
상기 제1화소는 상기 제1서브표시영역과 상기 제2표시영역의 경계에 인접한 화소들 중 하나이고,
상기 제2화소는 상기 제2서브표시영역과 상기 제2표시영역의 경계에 인접한 화소들 중 하나인, 표시패널.