KR101950473B1 - 플렉서블 디스플레이 패널 - Google Patents

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KR101950473B1
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Abstract

본 발명은 플렉서블 디스플레이 패널을 개시한다.
본 발명의 플렉서블 디스플레이 패널은, 평면형의 제1표시영역, 상기 제1표시영역의 양측으로 일정 각도 구부러진 만곡형의 제2표시영역을 갖고, 상기 제1표시영역과 제2표시영역에 복수의 화소가 배치되고, 상기 복수의 화소 각각이 발광 소자 및 상기 발광 소자에 접속되어 구동 전류를 공급하는 구동 박막 트랜지스터를 구비하고, 상기 제1표시영역과 제2표시영역의 경계를 기준으로 상기 제2표시영역의 적어도 일부에서 일 방향으로 배치된 화소마다 상기 구동 전류의 크기가 다르도록 상기 구동 박막 트랜지스터의 사이즈가 다르게 설정됨을 특징으로 한다.

Description

플렉서블 디스플레이 패널{Flexible display panel}
본 발명은 플렉서블 디스플레이 패널에 관한 것이다.
최근 플렉서블 표시 장치(flexible Display)가 디스플레이 분야의 신기술로 각광받고 있다. 이러한 플렉서블 표시 장치는 플라스틱 등의 얇고 휘어지는 기판에 구현되어 종이처럼 접거나 말아도 손상되지 않는다. 현재 박막 트랜지스터(TFT: thin film transistor)를 구비한 액정 표시 장치(LCD: liquid crystal display) 및 유기 발광 표시 장치(OLED: organic light emitting display) 등을 채용하여 플렉서블 표시 장치를 구현하고 있다.
본 발명은 플렉서블 디스플레이 패널의 휘어짐에 의해 발생하는 화질 특성 불균일을 해소할 수 있는 화소 구조를 갖는 플렉서블 디스플레이 패널을 제공한다.
본 발명의 바람직한 일 실시예에 따른 플렉서블 디스플레이 패널은, 평면형의 제1표시영역, 상기 제1표시영역의 양측으로 일정 각도 구부러진 만곡형의 제2표시영역을 갖고, 상기 제1표시영역과 제2표시영역에 복수의 화소가 배치되고, 상기 복수의 화소 각각이 발광 소자 및 상기 발광 소자에 접속되어 구동 전류를 공급하는 구동 박막 트랜지스터를 구비하고, 상기 제1표시영역과 제2표시영역의 경계를 기준으로 상기 제2표시영역의 적어도 일부에서 일 방향으로 배치된 화소마다 상기 구동 전류의 크기가 다르도록 상기 구동 박막 트랜지스터의 사이즈가 다르게 설정됨을 특징으로 한다.
상기 구동 박막 트랜지스터의 사이즈는 구동 게이트 전극의 길이를 조절하여 상기 구동 게이트 전극과 구동 반도체층이 오버랩되는 채널 영역의 길이를 조절함으로써 다르게 설정될 수 있다.
상기 플렉서블 디스플레이 패널은, 상기 제1표시영역과 상기 제2표시영역의 경계를 기준으로 시감 거리 및 시야각이 증가하는 제1 방향으로 휘도가 높아지도록, 상기 제1 방향을 따라 배치된 화소들의 구동 박막 트랜지스터의 사이즈가 점진적으로 감소하도록 설계될 수 있다.
상기 플렉서블 디스플레이 패널은, 상기 제1표시영역과 상기 제2표시영역의 경계를 기준으로 시감 거리 및 시야각이 증가하는 제1 방향으로 휘도가 낮아지도록, 상기 제1 방향을 따라 연속하여 배치된 화소들의 구동 박막 트랜지스터의 사이즈가 점진적으로 증가하도록 설계될 수 있다.
상기 플렉서블 디스플레이 패널은, 상기 제1표시영역과 상기 제2표시영역의 경계를 기준으로 특정 색의 표시 비율이 높아지는 제1 방향으로 상기 특정 색의 휘도가 낮아지도록, 상기 제1 방향을 따라 연속하여 배치된 상기 특정 색과 관련된 적어도 하나의 색 화소들의 구동 박막 트랜지스터의 사이즈가 점진적으로 증가하도록 설계될 수 있다. 이때 상기 제1표시영역의 색 화소들의 구동 박막 트랜지스터의 사이즈는 동일할 수 있다. 상기 색 화소들은 적색 화소, 녹색 화소 및 청색 화소를 포함할 수 있다.
상기 구동 박막 트랜지스터는, 구동 반도체층; 상기 구동 반도체층 상부의 제1절연막과 상기 제1절연막 상에 배치된 스토리지 커패시터의 제1전극 상부의 제2절연막 상에 상기 구동 반도체층의 채널 영역을 커버하며 배치되고, 상기 스토리지 커패시터의 제1전극과 컨택홀을 통해 연결된 구동 게이트 전극; 및 상기 구동 반도체층에서 불순물이 도핑된 구동 소스 영역과 구동 드레인 영역에 해당하는 구동 소스 전극 및 구동 드레인 전극;을 포함할 수 있다.
상기 플렉서블 디스플레이 패널의 제2표시영역은 화상이 구현되는 제1측 또는 제1측의 반대인 제2측으로 구부러질 수 있다.
본 발명의 바람직한 일 실시예에 따른 플렉서블 디스플레이 패널은, 평면 형상을 갖고, 발광 소자 및 상기 발광 소자에 접속되어 구동 전류를 공급하는 제1 구동 박막 트랜지스터를 구비한 화소가 복수개 배치된 제1표시영역; 및 상기 제1표시영역의 양측으로 일정 각도 구부러진 만곡 형상을 갖고, 발광 소자 및 상기 발광 소자에 접속되어 구동 전류를 공급하는 제2 구동 박막 트랜지스터를 구비한 화소가 복수개 배치되고, 상기 제1표시영역과의 경계를 기준으로 일정 영역 내의 휘도 변화에 대응하여, 상기 일정 영역 내에 배치된 화소마다 상기 제2 구동 박막 트랜지스터의 사이즈가 다르게 설정된 제2표시영역;을 포함할 수 있다.
상기 제2 구동 박막 트랜지스터는 구동 게이트 전극의 길이를 조절하여 상기 구동 게이트 전극과 구동 반도체층이 오버랩되는 채널 영역의 길이를 조절함으로써 화소마다 사이즈가 다르게 설정될 수 있다.
상기 일정 영역 내에서 시감 거리 및 시야각이 증가하는 제1 방향으로 휘도가 높아지도록, 상기 제1 방향을 따라 배치된 화소들의 상기 제2 구동 박막 트랜지스터의 사이즈가 점진적으로 감소할 수 있다.
상기 일정 영역 내에서 시감 거리 및 시야각이 증가하는 제1 방향으로 휘도가 낮아지도록, 상기 제1 방향을 따라 배치된 화소들의 상기 제2 구동 박막 트랜지스터의 사이즈가 점진적으로 증가할 수 있다.
본 발명의 바람직한 일 실시예에 따른 플렉서블 디스플레이 패널은, 평면 형상을 갖고, 발광 소자 및 상기 발광 소자에 접속되어 구동 전류를 공급하는 제1 구동 박막 트랜지스터를 구비한 화소가 복수개 배치된 제1표시영역; 및 상기 제1표시영역의 양측으로 일정 각도 구부러진 만곡 형상을 갖고, 발광 소자 및 상기 발광 소자에 접속되어 구동 전류를 공급하는 제2 구동 박막 트랜지스터를 구비한 화소가 복수개 배치되고, 상기 제1표시영역과의 경계를 기준으로 일정 영역 내에서 발생하는 색감 변화에 대응하여, 상기 일정 영역 내에 배치된 특정 색 화소마다 상기 제2 구동 박막 트랜지스터의 사이즈가 다르게 설정된 제2표시영역;을 포함할 수 있다.
상기 제2 구동 박막 트랜지스터는 구동 게이트 전극의 길이를 조절하여 상기 구동 게이트 전극과 구동 반도체층이 오버랩되는 채널 영역의 길이를 조절함으로써 화소마다 사이즈가 다르게 설정될 수 있다.
상기 일정 영역 내에서 특정 색의 표시 비율이 높아지는 제1 방향으로 상기 특정 색의 휘도가 낮아지도록, 상기 제1 방향을 따라 배치된 상기 특정 색과 관련된 적어도 하나의 색 화소들의 상기 제2 구동 박막 트랜지스터의 사이즈가 점진적으로 증가할 수 있다.
상기 제1표시영역의 서로 다른 색 화소들의 제1 구동 박막 트랜지스터의 사이즈는 동일할 수 있다.
상기 색 화소는 적색 화소, 녹색 화소 및 청색 화소를 포함할 수 있다.
본 발명은 패널의 휘어진 영역에 배치된 화소의 구동 박막 트랜지스터의 사이즈를 화소마다 다르게 설계하여 플렉서블 디스플레이 패널의 휘어짐에 의해 발생하는 화질 특성 불균일을 해소할 수 있다.
도 1은 본 발명의 일 실시예에 따른 플렉서블 패널의 측면을 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 3은 도 2에 도시된 화소의 개략적인 평면도이다.
도 4는 도 2 및 도 3의 구동 박막 트랜지스터의 일부를 개략적으로 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 화소의 회로도이다.
도 6은 도 5에 도시된 화소 회로를 나타낸 단면도이다.
도 7은 도 6에 도시된 구동 박막 트랜지스터의 일부를 나타낸 도면이다.
도 8은 본 발명의 일 실시예에 따른 플렉서블 패널의 위치별 휘도 보정을 위한 구동 박막 트랜지스터의 사이즈 조절 예를 나타낸 도면이다.
도 9a 내지 도 10은 본 발명의 일 실시예에 따른 플렉서블 패널의 위치별 색감 보정을 위한 구동 박막 트랜지스터의 사이즈 조절 예를 나타낸 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에”라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 플렉서블 디스플레이 패널의 측면을 나타낸 도면이다.
도 1을 참조하면, 플렉서블 디스플레이 패널(10)은 제1 표시영역(D1)과 제1 표시영역(D1)의 상하에 연장되어 배치된 제2 표시영역(D21, D22)을 구비한다.
제1 표시영역(D1)은 실질적으로 평면(flat) 형태이다. 제2 표시영역(D21, D22)은 제1 표시영역(D1)과의 경계에서 일정 각도로 접힌 곡면 형태이다. 제2 표시영역(D21, D22)은 도 1(a)에 도시된 바와 같이 화상이 구현되는 정면 측으로 휘어짐에 의해 곡면 형태를 가질 수 있다. 또한 제2 표시영역(D21, D22)은 도 1(b)에 도시된 바와 같이 화상이 구현되는 정면의 반대 측으로 휘어짐에 의해 곡면 형태를 가질 수 있다.
일반적인 평면 형태의 패널처럼, 플렉서블 디스플레이 패널(10)에서 패널 전체에 동일한 광특성이 표현되도록 하면, 실제 눈으로 시인될 때 암영, 원근감, 주 시야각에서의 굴절 등으로 위치별로 휘도, 색감 등의 화질 특성이 불균일하게 나타나게 된다. 예를 들어, 플렉서블 디스플레이 패널(10)의 휘어짐 정도에 따라 제1 표시영역(D1)에 비해 제2 표시영역(D21, D22)의 휘도가 낮거나 높고, 곡면 형태의 제2 표시영역(D21, D22) 내에서도 휘도 차이가 발생한다. 또한, 플렉서블 디스플레이 패널(10)의 휘어짐 정도에 따라 제1 표시영역(D1)에 비해 제2 표시영역(D21, D22)에서 특정 색 비율이 높거나 낮고, 제2 표시영역(D21, D22) 내에서도 색감 차이가 발생한다.
본 발명의 실시예는 제1표시영역(D1)과 제2표시영역(D21, D22)의 경계를 기준으로, 제2표시영역(D21, D22)의 적어도 일부 영역 내에서 발생하는 휘도 및/또는 색감의 변화에 대응하여, 상기 일부 영역 내에 배치된 특정 색 화소마다 구동 박막 트랜지스터의 사이즈를 다르게 설정한다. 예를 들어, 경계에서 외곽 방향 또는 외곽에서 경계 방향으로 점진적으로 증가 또는 감소하는 휘도 및/또는 색감이 균일해 지도록, 제2표시영역에 배치된 화소마다 발광 소자에 접속되어 구동 전류를 공급하는 구동 박막 트랜지스터의 사이즈를 다르게 설계할 수 있다. 구동 박막 트랜지스터의 사이즈에 따라 발광 소자에 흐르는 구동 전류가 달라지고, 이에 따라 화소의 휘도가 조절됨으로써 플렉서블 디스플레이 패널(10)의 휘도 및/또는 색감을 균일화할 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소의 회로도이다. 도 3은 도 2에 도시된 화소의 개략적인 평면도이다.
플렉서블 디스플레이 패널(10)은 복수의 화소가 배치된 제1 기판 및 제1 기판에 대향된 제2 기판을 포함한다. 도 2 및 도 3을 참조하면, 제1 기판에 형성된 각 화소(PX)는 2개의 박막 트랜지스터와 1개의 커패시터를 구비할 수 있다.
화소(PX)는 제1 전원(ELVDD)과 제2 전원(ELVSS) 사이에 접속되는 유기 발광 소자(OLED)와, 상기 제1 전원(ELVDD)과 유기 발광 소자(OLED) 사이에 접속되어 상기 유기 발광 소자(OLED)로 공급되는 구동 전원을 제어하는 화소 회로(100)를 포함한다.
유기 발광 소자(OLED)의 애노드 전극은 화소 회로(100)를 경유하여 제1 전원(ELVDD)에 접속되고, 유기 발광 소자(OLED)의 캐소드 전극은 제2 전원(ELVSS)에 접속된다. 이러한 유기 발광 소자(OLED)에는 제1 전원(ELVDD)으로부터 화소 회로(150)를 거쳐 구동 전원이 공급되고 제2 전원(ELVSS)으로부터 공통 전원이 공급될 때 유기 발광 소자(OLED)에 흐르는 구동 전류에 대응하는 휘도로 발광한다.
화소 회로(100)는, 구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함한다.
구동 박막 트랜지스터(T1)는 제1 전원(ELVDD)과 유기 발광 소자(OLED)의 애노드 전극 사이에 연결되며, 화소(PX)의 발광기간 동안 스토리지 커패시터(Cst)에 저장된 전압값에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어한다. 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1 단자(Cst1)에 접속되고, 구동 소스 전극(S1)은 스토리지 커패시터(Cst)의 제2 단자(Cst2) 및 제1 전원(ELVDD)이 인가되는 구동 전압 라인(26)에 연결된다. 그리고, 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1)은 유기 발광 소자(OLED)의 애노드 전극에 접속된다. 이때, 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 발광한다.
스위칭 박막 트랜지스터(T2)는 데이터 라인(16)과 구동 박막 트랜지스터(T1) 사이에 연결되며, 스캔 라인(24)으로부터 스캔 신호(Sn)가 공급될 때 턴 온되어 데이터 라인(16)으로부터 공급되는 데이터 신호(Dm)를 스토리지 커패시터(Cst)로 공급한다. 스토리지 커패시터(Cst)는 데이터 신호(Dm)에 대응되는 전압을 충전한다. 즉, 스위칭 박막 트랜지스터(T2)의 스위칭 게이트 전극(G2)은 스캔 라인(24)에 접속되고, 스위칭 소스 전극은 데이터 라인(16)에 접속된다. 그리고, 스위칭 박막 트랜지스터(T2)의 스위칭 드레인 전극(D2)은 스토리지 커패시터(Cst)의 제1 단자(Cst1)에 접속된다.
도 4는 도 2 및 도 3의 구동 박막 트랜지스터의 일부를 개략적으로 나타낸 도면이다.
도 4를 참조하면, 구동 박막 트랜지스터(T1)는 구동 반도체층(A1), 구동 게이트 전극(G1), 구동 소스 전극(S1) 및 구동 드레인 전극(D1)을 포함한다.
구동 반도체층(A1)은 폴리 실리콘을 포함할 수 있으며, 도핑 물질이 도핑된 소스 영역(SA) 및 드레인 영역(DA)과, 소스 영역(SA) 및 드레인 영역(DA) 사이에 위치하는 채널 영역(CHA)을 포함할 수 있다.
구동 반도체층(A1)과 구동 게이트 전극(G1) 사이에는 게이트 절연막이 배치된다. 구동 반도체층(A1)과 구동 게이트 전극(G1)이 오버랩되는 영역인 채널 영역(CHA)에 의해 채널 길이(L)와 채널 폭(W)이 정의된다. 구동 박막 트랜지스터(T1)의 사이즈는 채널 폭(W)과 채널 길이(L)에 의해 결정된다. 채널 폭(W) 또는 채널 길이(L)가 증가할수록 구동 박막 트랜지스터(T1)의 사이즈가 증가한다.
소스 전극(S1) 및 드레인 전극(D1)은 각각 컨택홀(CNT)을 통해 소스 영역(SA) 및 드레인 영역(DA)에 연결된다.
화소의 밝기(휘도)는 하기 식 1과 같이 유기 발광 소자(OLED)에 흐르는 구동전류(Ioled)에 비례하며, 구동전류(Ioled)는 구동 박막 트랜지스터(T1)의 채널 폭(W)과 채널 길이(L)의 비에 의존한다.
Figure 112012080859614-pat00001
...(1)
여기서, 'μ'는 구동 박막 트랜지스터(T1)의 이동도를, 'Cox'는 구동 박막 트랜지스터(T1)의 기생용량을, 'W'는 구동 박막 트랜지스터(T1)의 채널 폭을, 'L'은 구동 박막 트랜지스터(T1)의 채널 길이를, 'Vgs'는 구동 게이트 전극의 전압과 구동 소스 전극의 전압 간 차이를, 'Vth'는 구동 박막 트랜지스터(T1)의 문턱전압을, 'Vdd'는 제1 전원(ELVDD)의 전압을, 'Vdata'는 데이터 신호(Dm)의 전압을 각각 나타낸다.
식 1에 표현된 바와 같이, 구동 박막 트랜지스터(T1)의 채널 폭(W)이 일정한 조건에서 채널 길이(L)가 길어지면 유기 발광 소자(OLED)에 흐르는 구동전류(Ioled)가 작아지고, 이에 따라 유기 발광 소자(OLED)에서 방출되는 빛의 휘도가 낮아진다. 반면, 구동 박막 트랜지스터(T1)의 채널 폭(W)이 일정한 조건에서 채널 길이(L)가 짧아지면 유기 발광 소자(OLED)에 흐르는 구동전류(Ioled)가 커지고, 이에 따라 유기 발광 소자(OLED)에서 방출되는 빛의 휘도가 높아진다.
따라서, 본 발명의 실시예에서는, 구동 박막 트랜지스터(T1)의 채널 폭(W)이 일정한 조건에서 채널 길이(L)를 조절하여 휘도를 제어함으로써 플렉서블 디스플레이 패널(10)의 휘어짐에 따라 발생하는 화질 특성의 불균일화를 해소한다.
도 5는 본 발명의 일 실시예에 따른 화소의 회로도이다. 도 6은 도 5에 도시된 화소 회로를 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 플렉서블 디스플레이 패널(10)의 하나의 화소(PX)는 6개의 박막 트랜지스터와 1개의 커패시터를 구비할 수 있다.
화소(PX)는 복수의 박막 트랜지스터(T1 내지 T6) 및 스토리지 캐패시터(storage capacitor, Cst)를 포함하는 화소 회로(200)를 포함한다. 그리고 화소(PX)는 화소 회로(200)를 통해 구동 전압을 전달받아 발광하는 유기 발광 소자(organic light emitting diode, OLED)를 포함한다.
또한 화소(PX)는 스캔 신호(Sn)를 전달하는 스캔 라인(24), 초기화 박막 트랜지스터(T4)에 이전 스캔 신호(Sn-1)를 전달하는 이전 스캔 라인(14), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어 라인(34), 스캔 라인(24)과 교차하며 데이터 신호(Dm)를 전달하는 데이터 라인(16), 제1전원(ELVDD)을 전달하며 데이터 라인(16)과 거의 평행하게 형성되어 있는 구동 전압 라인(26), 구동 박막 트랜지스터(T1)를 초기화하는 초기화 전압(Vint)을 전달하는 초기화 전압 라인(20)을 포함한다.
박막 트랜지스터는 구동 박막 트랜지스터(driving thin film transistor)(T1), 스위칭 박막 트랜지스터(switching thin film transistor)(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)를 포함한다.
구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3), 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 반도체층을 따라 형성되어 있다. 반도체층은 폴리 실리콘으로 이루어지며, 불순물이 도핑되지 않은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 불순물은 박막 트랜지스터의 종류에 따라 달라지며, N형 불순물 또는 P형 불순물이 가능하다. 이러한 반도체층은 구동 박막 트랜지스터(T1)에 형성되는 구동 반도체층(112), 스위칭 박막 트랜지스터(T2)에 형성되는 스위칭 반도체층(122), 보상 박막 트랜지스터(T3)에 형성되는 보상 반도체층(132), 초기화 박막 트랜지스터(T4)에 형성되는 초기화 반도체층(142), 동작 제어 박막 트랜지스터(T5)에 형성되는 동작 제어 반도체층(152) 및 발광 제어 박막 트랜지스터(T6)에 형성되는 발광 제어 반도체층(162)을 포함한다.
구동 박막 트랜지스터(T1)는 구동 반도체층(A1), 구동 게이트 전극(G1), 구동 소스 전극(S1) 및 구동 드레인 전극(D1)을 포함한다. 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1 전극(Cst1)과 연결되고, 구동 소스 전극(S1)은 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압 라인(26)과 연결되고, 구동 드레인 전극(D1)은 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결된다. 구동 박막 트랜지스터(T1)는 스위칭 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기 발광 소자(OLED)에 구동 전류(Id)를 공급한다. 도시되지 않았으나, 구동 게이트 전극(G1)은 구동 반도체층(A1)의 채널 영역을 커버하며 배치되고, 구동 반도체층(A1)과 구동 게이트 전극(G1)과 사이에는 제1절연막과 제1절연막 상부의 제2절연막이 배치된다. 구동 게이트 전극(G1)은 스토리지 커패시터(Cst)의 제1전극(Cst1)과 컨택홀을 통해 연결 부재에 의해 연결된다. 스토리지 커패시터(Cst)의 제1전극(Cst1)은 제1절연막 상에 배치된다. 구동 소스 전극(S1)은 구동 반도체층(A1)에서 불순물이 도핑된 구동 소스 영역에 해당하고, 구동 드레인 전극(D1)은 구동 반도체층(A1)에서 불순물이 도핑된 구동 드레인 영역에 해당한다.
스위칭 박막 트랜지스터(T2)는 스위칭 반도체층(A2), 스위칭 게이트 전극(G2), 스위칭 소스 전극(S2) 및 스위칭 드레인 전극(D2)을 포함한다. 스위칭 박막 트랜지스터(T2)의 스위칭 게이트 전극(G2)은 스캔 라인(24)과 연결되고, 스위칭 소스 전극(S2)은 데이터 라인(16)과 연결되고, 드레인 전극(D2)은 구동 박막 트랜지스터(T1)의 소스 전극(S1)과 연결되면서 동작 제어 박막 트랜지스터(T5)를 경유하여 구동 전압 라인(26)과 연결된다. 이러한 스위칭 박막 트랜지스터(T2)는 스캔 라인(24)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 데이터 라인(16)으로 전달된 데이터 신호(Dm)를 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1)으로 전달하는 스위칭 동작을 수행한다. 한편, 스위칭 소스 전극(S2)은 스위칭 반도체층(A2)에서 불순물이 도핑된 스위칭 소스 영역에 해당하고, 스위칭 드레인 전극(D2)은 스위칭 반도체층(A2)에서 불순물이 도핑된 스위칭 드레인 영역이다.
보상 박막 트랜지스터(T3)는 보상 반도체층(A3), 보상 게이트 전극(G3), 보상 소스 전극(S3) 및 보상 드레인 전극(D3)을 포함한다. 보상 박막 트랜지스터(T3)의 보상 게이트 전극(G3)은 스캔 라인(24)에 연결되고, 보상 소스 전극(S3)은 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1)과 연결되면서 발광 제어 박막 트랜지스터(T6)를 경유하여 유기 발광 소자(OLED)의 애노드(anode) 전극과 연결되고, 보상 드레인 전극(D3)은 스토리지 커패시터(Cst)의 제1 전극(Cst1), 초기화 박막 트랜지스터(T4)의 초기화 드레인 전극(D4) 및 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 함께 연결된다. 이러한 보상 박막 트랜지스터(T3)는 스캔 라인(24)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온되어 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 구동 드레인 전극(D1)을 서로 연결하여 구동 박막 트랜지스터(T1)를 다이오드 연결시킨다. 보상 게이트 전극(G3)은 듀얼 게이트 전극을 형성하여 누설 전류(leakage current)를 방지한다. 한편, 보상 소스 전극(S3)은 보상 반도체층(A3)에서 불순물이 도핑된 보상 소스 영역에 해당하고, 보상 드레인 전극(D3)은 보상 반도체층(A3)에서 불순물이 도핑된 보상 드레인 영역에 해당한다.
초기화 박막 트랜지스터(T4)는 초기화 반도체층(A4), 초기화 게이트 전극(G4), 초기화 소스 전극(S4) 및 초기화 드레인 전극(D4)을 포함한다. 초기화 박막 트랜지스터(T4)의 초기화 게이트 전극(G4)은 이전 스캔 라인(14)과 연결되고, 초기화 소스 전극(S4)은 초기화 전압 라인(20)과 연결되고, 초기화 드레인 전극(D4)은 스토리지 커패시터(Cst)의 일단(Cst1), 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3) 및 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)과 함께 연결된다. 이러한 초기화 박막 트랜지스터(T4)는 이전 스캔 라인(14)을 통해 전달받은 이전 스캔 신호(Sn-1)에 따라 턴 온되어 초기화 전압(Vint)을 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)에 전달하여 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다. 초기화 게이트 전극(G4)은 듀얼 게이트 전극으로 형성될 수 있다.
동작 제어 박막 트랜지스터(T5)는 동작 제어 반도체층(A5), 동작 제어 게이트 전극(G5), 동작 제어 소스 전극(S5) 및 동작 제어 드레인 전극(D5)을 포함한다. 동작 제어 박막 트랜지스터(T5)의 동작 제어 게이트 전극(G5)은 발광 제어 라인(34)과 연결되고, 동작 제어 소스 전극(S5)은 구동 전압 라인(26)과 연결되고, 동작 제어 드레인 전극(D5)은 구동 박막 트랜지스터(T1)의 구동 소스 전극(S1) 및 스위칭 박막 트랜지스터(T2)의 스위칭 드레인 전극(D2)과 연결된다. 동작 제어 소스 전극(S5)은 동작 제어 반도체층(A5)에서 불순물이 도핑된 동작 제어 소스 영역이고, 동작 제어 드레인 전극(D5)은 동작 제어 반도체층(A5)에서 불순물이 도핑된 동작 제어 드레인 영역에 해당한다.
발광 제어 박막 트랜지스터(T6)는 발광 제어 반도체층(A6), 발광 제어 게이트 전극(G6), 발광 제어 소스 전극(S6) 및 발광 제어 드레인 전극(D6)을 포함한다. 발광 제어 박막 트랜지스터(T6)의 발광 제어 게이트 전극(G6)은 발광 제어 라인(34)과 연결되고, 발광 제어 소스 전극(S6)은 구동 박막 트랜지스터(T1)의 구동 드레인 전극(D1) 및 보상 박막 트랜지스터(T3)의 보상 소스 전극(S3)과 연결되고, 발광 제어 드레인 전극(D6)은 유기 발광 소자(OLED)의 애노드(anode) 전극과 전기적으로 연결된다. 이러한 동작 제어 박막 트랜지스터(T5) 및 발광 제어 박막 트랜지스터(T6)는 발광 제어 라인(34)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온되어 제1 전원(ELVDD)이 유기 발광 소자(OLED)에 전달되어 유기 발광 소자(OLED)에 구동 전류(Id)가 흐르게 된다. 발광 제어 소스 전극(S6)은 발광 제어 반도체층(A6)에서 불순물이 도핑된 발광 제어 소스 영역에 해당하고, 발광 제어 드레인 전극(D6)은 연결 부재에 의해 애노드 전극과 연결된다.
스토리지 커패시터(Cst)의 제1 전극(Cst1)은 연결 노드를 통해 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1), 보상 박막 트랜지스터(T3)의 보상 드레인 전극(D3) 및, 초기화 박막 트랜지스터(T4)의 초기화 드레인 전극(D4)에 함께 연결되어 있다. 제1 전극(Cst1)은 아일랜드 형상으로 된 플로팅(floating) 전극으로 형성되어 있으며, 이전 스캔 라인(14), 발광 제어 라인(34), 초기화 게이트 전극(G4), 동작 제어 게이트 전극(G5), 발광 제어 게이트 전극(G6)과 동일한 물질로 동일한 층에 형성되어 있다.
스토리지 커패시터(Cst)의 제2 전극(Cst2)은 구동 전압 라인(26)과 연결되어 있다. 제2 전극(Cst2)은 아일랜드 형상으로 된 플로팅(floating) 전극으로 형성되어 있으며, 제1 전극(Cst1) 전체와 중첩되도록 배치다. 제2 전극(Cst2)은 초기화 전압 라인(20), 스캔 라인(24), 구동 게이트 전극(G1), 스위칭 게이트 전극(G2), 보상 게이트 전극(G3)과 동일한 물질로 동일한 층에 형성되어 있다.
구동 박막 트랜지스터(T1), 스위칭 박막 트랜지스터(T2), 보상 박막 트랜지스터(T3)에는 두 층의 절연막이 반도체층과 게이트 전극 사이에 구비되어, 초기화 박막 트랜지스터(T4), 동작 제어 박막 트랜지스터(T5), 발광 제어 박막 트랜지스터(T6)의 한 층의 게이트 절연막보다 두꺼운 게이트 절연막이 배치된다.
유기 발광 소자(OLED)의 캐소드(cathode) 전극은 제2 전원(ELVSS)에 접속된다. 이에 따라, 유기 발광 소자(OLED)는 구동 박막 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
도 7은 도 6에 도시된 구동 박막 트랜지스터의 일부를 나타낸 도면이다.
도 7을 참조하면, 구동 박막 트랜지스터(T1)는 구동 반도체층(A1), 구동 게이트 전극(G1), 구동 소스 전극(S1), 구동 드레인 전극(D1)을 포함한다.
구동 반도체층(A1)은 폴리 실리콘을 포함할 수 있으며, 도핑 물질이 도핑된 소스 영역(SA) 및 드레인 영역(DA)과, 소스 영역(SA) 및 드레인 영역(DA) 사이에 위치하는 채널 영역(CHA)을 포함할 수 있다. 반도체층(A1)의 불순물이 도핑된 소스 영역(SA)은 구동 소스 전극(S1)에 해당하고, 반도체층(A1)의 불순물이 도핑된 드레인 영역(DA)은 구동 드레인 전극(D1)에 해당한다.
구동 반도체층(A1)과 구동 게이트 전극(G1)이 오버랩되는 영역인 채널 영역(CHA)에 의해 채널 길이(L)와 채널 폭(W)이 정의된다. 구동 박막 트랜지스터(T1)의 사이즈는 도 4에서 설명한 바와 같이, 채널 폭(W)과 채널 길이(L)에 의해 결정된다. 채널 폭(W) 또는 채널 길이(L)가 증가할수록 구동 박막 트랜지스터(T1)의 사이즈가 증가한다.
본 발명의 실시예에서는, 구동 박막 트랜지스터(T1)의 구동 게이트 전극(G1)의 길이(GL)를 조절함으로써 채널 길이(L)를 조절한다. 구동 게이트 전극(G1)의 길이(GL)가 짧아질수록 구동 반도체층(A1)과 오버랩되는 영역이 줄어들게 되어 채널 길이(L)가 짧아진다. 구동 박막 트랜지스터(T1)의 채널 폭(W)이 일정한 조건에서 채널 길이(L)가 짧아지면 유기 발광 소자(OLED)에 흐르는 구동전류(Ioled)가 커지고, 이에 따라 유기 발광 소자(OLED)에서 방출되는 빛의 휘도가 높아진다. 반면, 구동 박막 트랜지스터(T1)의 채널 폭(W)이 일정한 조건에서 채널 길이(L)가 길어지면 유기 발광 소자(OLED)에 흐르는 구동전류(Ioled)가 작아지고, 이에 따라 유기 발광 소자(OLED)에서 방출되는 빛의 휘도가 낮아진다.
본 발명의 실시예는 구동 박막 트랜지스터(T1)의 구동 반도체층(A1)의 형상에 관계없이, 구동 게이트 전극(G1)의 길이(GL)를 조절함으로써 구동 반도체층(A1)과 오버랩되는 영역인 채널 길이(L)를 조절하여 구동 박막 트랜지스터(T1)의 사이즈를 조절할 수 있다. 이에 따라 화소의 휘도를 제어할 수 있다.
도 8은 본 발명의 일 실시예에 따른 플렉서블 디스플레이 패널의 위치별 휘도 보정을 위한 구동 박막 트랜지스터의 사이즈 조절 예를 나타낸 도면이다.
플렉서블 디스플레이 패널(10)의 휘어짐에 의해, 제1 표시영역(D1)과 제2 표시영역(D21, D22)의 경계를 기준으로, 일 방향을 따라 휘도 차이가 발생할 수 있다. 본 발명의 실시예는, 제1 표시영역(D1)과 제2 표시영역(D21, D22)의 경계, 즉 플렉서블 디스플레이 패널(10)의 휘어짐이 시작하는 위치를 기준으로, 휘도가 증가 또는 감소하는 방향으로 화소의 휘도를 감소 또는 증가시키도록 위치별 화소의 구동 박막 트랜지스터 사이즈를 조절한다. 화소마다 구동 박막 트랜지스터 사이즈의 조절 비율은 플렉서블 디스플레이 패널(10)의 휘어짐 정도 및 플렉서블 디스플레이 패널(10)의 설계 및 화질 특성을 고려하여 결정될 수 있다. 이를 위해 플렉서블 디스플레이 패널(10)의 휘어짐 정도에 따라 플렉서블 디스플레이 패널(10)의 위치별 휘도 및 화이트 컬러 밸런스 등 화질 특성을 통계화한 후, 통계치를 기초로 화소마다 구동 박막 트랜지스터의 사이즈를 조절할 수 있다.
도 8에 도시된 실시예는, 제1 표시영역(D1)과 제2 표시영역(D21, D22)의 경계를 기준으로, 제1 표시영역(D1)에 비해 제2 표시영역(D21, D22)의 휘도가 외곽으로 갈수록 낮아지는 경우이다. 이 경우, 제2 표시영역(D21, D22)의 휘도를 외곽으로 갈수록 높아지도록 하여 제1 표시영역(D1)과의 휘도 편차를 줄일 수 있다.
제1 표시영역(D1)과 제2 표시영역(D21, D22)의 경계로부터 외곽 방향으로 배치된 화소들의 구동 박막 트랜지스터의 사이즈가 일정 비율로 점진적으로 줄어들도록 설계한다. 예를 들어, 구동 박막 트랜지스터의 구동 게이트 전극의 길이(GL)를 줄임으로써, 구동 게이트 전극과 오버랩되는 채널 길이(L)가 줄어들고(L1 > L2 > L3), 이에 따라 유기 발광 소자(OLED)에 흐르는 구동전류(Ioled)가 커지면서 휘도가 높아진다.
도 8에 도시된 실시예에서는 설명의 편의를 위해, 각 화소의 구동 박막 트랜지스터의 구동 게이트 전극과 반도체층만을 도시하였다. 또한, 도 8에 도시된 실시예에서는 설명의 편의를 위해, 제1 표시영역(D1)과 제2 표시영역(D21, D22)의 경계에서 외곽으로 갈수록 휘도가 낮아지는 경우를 예로서 설명하였다. 그러나, 본 발명은 이에 한정되지 않고, 플렉서블 디스플레이 패널(10)의 특성에 따라, 통계치를 기초로 휘도 보정이 필요한 영역에서 화소의 구동 박막 트랜지스터의 사이즈를 변경할 수 있는 등 다양한 변형이 가능함은 물론이다. 예를 들어, 제1 표시영역(D1)과 제2 표시영역(D21, D22)의 경계에서 외곽으로 갈수록 휘도가 높아지는 경우, 제1 표시영역(D1)과 제2 표시영역(D21, D22)의 경계에서 외곽 방향으로 배치된 화소들의 구동 박막 트랜지스터의 채널 길이(L)가 일정 비율로 점진적으로 증가하도록 화소를 설계할 수 있다. 이에 따라, 제1 표시영역(D1)과 제2 표시영역(D21, D22)의 경계에서 외곽 방향으로 갈수록 화소의 유기 발광 소자(OLED)에 흐르는 구동전류(Ioled)가 작아지면서 휘도가 낮아지도록 할 수 있다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 플렉서블 디스플레이 패널의 위치별 색감 보정을 위한 구동 박막 트랜지스터의 사이즈 조절 예를 나타낸 도면이다.
플렉서블 디스플레이 패널(10)은 적색, 녹색, 청색의 발광 색을 갖는 적색 화소(R), 녹색 화소(G), 청색 화소(B)가 인접하여 배치된다. 각 화소는 도 2 또는 도 5에 도시된 바와 같이 구동 박막 트랜지스터를 포함하는 복수의 박막 트랜지스터, 스토리지 커패시터 및 유기 발광 소자를 구비한다.
플렉서블 디스플레이 패널(10)의 휘어짐에 의해, 제1 표시영역(D1)과 제2 표시영역(D21, D22)의 경계를 기준으로, 일 방향을 따라 색감 차이가 발생할 수 있다.
본 발명의 실시예는, 제1 표시영역(D1)과 제2 표시영역(D21, D22)의 경계, 즉 플렉서블 디스플레이 패널(10)의 휘어짐이 시작하는 위치를 기준으로, 색감 차이가 증가 또는 감소하는 방향으로 특정 색 화소의 휘도를 감소 또는 증가시키도록 위치별 화소의 구동 박막 트랜지스터 사이즈를 조절한다. 적색 화소(R), 녹색 화소(G), 청색 화소(B)의 각 화소 중 적어도 하나의 화소의 구동 박막 트랜지스터의 사이즈를 조절하면, 각 색의 화소마다 유기 발광 소자(OLED)에 흐르는 구동전류(Ioled)가 조절되어 휘도가 조절됨으로써 플렉서블 디스플레이 패널(10)의 화이트 밸런스(white balance)를 조절할 수 있다. 화소마다 구동 박막 트랜지스터 사이즈의 조절 비율은 플렉서블 디스플레이 패널(10)의 휘어짐 정도 및 플렉서블 디스플레이 패널(10)의 설계 및 화질 특성을 고려하여 결정될 수 있다. 이를 위해 플렉서블 디스플레이 패널(10)의 휘어짐 정도에 따라 플렉서블 디스플레이 패널(10)의 위치별 휘도 및 화이트 컬러 밸런스 등 화질 특성을 통계화한 후, 통계치를 기초로 각 색 화소마다 구동 박막 트랜지스터의 사이즈를 조절할 수 있다.
도 9a를 참조하면, 플렉서블 디스플레이 패널(10)에 디스플레이되는 영상에서 녹색 비율이 높은 경우, 녹색 화소의 휘도를 적색 화소 및 청색 화소의 휘도보다 낮아지도록 한다. 이를 위해 녹색 화소의 구동 박막 트랜지스터의 채널 길이(LG)를 적색 화소의 채널 길이(LR) 및 청색 화소의 채널 길이(LB)보다 길게 형성함으로써(LR = LB < LG) 녹색 화소의 발광 휘도를 낮춘다. 이에 따라 영상에서 녹색 비율을 낮춤으로써 화이트 컬러 밸런스를 맞출 수 있다.
도 9b를 참조하면, 플렉서블 디스플레이 패널(10)에 디스플레이되는 영상에서 적색 비율이 높은 경우, 적색 화소의 휘도를 녹색 화소 및 청색 화소의 휘도보다 낮아지도록 한다. 이를 위해 적색 화소의 구동 박막 트랜지스터의 채널 길이(LR)를 녹색 화소의 채널 길이(LG) 및 청색 화소의 채널 길이(LB)보다 길게 형성함으로써(LG = LB < LR) 적색 화소의 발광 휘도를 낮춘다. 이에 따라 영상에서 적색 비율을 낮춤으로써 화이트 컬러 밸런스를 맞출 수 있다.
도 9c를 참조하면, 플렉서블 디스플레이 패널(10)에 디스플레이되는 영상에서 청색 비율이 높은 경우, 청색 화소의 휘도를 적색 화소 및 녹색 화소의 휘도보다 낮아지도록 한다. 이를 위해 청색 화소의 구동 박막 트랜지스터의 채널 길이(LB)를 적색 화소의 채널 길이(LR) 및 녹색 화소의 채널 길이(LG)보다 길게 형성함으로써(LR = LG < LB) 청색 화소의 발광 휘도를 낮춘다. 이에 따라 영상에서 청색 비율을 낮춤으로써 화이트 컬러 밸런스를 맞출 수 있다.
도 10에 도시된 실시예는, 제1 표시영역(D1)과 제2 표시영역(D21, D22)의 경계에서 외곽 방향으로 영상 내 녹색 비율이 높아지는 경우, 동일 방향으로 녹색 화소의 휘도를 점진적으로 낮추기 위해 녹색 화소의 구동 박막 트랜지스터의 사이즈를 변경한 실시예이다.
도 10을 참조하면, 제1 표시영역(D1)의 적색 화소(R), 녹색 화소(G) 및 청색 화소(B)의 구동 박막 트랜지스터의 사이즈는 동일하게 형성하여 동일한 휘도로 발광하도록 한다. 제2 표시영역(D21, D22)에서는 제1 표시영역(D1)과의 경계에서 외곽 방향으로 갈수록 녹색 비율이 높아지므로, 동일 방향으로 녹색 화소(G)의 휘도를 점진적으로 낮춤으로써 플렉서블 디스플레이 패널(10)의 화이트 밸런스를 맞출 수 있다. 예를 들어, 제1 표시영역(D1)과의 경계에서 외곽 방향으로 갈수록 구동 박막 트랜지스터의 사이즈가 일정 비율로 점진적으로 커지도록 화소를 배치한다. 녹색 화소(G)의 구동 박막 트랜지스터의 구동 게이트 전극의 길이(GL)를 늘림으로써, 구동 게이트 전극과 오버랩되는 채널 길이(L)가 늘어나고(LG1 < LG2 < LG3), 유기 발광 소자(OLED)에 흐르는 구동전류(Ioled)가 작아지면서 녹색 화소(G)의 휘도가 점진적으로 낮아질 수 있다. 이에 따라 제2 표시영역(D21, D22)의 영상 내 녹색의 비율이 낮아지면서 플렉서블 디스플레이 패널(10) 전체의 화이트 컬러 밸런스를 맞출 수 있다.
도 9a 내지 도 10에 도시된 실시예에서는 설명의 편의를 위해, 각 화소의 구동 박막 트랜지스터의 구동 게이트 전극과 반도체층 만을 도시하였다. 또한, 도 10에 도시된 실시예에서는 설명의 편의를 위해, 제1 표시영역(D1)에 비해 제2 표시영역(D21, D22)에서 외곽으로 갈수록 녹색 비율이 높아 화이트 밸런스가 맞지 않는 경우를 예로서 설명하였다. 그러나, 본 발명은 이에 한정되지 않고, 플렉서블 디스플레이 패널(10)의 휘어짐 정도에 따라 플렉서블 디스플레이 패널(10)의 위치별 색감 특성을 통계화한 후, 통계치를 기초로 특정 색 화소의 구동 박막 트랜지스터의 사이즈를 변경할 수 있는 등 다양한 변형이 가능함은 물론이다. 예를 들어, 제2 표시영역(D21, D22)의 영상 내에서 노란색 비율이 외곽으로 갈수록 증가하는 경우, 제1 표시영역(D1)과의 경계에서 외곽으로 갈수록 적색 화소(R)와 녹색 화소(G)의 구동 박막 트랜지스터의 채널 길이(L)를 일정 비율로 점진적으로 늘림으로써, 유기 발광 소자(OLED)에 흐르는 구동전류(Ioled)가 작아지면서 적색 화소(R)와 녹색 화소(G)의 휘도가 낮아지도록 할 수 있다. 이에 따라 패널 전체의 화이트 밸런스를 맞출 수 있다.
전술된 실시예에서는 플렉서블 디스플레이 패널의 휘도 보정 및 색감 보정 각각을 위한 구동 박막 트랜지스터의 사이즈 조절을 설명하였으나, 본 발명의 실시예는 휘도 보정 및 색감 보정을 함께 고려하여 플렉서블 디스플레이 패널의 위치별 구동 박막 트랜지스터의 사이즈를 조절할 수 있음은 물론이다. 또한 전술된 실시예에서는 설명의 편의를 위해 제2표시영역 전체에서의 휘도 및/또는 색감 변화를 보정하는 것을 예로 들었으나, 본 발명은 이에 한정되지 않고, 패널의 설계에 따라 제2표시영역을 복수의 영역으로 구분하고, 복수의 영역 중 적어도 하나의 영역에 대해 또는 각 영역별로 다르게 적용될 수 있음은 물론이다.
또한 본 발명의 실시예는 도 2 및 도 5에 도시된 화소의 구동 박막 트랜지스터를 예로서 설명하였으나, 본 발명은 이에 한정되지 않고, 발광 소자에 접속되어 구동 전류를 공급하는 구동 박막 트랜지스터를 포함하는 화소와 화소를 포함하는 플렉서블 디스플레이 패널에 적용할 수 있음은 물론이다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (19)

  1. 평면형의 제1표시영역, 상기 제1표시영역의 양측으로 일정 각도 구부러진 만곡형의 제2표시영역을 갖고, 상기 제1표시영역과 제2표시영역에 복수의 화소들이 배치된 플렉서블 디스플레이 패널에 있어서,
    상기 복수의 화소들 각각이 발광 소자 및 상기 발광 소자에 접속된 구동 박막 트랜지스터를 구비하고,
    상기 제1표시영역과 제2표시영역의 경계로부터 상기 제2표시영역의 적어도 일부에서 일 방향으로 배치된 화소들의 상기 구동 박막 트랜지스터의 사이즈가 상기 제1표시영역과 상기 제2표시영역의 경계로부터 점진적으로 변하는, 플렉서블 디스플레이 패널.
  2. 제1항에 있어서,
    상기 제1표시영역과 제2표시영역의 경계로부터 상기 제2표시영역의 적어도 일부에서 일 방향으로 배치된 화소들의 상기 구동 박막 트랜지스터는 구동 반도체층과 오버랩되는 구동 게이트 전극의 사이즈가 서로 상이한, 플렉서블 디스플레이 패널.
  3. 제2항에 있어서,
    상기 제1표시영역과 상기 제2표시영역의 경계로부터 시감 거리 및 시야각이 증가하는 제1 방향으로 휘도가 높아지도록, 상기 제1 방향을 따라 배치된 화소들의 구동 박막 트랜지스터의 사이즈가 점진적으로 감소하는, 플렉서블 디스플레이 패널.
  4. 제2항에 있어서,
    상기 제1표시영역과 상기 제2표시영역의 경계로부터 시감 거리 및 시야각이 증가하는 제1 방향으로 휘도가 낮아지도록, 상기 제1 방향을 따라 배치된 화소들의 구동 박막 트랜지스터의 사이즈가 점진적으로 증가하는, 플렉서블 디스플레이 패널.
  5. 제2항에 있어서,
    상기 제1표시영역과 상기 제2표시영역의 경계로부터 특정 색의 표시 비율이 높아지는 제1 방향으로 상기 특정 색의 휘도가 낮아지도록, 상기 제1 방향을 따라 배치된 상기 특정 색과 관련된 적어도 하나의 색 화소들의 구동 박막 트랜지스터의 사이즈가 점진적으로 증가하는, 플렉서블 디스플레이 패널.
  6. 제5항에 있어서,
    상기 제1표시영역의 색 화소들의 구동 박막 트랜지스터의 사이즈는 동일한, 플렉서블 디스플레이 패널.
  7. 제6항에 있어서,
    상기 색 화소들은 적색 화소, 녹색 화소 및 청색 화소를 포함하는, 플렉서블 디스플레이 패널.
  8. 제1항에 있어서, 상기 구동 박막 트랜지스터는,
    구동 반도체층;
    상기 구동 반도체층 상부의 제1절연막과 상기 제1절연막 상에 배치된 스토리지 커패시터의 제1전극 상부의 제2절연막 상에 상기 구동 반도체층의 채널 영역을 커버하며 배치되고, 상기 스토리지 커패시터의 제1전극과 컨택홀을 통해 연결된 구동 게이트 전극; 및
    상기 구동 반도체층의 구동 소스 영역과 구동 드레인 영역에 해당하는 구동 소스 전극 및 구동 드레인 전극;을 포함하는, 플렉서블 디스플레이 패널.
  9. 제1항에 있어서,
    상기 제2표시영역은 화상이 구현되는 제1측으로 구부러진, 플렉서블 디스플레이 패널.
  10. 제1항에 있어서,
    상기 제2표시영역은 화상이 구현되는 제1측의 반대인 제2측으로 구부러진, 플렉서블 디스플레이 패널.
  11. 평면 형상을 갖고, 발광 소자 및 상기 발광 소자에 접속된 제1 구동 박막 트랜지스터를 구비한 화소가 복수개 배치된 제1표시영역; 및
    상기 제1표시영역의 양측으로 일정 각도 구부러진 만곡 형상을 갖고, 발광 소자 및 상기 발광 소자에 접속된 제2 구동 박막 트랜지스터를 구비한 화소가 복수개 배치된 제2표시영역;을 포함하고,
    상기 제1표시영역과 상기 제2표시영역의 경계로부터 상기 제2표시영역의 일정 영역 내의 휘도 변화에 대응하여, 상기 제2표시영역의 일정 영역 내에 배치된 화소들의 상기 제2 구동 박막 트랜지스터의 사이즈가 상기 제1표시영역과 상기 제2표시영역의 경계로부터 점진적으로 변하는, 플렉서블 디스플레이 패널.
  12. 제11항에 있어서,
    상기 제2표시영역의 일정 영역 내에 배치된 화소들의 상기 제2 구동 박막 트랜지스터는 구동 반도체층과 오버랩되는 구동 게이트 전극의 사이즈가 서로 상이한, 플렉서블 디스플레이 패널.
  13. 제12항에 있어서,
    상기 제2표시영역의 일정 영역 내에서 시감 거리 및 시야각이 증가하는 제1 방향으로 휘도가 높아지도록, 상기 제1 방향을 따라 배치된 화소들의 상기 제2 구동 박막 트랜지스터의 사이즈가 점진적으로 감소하는, 플렉서블 디스플레이 패널.
  14. 제12항에 있어서,
    상기 제2표시영역의 일정 영역 내에서 시감 거리 및 시야각이 증가하는 제1 방향으로 휘도가 낮아지도록, 상기 제1 방향을 따라 배치된 화소들의 상기 제2 구동 박막 트랜지스터의 사이즈가 점진적으로 증가하는, 플렉서블 디스플레이 패널.
  15. 평면 형상을 갖고, 발광 소자 및 상기 발광 소자에 접속된 제1 구동 박막 트랜지스터를 구비한 화소가 복수개 배치된 제1표시영역; 및
    상기 제1표시영역의 양측으로 일정 각도 구부러진 만곡 형상을 갖고, 발광 소자 및 상기 발광 소자에 접속된 제2 구동 박막 트랜지스터를 구비한 화소가 복수개 배치된 제2표시영역;을 포함하고,
    상기 제1표시영역과 상기 제2표시영역의 경계로부터 상기 제2표시영역의 일정 영역 내에서 발생하는 색감 변화에 대응하여, 상기 제2표시영역의 일정 영역 내에 배치된 특정 색 화소들의 상기 제2 구동 박막 트랜지스터의 사이즈가 상기 제1표시영역과 상기 제2표시영역의 경계로부터 점진적으로 변하는, 플렉서블 디스플레이 패널.
  16. 제15항에 있어서,
    상기 제2표시영역의 일정 영역 내에 배치된 화소들의 상기 제2 구동 박막 트랜지스터는 구동 반도체층과 오버랩되는 구동 게이트 전극의 사이즈가 서로 상이한, 플렉서블 디스플레이 패널.
  17. 제15항에 있어서,
    상기 제2표시영역의 일정 영역 내에서 특정 색의 표시 비율이 높아지는 제1 방향으로 상기 특정 색의 휘도가 낮아지도록, 상기 제1 방향을 따라 배치된 상기 특정 색과 관련된 적어도 하나의 색 화소들의 상기 제2 구동 박막 트랜지스터의 사이즈가 점진적으로 증가하는, 플렉서블 디스플레이 패널.
  18. 제17항에 있어서,
    상기 제1표시영역의 서로 다른 색 화소들의 제1 구동 박막 트랜지스터의 사이즈는 동일한, 플렉서블 디스플레이 패널.
  19. 제15항에 있어서,
    상기 색 화소는 적색 화소, 녹색 화소 및 청색 화소를 포함하는, 플렉서블 디스플레이 패널.
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