本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
(第1実施形態)
図1は、第1実施形態に係る表示装置が有するアレイ基板を模式的に示す斜視図である。なお、図1は、表示装置1の対向基板SUB2及びカバー部材3(図2参照)を除いて模式的に示している。図1に示すように、表示装置1が有するアレイ基板SUB1は、第1方向Dxに沿って湾曲した形状を有する。具体的には、アレイ基板SUB1は、第1曲面領域TAと、第2曲面領域CAと、低曲率領域FAとを含む。
第1曲面領域TAは、表示面側に向けて凸状に湾曲する曲面を有する。第2曲面領域CAは、第1曲面領域TAと反対側に凹状に湾曲する曲面を有する。第1曲面領域TA及び第2曲面領域CAは、それぞれ一定の曲率を有して湾曲する。第1曲面領域TA及び第2曲面領域CAは、同じ曲率でもよく、異なる曲率であってもよい。また、第1曲面領域TA及び第2曲面領域CAは、それぞれ、曲率が一定である場合に限定されず、第1方向Dxに沿って曲率が異なっていてもよい。
低曲率領域FAは、第1方向Dxにおいて、第1曲面領域TAと第2曲面領域CAとの間に配置される。低曲率領域FAは、第1曲面領域TA及び第2曲面領域CAよりも小さい曲率を有する領域である。言い換えると、低曲率領域FAは、屈曲部を有さず、第1曲面領域TAと第2曲面領域CAとを滑らかに接続する領域である。
本実施形態において、第2方向Dyは、アレイ基板SUB1の一辺(例えば、短辺)に沿った方向である。第1方向Dxは、第2方向Dyに直交する方向であり、アレイ基板SUB1の一端側と他端側とを結ぶ方向である。これに限定されず、第1方向Dxは第2方向Dyに対して90°以外の角度で交差していてもよい。第1方向Dxと第2方向Dyとで規定される平面は、基準面RPと平行となる。また、第1方向Dx及び第2方向Dyに直交する第3方向Dzは、アレイ基板SUB1の正面方向である。
表示装置1において、表示領域DAと周辺領域BEとが設けられている。表示領域DAは、画像を表示させるための領域であり、複数の画素PXと重なる領域である。表示領域DAは、第1曲面領域TA、低曲率領域FA及び第2曲面領域CAに亘って連続して設けられる。表示領域DAは、第1表示領域DAAと、第2表示領域DABとを有する。第1表示領域DAAと、第2表示領域DABとは、第1方向Dxに隣り合って配置される。具体的には、第1表示領域DAAは、第1曲面領域TA及び第1曲面領域TAに隣接する低曲率領域FAの一部と重なる領域である。第2表示領域DABは、第2曲面領域CA及び第2曲面領域CAに隣接する低曲率領域FAの一部と重なる領域である。
表示領域DAは、第3方向Dzから見たときに略四角形状に形成されているが、表示領域DAの外形の形状は限定されない。例えば、表示領域DAには、切り欠きがあってもよく、あるいは表示領域DAが他の多角形状に形成されてもよいし、表示領域DAが円形状あるいは楕円形状などの他の形状に形成されてもよい。また、第1表示領域DAAと、第2表示領域DABとは、連続して設けられ、1つの画像を表示する場合に限定されず、離隔して設けられ、それぞれ別の画像を表示してもよい。
周辺領域BEは、アレイ基板SUB1の外周よりも内側で、かつ、表示領域DAよりも外側の領域を示す。なお、周辺領域BEは表示領域DAを囲う枠状であってもよく、その場合、周辺領域BEは額縁領域ともいえる。
アレイ基板SUB1は、第1走査線GLA、第2走査線GLB、第1信号線SLA、第2信号線SLB、第1走査線駆動回路18A、第2走査線駆動回路18B、第1信号線駆動回路30A、第2信号線駆動回路30B、第1ドライバIC110A及び第2ドライバIC110Bを有する。
第1走査線GLA及び第1信号線SLAは、第1表示領域DAAに設けられる。第1走査線駆動回路18A、第1信号線駆動回路30A及び第1ドライバIC110Aは、周辺領域BEに設けられる。第1走査線GLAは、第1方向Dxに沿って延在し、第1曲面領域TA及び低曲率領域FAの一部に跨がって設けられる。第1走査線GLAは、第1曲面領域TA及び低曲率領域FAの形状にしたがって凸状に湾曲する。第1走査線GLAは、第1走査線駆動回路18Aに接続される。第1信号線SLAは、第2方向Dyに延在し、第1信号線駆動回路30Aに接続される。第1ドライバIC110Aは、第1信号線駆動回路30Aと、アレイ基板SUB1の端部との間の領域に実装される。
第2走査線GLB及び第2信号線SLBは、第2表示領域DABに設けられる。第2走査線駆動回路18B、第2信号線駆動回路30B及び第2ドライバIC110Bは、周辺領域BEに設けられる。第2走査線GLBは、第1方向Dxに沿って延在し、第2曲面領域CA及び低曲率領域FAの一部に跨がって設けられる。第2走査線GLBは、第2曲面領域CA及び低曲率領域FAの形状にしたがって凹状に湾曲する。第2走査線GLBは、第2走査線駆動回路18Bに接続される。第1走査線GLAと第2走査線GLBとは、スリットSPにより離隔して配置される。第2走査線駆動回路18Bは、表示領域DAを挟んで第1走査線駆動回路18Aと反対側に配置される。つまり、第1走査線駆動回路18Aは、第1曲面領域TAに設けられ、第2走査線駆動回路18Bは、第2曲面領域CAに設けられる。
第2信号線SLBは、第2方向Dyに延在し、第2信号線駆動回路30Bに接続される。第2信号線駆動回路30Bは、第1信号線駆動回路30Aと第1方向Dxに隣り合って配置される。つまり、第1信号線駆動回路30A及び第2信号線駆動回路30Bは、第1曲面領域TA、低曲率領域FA及び第2曲面領域CAに設けられる。第2ドライバIC110Bは、第2信号線駆動回路30Bと、アレイ基板SUB1の端部との間の領域に実装される。より好ましくは、第1ドライバIC110A及び第2ドライバIC110Bは、低曲率領域FAに配置される。これにより、第1ドライバIC110A及び第2ドライバIC110Bの実装が容易となる。なお、第1ドライバIC110A及び第2ドライバIC110Bは、アレイ基板SUB1に接続された配線基板(例えばフレキシブルプリント基板)に実装されていてもよい。なお、以下の説明において、第1信号線SLA及び第2信号線SLBを区別して説明する必要がない場合には、単に信号線SLと表す場合がある。また、第1走査線GLA及び第2走査線GLBを区別して説明する必要がない場合には、単に走査線GLと表す場合がある。
図2は、図1のII-II’断面図である。図2に示すように、表示装置1は、表示パネル2と、カバー部材3とを有する。さらに、表示パネル2は、アレイ基板SUB1と、アレイ基板SUB1と対向して設けられた対向基板SUB2とで構成される。対向基板SUB2は、アレイ基板SUB1に沿って湾曲した断面形状を有する。つまり、対向基板SUB2も、第1曲面領域TA、低曲率領域FA及び第2曲面領域CAを有する。
カバー部材3は、表示パネル2を保護する部材である。カバー部材3は、不図示の粘着層を介して表示パネル2の表示面側に設けられる。カバー部材3は、第3方向Dzから見た場合に表示パネル2よりも大きい面積を有する。カバー部材3は、透光性を有するガラス又は合成樹脂である。このため、表示パネル2からの光は、カバー部材3を透過する。そして、視認者からはカバー部材3の表面に沿った表示面に、映像が表示されているようにみえる。
カバー部材3は、表示パネル2に沿って湾曲した形状を有する。カバー部材3及び表示パネル2は、断面視でS字状に湾曲する。具体的には、第1方向Dxと第2方向Dyとで規定される面を基準面RPとした場合に、基準面RPは、アレイ基板SUB1の第1方向Dxの一端側及び他端側と交差する。第1曲面領域TAは、基準面RPの一方の面側に凸状に湾曲する。第2曲面領域CAは、基準面RPの他方の面側に凹状に湾曲する。言い換えると、第1曲面領域TAの曲率中心は基準面RPの他方の面側にあり、第2曲面領域CAの曲率中心は基準面RPの一方の面側にある。低曲率領域FAは、基準面RPに対して傾斜して設けられる。
表示パネル2は、例えば表示層として液晶層LCが用いられた液晶パネルである。ただし、これに限定されず、表示パネル2は、有機発光ダイオードパネル(以下、OLEDパネルという)、マイクロLED表示パネル、電気泳動表示パネルなどであってもよい。また、表示パネル2は、必要に応じて、タッチパネルなどの検出装置を含んでいてもよい。
図3は、図2の領域Aを拡大して示す断面図である。図3に示すように、対向基板SUB2は、アレイ基板SUB1と第3方向Dzに対向して配置される。また、液晶層LCはアレイ基板SUB1と対向基板SUB2との間に設けられる。
図3において、アレイ基板SUB1は、ガラス基板や樹脂基板などの透光性を有する第1絶縁基板10を基体としている。アレイ基板SUB1は、第1絶縁基板10の対向基板SUB2と対向する側に、第1絶縁膜11、第2絶縁膜12、第3絶縁膜13、第4絶縁膜14、第5絶縁膜15、信号線SL、カラーフィルタCF、画素電極PE、共通電極CE、第1配向膜AL1などを備えている。
なお、本明細書において、第1絶縁基板10に垂直な方向において、第1絶縁基板10から第2絶縁基板20に向かう方向を「上側」又は単に「上」とする。また、第2絶縁基板20から第1絶縁基板10に向かう方向を「下側」又は単に「下」とする。また、「正面視」とは、第3方向Dzから見た場合の配置関係をいう。
第1絶縁膜11は、第1絶縁基板10の上に位置している。第2絶縁膜12は、第1絶縁膜11の上に位置している。第3絶縁膜13は、第2絶縁膜12の上に位置している。信号線SLは、第3絶縁膜13の上に位置している。カラーフィルタCFは、第3絶縁膜13の上に位置し、信号線SLを覆っている。
カラーフィルタCFは、例えば、カラーフィルタCFR、CFG、CFBを含む。カラーフィルタCFR、CFG、CFBのそれぞれは、第1絶縁基板10の対向基板SUB2と対向する側に位置し、それぞれの端部が信号線SLに重なっている。一例では、カラーフィルタCFR、CFG、CFBは、それぞれ青色、赤色、緑色に着色された樹脂材料によって形成されている。
遮光層BMは、カラーフィルタCFの上に位置している。また、遮光層BMは、カラーフィルタCFを介して信号線SLと対向している。つまり、遮光層BMは、信号線SLの上に重畳している。遮光層BMは、第1絶縁基板10の対向基板SUB2と対向する側に位置している。そして、遮光層BMは、画素電極PEとそれぞれ対向する開口部を規定している。遮光層BMは、黒色の樹脂材料や、遮光性の金属材料によって形成されている。遮光層BM及びカラーフィルタCFは、第4絶縁膜14によって覆われている。
第1絶縁膜11、第2絶縁膜12、第3絶縁膜13、及び、第5絶縁膜15は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。第4絶縁膜14は、透光性を有する樹脂材料によって形成され、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。ただし、第4絶縁膜14については無機系材料によって形成されたものであってもよい。
共通電極CEは、第4絶縁膜14の上に位置している。また、共通電極CEは、第4絶縁膜14を介して遮光層BM及びカラーフィルタCFと対向している。共通電極CEのスリットSPAは、遮光層BMの直上に位置している。共通電極CEは、第5絶縁膜15によって覆われている。
画素電極PEは、第5絶縁膜15の上に位置し、第5絶縁膜15を介して共通電極CEと対向している。画素電極PE及び共通電極CEは、例えば、ITO(Indium Tin Oxide)やIZO(Indium Zinc Oxide)などの透光性を有する導電材料によって形成されている。画素電極PEは、第1配向膜AL1によって覆われている。第1配向膜AL1は、第5絶縁膜15も覆っている。
本実施形態の表示装置1は、カラーフィルタCFが液晶層LCとアレイ基板SUB1との間に設けられた、いわゆるCOA(Color Filter On Array)構造の液晶表示装置である。このため、カラーフィルタCFが対向基板SUB2に設けられた構成に比べて、アレイ基板SUB1及び対向基板SUB2を湾曲させた場合であっても、カラーフィルタCF及び遮光層BMの位置ずれが生じることを抑制できる。あるいは、アレイ基板SUB1と対向基板SUB2との積層ずれを考慮する必要がないので、遮光層BMの幅を小さくすることができる。
対向基板SUB2は、ガラス基板や樹脂基板などの透光性を有する第2絶縁基板20を基体としている。対向基板SUB2は、第2絶縁基板20のアレイ基板SUB1と対向する側に、オーバーコート層OC、第2配向膜AL2などを備えている。対向基板SUB2は、第2絶縁基板20のアレイ基板SUB1と反対側に導電層21を備えている。
オーバーコート層OCは、透光性を有する樹脂材料によって形成されている。第2配向膜AL2は、オーバーコート層OCを覆っている。第1配向膜AL1及び第2配向膜AL2は、例えば、水平配向性を示す材料によって形成されている。
アレイ基板SUB1及び対向基板SUB2は、第1配向膜AL1及び第2配向膜AL2が向かい合うように配置されている。液晶層LCは、第1配向膜AL1と第2配向膜AL2との間に封入されている。液晶層LCは、誘電率異方性が負のネガ型液晶材料、あるいは、誘電率異方性が正のポジ型液晶材料によって構成されている。
アレイ基板SUB1がバックライトユニットILと対向し、対向基板SUB2が表示面側に位置する。バックライトユニットILとしては、種々の形態のものが適用可能であるが、その詳細な構造については説明を省略する。
導電層21は、第2絶縁基板20の上に設けられる。導電層21は、例えばITO等の透光性の導電性材料である。外部から印加される静電気や、偏光板PL2に帯電した静電気は、導電層21を流れる。表示装置1は、静電気を短時間に除去することができ、表示層である液晶層LCに加えられる静電気を低減することができる。これにより、表示装置1は、ESD耐性を向上させることができる。
偏光板PL1を含む光学素子は、第1絶縁基板10の外面、あるいは、バックライトユニットILと対向する面に配置される。偏光板PL2を含む光学素子は、第2絶縁基板20の外面、あるいは、観察位置側の面に配置される。偏光板PL1の第1偏光軸及び偏光板PL2の第2偏光軸は、例えばX-Y平面においてクロスニコルの位置関係にある。なお、偏光板PL2及び偏光板PL2を含む光学素子は、位相差板などの他の光学機能素子を含んでいてもよい。
例えば、液晶層LCがネガ型液晶材料である場合であって、液晶層LCに電圧が印加されていない状態では、液晶分子LMは、X-Y平面内において、その長軸が第1方向Dxに沿う方向に初期配向している。一方、液晶層LCに電圧が印加された状態、つまり、画素電極PEと共通電極CEとの間に電界が形成されたオン時において、液晶分子LMは、電界の影響を受けてその配向状態が変化する。オン時において、入射した直線偏光は、その偏光状態が液晶層LCを通過する際に液晶分子LMの配向状態に応じて変化する。
図4は、表示領域の画素配列を表す回路図である。図4に示すように、画素PXは、複数の副画素SPXが含まれる。図3に示すカラーフィルタCFR、CFG、CFBは、例えば赤(R)、緑(G)、青(B)の3色に着色された色領域が周期的に配列されている。各副画素SPXに、R、G、Bの3色の色領域が1組として対応付けられる。そして、3色の色領域に対応する副画素SPXを1組として画素PXが構成される。なお、カラーフィルタは、4色以上の色領域を含んでいてもよい。この場合、画素PXは、4つ以上の副画素SPXを含んでいてもよい。
各副画素SPXは、それぞれトランジスタ(N型トランジスタN-Tr又はP型トランジスタP-Tr)及び液晶層LCの容量を備えている。アレイ基板SUB1には、図4に示す各副画素SPXのN型トランジスタN-Tr、P型トランジスタP-Tr、信号線SL、走査線GL等が形成されている。また、図3に示す画素電極PEと共通電極CEとの間に第5絶縁膜15が設けられ、これらによって図4に示す保持容量Csが形成される。
信号線SLは、各画素電極PE(図3参照)に画素信号を供給するための配線である。走査線GLは、各N型トランジスタN-Tr、P型トランジスタP-Trを駆動するゲート信号(走査信号)を供給するための配線である。具体的には、第1表示領域DAAにおいて、副画素SPXは、それぞれN型トランジスタN-Trを備えている。N型トランジスタN-Trは、薄膜トランジスタにより構成されるものであり、この例では、nチャネルの低温ポリシリコン(以下、LTPS(Low Temperature Polycrystalline Silicone)と表す)型のTFTで構成されている。
第1走査線駆動回路18Aは、第1走査線GLAに、順次又は同時に走査信号を供給する。これにより、走査信号が供給された第1走査線GLAに接続された複数の副画素SPXが選択される。第1ドライバIC110Aは、選択された複数の副画素SPXに、第1映像信号を供給する。第1映像信号は、第1信号線駆動回路30A、第1信号線SLAを介して各副画素SPXに供給される。
また、第2表示領域DABにおいて、副画素SPXは、それぞれP型トランジスタP-Trを備えている。P型トランジスタP-Trは、薄膜トランジスタにより構成されるものであり、この例では、pチャネルのMOS型のTFTで構成されている。
第2走査線駆動回路18Bは、第2走査線GLBに、順次又は同時に走査信号を供給する。これにより、走査信号が供給された第2走査線GLBに接続された複数の副画素SPXが選択される。第2ドライバIC110Bは、選択された複数の副画素SPXに、第2映像信号を供給する。第2映像信号は、第2信号線駆動回路30B、第2信号線SLBを介して各副画素SPXに供給される。
第1ドライバIC110A及び第2ドライバIC110Bは、ホストIC120から供給される制御信号に基づいて制御される。ホストIC120は、例えば、アレイ基板SUB1に接続された配線基板や制御基板に設けられる。
図5は、N型トランジスタ及びP型トランジスタの、応力とソースドレイン電流との関係を模式的に示すグラフである。図5に示すグラフの横軸は、N型トランジスタN-Tr及びP型トランジスタP-Trのチャネル領域に加えられる応力を示し、縦軸は、所定の電源電位が供給された場合のソースドレイン電流を示す。ソースドレイン電流は、絶対値を示している。なお、ソースドレイン電流は、絶対値を示している。
図5に示すように、N型トランジスタN-Trのチャネル領域に、引っ張り応力が加えられると、移動度が向上し、ソースドレイン電流が大きくなる傾向を示す。一方、N型トランジスタN-Trのチャネル領域に、圧縮応力が加えられると、移動度が低下し、ソースドレイン電流が小さくなる傾向を示す。
P型トランジスタP-Trのチャネル領域に、引っ張り応力が加えられると、移動度が低下し、ソースドレイン電流が小さくなる傾向を示す。一方、P型トランジスタP-Trのチャネル領域に、圧縮応力が加えられると、移動度が向上し、ソースドレイン電流が大きくなる傾向を示す。
本実施形態の表示装置1において、第1表示領域DAAは、主として凸形状に湾曲する第1曲面領域TAに配置される。つまり、第1表示領域DAAのN型トランジスタN-Trは第1曲面領域TAに設けられ、引っ張り応力が加えられる。これにより、N型トランジスタN-Trは、第2曲面領域CAに設けられた場合、すなわち圧縮応力が加えられた場合に比べて、特性が向上する。
第2表示領域DABは、主として凹形状に湾曲する第2曲面領域CAに配置される。つまり、第2表示領域DABのP型トランジスタP-Trは第2曲面領域CAに設けられ、圧縮応力が加えられる。これにより、P型トランジスタP-Trは、第1曲面領域TAに設けられた場合、すなわち引っ張り応力が加えられた場合に比べて、特性が向上する。
このように、表示装置1において、アレイ基板SUB1の凹凸の形状に応じて、各副画素SPXにN型トランジスタN-Tr又はP型トランジスタP-Trが設けられる。これにより、特性が向上する応力範囲でN型トランジスタN-Tr及びP型トランジスタP-Trがそれぞれ駆動される。言い換えると、N型トランジスタN-Trに圧縮応力が加えられることによる特性の低下及びP型トランジスタP-Trに引っ張り応力が加えられることによる特性の低下を抑制できる。この結果、表示装置1は、表示品位の低下を抑制することができる。
図6は、信号線駆動回路の一部を示す平面図である。なお、図6に示す信号線駆動回路30についての説明は、第1信号線駆動回路30A及び第2信号線駆動回路30Bのいずれにも適用できる。図6に示すように、信号線駆動回路30は、複数のN型トランジスタN-Tr1、N-Tr2、N-Tr3と、複数のP型トランジスタP-Tr1、P-Tr2、P-Tr3と、を有する。
複数のN型トランジスタN-Tr1、N-Tr2、N-Tr3は、第1方向Dxに並んで配置される。複数のP型トランジスタP-Tr1、P-Tr2、P-Tr3は、第1方向Dxに並んで配置される。複数のN型トランジスタN-Tr1、N-Tr2、N-Tr3と、複数のP型トランジスタP-Tr1、P-Tr2、P-Tr3とは、第2方向Dyに並ぶ。信号線駆動回路30は、N型トランジスタN-Tr1、N-Tr2、N-Tr3と、P型トランジスタP-Tr1、P-Tr2、P-Tr3とがそれぞれ組み合わされたCMOS(相補型MOS)構成としている。
複数のN型トランジスタN-Tr1、N-Tr2、N-Tr3及び複数のP型トランジスタP-Tr1、P-Tr2、P-Tr3をひとまとまりの接続切替回路としたときに、信号線駆動回路30は、第1方向Dxに並んで配置される複数の接続切替回路から構成される。
複数のN型トランジスタN-Tr1、N-Tr2、N-Tr3は、それぞれ、半導体層33(第1半導体層)と、ソース電極34と、ドレイン電極35と、ゲート電極36とを有する。複数のP型トランジスタP-Tr1、P-Tr2、P-Tr3は、それぞれ、半導体層43(第2半導体層)と、ソース電極44と、ドレイン電極45と、ゲート電極46とを有する。
半導体層33、43は、例えば、上述のような低温ポリシリコンである。ただし、これに限定されず、半導体層33、43は、TAOSを含む酸化物半導体である。あるいは半導体層33、43は、アモルファスシリコンであってもよい。
ゲート電極36、46は、それぞれ制御信号供給配線54A、54Bに接続される。制御信号供給配線54A、54Bは、各トランジスタを制御する制御信号(走査信号)を各ゲート電極36、46に供給する。
複数のソース電極34、44は、ブリッジ配線55を介して配線53と接続される。本実施形態では、N型トランジスタN-Tr1のソース電極34は、N型トランジスタN-Tr2のソース電極34と共用される。P型トランジスタP-Tr1、P-Tr2も同様である。P型トランジスタP-Tr1、P-Tr2、P-Tr3のソース電極44はコンタクト部CHを介してブリッジ配線55に接続される。ブリッジ配線55は、コンタクト部CHにより制御信号供給配線54Aと異なる層に設けられ、平面視で制御信号供給配線54Aと交差する。
ドレイン電極35、45は、ブリッジ配線56を介して信号線SLに接続される。ブリッジ配線56は、コンタクト部CHにより制御信号供給配線54Bと異なる層に設けられ、平面視で制御信号供給配線54Bと交差する。制御信号に応じてN型トランジスタN-Tr1、N-Tr2、N-Tr3及びP型トランジスタP-Tr1、P-Tr2、P-Tr3のオンオフが制御されて、信号線SLが順次選択される。配線53は、第1ドライバIC110A又は第2ドライバIC110Bから供給された映像信号を、選択された信号線SLに供給する。
図7は、第1曲面領域及び低曲率領域における、第1信号線駆動回路の構成を説明するための説明図である。なお、図7では、説明を分かりやすくするために、図6に示す複数のN型トランジスタN-Tr1、N-Tr2、N-Tr3及び複数のP型トランジスタP-Tr1、P-Tr2、P-Tr3のうち、N型トランジスタN-Tr1及びP型トランジスタP-Tr1を示している。
図7に示すように、N型トランジスタN-Tr1a、N-Tr1b、N-Tr1cは、低曲率領域FA及び第1曲面領域TAに配列される。同様に、P型トランジスタP-Tr1a、P-Tr1b、P-Tr1cも、低曲率領域FA及び第1曲面領域TAに配列される。
第1曲面領域TA(第1領域)に設けられたN型トランジスタN-Tr1b、N―Tr1cと、低曲率領域FA(第2領域)に設けられたN型トランジスタN-Tr1aとは、異なる形状である。具体的には、第1曲面領域TAに設けられたN型トランジスタN-Tr1b、N―Tr1cのチャネル幅WN1b、WN1cは、低曲率領域FAに設けられたN型トランジスタN-Tr1aのチャネル幅WN1aよりも小さい。また、N型トランジスタN-Tr1a、N-Tr1b、N―Tr1cのチャネル長LN1a、LN1b、LN1cは、等しい長さである。
なお、チャネル幅WN1a、WN1b、WN1cは、半導体層33のチャネル領域33aの、ソースドレイン方向と直交する方向での幅である。また、チャネル長LN1a、LN1b、LN1cは、チャネル領域33aの、ソースドレイン方向での長さである。チャネル長LN1a、LN1b、LN1cは、ゲート電極36の幅と実質的に等しい。
また、第1曲面領域TA(第1領域)に設けられたP型トランジスタP-Tr1b、P―Tr1cと、低曲率領域FA(第2領域)に設けられたP型トランジスタP-Tr1aとは、異なる形状である。具体的には、第1曲面領域TAに設けられたP型トランジスタP-Tr1b、P―Tr1cのチャネル幅WP1b、WP1cは、低曲率領域FAに設けられたP型トランジスタP-Tr1aのチャネル幅WP1aよりも大きい。また、P型トランジスタP-Tr1a、P-Tr1b、P―Tr1cのチャネル長LP1a、LP1b、LP1cは、等しい長さである。
なお、チャネル幅WP1a、WP1b、WP1cは、半導体層43のチャネル領域43aの、ソースドレイン方向と直交する方向での幅である。また、チャネル長LP1a、LP1b、LP1cは、チャネル領域43aの、ソースドレイン方向での長さである。チャネル長LP1a、LP1b、LP1cは、ゲート電極46の幅と実質的に等しい。
また、第1曲面領域TAにおけるN型トランジスタN-Tr1b、N―Tr1cのチャネル幅WN1b、WN1cに対する、P型トランジスタP-Tr1b、P―Tr1cのチャネル幅WP1b、WP1cの比率を、第1チャネル幅比率RTとする。第1チャネル幅比率RTは、それぞれ、RT=WP1b/WN1b、RT=WP1c/WN1cとなる。
低曲率領域FAにおけるN型トランジスタN-Tr1aのチャネル幅WN1aに対する、P型トランジスタP-Tr1aのチャネル幅WP1aの比率を、第3チャネル幅比率RFとする。第3チャネル幅比率RFは、RF=WP1a/WN1aとなる。第1チャネル幅比率RTは、第3チャネル幅比率RFよりも大きい。
これにより、表示装置1は、N型トランジスタN-Tr1b、N―Tr1cに引っ張り応力が加えられることによるソースドレイン電流の増大を抑制することができる。したがって、第1曲面領域TAと低曲率領域FAの曲率の違いにより、N型トランジスタN-Tr1a、N-Tr1b、N-Tr1cの半導体層33に加えられる応力の差が発生した場合であっても、N型トランジスタN-Tr1a、N-Tr1b、N-Tr1cの特性の差を抑制することができる。
また、表示装置1は、P型トランジスタP-Tr1b、P―Tr1cに引っ張り応力が加えられることによるソースドレイン電流の低下を抑制することができる。したがって、第1曲面領域TAと低曲率領域FAの曲率の違いにより、P型トランジスタP-Tr1a、P-Tr1b、P-Tr1cの半導体層43に加えられる応力の差が発生した場合であっても、P型トランジスタP-Tr1a、P-Tr1b、P-Tr1cの特性の差を抑制することができる。
なお、第1曲面領域TAに設けられたN型トランジスタN-Tr1b、N―Tr1cのチャネル幅WN1b、WN1cは、第1曲面領域TAの曲率に応じて、異なる長さとしている。ただし、第1曲面領域TAに設けられた複数のN型トランジスタN-Tr1のうち、2以上のN型トランジスタN-Tr1は、同じチャネル幅WN1を有していてもよい。同様に、第1曲面領域TAに設けられた複数のP型トランジスタP-Tr1のうち、2以上のP型トランジスタP-Tr1は、同じチャネル幅WP1を有していてもよい。
図8は、第2曲面領域及び低曲率領域における、第2信号線駆動回路の構成を説明するための説明図である。なお、図8では、図7と同様に、図6に示す複数のN型トランジスタN-Tr1、N-Tr2、N-Tr3及び複数のP型トランジスタP-Tr1、P-Tr2、P-Tr3のうち、N型トランジスタN-Tr1及びP型トランジスタP-Tr1を示している。
図8に示すように、第2曲面領域CAに設けられたN型トランジスタN-Tr1e、N-Tr1fのチャネル幅WN1e、WN1fは、低曲率領域FAに設けられたN型トランジスタN-Tr1dのチャネル幅WN1dよりも大きい。つまり、図7及び図8に示すように、第2曲面領域CAに設けられたN型トランジスタN-Tr1e、N-Tr1fのチャネル幅WN1e、WN1fは、第1曲面領域TAに設けられたN型トランジスタN-Tr1b、N-Tr1cのチャネル幅WN1b、WN1cよりも大きい。また、N型トランジスタN-Tr1d、N-Tr1e、N―Tr1fのチャネル長LN1d、LN1e、LN1fは、等しい長さである。
また、第2曲面領域CAに設けられたP型トランジスタP-Tr1e、P―Tr1fのチャネル幅WP1e、WP1fは、低曲率領域FAに設けられたP型トランジスタP-Tr1dのチャネル幅WP1dよりも小さい。また、P型トランジスタP-Tr1d、P-Tr1e、P―Tr1fのチャネル長LP1d、LP1e、LP1fは、等しい長さである。図7及び図8に示すように、第2曲面領域CAに設けられたP型トランジスタP-Tr1e、P-Tr1fのチャネル幅WP1e、WP1fは、第1曲面領域TAに設けられたP型トランジスタP-Tr1b、P-Tr1cのチャネル幅WP1b、WN1cよりも小さい。
第2曲面領域CAにおけるN型トランジスタN-Tr1e、N―Tr1fのチャネル幅WN1e、WN1fに対する、P型トランジスタP-Tr1e、P―Tr1fのチャネル幅WP1e、WP1fの比率を、第2チャネル幅比率RCとする。第2チャネル幅比率RCは、それぞれ、RC=WP1e/WN1e、RC=WP1f/WN1fとなる。
低曲率領域FAにおけるN型トランジスタN-Tr1dのチャネル幅WN1dに対する、P型トランジスタP-Tr1dのチャネル幅WP1dの比率を、第3チャネル幅比率RFとする。第3チャネル幅比率RFは、RF=WP1d/WN1dとなる。第2チャネル幅比率RCは、第3チャネル幅比率RFよりも小さい。また、上述したように、第1チャネル幅比率RTは、第3チャネル幅比率RFよりも大きい。つまり、第1チャネル幅比率RTは、第2チャネル幅比率RCよりも大きい。
これにより、表示装置1は、N型トランジスタN-Tr1e、N―Tr1fに圧縮応力が加えられることによるソースドレイン電流の低下を抑制することができる。したがって、第2曲面領域CAと低曲率領域FAの曲率の違いにより、N型トランジスタN-Tr1d、N-Tr1e、N-Tr1fの半導体層33に加えられる応力の差が発生した場合であっても、N型トランジスタN-Tr1d、N-Tr1e、N-Tr1fの特性の差を抑制することができる。つまり、表示装置1は、第1曲面領域TA、第2曲面領域CA及び低曲率領域FAのN型トランジスタN-Tr1の特性の差が生じることを抑制できる。
また、表示装置1は、P型トランジスタP-Tr1e、P―Tr1fに圧縮応力が加えられることによるソースドレイン電流の増加を抑制することができる。したがって、第2曲面領域CAと低曲率領域FAの曲率の違いにより、P型トランジスタP-Tr1d、P-Tr1e、P-Tr1fの半導体層43に加えられる応力の差が発生した場合であっても、P型トランジスタP-Tr1d、P-Tr1e、P-Tr1fの特性の差を抑制することができる。つまり、表示装置1は、第1曲面領域TA、第2曲面領域CA及び低曲率領域FAのP型トランジスタP-Tr1の特性の差が生じることを抑制できる。
以上のように、本実施形態の表示装置1において、複数のトランジスタ(N型トランジスタN-Tr1、P型トランジスタP-Tr1)は、チャネル領域33a、43aが設けられた半導体層33、43を有する。第1曲面領域TAに設けられた複数のトランジスタと、第2曲面領域CAに設けられた複数のトランジスタと、低曲率領域FAに設けられた複数のトランジスタとは、異なるチャネル幅WN1、P1を有する。より好ましくは、複数のトランジスタは、第1曲面領域TA、第2曲面領域CA及び低曲率領域FAの曲率に応じて異なるチャネル幅WN1、P1を有する。したがって、表示装置1は、第1信号線駆動回路30A及び第2信号線駆動回路30Bの特性の低下(例えば、映像信号の伝送に要する時間の遅延や、伝送に要する時間のばらつき)を抑制することができ、結果として表示品位の低下を抑制することができる。
図9は、走査線駆動回路及びゲート電圧生成回路の一例を示す平面図である。なお、図9に示す走査線駆動回路18についての説明は、第1走査線駆動回路18A及び第2走査線駆動回路18Bのいずれにも適用できる。
走査線駆動回路18は、ゲートスイッチ回路GSWと、シフトレジスタ回路SRと、ゲート電圧生成回路GVGCと、を含む。ゲートスイッチ回路GSWは、副画素SPXの画素トランジスタTr(N型トランジスタN-Tr又はP型トランジスタP-Tr)の走査線GLに接続される。シフトレジスタ回路SRは、ゲートスイッチ回路GSWを順次走査する。ゲート電圧生成回路GVGCは、ゲートスイッチ回路GSWに供給する走査信号ENBを生成する回路である。
ゲートスイッチ回路GSWは、N型トランジスタN-Tr4a、N-Tr4bと、P型トランジスタP-Tr4aとを1組とする複数組(走査線GLの本数分)のトランジスタ群を備える。例えば、1組目のトランジスタ群は1本目の走査線GL1に対応し、2組目のトランジスタ群は2本目の走査線GL2に対応し、以降順に、m組目のトランジスタ群はm本目の走査線GLmに対応する。
シフトレジスタ回路SRは、N型トランジスタN-Tr5と、P型トランジスタP-Tr5とを1組とする複数組のトランジスタ群を備える。
ゲート電圧生成回路GVGCは、第1電圧VGHを供給する第1電圧線に接続されたP型トランジスタP-Tr6aと、第2電圧VGLを供給する第2電圧線に接続されたN型トランジスタN-Tr6bと、第3電圧GNDを供給する第3電圧線に接続されたN型トランジスタN-Tr6aとを有する。ゲート電圧生成回路GVGCにおいて、P型トランジスタP-Tr6a、N型トランジスタN-Tr6a及びN型トランジスタN-Tr6bは、出力部の回路を構成し、N型トランジスタN-Tr6c及びP型トランジスタP-Tr6bは出力部以外の回路を構成する。
図10は、第1走査線駆動回路及び第2走査線駆動回路が有する複数のトランジスタの構成を説明するための説明図である。図10に示すように、第1走査線駆動回路18Aは、N型トランジスタN-Tr4c、N-Tr4d及びP型トランジスタP-Tr4bを有する。つまり、N型トランジスタN-Tr4c、N-Tr4d及びP型トランジスタP-Tr4bは、第1曲面領域TAに設けられる。P型トランジスタP-Tr4bは、N型トランジスタN-Tr4cとN型トランジスタN-Tr4dとの間に設けられる。N型トランジスタN-Tr4c、N-Tr4d及びP型トランジスタP-Tr4bは、半導体層48を有し、半導体層48には、それぞれチャネル領域48a、48b、48cが設けられる。
第2走査線駆動回路18Bは、N型トランジスタN-Tr4a、N-Tr4b及びP型トランジスタP-Tr4aを有する。つまり、N型トランジスタN-Tr4a、N-Tr4b及びP型トランジスタP-Tr4aは、第2曲面領域CAに設けられる。P型トランジスタP-Tr4aは、N型トランジスタN-Tr4aとN型トランジスタN-Tr4bとの間に設けられる。N型トランジスタN-Tr4a、N-Tr4b及びP型トランジスタP-Tr2aは、半導体層47を有し、半導体層47には、それぞれチャネル領域47a、47b、47cが設けられる。
第1走査線駆動回路18A及び第2走査線駆動回路18Bにおいて、第2曲面領域CAに設けられたN型トランジスタN-Tr4a、N-Tr4bのチャネル幅WN4a、WN4bは、第1曲面領域TAに設けられたN型トランジスタN-Tr4c、N-Tr4dのチャネル幅WN4c、WN4dよりも大きい。
また、第2曲面領域CAに設けられたP型トランジスタP-Tr4aのチャネル幅WP4aは、第1曲面領域TAに設けられたP型トランジスタP-Tr4bのチャネル幅WP4bよりも小さい。
第2曲面領域CAにおけるN型トランジスタN-Tr4a、N-Tr4bのチャネル幅WN4a、WN4bに対する、P型トランジスタP-Tr4aのチャネル幅WP4aの比率を、第4チャネル幅比率RCaとする。第4チャネル幅比率RCaは、それぞれ、RCa=WP4a/WN4a、RCa=WP4a/WN4bとなる。
第1曲面領域TAにおけるN型トランジスタN-Tr4c、N-Tr4dのチャネル幅WN4c、WN4dに対する、P型トランジスタP-Tr4bのチャネル幅WP4bの比率を、第5チャネル幅比率RTaとする。第5チャネル幅比率RTaは、それぞれ、RTa=WP4b/WN4c、RTa=WP4b/WN4dとなる。第5チャネル幅比率RTaは、第4チャネル幅比率RCaよりも大きい。
これにより、第1走査線駆動回路18A及び第2走査線駆動回路18Bにおいて、第2曲面領域CAにおけるN型トランジスタN-Tr4a、N-Tr4bと、第1曲面領域TAにおけるN型トランジスタN-Tr4c、N-Tr4dとで、加えられた応力の差が発生した場合でも、特性の差を抑制することができる。また、第2曲面領域CAにおけるP型トランジスタP-Tr4aと、第1曲面領域TAにおけるP型トランジスタP-Tr4bとで、加えられた応力の差が発生した場合でも、特性の差を抑制することができる。したがって、表示装置1は、第1走査線駆動回路18A及び第2走査線駆動回路18Bの特性の低下(例えば、走査信号の伝送に要する時間の遅延や、伝送に要する時間のばらつき)を抑制することができる。
図11は、図10の領域Bを拡大して示す拡大図である。図11は、第1信号線駆動回路30Aに含まれる走査信号供給配線LVGLの一部を拡大して示す。図11に示すように、走査信号供給配線LVGLには、複数のスリットSPLが設けられている。複数のスリットSPLは、第1方向Dx及び第2方向Dyに配列される。複数のスリットSPLは、走査信号供給配線LVGLの延在方向に延びる矩形状である。ただし、複数のスリットSPLの形状は、これに限定されず、四角形状、多角形状、円形状など他の形状でもよい。
これにより、走査信号供給配線LVGLが第1曲面領域TA又は第2曲面領域CAに設けられ、幅方向に応力が加えられた場合であっても、複数のスリットSPLを設けることにより、応力が緩和され、走査信号供給配線LVGLの断線を抑制することができる。なお、図11では走査信号供給配線LVGLにスリットSPLを設ける例を説明したが、これに限定されない。第1信号線駆動回路30A及び第2信号線駆動回路30Bが有する他の配線や、第1信号線駆動回路30A及び第2信号線駆動回路30Bが有する配線にスリットを設けてもよい。
(第1変形例)
図12は、第1実施形態の第1変形例に係る表示装置を示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。図12に示すように、第1変形例の表示装置1Aは、2つの表示パネル2A、2Bが設けられている。表示パネル2Aは、アレイ基板SUB1Aと対向基板SUB2Aとを有する。表示パネル2Bは、アレイ基板SUB1Bと対向基板SUB2Bとを有する。表示パネル2A、2Bの断面構成は、図3と同様の構成を採用することができる。
表示パネル2Aは、第1曲面領域TA及び低曲率領域FAの一部に設けられ、表示面側に凸状に湾曲する曲面を有する。表示パネル2Bは、第2曲面領域CA及び低曲率領域FAの一部に設けられ、表示面側と反対側に凹状に湾曲する曲面を有する。
第1変形例において、表示パネル2Aは、上述した第1走査線駆動回路18A及び第1信号線駆動回路30Aを有し、表示パネル2Bは、上述した第2走査線駆動回路18B及び第2信号線駆動回路30Bを有する。第1走査線駆動回路18A、第1信号線駆動回路30A、第2走査線駆動回路18B及び第2信号線駆動回路30Bが有する各トランジスタの構成も第1実施形態と同様の構成を適用できる。
(表示装置の製造方法)
次に、表示装置1Aの製造方法の一例を説明する。図13は、表示装置の製造方法を説明するためのフローチャートである。図13に示すように、表示装置1Aの製造方法は、アレイ基板SUB1Aを準備する工程(ステップST1)と、対向基板SUB2Aを準備する工程(ステップST2)とを有する。アレイ基板準備工程と対向基板準備工程とは、同時に実行してもよく、順次、実行してもよい。
アレイ基板準備工程では、TFTプロセス(ステップST1-1)を含む。TFTプロセスでは、第1絶縁基板10(図3参照)を準備し、第1絶縁基板10に各種トランジスタを形成する、各種トランジスタは、副画素SPXが有するN型トランジスタN-Tr又はP型トランジスタP-Trや、周辺回路(走査線駆動回路18及び信号線駆動回路30)が有する各トランジスタを含む。また、アレイ基板準備工程は、TFTプロセスの後、各トランジスタを覆ってカラーフィルタCFを形成するCOAプロセス(ステップST1-2)を含む。COAプロセスでは、さらにカラーフィルタCF上に、遮光層BM、共通電極CE及び画素電極PEが形成される。
アレイ基板準備工程は、第1配向膜印刷工程(ステップST1-3)を含む。第1配向膜印刷工程では、画素電極PEを覆って第1配向膜AL1が印刷形成される。配向膜印刷工程では、例えばポリイミド樹脂を塗布した後、ラビングすることにより配向膜を形成することができる。また、偏光紫外線を高分子膜上に照射することによって、偏光方向の高分子鎖を選択的に反応させることにより配向膜を形成する、光配向法を適用することもできる。
対向基板準備工程では、第2絶縁基板20を準備する工程(ステップST2-1)を含む。第2絶縁基板20は、第1絶縁基板10と異なる基板が用いられる。具体的には、第2絶縁基板20は、第1絶縁基板10と異なる熱膨張係数を有する。例えば、第2絶縁基板20の線熱膨張係数は、第1絶縁基板10の線熱膨張係数よりも小さい。対向基板準備工程は、第2配向膜印刷工程(ステップST2-1)を含む。第2配向膜印刷工程では、第2絶縁基板20に第2配向膜AL2が印刷形成される。第2配向膜AL2は、第1配向膜AL1と同様に、ラビングにより形成してもよく、光配向法により形成してもよい。
次に、アレイ基板SUB1A及び対向基板SUB2Aの表示領域DAを囲むようにシール材を塗布形成する(ステップST3)。そして、第1配向膜AL1と第2配向膜AL2とが対向するように、アレイ基板SUB1Aと対向基板SUB2Aとを重ね合わせる(ステップST4)。
次に、シール材に熱や紫外光を与えて仮硬化させる(ステップST5)。このシール材仮硬化工程では、シール材が完全に硬化しないように、加えられる温度又は光強度が抑制される。このため、アレイ基板SUB1A及び対向基板SUB2Aは、第1絶縁基板10及び第2絶縁基板20の熱膨張係数の差による変形が生じず、平坦な状態を維持している。
次に、複数のアレイ基板SUB1A及び複数の対向基板SUB2Aを含むマザー基板のスクライブ加工又はブレイク加工を行うことで、個片の表示パネル2Aに切断する(ステップST6)。そして、アレイ基板SUB1A及び対向基板SUB2Aに、部品の実装を行う(ステップST7)。例えば、実装工程では、アレイ基板SUB1A及び対向基板SUB2Aに、それぞれ偏光板PL1、PL2を貼り付け、第1ドライバIC110Aを実装し、配線基板の接続を行う。
次に、さらに、シール材に熱や紫外光を与えて本硬化させる(ステップST8)。これにより、第1絶縁基板10と第2絶縁基板20との熱膨張係数の差に応じて、表示パネル2Aは、表示面側に凸状に湾曲する。なお、凹状に湾曲する表示パネル2Bを形成する際には、第1絶縁基板10及び第2絶縁基板20の熱膨張係数の関係を逆にすればよい。そして、第1曲面領域TA、第2曲面領域CA及び低曲率領域FAを有するカバー部材3に、表示パネル2A、2Bを貼り合わせることで、表示装置1Aを形成できる。
なお、図13に示す製造方法は、あくまで一例であって、他の方法で表示パネル2、2Aを製造することもできる。例えば、カバー部材3の表面形状に沿った形状を有するステージを用いて、カバー部材3と表示パネル2とを圧着させて第1曲面領域TA、第2曲面領域CA及び低曲率領域FAを形成してもよい。
(第2実施形態)
図14は、第2実施形態に係るアレイ基板を模式的に示す斜視図である。第2実施形態のアレイ基板SUB1Cにおいて、第1曲面領域TA、低曲率領域FA及び第2曲面領域CAは、第2方向Dyに沿って設けられている。低曲率領域FAは、信号線SLに沿った方向において、第1曲面領域TAと第2曲面領域CAとの間に設けられる。言い換えると、複数の信号線SLは、第1曲面領域TA、低曲率領域FA及び第2曲面領域CAに亘って延在し、第1曲面領域TA、低曲率領域FA及び第2曲面領域CAの曲率に沿って湾曲する。信号線SLの一端は、信号線駆動回路30及びドライバIC110に電気的に接続される。
複数の走査線GLは、第1方向Dxに延在し、第1曲面領域TA、低曲率領域FA及び第2曲面領域CAにそれぞれ配列される。複数の走査線GLの一端側及び他端側は、走査線駆動回路18に電気的に接続される。
図15は、第1曲面領域、低曲率領域及び第2曲面領域における、画素のトランジスタの構成を説明するための説明図である。図15に示すように、第2曲面領域CA、低曲率領域FA及び第1曲面領域TAの副画素SPXは、それぞれN型トランジスタN-Tra、N-Trb、N-Trcを有する。言い換えると、第1曲面領域TA(第1領域)における複数のN型トランジスタN-Trcと、低曲率領域FA(第2領域)における複数のN型トランジスタN-Trbと、第2曲面領域CAにおける複数のN型トランジスタN-Traは、表示層における複数の副画素SPXを構成するトランジスタである。なお、以下の説明において、N型トランジスタN-Tra、N-Trb、N-Trcを区別して説明する必要がない場合には、単にN型トランジスタN-Trと表す。
複数のN型トランジスタN-Trは、半導体層38を有する。半導体層38は、第1部分38a、第2部分38b及び第3部分38cを有する。第1部分38aは、信号線SLと重なって設けられ、一端側が信号線SLと電気的に接続され、他端側が第3部分38cに接続される。第2部分38bは、信号線SLと隣り合って設けられ、一端側が画素電極PEと電気的に接続され、他端側が第3部分38cに接続される。第3部分38cは、走査線GLに沿って設けられ、第1部分38aの他端側と第2部分38bの他端側とを接続する。第1部分38a及び第2部分38bは、走査線GLと交差しており、走査線GLと重なる部分にチャネル領域が形成される。
第1曲面領域TAに設けられたN型トランジスタN-Trcのチャネル幅WNe、WNfは、低曲率領域FAに設けられたN型トランジスタN-Trbのチャネル幅WNc、WNdよりも小さい。また、低曲率領域FAに設けられたN型トランジスタN-Trbのチャネル幅WNc、WNdは、第2曲面領域CAに設けられたN型トランジスタN-Traのチャネル幅WNa、WNbよりも小さい。なお、N型トランジスタN-Tra、N-Trb、N―Trcのチャネル長LNは、等しい長さである。チャネル長LNは、走査線GLの幅と実質的に等しい長さである。
これにより、各副画素SPXに設けられたN型トランジスタN-Trにおいても、第1実施形態と同様に、N型トランジスタN-Trの半導体層38に加えられる応力の差が発生した場合であっても、N型トランジスタN-Trの特性の差を抑制することができる。これにより、表示装置1Bは、表示品位の低下を抑制することができる。
なお、N型トランジスタN-Tra、N-Trb、N-Trcは、第2曲面領域CA、低曲率領域FA及び第1曲面領域TAの曲率に応じて、第1部分38a及び第3部分38cが傾斜する構成としてもよい。これにより、半導体層38のチャネル領域に加えられる応力のうち、ソースドレイン方向の成分の力を低減することができ、N型トランジスタN-Tra、N-Trb、N-Trcの特性の変化を抑制することができる。
(第2変形例)
図16は、第2実施形態の第2変形例に係るアレイ基板を模式的に示す斜視図である。図17は、第2変形例に係る表示領域の画素配列を表す回路図である。第2変形例の表示装置1Cは、上述した第2実施形態とは異なり、第1表示領域DAAにN型トランジスタN-Trが設けられ、第2表示領域DABにP型トランジスタP-Trが設けられる構成について説明する。
図16に示すように、第1信号線SLAは、第1曲面領域TA及び低曲率領域FAの一部に跨がって設けられる。第1信号線SLAは、第1曲面領域TA及び低曲率領域FAの形状にしたがって凸状に湾曲する。第1信号線SLAは、第1信号線駆動回路30Aに接続される。第1走査線GLAは、第1方向Dxに延在し、第1走査線駆動回路18Aに接続される。第1ドライバIC110Aは、第1信号線駆動回路30Aと、アレイ基板SUB1の端部との間の領域に実装される。
第2信号線SLBは、第2曲面領域CA及び低曲率領域FAの一部に跨がって設けられる。第2信号線SLBは、第2曲面領域CA及び低曲率領域FAの形状にしたがって凹状に湾曲する。第2信号線SLBは、第2信号線駆動回路30Bに接続される。第1信号線SLAと第2信号線SLBとは、スリットSPBにより離隔して配置される。第2走査線GLBは、第1方向Dxに延在し、第2走査線駆動回路18Bに接続される。第2信号線駆動回路30B及び第2ドライバIC110Bは、表示領域DAを挟んで第1信号線駆動回路30Aと反対側に配置される。
図17に示すように、第1表示領域DAAの副画素SPXは、N型トランジスタN-Trを有し、第2表示領域DABの副画素SPXはP型トランジスタP-Trを有する。つまり、引っ張り応力が加えられる第1曲面領域TAにN型トランジスタN-Trが設けられ、圧縮応力が加えられる第2曲面領域CAにP型トランジスタP-Trが設けられる。これにより、第2変形例の表示装置1Cは、N型トランジスタN-Tr及びP型トランジスタP-Trの特性の低下を抑制することができる。
また、第2変形例においても、N型トランジスタN-Tr及びP型トランジスタP-Trのチャネル幅を、アレイ基板SUB1Cの曲率に応じて異ならせることができる。また、第2変形例においても上述した第1変形例の構成を適用することができる。
(第3実施形態)
図18は、第3実施形態に係るアレイ基板を模式的に示す斜視図である。図18に示すように、第3実施形態に係る表示装置1Dにおいて、アレイ基板SUB1Dは、低曲率領域FAと、2つの第1曲面領域TAとを有する。低曲率領域FAは、平坦な面を有し、表示領域DAの主要な部分を構成する。また、第1曲面領域TAを単純に第1領域、低屈曲領域FAを第2領域と呼称してもよい。低曲率領域FA(第2領域)は、基準面RP(図2参照)に対して平行な平面である。
2つの第1曲面領域TAは、低曲率領域FAの一端側及び他端側にそれぞれ接続される。第1曲面領域TAは、それぞれ、低曲率領域FAの端部から、表示面とは反対側に湾曲する。表示領域DAの一部は、各第1曲面領域TAにも重なって設けられる。
第3実施形態に係る表示装置1Dにおいても、上述した実施形態と同様に、副画素SPX、信号線駆動回路30及び走査線駆動回路18等が有する各トランジスタのチャネル幅を、アレイ基板SUB1Dの曲率に応じて異ならせることができる。
(第4実施形態)
図19は、第4実施形態に係るアレイ基板を模式的に示す斜視図である。上述した第1実施形態から第3実施形態では、液晶表示装置の例を説明したが、これに限定されない。図19に示すように、第4実施形態の表示装置1Eは、表示素子として複数の発光素子PDを有する。発光素子PDは、副画素SPXごとに設けられ、異なる色(例えば、赤色、緑色、青色)の光を出射して画像を表示する。
発光素子PDは、平面視で、数μm以上300μm以下程度の大きさを有する無機発光ダイオード(LED:Light Emitting Diode)チップであり、一般的には、一つのチップサイズが100μm以上の素子がミニLED(miniLED)であり、数μm以上100μm未満のサイズの素子がマイクロLED(micro LED)である。表示装置1Eは、いずれのサイズのLEDも用いることができ、表示装置1Eの画面サイズ(一画素の大きさ)に応じて使い分ければよい。各画素にマイクロLEDを備える表示装置1Eは、マイクロLED表示装置とも呼ばれる。なお、マイクロLEDのマイクロは、発光素子PDの大きさを限定するものではない。
上述した各実施形態及び各変形例の構成は、第4実施形態の表示装置1Eにも適用できる。
(第5実施形態)
図20は、第5実施形態に係る表示機器の主要構成を示す概略図である。図20に示すように、表示機器100は、表示装置1と、バックライトユニットILと、複数の鏡Mとを有する。表示装置1は、表示面側とは反対側に凹状に湾曲する形状を有する。バックライトユニットILは、光源6及び拡散板9を有する。光源6から出射された光Lは、拡散板9により拡散されて表示装置1を透過する。表示装置1から出射された光Lは、鏡M及びフロントガラスFGにより反射されてユーザHに到達する。これにより、ユーザHの視界内で画像VIとして認識される。すなわち、本実施形態の表示機器100は、鏡M、フロントガラスFGを用いたヘッドアップディスプレイ(Head-Up Display:HUD)として機能する。フロントガラスFGは、例えば車両のフロントガラスであるが、ユーザHの視線上に位置する透光性を有する部材であればよい。
第5実施形態では、光源6から板鏡M1に向かう光Lの光軸に対して、表示装置1及び拡散板9の板面は傾斜している。これにより、鏡Mを介して表示装置1側に進入した外光LSの光軸を光Lの光軸と異なる方向に向けることができる。このため、外光LSが表示装置1に反射されて再び鏡Mを介してユーザHに到達することによるゴーストの発生を抑制することができる。
本実施形態では、表示装置1が湾曲した曲面を有しているので、鏡Mの数を少なくするなど、表示機器100の構成を簡易にすることができる。なお、表示機器100は、板鏡M1と凹面鏡M2を含む2つの鏡Mを有しているが、鏡Mの枚数は1つであってもよいし、3つ以上であってもよい。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも1つを行うことができる。
また、本発明の好適な実施の形態として表示パネル2、2A、2Bについて説明したが、基本的には第1曲率の第1湾曲面と、第1曲率と異なり平坦面を含む第2湾曲面を有する基板であって、第1湾曲面と第2湾曲面において半導体特性を考慮したチャネル形状が異なる半導体を有するアレイ基板SUB1であればよい。表示パネル2、2A、2Bに用いる各種画像表示用トランジスタ及び駆動回路用トランジスタに関わらず、タッチパネルなど半導体を利用する各種センサ基板として本発明のアレイ基板SUB1を利用することも当然可能である。