KR20200108146A - 디스플레이 패널 및 이를 포함한 디스플레이 장치 - Google Patents

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KR20200108146A
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film transistor
auxiliary
semiconductor layer
electrode
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배인준
김동휘
김철호
박윤환
이동범
전진
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Abstract

본 발명은 센서 영역에서도 이미지 표현이 가능하도록 표시 영역이 확장된 디스플레이 패널 및 이를 포함한 디스플레이 장치를 위하여, 메인 화소를 구비하는 표시 영역 및 보조 화소와 투과부를 구비하는 센서 영역을 포함하는, 기판; 및 상기 기판 상에 배치되며, 메인 화소회로와 전기적으로 연결된 상기 메인 화소 및 보조 화소회로와 전기적으로 연결된 상기 보조 화소를 포함하는, 표시요소층;을 구비하며, 상기 보조 화소회로는 산화물 반도체 물질을 포함하는 제1 반도체층 및 상기 제1 반도체층과 중첩하는 제1 게이트전극을 구비하는 제1 보조 박막트랜지스터 및 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는 제2 반도체층 및 상기 제2 반도체층과 중첩하는 제2 게이트전극을 구비하는 제2 보조 박막트랜지스터를 포함하는, 디스플레이 패널을 제공한다.

Description

디스플레이 패널 및 이를 포함한 디스플레이 장치{Display panel and display apparatus including the same}
본 발명은 디스플레이 패널 및 이를 포함한 디스플레이 장치에 관한 것으로서, 더 상세하게는 센서 영역에서도 이미지 표현이 가능하도록 표시 영역이 확장된 디스플레이 패널 및 이를 포함한 디스플레이 장치에 관한 것이다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
디스플레이 장치가 다양하게 활용됨에 따라 디스플레이 장치의 형태를 설계하는데 다양한 방법이 있을 수 있고, 또한 디스플레이 장치에 접목 또는 연계할 수 있는 기능이 증가하고 있다.
디스플레이 장치에 접목 또는 연계할 수 있는 기능을 증가하는 방법으로, 본 발명의 실시예는, 표시 영역의 내측에 센서 등이 배치될 수 있는 센서 영역을 구비한 디스플레이 장치를 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 메인 화소를 구비하는 표시 영역 및 보조 화소와 투과부를 구비하는 센서 영역을 포함하는, 기판; 및 상기 기판 상에 배치되며, 메인 화소회로와 전기적으로 연결된 상기 메인 화소 및 보조 화소회로와 전기적으로 연결된 상기 보조 화소를 포함하는, 표시요소층;을 구비하며, 상기 보조 화소회로는 산화물 반도체 물질을 포함하는 제1 반도체층 및 상기 제1 반도체층과 중첩하는 제1 게이트전극을 구비하는 제1 보조 박막트랜지스터 및 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는 제2 반도체층 및 상기 제2 반도체층과 중첩하는 제2 게이트전극을 구비하는 제2 보조 박막트랜지스터를 포함하는, 디스플레이 패널이 제공된다.
본 실시예에 따르면, 상기 제1 보조 박막트랜지스터는 상기 보조 화소를 구동시키는 구동 박막트랜지스터이고, 상기 제2 보조 박막트랜지스터는 상기 제1 보조 박막트랜지스터에 데이터신호를 전달하는 스위칭 박막트랜지스터일 수 있다.
본 실시예에 따르면, 상기 보조 화소회로는, 제1 보조 박막트랜지스터를 다이오드 연결시키는 보상 박막트랜지스터인 제3 보조 박막트랜지스터를 더 포함하고, 상기 제3 보조 박막트랜지스터는 산화물 반도체 물질을 포함하는 제3 반도체층 및 상기 제3 반도체층과 중첩하는 제3 게이트전극을 구비할 수 있다.
본 실시예에 따르면, 상기 보조 화소회로는, 상기 제1 보조 박막트랜지스터의 상기 제1 게이트전극의 전압을 초기화시키는 초기화 박막트랜지스터인 제4 보조 박막트랜지스터를 더 포함하고, 상기 제4 보조 박막트랜지스터는 산화물 반도체 물질을 포함하는 제4 반도체층 및 상기 제4 반도체층과 중첩하는 제4 게이트전극을 구비할 수 있다.
본 실시예에 따르면, 상기 제1 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층은 서로 동일층에 배치되어 일체(一體)로 구비될 수 있다.
본 실시예에 따르면, 상기 메인 회소회로는 복수의 박막트랜지스터들을 포함하고, 상기 복수의 박막트랜지스터들은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
본 실시예에 따르면, 상기 보조 화소회로는, 상기 제1 반도체층과 중첩하는 하부전극 및 상부전극을 구비하는 스토리지 커패시터를 더 구비하며, 상기 스토리지 커패시터는 상기 제1 반도체층과 상기 기판 사이에 개재될 수 있다.
본 실시예에 따르면, 상기 제2 게이트전극은 상기 스토리지 커패시터의 상기 하부전극과 동일물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 보조 박막트랜지스터는 상기 제1 반도체층의 상부에 배치되어 상기 제1 반도체층과 적어도 일부가 중첩하는 제1 게이트전극을 포함할 수 있다.
본 실시예에 따르면, 상기 제1 게이트전극은 아일랜드 형상일 수 있다.
본 실시예에 따르면, 상기 보조 화소회로는, 서로 다른 층에 배치된 상기 제1 반도체층과 상기 제2 반도체층을 전기적으로 연결하는 보조연결선을 더 포함할 수 있다.
본 실시예에 따르면, 상기 제1 보조 박막트랜지스터는 상기 제1 반도체층의 소스영역 또는 드레인영역과 전기적으로 연결된 연결전극을 더 포함하고, 상기 보조연결선과 상기 연결전극은 동일물질을 포함할 수 있다.
본 실시예에 따르면, 상기 보조 화소회로는, 상기 보조 화소에 데이터 신호를 전달하는 데이터선을 더 포함하고, 상기 연결전극은 상기 데이터선과 동일물질을 포함할 수 있다.
본 실시예에 따르면, 상기 보조 화소회로는, 상기 보조 화소에 스캔 신호를 전달하는 제1 스캔선 및 제2 스캔선을 포함하고, 상기 제1 스캔선은 상기 제2 게이트전극으로부터 연장되고, 상기 제2 스캔선은 상기 제3 게이트전극으로부터 연장될 수 있다.
본 실시예에 따르면, 상기 보조 화소회로는, 상기 제4 보조 박막트랜지스터에 이전 스캔신호를 전달하는 이전 스캔선을 포함하고, 상기 이전 스캔선은 상기 제4 게이트전극으로부터 연장될 수 있다.
본 실시예에 따르면, 상기 제2 스캔선과 상기 이전 스캔선은 동일물질을 포함할 수 있다.
본 실시예에 따르면, 상기 보조 화소는 화소전극을 포함하고, 상기 보조 화소회로는, 이후 스캔선 및 상기 이후 스캔선을 통해 전달받은 이후 스캔신호에 따라 턴-온되어 상기 화소전극을 초기화시키는 제7 보조 박막트랜지스터를 포함하고, 상기 제7 보조 박막트랜지스터는 제7 반도체층 및 상기 제7 반도체층과 중첩하는 제7 게이트전극을 포함하며, 상기 이후 스캔선은 상기 제7 게이트전극으로부터 연장될 수 있다.
본 실시예에 따르면, 상기 제1 스캔선과 상기 이후 스캔선은 동일물질을 포함할 수 있다.
본 발명의 다른 관점에 따르면, 메인 화소를 구비하는 표시 영역 및 보조 화소와 투과부를 구비하는 센서 영역을 포함하는, 기판; 상기 기판 상에 배치되며, 메인 화소회로와 전기적으로 연결된 상기 메인 화소 및 보조 화소회로와 전기적으로 연결된 상기 보조 화소를 포함하는, 표시요소층; 및 상기 센서 영역에 대응하도록 상기 기판 아래에 배치되며, 빛을 방출하거나 수광하는 전자요소를 포함하는, 컴포넌트;를 구비하며, 상기 보조 화소회로는 산화물 반도체 물질을 포함하는 제1 반도체층 및 상기 제1 반도체층과 중첩하는 제1 게이트전극을 구비하는 제1 보조 박막트랜지스터 및 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는 제2 반도체층 및 상기 제2 반도체층과 중첩하는 제2 게이트전극을 구비하는 제2 보조 박막트랜지스터를 포함할 수 있다.
본 실시예에 따르면, 상기 센서 영역에서 제공하는 이미지의 해상도는 상기 표시 영역 에서 제공하는 이미지의 해상도보다 낮을 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 센서 영역에서도 이미지 표현이 가능하도록 표시 영역이 확장된 디스플레이 패널 및 이를 포함한 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치를 간략하게 도시한 단면도이다. 도 2는 도 1의 A-A' 선을 따라 취한 단면에 대응될 수 있다.
도 3는 본 발명의 일 실시예에 따른 디스플레이 패널(10)을 개략적으로 나타낸 평면도이다.
도 4는 도 3의 센서영역(SA)의 일 예를 확대하여 도시한 평면도이다.
도 5은 본 발명의 일 실시예에 따른 메인 화소의 등가 회로도이다.
도 6은 본 발명의 일 실시예에 따른 메인 화소의 화소회로의 배치를 개략적으로 나타낸 배치도이다.
도 7은 도 6의 I-I' 선 및 II-II'선을 따라 취한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 보조 화소의 등가 회로도이다.
도 9는 본 발명의 일 실시예에 따른 보조 화소의 화소회로의 배치를 개략적으로 나타낸 배치도이다.
도 10은 도 9의 III-III' 선, IV-IV'선 및 V-V'선을 따라 취한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 디스플레이 장치(1)는 이미지를 구현하는 표시영역(DA)과 이미지를 구현하지 않는 비표시영역(NDA)을 포함한다. 디스플레이 장치(1)는 표시영역(DA)에 배치된 복수의 메인 화소(Pm)들에서 방출되는 빛을 이용하여 메인 이미지를 제공할 수 있다.
디스플레이 장치(1)는 표시영역(DA) 내에 센서영역(SA)을 포함한다. 센서영역(SA)은 도 2를 참조하여 후술할 바와 같이 그 하부에 적외선, 가시광선이나 음향 등을 이용하는 센서와 같은 컴포넌트가 배치되는 영역일 수 있다. 센서영역(SA)은 컴포넌트로부터 외부로 출력되거나 외부로부터 컴포넌트를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 투과부(TA)를 포함할 수 있다. 본 발명의 일 실시예로, 센서영역(SA)을 통해 적외선이 투과하는 경우, 광 투과율은 약 10% 이상, 보다 바람직하게 20% 이상이거나, 25% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
본 실시예에서, 센서영역(SA)에는 복수의 보조 화소(Pa)들이 배치될 수 있으며, 상기 복수의 보조 화소(Pa)들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 센서영역(SA)에서 제공되는 이미지는 보조 이미지로 표시영역(DA)에서 제공하는 이미지에 비해서 해상도가 낮을 수 있다. 즉, 센서영역(SA)은 빛 또는/및 음향이 투과할 수 있는 투과부(TA)를 구비하는 바, 단위 면적 당 배치될 수 있는 보조 화소(Pa)들의 수가 표시영역(DA)에 단위 면적 당 배치되는 메인 화소(Pm)들의 수에 비해 적을 수 있다.
센서영역(SA)은 표시영역(DA)에 의해 적어도 부분적으로 둘러싸일 수 있으며, 일 실시예로서 도 1은 센서영역(SA)이 표시영역(DA)에 의해 전체적으로 둘러싸인 것을 나타낸다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 무기 EL 디스플레이(Inorganic Light Emitting Display), 퀀텀닷 발광 디스플레이(Quantum dot Light Emitting Display) 등과 같이 다양한 방식의 디스플레이 장치가 사용될 수 있다.
도 1에서는 센서영역(SA)이 사각형인 표시영역(DA)의 일측(우상측)에 배치된 것을 도시하고 있으나 본 발명은 이에 한정되지 않는다. 표시영역(DA)의 형상은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있으며, 센서영역(SA)의 위치 및 개수도 다양하게 변경될 수 있음은 물론이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치를 간략하게 도시한 단면도이다. 도 2는 도 1의 A-A' 선을 따라 취한 단면에 대응될 수 있다.
도 2를 참조하면, 디스플레이 장치(1)는 표시요소를 포함하는 디스플레이 패널(10) 및 디스플레이 패널(10) 하부에 위치하며 센서영역(SA)에 대응하는 컴포넌트(20)를 포함할 수 있다.
디스플레이 패널(10)은 기판(100), 기판(100) 상에 배치된 표시요소층(200), 상기 표시요소층(200)을 밀봉하는 밀봉부재로써 박막봉지층(300)을 포함할 수 있다. 또한, 디스플레이 패널(10)은 기판(100)에 하부에 배치된 하부보호필름(175)을 더 포함할 수 있다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelene n napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
표시요소층(200)은 박막트랜지스터(TFTm, TFTa)를 포함하는 회로층, 표시요소로서 유기발광다이오드(OLED) 및 이들 사이의 절연층(IL)을 포함할 수 있다.
표시영역(DA)에는 메인 박막트랜지스터(TFTm) 및 이와 연결된 유기발광다이오드(organic light-emitting diode, OLED)를 포함하는 메인 화소(Pm)가 배치되며, 센서영역(SA)에는 보조 박막트랜지스터(TFTa) 및 이와 연결된 유기발광다이오드(organic light-emitting diode, OLED)를 포함하는 보조 화소(Pa), 그리고 배선들(미도시)이 배치될 수 있다.
또한, 센서영역(SA)에는 보조 박막트랜지스터(TFTa) 및 표시요소가 배치되지 않는 투과부(TA)가 배치될 수 있다. 투과부(TA)는 컴포넌트(20)로부터 방출되는 빛/신호 나 컴포넌트(20)로 입사되는 빛/신호가 투과(tansmission)되는 영역으로 이해할 수 있다.
컴포넌트(20)는 센서영역(SA)에 위치할 수 있다. 컴포넌트(20)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 컴포넌트(20)는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등일 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있음은 물론이다. 센서영역(SA)에 배치된 컴포넌트(20)의 수는 복수로 구비될 수 있다. 예컨대, 컴포넌트(20)로써 발광소자 및 수광소자가 하나의 센서영역(SA)에 함께 구비될 수 있다. 또는, 하나의 컴포넌트(20)에 발광부 및 수광부가 동시에 구비될 수 있다.
선택적 실시예로, 도전층(BSM)은 센서영역(SA)에 배치될 수 있다. 구체적으로, 도전층(BSM)은 센서영역(SA) 내의 보조 화소(Pa)에 대응하여 배치될 수 있으며, 보조 박막트랜지스터(TFTa)의 하부에 대응되도록 배치될 수 있다. 도전층(BSM)은 컴포넌트(20)로부터 출사된 외부 광이 보조 박막트랜지스터(TFTa) 등이 포함된 보조 화소(Pa)에 도달하는 것을 방지할 수 있다.
도전층(BSM) 상에는 절연층(IL')이 배치되어, 보조 박막트랜지스터(TFTa)와 도전층(BSM)을 절연시킬 수 있다. 절연층(IL')은 예컨대, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기 절연 물질을 포함할 수 있다.
도전층(BSM)에는 정전압 또는 신호가 인가되어, 정전기 방전에 의한 화소회로의 손상을 방지할 수 있다. 도시되어 있지는 않으나, 도전층(BSM)은 보조 화소(Pa)에 연결되어 전원 또는 신호를 인가하는 배선과 전기적으로 컨택하여 정전압 또는 신호가 인가될 수 있다.
박막봉지층(300)은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있다. 이와 관련하여, 도 2는 제1 및 제2 무기봉지층(310, 330)과 이들 사이의 유기봉지층(320)을 나타낸다.
제1 및 제2 무기봉지층(310, 330)은 알루미늄옥사이드, 티타늄옥사이드, 타탈륨옥사이드, 하프늄옥사이드, 아연옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기 절연물을 포함할 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
하부보호필름(175)는 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 하부보호필름(175)는 센서영역(SA)에 대응하는 개구(175OP)를 구비할 수 있다. 하부보호필름(175)에 개구(175OP)를 구비함으로써, 센서영역(SA)의 광 투과율을 향상시킬 수 있다. 하부보호필름(175)는 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET) 또는 폴리이미드(polyimide, PI)를 포함하여 구비될 수 있다.
센서영역(SA)의 면적은 컴포넌트(20)가 배치되는 면적에 비해서 크게 구비될 수 있다. 도 2에서는 센서영역(SA)과 개구(175OP)의 면적이 동일한 것으로 도시되나, 하부보호필름(175)에 구비된 개구(175OP)의 면적은 상기 센서영역(SA)의 면적과 일치하지 않을 수도 있다. 예컨대, 개구(175OP)의 면적은 센서영역(SA)의 면적에 비해 작게 구비될 수 있다.
도시되지는 않았으나, 디스플레이 패널(10) 상에는 터치입력을 감지하는 입력감지부재, 편광자(polarizer)와 지연자(retarder) 또는 컬러필터와 블랙매트릭스를 포함하는 반사 방지부재, 및 투명한 윈도우와 같은 구성요소가 더 배치될 수 있다.
한편, 본 실시예에서 표시요소층(200)을 밀봉하는 봉지부재로 박막봉지층(300)을 이용한 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 표시요소층(200)을 밀봉하는 부재로써, 실런트 또는 프릿에 의해서 기판(100)과 합착되는 밀봉기판을 이용할 수도 있다.
도 3는 본 발명의 일 실시예에 따른 디스플레이 패널(10)을 개략적으로 나타낸 평면도이고, 도 4는 도 3의 센서영역(SA)의 일 예를 확대하여 도시한 평면도이다.
도 3를 참조하면, 디스플레이 패널(10)은 표시영역(DA)에 배치되며, 복수의 메인 화소(Pm)들을 포함한다. 메인 화소(Pm)들은 각각 유기발광소자(OLED)와 같은 표시요소를 포함할 수 있다. 각 메인 화소(Pm)는 유기발광소자(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 메인 화소(Pm)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다. 표시영역(DA)은 앞서 도 2를 참조하여 설명한 봉지부재로 커버되어 외기 또는 수분 등으로부터 보호될 수 있다.
센서영역(SA)은 표시영역(DA)의 내측에 배치될 수 있으며, 센서영역(SA)에는 복수의 보조 화소(Pa)들이 배치된다. 보조 화소(Pa)들은 각각 유기발광다이오드와 같은 표시요소를 포함할 수 있다. 각 보조 화소(Pa)는 유기발광다이오드를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 보조 화소(Pa)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다. 한편, 센서영역(SA)에는 보조 화소(Pa)들 사이에 배치되는 투과부(TA)가 구비될 수 있다.
센서영역(SA)은 투과부(TA)를 구비하고 있는 바, 센서영역(SA)의 해상도는 표시영역(DA) 보다 작을 수 있다. 예컨대, 센서영역(SA)의 해상도는 표시영역(DA)의 약 1/2일 수 있다. 일부 실시예에서, 표시영역(DA)의 해상도는 400ppi 이상이고, 센서영역(SA)의 해상도는 약 200ppi 일 수 있다.
도 4를 참조하면, 센서영역(SA)은 적어도 하나 이상의 보조 화소(Pa)를 포함하는 보조화소영역(PaA)과 투과부(TA)를 포함하는 투과영역(TAA)를 구비할 수 있다. 보조화소영역(PaA)과 투과영역(TAA)은 격자형상으로 배치될 수 있다.
일 실시예로, 보조화소영역(PaA)은 적색으로 발광하는 제1 보조 화소(Par), 녹색으로 발광하는 제2 보조 화소(Pag) 및 청색으로 발광하는 제3 보조 화소(Pab)를 포함할 수 있다. 도 4에서는 펜타일형(pentile type)의 보조 화소(Pa)를 도시하나, 보조 화소(Pa)는 스트라이프형으로 형성될 수도 있음은 물론이다. 또한, 도 4에서는 보조화소영역(PaA)에 8개의 보조 화소(Pa)가 구비된 것으로 도시하나, 보조 화소(Pa)의 개수는 센서영역(SA)의 해상도에 따라 변형 설계될 수 있다.
일 실시예에서, 하나의 메인 화소(Pm)와 하나의 보조 화소(Pa)는 동일한 화소 회로를 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 메인 화소(Pm)에 포함되는 화소 회로와 보조 화소(Pa)에 포함되는 화소 회로는 서로 다를 수 있음은 물론이다.
각 화소(Pm, Pa)는 비표시영역(NDA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 비표시영역(NDA)에는 제1 스캔 구동회로(110), 제2 스캔 구동회로(120), 단자(140), 데이터 구동회로(150), 제1 전원공급배선(160), 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔 구동회로(110)는 스캔선(SL)을 통해 각 화소(Pm, Pa)에 스캔 신호를 제공할 수 있다. 제1 스캔 구동회로(110)는 발광 제어선(EL)을 통해 각 화소에 발광 제어 신호를 제공할 수 있다. 제2 스캔 구동회로(120)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(Pm, Pa)들 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(120)에 연결될 수 있다. 다른 실시예로, 제2 스캔 구동회로(130)는 생략될 수 있다.
단자(140)는 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 디스플레이 패널(10)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다. 제어부에서 생성된 제어 신호는 인쇄회로기판(PCB)을 통해 제1 및 제2 스캔 구동회로(110, 120)에 각각 전달될 수 있다. 제어부는 제1 및 제2 연결배선(161, 171)을 통해 제1 및 제2 전원공급배선(160, 170)에 각각 제1 및 제2 전원(ELVDD, ELVSS, 후술할 도 5, 6 참조)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 각 화소(Pm, Pa)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 각 화소(Pm, Pa)의 대향전극에 제공될 수 있다.
데이터 구동회로(150)는 데이터선(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터 신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터선(DL)을 통해 각 화소(Pm, Pa)에 제공될 수 있다. 도 3는 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터 구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160, first power supply line)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170, second power supply line)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 5은 본 발명의 일 실시예에 따른 메인 화소의 등가 회로도이다.
도 5를 참조하면, 메인 화소(Pm)는 메인 화소회로(PCm) 및 메인 화소회로(PCm)에 연결된 유기발광다이오드(OLED)를 포함한다. 메인 화소회로(PCm)는 복수의 박막트랜지스터들 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다. 박막트랜지스터들 및 스토리지 커패시터는 신호선(SL, SL-1, EL, DL), 초기화전압선(VL) 및 구동전압선(PL)에 연결될 수 있다.
도 5에서는 메인 화소(Pm)가 신호선(SL, SL-1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 신호선(SL, SL-1, EL, DL) 중 적어도 어느 하나, 초기화전압선(VL)과 구동전압선(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
복수의 박막트랜지스터는 제1 메인 박막트랜지스터(T1), 제2 메인 박막트랜지스터(T2), 제3 메인 박막트랜지스터(T3), 제4 메인 박막트랜지스터(T4), 제5 메인 박막트랜지스터(T5), 제6 메인 박막트랜지스터(T6) 및 제7 메인 박막트랜지스터(T7)를 포함할 수 있으며, 이들은 각각 기능적인 특성에 의해 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)로 정의될 수 있다.
신호선은 스캔신호(Sn)를 전달하는 스캔선(SL), 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어선(EL), 스캔선(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함한다. 구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 메인 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 메인 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 하부전극(CE1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔선(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)과 초기화전압선(VL)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 하부전극(CE1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광 제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광 제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 메인 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이전 스캔선(SL-1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 메인 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 초기화전압선(VL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 메인 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 5에서는 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 이전 스캔선(SL-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 상기 신호선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압선(PL)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 5에서는 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 6은 본 발명의 일 실시예에 따른 메인 화소의 화소회로의 배치를 개략적으로 나타낸 배치도이고, 도 7은 도 6의 I-I' 선 및 II-II'선을 따라 취한 단면도이다.
도 6을 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)는, 반도체층(1130)을 따라 배치된다.
반도체층(1130)은 무기 절연물질인 버퍼층이 형성된 기판 상에 배치된다. 본 실시예에서, 반도체층(1130)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로,　디스플레이 장치에서 박막 트랜지스터의　반도체층으로 이용될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니며, 다른 실시예로, 반도체층(1130)은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있으며, 복수의 박막트랜지스터들 중 일부 반도체층은 저온 폴리 실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있다.
반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들에 해당한다. 바꾸어 말하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것으로 이해할 수 있다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 부른다.
구동 박막트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역에 중첩하는 보상 게이트전극(G3)들을 구비할 수 있으며, 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1 초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1 초기화 채널영역에 중첩하는 제1 초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1 초기화 소스전극(S4) 및 제1 초기화 드레인전극(D4)을 포함할 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 양측에 위치하는 동작제어 소스전극(S4) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6), 및 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2 초기화 박막트랜지스터(T7)는 제2 초기화 채널영역에 중첩하는 제2 초기화 게이트전극(G7), 및 양측에 위치하는 제2 초기화 소스전극(S7) 및 제2 초기화 드레인전극(D7)을 포함할 수 있다.
전술한 박막트랜지스터들은 신호선(SL, SL-1, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결될 수 있다.
전술한 반도체층(1130) 상에는 절연층(들)을 사이에 두고 스캔선(SL), 이전 스캔선(SL-1), 발광 제어라인(EL) 및 구동 게이트전극(G1)이 배치될 수 있다.
스캔선(SL)은 제1 방향을 따라 연장될 수 있다. 스캔선(SL)의 일 영역들은 스위칭 및 보상 게이트전극(G2, G3)에 해당할 수 있다. 예컨대, 스캔선(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역이 각각 스위칭 및 보상 게이트전극(G2, G3)일 수 있다.
이전 스캔선(SL-1)은 제1 방향을 따라 연장되되, 일부 영역들은 각각 제1 및 제2 초기화 게이트전극(G4, G7)에 해당할 수 있다. 예컨대, 이전 스캔선(SL-1) 중 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)의 채널영역들과 중첩하는 영역이 각각 제1 및 제2 초기화 게이트전극(G4, G7)일 수 있다.
발광 제어라인(EL)은 제1 방향을 따라 연장된다. 발광 제어라인(EL)의 일 영역들은 각각 동작제어 및 발광제어 게이트전극(G5, G6)에 해당할 수 있다. 예컨대, 발광 제어라인(EL) 중 동작제어 및 발광제어 구동박막트랜지스터(T6, T7)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
구동 게이트전극(G1)은 플로팅 전극으로, 전술한 노드연결선(1174)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
전술한 스캔선(SL), 이전 스캔선(SL-1), 발광 제어라인(EL), 및 구동 게이트전극(G1) 상에는 절연층(들)을 사이에 두고, 전극전압라인(HL)이 배치될 수 있다.
전극전압라인(HL)은 데이터라인(DL) 및 구동전압라인(PL)과 교차하도록 제1 방향을 따라 연장될 수 있다. 전극전압라인(HL)의 일부는 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 예컨대, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)이 되고 전극전압라인(HL)의 일부는 스토리지 커패시터(Cst)의 상부전극(CE2)이 될 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압라인(PL)과 전기적으로 연결된다. 이와 관련하여, 전극전압라인(HL)은 전극전압라인(HL) 상에 배치된 구동전압라인(PL)과 콘택홀(CNT)을 통해 접속될 수 있다. 따라서, 전극전압라인(HL)은 구동전압라인(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예컨대, 전극전압라인(HL)은 +5V의 정전압을 가질 수 있다. 전극전압라인(HL)은 횡방향 구동전압라인으로 이해할 수 있다.
구동전압라인(PL)은 제2 방향을 따라 연장되고, 구동전압라인(PL)과 전기적으로 연결된 전극전압라인(HL)은 제2 방향에 교차하는 제1 방향을 따라 연장되므로, 표시영역에서 복수의 구동전압라인(PL)들과 전극전압라인(HL)들은 그물 구조(mesh structure)를 이룰 수 있다.
전극전압라인(HL) 상에는 절연층(들)을 사이에 두고 데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 및 노드연결선(1174)이 배치될 수 있다.
데이터라인(DL)은 제2 방향으로 연장되며, 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압라인(PL)은 제2 방향으로 연장되며, 전술한 바와 같이 콘택홀(CNT)을 통해 전극전압라인(HL)에 접속된다. 또한, 콘택홀(1155)을 통해 동작제어 박막트랜지스터(T5)에 연결될 수 있다. 구동전압라인(PL)은 콘택홀(1155)을 통해 동작제어 드레인전극(D5)에 접속될 수 있다.
초기화연결선(1173)의 일단은 콘택홀(1152)을 통해 제1 및 제2 초기화 박막트랜지스터(T4, T7)에 연결되고, 타단은 콘택홀(1151)을 통해 후술할 초기화전압라인(VL)과 연결될 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 및 노드연결선(1174) 상에는 절연층(들)을 사이에 두고 초기화전압라인(VL)이 배치될 수 있다.
초기화전압라인(VL)은 제1 방향으로 연장된다. 초기화전압라인(VL)은 초기화연결선(1173)을 통해 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)에 연결될 수 있다. 초기화전압라인(VL)은 정전압(예컨대, -2V 등)을 가질 수 있다.
초기화전압라인(VL)은 유기발광다이오드(OLED, 도 7)의 화소전극(210)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다. 화소전극(210)은 발광제어 박막트랜지스터(T6)에 연결될 수 있다. 화소전극(210)은 콘택홀(1163)을 통해 접속메탈(1175)에 접속되고, 접속메탈(1175)은 콘택홀(1153)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다.
도 6에서는 초기화전압라인(VL)이 화소전극(210)과 동일한 층 상에 배치된 것을 설명하였으나, 다른 실시예에서 초기화전압라인(VL)은 전극전압라인(HL)과 동일한 층 상에 배치될 수 있다.
이하, 도 7을 참조하여, 본 발명의 일 실시예에 따른 디스플레이 패널에 포함된 구성들의 적층된 구조에 대해서 설명하도록 한다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelene n napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(111) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 일 실시예로, 버퍼층(111)은 제1 버퍼층(111a) 및 제2 버퍼층(111b)이 적층되도록 구비될 수 있다.
반도체층(A1, A6) 상에는 제1 게이트절연층(112)을 사이에 두고 게이트전극(G1, G6)이 배치된다. 게이트전극(G1, G6)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G1, G6)은 Mo의 단층일 수 있다. 스캔선(SL, 도 6 참조), 이전 스캔선(SL-1), 및 발광 제어라인(EL)은 게이트전극(G1, G6)과 동일층에 형성될 수 있다. 즉, 게이트전극(G1, G6), 스캔선(SL, 도 6 참조), 이전 스캔선(SL-1), 및 발광 제어라인(EL)은 제1 게이트절연층(112) 상에 배치될 수 있다.
제1 게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
게이트전극(G1, G6)을 덮도록 제2 게이트절연층(113)이 구비될 수 있다. 제2 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)은 구동 박막트랜지스터(T1)의 게이트전극(G1)과 일체(一體)로 형성될 수 있다. 예컨대, 구동 박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)으로의 기능을 수행할 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 제2 게이트절연층(113)을 사이에 두고 하부전극(CE1)과 중첩한다. 이 경우, 제2 게이트절연층(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 상부전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 상부전극(CE2) Mo의 단층이거나 또는 Mo/Al/Mo의 다층일 수 있다.
도면에서, 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)과 중첩하는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)과 비중첩되도록 배치될 수 있는 등 다양한 변형이 가능하다.
상부전극(CE2)은 전극전압라인(HL)으로 기능할 수 있다. 예컨대, 전극전압라인(HL)의 일부는 스토리지 커패시터(Cst)의 상부전극(CE2)이 될 수 있다.
상부전극(CE2)을 덮도록 제1 층간절연층(114)이 구비될 수 있으며, 제1 층간절연층(114) 상에는 제2 층간절연층(115) 및 제3 층간절연층(116)이 구비될 수 있다. 제1 내지 제3 층간절연층(115, 116, 117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제3 층간절연층(116) 상에는 데이터라인(DL), 구동전압라인(PL) 및 접속메탈(1175)이 배치될 수 있다. 데이터라인(DL), 구동전압라인(PL), 및 접속메탈(1175)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터라인(DL), 구동전압라인(PL) 및 접속메탈(1175)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압라인(PL)과 제1 내지 제3 층간절연층(114, 115, 116)에 정의된 콘택홀(CNT)을 통해서 접속될 수 있다. 이는, 전극전압라인(HL)이 구동전압라인(PL)과 콘택홀(CNT)을 통해서 접속됨을 의미할 수 있다. 따라서, 전극전압라인(HL)은 구동전압라인(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다.
접속메탈(1175)은 제3 층간절연층(116), 제2 층간절연층(115), 제1 층간절연층(114), 제2 게이트절연층(113), 및 제1 게이트절연층(112)을 관통하는 콘택홀(1153)을 통해서 발광제어 박막트랜지스터(T6)의 반도체층(A6)과 접속된다. 접속메탈(1175)을 통해서 발광제어 박막트랜지스터(T6)은 유기발광다이오드(OLED)의 화소전극(210)과 전기적으로 연결될 수 있다.
데이터라인(DL), 구동전압라인(PL), 및 접속메탈(1175) 상에는 평탄화층(117)이 위치하며, 평탄화층(117) 상에 유기발광다이오드(OLED)가 위치할 수 있다.
평탄화층(117)은 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 평탄화층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 평탄화층(117)은 무기 물질을 포함할 수 있다. 이러한, 평탄화층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 평탄화층(117)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 평탄화층(117)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
평탄화층(117) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 화소전극(310)의 중앙부가 노출되도록 하는 개구부(119OP)를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(119)은 화소전극(310)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)는 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(220)은 복수의 화소전극(210)에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(230)은 표시영역(DA) 및 주변영역(PA)에 걸쳐 배치되며, 중간층(220)과 화소정의막(119)의 상부에 배치될 수 있다. 대향전극(230)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(210)에 대응할 수 있다.
화소전극(210)이 반사전극, 대향전극(230)이 투광성 전극으로 구비되는 경우, 중간층(220)에서 방출되는 광은 대향전극(230) 측으로 방출되어, 디스플레이 장치는 전면(全面) 발광형이 될 수 있다. 화소전극(210)이 투명 또는 반투명 전극으로 구성되고, 대향전극(230)이 반사 전극으로 구성되는 경우, 중간층(220)에서 방출된 광은 기판(100) 측으로 방출되어, 디스플레이 장치는 배면 발광형이 될 수 있다. 그러나, 본 실시예는 이에 한정되지 않는다. 본 실시예의 디스플레이 장치는 전면 및 배면 양 방향으로 광을 방출하는 양면 발광형일 수도 있다.
도 8은 본 발명의 일 실시예에 따른 보조 화소의 등가 회로도이다.
도 8에 도시된 보조 화소(Pa)의 등가 회로도는 도 5에 도시된 메인 화소(Pm)와 유사한 회로 구조를 가지나, 일부 박막트랜지스터 구성에서 차이가 있다. 이하에서는 도 5와의 차이점을 중심으로 설명한다.
도 8을 참조하면, 보조 화소(Pa)는 보조 화소회로(PCa) 및 보조 화소회로(PCa)에 연결된 유기발광다이오드(OLED)를 포함한다. 보조 화소회로(PCa)는 복수의 박막트랜지스터들 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다. 박막트랜지스터들 및 스토리지 커패시터는 신호선(SL, SL', SL-1, SL+1, EL, DL), 초기화전압선(VL) 및 구동전압선(PL)에 연결될 수 있다.
본 발명의 일 실시예에 따른 보조 화소회로(PCa)는 도 5의 메인 화소회로(PCm)와 비교할 때 일부 신호선(SL', SL+1)을 더 포함할 수 있다.
복수의 박막트랜지스터는 제1 보조 박막트랜지스터(T1), 제2 보조 박막트랜지스터(T2), 제3 보조 박막트랜지스터(T3), 제4 보조 박막트랜지스터(T4), 제5 보조 박막트랜지스터(T5), 제6 보조 박막트랜지스터(T6) 및 제7 보조 박막트랜지스터(T7)를 포함할 수 있으며, 이들은 각각 기능적인 특성으로부터 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)로 정의될 수 있다.
신호선은 제1 스캔신호(Sn)를 전달하는 제1 스캔선(SL), 제2 스캔신호(Sn')을 전달하는 제2 스캔선(SL'), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어선(EL), 제2 초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(155), 제1 스캔선(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함한다.
구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 메인 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 메인 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 제1 스캔선(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 제1 스캔선(SL)을 통해 전달받은 제1 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 제1 스캔선(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 하부전극(CE1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 제2 스캔선(SL')을 통해 전달받은 제2 스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔선(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)과 초기화전압선(VL)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 하부전극(CE1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광 제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광 제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 메인 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이후 스캔선(SL+1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 메인 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 초기화전압선(VL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 이후 스캔신호(Sn+1) 에 따라 턴-온되어 메인 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 8에서는 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)에 연결되고, 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SL+1) 에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 제2 초기화 박막트랜지스터(T7)는 발광 제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다.
한편, 도 5 및 도 8의 소스전극들(S1~S7) 및 드레인전극들(D1~D4)은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
일 실시예에 따른 보조 화소(Pa)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(SL-1)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(VL)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 스캔선(SL) 및 제2 스캔선(SL')을 통해 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')가 공급되면, 제1 스캔신호(Sn) 및 제2 스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(161)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광 제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광소자(OLED)에 공급된다.
본 실시예에서는 보조 화소(Pa)에 포함된 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함할 수 있다. 일 실시예로, 구동 박막트랜지스터(T1), 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)는 산화물 반도체를 포함하고, 나머지 박막트랜지스터들(T2, T5, T6, T7)은 저온 폴리 실리콘 반도체를 포함할 수 있다. 물론 다른 실시예로, 나머지 박막트랜지스터들(T2, T5, T6, T7) 중 적어도 하나 이상이 산화물 반도체를 포함할 수도 있다.
본 실시예에 따른 디스플레이 장치(1)는 디스플레이 패널(10)의 센서 영역(SA) 하부에 적외선 광센서와 같은 컴포넌트(20)를 포함한다. 이 경우, 컴포넌트(20)에서 방출되는 적외선에 의해 센서 영역(SA)에 배치된 보조 화소(Pa)에 화질 이상이 발생하는 문제점이 있다.
이에 본 실시예에 따른 디스플레이 패널(10)은 보조 화소(Pa)에 포함된 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부를 산화물 반도체로 구비함으로써, 컴포넌트(20)에서 방출되는 적외선에 의해 센서 영역(SA)에 배치된 보조 화소(Pa)에 화질 이상이 발생하는 문제점을 해결하고자 한다.
산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않다. 따라서, 적외선 조사로 인해 특성에 영향을 가장 많이 받는 구동 박막트랜지스터(T1), 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)가 산화물 반도체를 포함하도록 구비함으로써, 적외선 조사에 의한 보조 화소(Pa)의 휘도 변화를 최소화할 수 있다.
도 9는 본 발명의 일 실시예에 따른 보조 화소의 화소회로의 배치를 개략적으로 나타낸 배치도이고, 도 10은 도 9의 III-III' 선, IV-IV'선 및 V-V'선을 따라 취한 단면도이다.
도 9을 참조하면, 본 발명의 일 실시예에 따른 보조 화소(Pa)는 제1 방향을 따라 연장된 제1 스캔선(SL), 제2 스캔선(SL'), 이전 스캔선(SL-1), 이후 스캔선(SL+1), 발광제어선(EL) 및 초기화 전압선(VL)을 포함하고, 이들과 교차되도록 제2 방향을 따라 연장된 데이터선(DL) 및 구동전압선(PL)를 포함한다.
보조 화소(Pa)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2 초기화 박막트랜지스터(T7), 스토리지 커패시터(Cst)를 포함할 수 있다.
본 실시예에서, 보조 화소(Pa)의 구동 박막트랜지스터(T1), 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)는 산화물 반도체를 포함하도록 구비된다.
그리고, 보조 화소(Pa)의 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)는 실리콘 반도체를 포함하도록 구비된다.
구동 박막트랜지스터(T1), 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)의 산화물 반도체층(1130a)은 서로 연결되어 다양한 형상으로 굴곡질 수 있다. 반도체층(1130a)은 예컨대, IGZO(indium-gallium-zinc-oxide)와 같은 다양한 금속 산화물을 포함할 수 있다.
스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 실리콘 반도체층(1130b)은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)으로 형성될 수 있다.
구동 박막트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 또는 "S"형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다. 구동 게이트전극(G1)은 구동 반도체층(A1) 상부에 배치되며, 아일랜드 타입으로, 노드연결선(1174)에 의해 보상 박막트랜지스터(T3)의 드레인영역(D3)과 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는 상기 구동 박막트랜지스터(T1)와 중첩되도록 배치된다. 스토리지 커패시터(Cst)는 하부전극(CE1) 및 상부전극(CE2)을 포함한다. 스토리지 커패시터(Cst)는 구동 반도체층(A1) 하부에 위치할 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 보상 채널영역에 중첩하는 보상 게이트전극(G3)을 구비할 수 있으며, 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다. 다른 실시예로, 보상 박막트랜지스터(T3)는 메인 화소(Pm)의 회로 배치 구조를 도시한 도 6과 같이 듀얼 게이트전극을 갖도록 구비될 수도 있다.
제1 초기화 박막트랜지스터(T4)는 제1 초기화 채널영역에 중첩하는 제1 초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1 초기화 소스전극(S4) 및 제1 초기화 드레인전극(D4)을 포함할 수 있다. 다른 실시예로, 제1 초기화 박막트랜지스터(T4)는 메인 화소(Pm)의 회로 배치 구조를 도시한 도 6과 같이 듀얼 게이트전극을 갖도록 구비될 수도 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 양측에 위치하는 동작제어 소스전극(S4) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6), 및 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2 초기화 박막트랜지스터(T7)는 제2 초기화 채널영역에 중첩하는 제2 초기화 게이트전극(G7), 및 양측에 위치하는 제2 초기화 소스전극(S7) 및 제2 초기화 드레인전극(D7)을 포함할 수 있다.
전술한 박막트랜지스터들은 신호선(SL, SL', SL-1, SL+1, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결될 수 있다.
도 9 및 도 10을 함께 참조하면, 전술한 실리콘 반도체층(1130b)은 기판(100) 상에 배치된 버퍼층(111) 상에 배치된다. 도시되지는 않았으나, 제1 버퍼층(111a)과 제2 버퍼층(111b) 상에는 도전층(BSM, 도 2 참조)이 배치될 수도 있다.
실리콘 반도체층(1130b) 상에는 제1 게이트절연층(112)을 사이에 두고 제1 스캔선(SL), 이후 스캔선(SL+1) 및 발광 제어라인(EL) 및 하부전극(CE1)이 배치될 수 있다. 이들은 모두 동일층에 배치되며, 동일 물질로 형성될 수 있다.
제1 스캔선(SL)은 제1 방향을 따라 연장되며, 제1 스캔선(SL)의 일 영역은 스위칭 게이트전극(G2)에 해당할 수 있다. 예컨대, 제1 스캔선(SL) 중 스위칭 박막트랜지스터(T2)의 채널영역과 중첩하는 영역이 스위칭 게이트전극(G2)일 수 있다.
이후 스캔선(SL+1)은 제1 방향을 따라 연장되며, 일부 영역은 제2 초기화 게이트전극(G7)에 해당할 수 있다. 예컨대, 이후 스캔선(SL+1) 중 제2 초기화 박막트랜지스터(T7)의 채널영역과 중첩하는 영역이 초기화 게이트전극(G7)일 수 있다.
발광 제어라인(EL)은 제1 방향을 따라 연장되며, 발광 제어라인(EL)의 일 영역들은 각각 동작제어 및 발광제어 게이트전극(G5, G6)에 해당할 수 있다. 예컨대, 발광 제어라인(EL) 중 동작제어 및 발광제어 구동박막트랜지스터(T6, T7)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
전술한 제1 스캔선(SL), 이후 스캔선(SL+1), 발광 제어라인(EL) 및 하부전극(CE1) 상에는 제2 게이트절연층(113)을 사이에 두고, 전극전압라인(HL)이 배치될 수 있다.
전극전압라인(HL)은 데이터라인(DL) 및 구동전압라인(PL)과 교차하도록 제1 방향을 따라 연장될 수 있다. 전극전압라인(HL)의 일부는 하부전극(CE1)의 적어도 일부를 커버하여 스토리지 커패시터(Cst)를 형성할 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압라인(PL)과 전기적으로 연결된다. 이와 관련하여, 전극전압라인(HL)은 전극전압라인(HL) 상에 배치된 구동전압라인(PL)과 콘택홀(CNT)을 통해 접속될 수 있다. 따라서, 전극전압라인(HL)은 구동전압라인(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예컨대, 전극전압라인(HL)은 +5V의 정전압을 가질 수 있다. 전극전압라인(HL)은 횡방향 구동전압라인으로 이해할 수 있다.
구동전압라인(PL)은 제2 방향을 따라 연장되고, 구동전압라인(PL)과 전기적으로 연결된 전극전압라인(HL)은 제2 방향에 교차하는 제1 방향을 따라 연장되므로, 표시영역에서 복수의 구동전압라인(PL)들과 전극전압라인(HL)들은 그물 구조(mesh structure)를 이룰 수 있다.
전극전압라인(HL) 상에는 제1 층간절연층(114)을 사이에 두고 산화물 반도체층(1130a)이 배치될 수 있다. 전술한 것과 같이, 산화물 반도체층(1130a)의 일부는 구동 박막트랜지스터(T1), 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)을 구성할 수 있다.
산화물 반도체층(1130a) 상에는 제2 층간절연층(115)을 사이에 두고 제2 스캔선(SL'), 이전 스캔선(SL-1) 및 구동 게이트전극(G1)이 배치될 수 있다. 도 10을 참조하면, 제2 층간절연층(115)은 구동 반도체층(A1)과 구동 게이트전극(G1), 보상 반도체층(A3)과 보상 게이트전극(G3)을 절연하는 게이트절연층으로 기능할 수 있다.
제2 스캔선(SL')은 제1 방향을 따라 연장되며, 제2 스캔선(SL')의 일 영역은 보상 게이트전극(G3)에 해당할 수 있다. 예컨대, 제2 스캔선(SL') 중 보상 박막트랜지스터(T3)의 채널영역과 중첩하는 영역이 보상 게이트전극(G3)일 수 있다.
이전 스캔선(SL-1)은 제1 방향을 따라 연장되며, 이전 스캔선(SL-1)의 일 영역은 제1 초기화 게이트전극(G4)에 해당할 수 있다. 예컨대, 이전 스캔선(SL-1) 중 제1 초기화 박막트랜지스터(T4)의 채널영역과 중첩하는 영역이 제1 초기화 게이트전극(G4)일 수 있다.
구동 게이트전극(G1)은 도 10과 같이 구동 반도체층(A1) 상부에 위치할 수 있다. 구동 게이트전극(G1)은 플로팅 전극으로 노드연결선(1174)에 의해 보상 박막트랜지스터(T3)의 드레인전극(D3)과 전기적으로 연결될 수 있다.
구동 게이트전극(G1) 상에는 제3 층간절연층(116)을 사이에 두고 데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 노드연결선(1174) 및 보조연결선(1176, 1177, 1178)이 배치될 수 있다.
데이터라인(DL)은 제2 방향으로 연장되며, 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압라인(PL)은 제2 방향으로 연장되며, 전술한 바와 같이 콘택홀(CNT)을 통해 전극전압라인(HL)에 접속된다. 또한, 구동전압라인(PL)은 콘택홀(1155)을 통해 동작제어 박막트랜지스터(T5)에 연결될 수 있다. 구동전압라인(PL)의 일부는 동작제어 드레인전극으로 이해될 수 있다.
초기화연결선(1173)의 일단은 콘택홀(1152)을 통해 제2 초기화 박막트랜지스터(T7)에 연결되고, 타단은 콘택홀(1151)을 통해 후술할 초기화전압라인(VL)과 연결될 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
보조연결선(1176, 1177, 1178)은 서로 다른 층에 배치된 실리콘 반도체층(1130a)와 산화물 반도체층(1130b)을 서로 연결하도록 구비된다. 보조연결선(1176)은 구동 박막트랜지스터(T1)와 발광제어 박막트랜지스터(T6)를 연결하고, 보조연결선(1177)은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2) 및 동작제어 박막트랜지스터(T5)를 연결하며, 보조연결선(1178)은 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)를 연결할 수 있다.
데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 노드연결선(1174) 및 보조연결선(1176, 1177, 1178) 상에는 절연층(들)을 사이에 두고 초기화전압라인(VL)이 배치될 수 있다. 도 10에 도시되어 있지는 않으나, 초기화전압라인(VL)은 평탄화층(117) 상에 배치될 수 있다.
초기화전압라인(VL)은 제1 방향으로 연장된다. 초기화전압라인(VL)은 초기화연결선(1173)을 통해 보조연결선(1178)으로 연결된 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)에 접속될 수 있다. 초기화전압라인(VL)은 정전압(예컨대, -2V 등)을 가질 수 있다.
초기화전압라인(VL)은 유기발광다이오드(OLED, 도 10)의 화소전극(210)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다. 화소전극(210)은 발광제어 박막트랜지스터(T6)에 연결될 수 있다. 화소전극(210)은 콘택홀(1163)을 통해 접속메탈(1175)에 접속되고, 접속메탈(1175)은 콘택홀(1153)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다.
이상, 초기화전압라인(VL)이 화소전극(210)과 동일한 층 상에 배치된 것을 설명하였으나, 다른 실시예에서 초기화전압라인(VL)은 전극전압라인(HL)과 동일한 층 상에 배치될 수 있다.
또한, 도 10을 참조하여 전술한 적층 구조는 도 7의 적층 구조와 동일한 바, 각 층들에 관한 구체적인 설명은 전술한 도 7의 설명을 원용하며 중복되는 내용은 생략한다.
이상, 본 실시예에 따른 디스플레이 장치(1)는 디스플레이 패널(10)의 센서 영역(SA) 하부에 적외선 광센서와 같은 컴포넌트(20)를 포함한다. 이 경우, 컴포넌트(20)에서 방출되는 적외선에 의해 센서 영역(SA)에 배치된 보조 화소(Pa)에 화질 이상이 발생하는 문제점이 있다.
이에 본 실시예에 따른 보조 화소(Pa)는 보조 화소회로(PCa)에 포함된 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부는 산화물 반도체로 구비하고, 나머지는 실리콘 반도체로 구비함으로써, 각 기능에 따른 박막트랜지스터들의 기능을 보완함으로써, 컴포넌트(20)에서 방출되는 적외선에 의해 센서 영역(SA)에 배치된 보조 화소(Pa)에 화질 이상이 발생하는 문제점을 해결하였다.
따라서, 본 실시예에 따른 디스플레이 장치(1)는 보조 화소(Pa) 내에서 적외선 조사로 인해 특성에 영향을 가장 많이 받는 구동 박막트랜지스터(T1), 보상 박막트랜지스터(T3) 및 제1 초기화 박막트랜지스터(T4)가 산화물 반도체를 포함하도록 구비함으로써, 적외선 조사에 의한 보조 화소(Pa)의 휘도 변화를 최소화할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
T1, T2, T3, T4, T5, T6, T7: 박막트랜지스터
CE1, CE2: 하부전극, 상부전극
SL: 스캔선, 제1 스캔선
SL': 제2 스캔선
SL-1: 이전 스캔선
SL+1: 이후 스캔선
EL: 발광 제어선
DL: 데이터선
VL: 초기화선
BSM: 도전층
1: 디스플레이 장치
10: 디스플레이 패널
20: 컴포넌트
100: 기판
112, 113: 제1, 2 게이트절연층
114, 115, 116: 제1, 2, 3 층간절연층
117: 평탄화층
175: 하부보호필름
200: 표시요소층
1130: 반도체층
1130a: 실리콘 반도체층
1130b: 산화물 반도체층
1173: 초기화연결선
1174: 노드연결선
1175: 접속메탈
1176, 1177, 1178: 보조연결선

Claims (20)

  1. 메인 화소를 구비하는 표시 영역 및 보조 화소와 투과부를 구비하는 센서 영역을 포함하는, 기판; 및
    상기 기판 상에 배치되며, 메인 화소회로와 전기적으로 연결된 상기 메인 화소 및 보조 화소회로와 전기적으로 연결된 상기 보조 화소를 포함하는, 표시요소층;을 구비하며,
    상기 보조 화소회로는 산화물 반도체 물질을 포함하는 제1 반도체층 및 상기 제1 반도체층과 중첩하는 제1 게이트전극을 구비하는 제1 보조 박막트랜지스터 및 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는 제2 반도체층 및 상기 제2 반도체층과 중첩하는 제2 게이트전극을 구비하는 제2 보조 박막트랜지스터를 포함하는, 디스플레이 패널.
  2. 제1항에 있어서,
    상기 제1 보조 박막트랜지스터는 상기 보조 화소를 구동시키는 구동 박막트랜지스터이고, 상기 제2 보조 박막트랜지스터는 상기 제1 보조 박막트랜지스터에 데이터신호를 전달하는 스위칭 박막트랜지스터인, 디스플레이 패널.
  3. 제1항에 있어서,
    상기 보조 화소회로는, 제1 보조 박막트랜지스터를 다이오드 연결시키는 보상 박막트랜지스터인 제3 보조 박막트랜지스터를 더 포함하고,
    상기 제3 보조 박막트랜지스터는 산화물 반도체 물질을 포함하는 제3 반도체층 및 상기 제3 반도체층과 중첩하는 제3 게이트전극을 구비하는, 디스플레이 패널.
  4. 제3항에 있어서,
    상기 보조 화소회로는, 상기 제1 보조 박막트랜지스터의 상기 제1 게이트전극의 전압을 초기화시키는 초기화 박막트랜지스터인 제4 보조 박막트랜지스터를 더 포함하고,
    상기 제4 보조 박막트랜지스터는 산화물 반도체 물질을 포함하는 제4 반도체층 및 상기 제4 반도체층과 중첩하는 제4 게이트전극을 구비하는, 디스플레이 패널.
  5. 제4항에 있어서,
    상기 제1 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층은 서로 동일층에 배치되어 일체(一體)로 구비되는, 디스플레이 패널.
  6. 제1항에 있어서,
    상기 메인 회소회로는 복수의 박막트랜지스터들을 포함하고, 상기 복수의 박막트랜지스터들은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는, 디스플레이 패널.
  7. 제1항에 있어서,
    상기 보조 화소회로는, 상기 제1 반도체층과 중첩하는 하부전극 및 상부전극을 구비하는 스토리지 커패시터를 더 구비하며,
    상기 스토리지 커패시터는 상기 제1 반도체층과 상기 기판 사이에 개재되는, 디스플레이 패널.
  8. 제7항에 있어서,
    상기 제2 게이트전극은 상기 스토리지 커패시터의 상기 하부전극과 동일물질을 포함하는, 디스플레이 패널.
  9. 제1항에 있어서,
    상기 제1 보조 박막트랜지스터는 상기 제1 반도체층의 상부에 배치되어 상기 제1 반도체층과 적어도 일부가 중첩하는 제1 게이트전극을 포함하는, 디스플레이 패널.
  10. 제9항에 있어서,
    상기 제1 게이트전극은 아일랜드 형상인, 디스플레이 패널.
  11. 제1항에 있어서,
    상기 보조 화소회로는, 서로 다른 층에 배치된 상기 제1 반도체층과 상기 제2 반도체층을 전기적으로 연결하는 보조연결선을 더 포함하는, 디스플레이 패널.
  12. 제11항에 있어서,
    상기 제1 보조 박막트랜지스터는 상기 제1 반도체층의 소스영역 또는 드레인영역과 전기적으로 연결된 연결전극을 더 포함하고,
    상기 보조연결선과 상기 연결전극은 동일물질을 포함하는, 디스플레이 패널.
  13. 제12항에 있어서,
    상기 보조 화소회로는, 상기 보조 화소에 데이터 신호를 전달하는 데이터선을 더 포함하고,
    상기 연결전극은 상기 데이터선과 동일물질을 포함하는, 디스플레이 패널.
  14. 제4항에 있어서,
    상기 보조 화소회로는, 상기 보조 화소에 스캔 신호를 전달하는 제1 스캔선 및 제2 스캔선을 포함하고,
    상기 제1 스캔선은 상기 제2 게이트전극으로부터 연장되고, 상기 제2 스캔선은 상기 제3 게이트전극으로부터 연장되는, 디스플레이 패널.
  15. 제14항에 있어서,
    상기 보조 화소회로는, 상기 제4 보조 박막트랜지스터에 이전 스캔신호를 전달하는 이전 스캔선을 포함하고,
    상기 이전 스캔선은 상기 제4 게이트전극으로부터 연장되는, 디스플레이 패널.
  16. 제15항에 있어서,
    상기 제2 스캔선과 상기 이전 스캔선은 동일물질을 포함하는, 디스플레이 패널.
  17. 제14항에 있어서,
    상기 보조 화소는 화소전극을 포함하고,
    상기 보조 화소회로는, 이후 스캔선 및 상기 이후 스캔선을 통해 전달받은 이후 스캔신호에 따라 턴-온되어 상기 화소전극을 초기화시키는 제7 보조 박막트랜지스터를 포함하고,
    상기 제7 보조 박막트랜지스터는 제7 반도체층 및 상기 제7 반도체층과 중첩하는 제7 게이트전극을 포함하며,
    상기 이후 스캔선은 상기 제7 게이트전극으로부터 연장되는, 디스플레이 패널.
  18. 제17항에 있어서,
    상기 제1 스캔선과 상기 이후 스캔선은 동일물질을 포함하는, 디스플레이 패널.
  19. 메인 화소를 구비하는 표시 영역 및 보조 화소와 투과부를 구비하는 센서 영역을 포함하는, 기판;
    상기 기판 상에 배치되며, 메인 화소회로와 전기적으로 연결된 상기 메인 화소 및 보조 화소회로와 전기적으로 연결된 상기 보조 화소를 포함하는, 표시요소층; 및
    상기 센서 영역에 대응하도록 상기 기판 아래에 배치되며, 빛을 방출하거나 수광하는 전자요소를 포함하는, 컴포넌트;를 구비하며,
    상기 보조 화소회로는 산화물 반도체 물질을 포함하는 제1 반도체층 및 상기 제1 반도체층과 중첩하는 제1 게이트전극을 구비하는 제1 보조 박막트랜지스터 및 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는 제2 반도체층 및 상기 제2 반도체층과 중첩하는 제2 게이트전극을 구비하는 제2 보조 박막트랜지스터를 포함하는, 디스플레이 장치.
  20. 제19항에 있어서,
    상기 센서 영역에서 제공하는 이미지의 해상도는 상기 표시 영역 에서 제공하는 이미지의 해상도보다 낮은, 디스플레이 장치.
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