CN115472626A - 显示基板及其制作方法、显示装置 - Google Patents

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邸云萍
童彬彬
徐成福
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Abstract

显示基板及其制作方法、显示装置，涉及显示技术领域。本申请通过将采用氧化物半导体作为有源层材料的第一晶体管组，设置在采用多晶硅作为有源层材料的第二晶体管组远离基底的一侧，且第一晶体管组中的各个晶体管在基底上的正投影所围成的区域，与第二晶体管组中的各个晶体管在基底上的正投影所围成的区域存在重合区域，在保证位于不同层的第一晶体管组和第二晶体管组的制作过程中，其包括的各个晶体管的性能稳定的同时，可减小驱动电路所占用的面积，以减小显示装置的边框宽度或者提高显示装置的分辨率。

Description

显示基板及其制作方法、显示装置
技术领域
本申请涉及显示技术领域，特别是涉及一种显示基板及其制作方法、显示装置。
背景技术
随着显示技术的不断发展，人们对显示装置的边框宽度、分辨率等有了更高的要求，显示装置也逐渐向窄边框、高分辨率等方向发展。
但是，目前的显示装置中，驱动电路中的晶体管的个数较多，导致显示装置的边框较宽或者分辨率较低。
发明内容
本申请一些实施例提供了如下技术方案：
第一方面，提供了一种显示基板，包括：基底以及设置在所述基底上的多个驱动电路，每个所述驱动电路包括第一晶体管组和第二晶体管组，所述第一晶体管组位于所述第二晶体管组远离所述基底的一侧；
所述第一晶体管组和所述第二晶体管组均包括至少一个晶体管，所述第一晶体管组中的各个晶体管的有源层的材料均为氧化物半导体，所述第二晶体管组中的各个晶体管的有源层的材料均为多晶硅；
其中，所述第一晶体管组中的各个晶体管在所述基底上的正投影所围成的区域，与所述第二晶体管组中的各个晶体管在所述基底上的正投影所围成的区域存在重合区域。
可选的，所述第一晶体管组中的各个晶体管在所述基底上的正投影所围成的区域，位于所述第二晶体管组中的各个晶体管在所述基底上的正投影所围成的区域内。
可选的，所述第一晶体管组包括一个第一晶体管和一个第二晶体管，所述第二晶体管组包括一个第三晶体管，且所述第三晶体管为所述驱动电路中除所述第一晶体管和所述第二晶体管外的任意一个晶体管；
所述驱动电路还包括存储电容，所述第一晶体管的第二极和所述第二晶体管的第二极均与所述存储电容的第一端连接。
可选的，所述第三晶体管的栅极也与所述存储电容的第一端连接；
其中，所述第一晶体管的栅极和/或所述第二晶体管的栅极在所述基底上的正投影，位于所述第三晶体管的栅极在所述基底上的正投影内。
可选的，所述第一晶体管和所述第二晶体管同层设置，且所述第一晶体管和所述第二晶体管均通过第一缓冲层与所述第三晶体管间隔。
可选的，所述第二晶体管位于所述第一晶体管远离所述第三晶体管的一侧；
其中，所述第一晶体管与所述第三晶体管之间设置有第二缓冲层，所述第一晶体管与所述第二晶体管之间设置有第三缓冲层。
可选的，所述第一晶体管位于所述第二晶体管远离所述第三晶体管的一侧；
其中，所述第二晶体管与所述第三晶体管之间设置有第四缓冲层，所述第二晶体管与所述第一晶体管之间设置有第五缓冲层。
可选的，所述第一晶体管组与所述第二晶体管组之间设置有平坦层，所述平坦层覆盖所述第二晶体管组中的各个晶体管。
可选的，所述平坦层的材料为有机硅氧烷，所述平坦层的厚度为0.5μm至2μm。
可选的，所述驱动电路为设置在所述显示基板的显示区内且用于驱动发光器件发光的像素驱动电路；
所述第一晶体管为第一复位晶体管，所述第二晶体管为补偿晶体管，所述第三晶体管为驱动晶体管；
其中，所述第一复位晶体管的栅极与第一复位信号线连接，所述第一复位晶体管的第一极与初始化信号线连接，所述第一复位晶体管的第二极与所述存储电容的第一端连接；
所述补偿晶体管的栅极与第一栅线连接，所述补偿晶体管的第一极与所述驱动晶体管的第二极连接，所述补偿晶体管的第二极与所述存储电容的第一端连接；
所述驱动晶体管的栅极与所述存储电容的第一端连接。
可选的，所述第二晶体管组还包括数据写入晶体管、第一发光控制晶体管、第二发光控制晶体管和第二复位晶体管；
所述数据写入晶体管的栅极与第二栅线连接，所述数据写入晶体管的第一极与数据线连接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极连接；
所述第一发光控制晶体管的栅极与发光控制信号线连接，所述第一发光控制晶体管的第一极与第一电源信号线连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极连接；
所述第二发光控制晶体管的栅极与所述发光控制信号线连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极连接，所述第二发光控制晶体管的第二极与所述发光器件的第一极连接；
所述第二复位晶体管的栅极与所述第二栅线连接，所述第二复位晶体管的第一极与所述初始化信号线连接，所述第二复位晶体管的第二极与发光器件的第一极连接；
所述存储电容的第二端与所述第一电源信号线连接。
可选的，所述驱动晶体管、所述数据写入晶体管、所述第一发光控制晶体管、所述第二发光控制晶体管和所述第二复位晶体管均同层设置。
可选的，所述驱动电路为设置在所述显示基板的非显示区内的GOA电路；
所述第一晶体管为第三复位晶体管，所述第二晶体管为输入晶体管，所述第三晶体管为输出晶体管；
其中，所述第三复位晶体管的栅极与第二复位信号线连接，所述第三复位晶体管的第一极与第二电源信号线连接，所述第三复位晶体管的第二极与所述存储电容的第一端连接；
所述输入晶体管的栅极和第一极均与输入信号线连接，所述输入晶体管的第二极与所述存储电容的第一端连接；
所述输出晶体管的栅极也与所述存储电容的第一端连接，所述输出晶体管的第一极与时钟信号线连接，所述输出晶体管的第二极与输出信号线连接，
所述存储电容的第二端还与所述输出信号线连接。
可选的，所述第二晶体管组还包括第四复位晶体管；
所述第四复位晶体管的栅极与所述第二复位信号线连接，所述第四复位晶体管的第一极与所述第二电源信号线连接，所述第四复位晶体管的第二极与所述输出信号线连接。
可选的，所述输出晶体管和所述第四复位晶体管同层设置。
第二方面，提供了一种显示基板的制作方法，包括：
提供一基底；
在所述基底上分别形成每个驱动电路对应的第二晶体管组；
在每个所述第二晶体管组远离所述基底的一侧形成第一晶体管组；
其中，所述第一晶体管组和所述第二晶体管组均包括至少一个晶体管，所述第一晶体管组中的各个晶体管的有源层的材料均为氧化物半导体，所述第二晶体管组中的各个晶体管的有源层的材料均为多晶硅；
所述第一晶体管组中的各个晶体管在所述基底上的正投影所围成的区域，与所述第二晶体管组中的各个晶体管在所述基底上的正投影所围成的区域存在重合区域。
可选的，在所述基底上分别形成每个驱动电路对应的第二晶体管组的步骤之后，还包括：
形成覆盖所述第二晶体管组中的各个晶体管的平坦层。
第三方面，提供了一种显示装置，包括上述的显示基板。
在本申请实施例中，通过将采用氧化物半导体作为有源层材料的第一晶体管组，设置在采用多晶硅作为有源层材料的第二晶体管组远离基底的一侧，且第一晶体管组中的各个晶体管在基底上的正投影所围成的区域，与第二晶体管组中的各个晶体管在基底上的正投影所围成的区域存在重合区域，在保证位于不同层的第一晶体管组和第二晶体管组的制作过程中，其包括的各个晶体管的性能稳定的同时，可减小驱动电路所占用的面积，以减小显示装置的边框宽度或者提高显示装置的分辨率。
附图说明
图1示出了本申请实施例的一种显示基板的结构示意图；
图2示出了本申请实施例中的驱动电路为像素驱动电路的示意图；
图3示出了本申请实施例中的驱动电路为GOA电路的示意图；
图4示出了本申请实施例的第一晶体管、第二晶体管和第三晶体管的栅极投影关系示意图；
图5示出了图2所示的像素驱动电路对应的工作时序图；
图6示出了图3所示的GOA电路对应的工作时序图；
图7示出了本申请实施例的一种显示基板的制作方法的流程图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。
参照图1，示出了本申请实施例的一种显示基板的结构示意图，图2示出了本申请实施例中的驱动电路为像素驱动电路的示意图，图3示出了本申请实施例中的驱动电路为GOA电路的示意图。
本申请实施例公开了一种显示基板，包括：基底10以及设置在基底10上的多个驱动电路，每个驱动电路包括第一晶体管组20和第二晶体管组30，第一晶体管组20位于第二晶体管组30远离基底10的一侧；第一晶体管组20和第二晶体管组30均包括至少一个晶体管，第一晶体管组20中的各个晶体管的有源层的材料均为氧化物半导体，第二晶体管组30中的各个晶体管的有源层的材料均为多晶硅；其中，第一晶体管组20中的各个晶体管在基底10上的正投影所围成的区域，与第二晶体管组30中的各个晶体管在基底10上的正投影所围成的区域存在重合区域。
在实际产品中，基底10可以为刚性基底，如玻璃基底等，基底10也可以为柔性基底，如PI(Polyimide，聚酰亚胺)基底等。
在基底10的一侧设置有多个驱动电路。其中，该驱动电路可以是位于显示基板的显示区内且用于驱动发光器件发光的像素驱动电路，因此，显示区内的每个子像素区域内均设置有一个像素驱动电路，通过像素驱动电路控制与其连接的发光器件发光，从而实现画面的显示，例如，在OLED(OrganicLight-Emitting Diode，有机发光二极管)显示装置中，该像素驱动电路控制OLED发光器件进行发光；该驱动电路也可以是位于显示基板的非显示区内的GOA(GateDriver on Array，阵列基板行驱动)电路，其用于向显示区内的信号线提供相应的信号，例如，在LCD(Liquid Crystal Display，液晶显示器)显示装置中，GOA电路用于向显示区内设置的一行栅线提供栅极信号，以控制与该行栅线连接的薄膜晶体管的开启和关闭。
无论驱动电路是设置在显示区的像素驱动电路，还是设置在非显示区的GOA电路，将每个驱动电路中的各个晶体管都按照有源层的材料不同，划分为第一晶体管组20和第二晶体管组30。具体的，将驱动电路中采用氧化物半导体作为有源层材料的晶体管划分至第一晶体管组20，将驱动电路中采用多晶硅作为有源层材料的晶体管划分至第二晶体管组30。
其中，第一晶体管组20中的各个晶体管的有源层材料为氧化物半导体，该氧化物半导体可以为IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)，其中的铟、镓、锌的原子摩尔比为1:1:1，当然，IGZO中的铟、镓、锌的原子摩尔比还可以为其他比例关系；或者，该氧化物半导体还可以是其他材料，如ITGO(Indium Tin Gallium Oxide，铟镓锡氧化物)等。
并且，将第一晶体管组20设置在第二晶体管组30远离基底10的一侧，即在基底10上先设置第二晶体管组30，再在第二晶体管组30远离基底10的一侧设置第一晶体管组20，第一晶体管组20中的各个晶体管与第二晶体管组30中的各个晶体管不是同层设置，其是叠层设置在基底10上的；而第一晶体管组20和第二晶体管组30均包括至少一个晶体管。
此外，第一晶体管组20中的各个晶体管在基底10上的正投影所围成的区域，与第二晶体管组30中的各个晶体管在基底10上的正投影所围成的区域存在重合区域，使得每个驱动电路在基底10上的正投影面积减小，即减小每个驱动电路所占用的面积。若该驱动电路为GOA电路，当每个驱动电路所占用的面积减小时，则相同数量下的驱动电路所占用的边框宽度减小，即可减小显示装置的边框宽度；若该驱动电路为像素驱动电路，当每个驱动电路所占用的面积减小时，相同面积下可设置更多数量的像素驱动电路，即相同面积下设置的子像素的数量更多，因此，可提高显示装置的分辨率。
需要说明的是，本申请实施例需要将采用氧化物半导体作为有源层材料的第一晶体管组20，设置在采用多晶硅作为有源层材料的第二晶体管组30远离基底10的一侧，以保证驱动电路中的各个晶体管的性能稳定。
在制作第二晶体管组30中的各个晶体管的有源层时，需要先沉积一层非晶硅薄膜，再对该非晶硅薄膜进行图案化处理，以得到图案化的非晶硅层，接着，采用激光退火工艺对非晶硅层进行晶化处理，从而将非晶硅层转换为多晶硅层，以得到第二晶体管组30中的各个晶体管的有源层。若将第二晶体管组30设置在第一晶体管组20远离基底10的一侧，由于第一晶体管组20中的各个晶体管的有源层的材料为氧化物半导体，而氧化物半导体的导热性能较好，因此，在采用激光退火工艺对第二晶体管组30中的非晶硅层进行晶化处理时，热量会朝向第一晶体管组20中的有源层方向进行传导，导致第二晶体管组30中的非晶硅层的结晶度不佳，进而导致第二晶体管组30中的各个晶体管的性能不稳定；并且，在第二晶体管组30的激光退火工艺中，激光也会对第一晶体管组20中的各个晶体管的性能产生较大的影响，从而导致第一晶体管组20中的各个晶体管也不稳定。
因此，本申请实施例通过将第一晶体管组20设置在第二晶体管组30远离基底10的一侧，可保证驱动电路中的各个晶体管的性能稳定。
可选的，第一晶体管组20中的各个晶体管在基底10上的正投影所围成的区域，位于第二晶体管组30中的各个晶体管在基底10上的正投影所围成的区域内。
此时，每个驱动电路在基底10上的正投影面积，也就是第二晶体管组30中的各个晶体管在基底10上的正投影面积，从而可进一步减小每个驱动电路所占用的面积，以进一步显示装置的边框宽度，或者进一步提高显示装置的分辨率。
如图1至图3所示，第一晶体管组20包括一个第一晶体管T1和一个第二晶体管T2，第二晶体管组30包括一个第三晶体管T3，且第三晶体管T3为驱动电路中除第一晶体管T1和第二晶体管T2外的任意一个晶体管；驱动电路还包括存储电容Cst，第一晶体管T1的第二极152和第二晶体管T2的第二极252均与存储电容Cst的第一端连接。
由于采用氧化物半导体作为有源层材料的晶体管的漏电流，小于采用多晶硅作为有源层材料的晶体管的漏电流，因此，在驱动电路中，针对与存储电容Cst连接的第一晶体管T1和第二晶体管T2，其有源层选取氧化物半导体，可相应防止存储电容Cst向第一晶体管T1和第二晶体管T2进行漏电，使得存储电容Cst的电压稳定性更好，即使在低刷新频率下，存储电容Cst的电压也更稳定，从而在低刷新频率下也可以防止画面闪烁的问题，且所需的功耗也较低。
此外，第三晶体管T3的栅极33也与存储电容Cst的第一端连接；第一晶体管T1的栅极13和/或第二晶体管T2的栅极23在基底10上的正投影，位于第三晶体管T3的栅极33在基底10上的正投影内。
在实际产品中，存储电容Cst的第一端实际上是存储电容Cst的第一极板，第一极板是一个块状电极，其在基底10上的正投影形状为矩形，第三晶体管T3的栅极33实际上指的是存储电容Cst的第一极板。
由于第三晶体管T3的栅极33的面积较大，若将第一晶体管T1的栅极13在基底10上的正投影，设置成位于第三晶体管T3的栅极33在基底10上的正投影内，可使得第一晶体管T1形成类似双栅的结构，从而可提升第一晶体管T1的稳定性；相应的，若将第二晶体管T2的栅极23在基底10上的正投影，设置成位于第三晶体管T3的栅极33在基底10上的正投影内，可使得第二晶体管T2形成类似双栅的结构，从而可提升第二晶体管T2的稳定性。
如图4所示，第一晶体管T1的栅极13和第二晶体管T2的栅极23在基底10上的正投影，位于第三晶体管T3的栅极33在基底10上的正投影内，从而可提高第一晶体管T1和第二晶体管T2的稳定性
需要说明的是，11指的是第一晶体管T1的有源层，21指的是第二晶体管T2的有源层；并且，图4示出的是驱动电路为像素驱动电路时对应的投影关系，此时，第一晶体管T1的栅极13是与第一复位信号线Reset1连接的，则第一晶体管T1的栅极13实际上是第一复位信号线Reset1中与第一晶体管T1的有源层11存在交叠区域的部位；第二晶体管T2的栅极23是与第一栅线Gate1连接的，则第二晶体管T2的栅极23实际上是第一栅线Gate1中与第二晶体管T2的有源层21存在交叠区域的部位。
当然，当驱动电路为GOA电路时，第一晶体管T1、第二晶体管T2和第三晶体管T3的栅极投影关系与图4类似，只是此时的第一晶体管T1的栅极13是与第二复位信号线Reset2连接的，第二晶体管T2的栅极23是与输入信号线Input连接的。
值得注意的是，在驱动电路中，除了将第一晶体管T1和第二晶体管T2划分在第一晶体管组20内，还可将其他晶体管的有源层材料也换成氧化物半导体，并将有源层材料为氧化物半导体的晶体管划分至第一晶体管组20内，其不局限于仅将第一晶体管T1和第二晶体管T2划分在第一晶体管组20，而将其他晶体管划分在第二晶体管组30。
此外，为了保证第一晶体管组20中的各个晶体管在基底10上的正投影所围成的区域，与第二晶体管组30中的各个晶体管在基底10上的正投影所围成的区域存在重合区域，可将第一晶体管组20中的各个晶体管与第二晶体管组30中的各个晶体管进行一一对应，即第一晶体管组20中的一个晶体管与第二晶体管组30中的一个晶体管在基底10上的正投影存在重合区域，而第一晶体管组20中的另一个晶体管与第二晶体管组30中的另一个晶体管在基底10上的正投影也存在重合区域；或者，也可以将第一晶体管组20中的多个晶体管与第二晶体管组30中的一个晶体管进行对应，使得第一晶体管组20中的多个晶体管在基底10上的正投影，与第二晶体管组30中的一个晶体管在基底10上的正投影存在重合区域。
例如，将第一晶体管组20中的第一晶体管T1在基底10上的正投影，设置成与第二晶体管组30中的第三晶体管T3在基底10上的正投影存在重合区域，而第一晶体管组20中的第二晶体管T2在基底10上的正投影，是与第二晶体管组30中的除第三晶体管T3外的其他晶体管在基底10上的正投影存在重合区域；或者，第一晶体管组20中的第一晶体管T1和第二晶体管T2在基底10上的正投影，与第二晶体管组30中的第三晶体管T3在基底10上的正投影均存在重合区域。
而在实际产品中，当第一晶体管组20包括一个第一晶体管T1和一个第二晶体管T2时，第一晶体管T1和第二晶体管T2也可以是同层设置，也可以是异层设置。
一些实施例中，如图1所示，第一晶体管T1和第二晶体管T2同层设置，且第一晶体管T1和第二晶体管T2均通过第一缓冲层41与第三晶体管T3间隔。
此时，第一晶体管T1包括沿垂直于基底10方向上且依次远离基底10设置的第一有源层11、第一栅绝缘层12、第一栅极13、第一层间介质层14和第一源漏电极，第一源漏电极包括第一源极151和第一漏极152，且第一源极151和第一漏极152均通过贯穿第一层间介质层14和第一栅绝缘层12的过孔与第一有源层11连接。其中，第一有源层11指的是第一晶体管T1的有源层，第一栅极13指的是第一晶体管T1的栅极，第一源极151和第一漏极152中的一者指的是第一晶体管T1的第一极，另一者指的是第一晶体管T1的第二极。
而第二晶体管T2包括沿垂直于基底10方向上且依次远离基底10设置的第二有源层21、第一栅绝缘层12、第二栅极23、第一层间介质层14和第二源漏电极，第二源漏电极包括第二源极251和第二漏极252，且第二源极251和第二漏极252均通过贯穿第一层间介质层14和第一栅绝缘层12的过孔与第二有源层21连接。其中，第二有源层21指的是第二晶体管T2的有源层，第二栅极23指的是第二晶体管T2的栅极，第二源极251和第二漏极252中的一者指的是第二晶体管T2的第一极，另一者指的是第二晶体管T2的第二极。
并且，第一有源层11和第二有源层21同层设置，第一栅极13和第二栅极23同层设置，第一源漏电极和第二源漏电极也同层设置。
另外，第三晶体管T3包括沿垂直于基底10方向上且依次远离基底10设置的第三有源层31、第三栅绝缘层32、第三栅极33、第三层间介质层34和第三源漏电极，第三源漏电极包括第三源极351和第三漏极352，且第三源极351和第三漏极352均通过贯穿第三层间介质层34和第三栅绝缘层32的过孔与第三有源层31连接。其中，第三有源层31指的是第三晶体管T3的有源层，第三栅极33指的是第三晶体管T3的栅极，第三源极351和第三漏极352中的一者指的是第三晶体管T3的第一极，另一者指的是第三晶体管T3的第二极。
此时，第一晶体管T1和第二晶体管T2均通过第一缓冲层41与第三晶体管T3间隔，具体的，第一有源层11和第二有源层21是通过第一缓冲层41与第三晶体管T3的第三源漏电极间隔的。
第一缓冲层41可以为单层的氧化硅薄膜，其厚度为
Figure BDA0003080312530000111
至
Figure BDA0003080312530000112
第一缓冲层41也可以为叠层的氮化硅薄膜和氧化硅薄膜，且氧化硅薄膜设置在氮化硅薄膜远离第三晶体管T3的一侧。
第一有源层11和第二有源层21的材料为氧化物半导体，其厚度为
Figure BDA0003080312530000113
至
Figure BDA0003080312530000114
第一栅绝缘层12的材料为氧化硅，其厚底为
Figure BDA0003080312530000115
至
Figure BDA0003080312530000116
第一栅极13和第二栅极23的材料为Mo、Cu或其他合金、叠层金属等，其厚底为
Figure BDA0003080312530000117
至
Figure BDA0003080312530000118
第一层间介质层14可以为单层的氧化硅薄膜，或者叠层的氮化硅薄膜和氧化硅薄膜，其总厚度为
Figure BDA0003080312530000119
至
Figure BDA00030803125300001110
另一些实施例中，第二晶体管T2位于第一晶体管T1远离第三晶体管T3的一侧；第一晶体管T1与第三晶体管T3之间设置有第二缓冲层，第一晶体管T1与第二晶体管T2之间设置有第三缓冲层。
此时，沿着远离基底10的方向上，依次设置的是第三晶体管T3、第一晶体管T1和第二晶体管T2，第三晶体管T3与第一晶体管T1通过第二缓冲层间隔，第一晶体管T1与第二晶体管T2通过第三缓冲层间隔。其中，第二缓冲层和第三缓冲层的材料为单层的氧化硅薄膜，或者，叠层的氮化硅薄膜和氧化硅薄膜，其总厚度为
Figure BDA0003080312530000121
至
Figure BDA0003080312530000122
并且，第一晶体管T1包括沿垂直于基底10方向上且依次远离基底10设置的第一有源层11、第一栅绝缘层12、第一栅极13、第一层间介质层14和第一源漏电极，第二晶体管T2包括沿垂直于基底10方向上且依次远离基底10设置的第二有源层21、第二栅绝缘层、第二栅极23、第二层间介质层和第二源漏电极。因此，第三晶体管T3的第三源漏电极是通过第二缓冲层与第一晶体管T1的第一有源层11间隔的，第一晶体管T1的第一源漏电极是通过第三缓冲层与第二晶体管T2的第二有源层21间隔的。
再一些实施例中，第一晶体管T1位于第二晶体管T2远离第三晶体管T3的一侧；第二晶体管T2与第三晶体管T3之间设置有第四缓冲层，第二晶体管T2与第一晶体管T1之间设置有第五缓冲层。
此时，沿着远离基底10的方向上，依次设置的是第三晶体管T3、第二晶体管T2和第一晶体管T1，第三晶体管T3与第二晶体管T2通过第四缓冲层间隔，第二晶体管T2与第一晶体管T1通过第五缓冲层间隔。其中，第四缓冲层和第五缓冲层的材料为单层的氧化硅薄膜，或者，叠层的氮化硅薄膜和氧化硅薄膜，其总厚度为
Figure BDA0003080312530000123
至
Figure BDA0003080312530000124
并且，第一晶体管T1包括沿垂直于基底10方向上且依次远离基底10设置的第一有源层11、第一栅绝缘层12、第一栅极13、第一层间介质层14和第一源漏电极，第二晶体管T2包括沿垂直于基底10方向上且依次远离基底10设置的第二有源层21、第二栅绝缘层、第二栅极23、第二层间介质层和第二源漏电极。因此，第三晶体管T3的第三源漏电极是通过第四缓冲层与第二晶体管T2的第二有源层21间隔的，第二晶体管T2的第二源漏电极是通过第五缓冲层与第一晶体管T1的第一有源层11间隔的。
另外，在基底10与第二晶体管组30之间设置有第六缓冲层42，第六缓冲层42的材料也为单层的氧化硅薄膜，或者，叠层的氮化硅薄膜和氧化硅薄膜。
如图1所示，第一晶体管组20与第二晶体管组30之间设置有平坦层43，平坦层43覆盖第二晶体管组30中的各个晶体管。
其中，平坦层43的材料为SOG(Siloxane organic，有机硅氧烷)，平坦层43的厚度为0.5μm至2μm，如平坦层43的厚度可以为0.5μm、1μm、1.5μm或2μm等。
在基底10上制作得到第二晶体管组30中的各个晶体管之后，先形成覆盖第二晶体管组30中的各个晶体管的平坦层43，通过采用有机硅氧烷作为平坦层43的材料，使得在制作第一晶体管组20前的结构呈平坦化，且平坦化效果较一般的有机材料的平坦化效果更好。
由于在制作第二晶体管组30中的各个晶体管时，受到第二晶体管组30中的各个晶体管的有源层材料的结晶影响，以及第二晶体管组30中的各个晶体管的源漏电极的图案化影响，会导致制作得到的第二晶体管组30的表面不平坦，若直接在不平坦的第二晶体管组30上制作第一晶体管组20时，会导致第一晶体管组20中的各个晶体管由于界面不平整而导致缺陷态的增加。因此，本申请实施例通过采用有机硅氧烷作为平坦层43的材料，使得制作第一晶体管组20前的结构呈平坦化，则后续在平坦层43上制作第一晶体管组20时，可避免第一晶体管组20中的各个晶体管由于界面不平整而导致缺陷态增加的问题。
另外，在平坦层43上制作第一晶体管组20中的各个晶体管时，在形成材料为氧化物半导体的有源层之后，需要对氧化物半导体进行退火处理，以减小氧化物半导体的缺陷态，其退火温度高达350℃。若采用常规的有机材料，如树脂等作为平坦层43的材料，其无法耐受350℃以上的高温，会导致平坦层43出现问题。而本申请实施例采用有机硅氧烷作为平坦层43的材料，由于有机硅氧烷在固化之后可形成类似二氧化硅的材料，可以耐受350℃以上的高温，因此，在制作第一晶体管组20中的各个晶体管的有源层时，对氧化物半导体进行退火处理时的温度不会损坏采用有机硅氧烷作为材料的平坦层43，也就是说，采用有机硅氧烷作为平坦层43的材料，可保证第一晶体管组20中的各个晶体管的有源层的高温退火工艺正常进行，从而保证第一晶体管组20中的各个晶体管的性能的稳定。
需要说明的是，在基底10上制作得到第二晶体管组30中的各个晶体管之后，先形成覆盖第二晶体管组30中的各个晶体管的平坦层43，然后，还需要在平坦层43远离基底10的一侧形成缓冲层，该缓冲层可以为第一缓冲层41、第二缓冲层或第四缓冲层，以间隔第二晶体管组30和第一晶体管组20。
此外，若该驱动电路为设置在显示基板的显示区内且用于驱动发光器件发光的像素驱动电路，在第二晶体管组30远离基底10的一侧形成第一晶体管组20之后，还需要在第一晶体管组20远离基底10的表面涂覆平坦化薄膜，该平坦化薄膜的材料可以为树脂，其厚度为1μm至3μm，然后采用曝光、显影工艺，形成贯穿平坦化薄膜的过孔，接着，在平坦化薄膜上形成图案化的阳极，且阳极通过贯穿平坦化薄膜以及其他膜层的过孔，与下层的第二晶体管组30中相应的电极连接，以得到最终的显示基板。
一种可选的实施方式中，驱动电路为设置在显示基板的显示区内且用于驱动发光器件发光的像素驱动电路；如图3所示，第一晶体管T1为第一复位晶体管，第二晶体管T2为补偿晶体管，第三晶体管T3为驱动晶体管；第一复位晶体管的栅极与第一复位信号线Reset1连接，第一复位晶体管的第一极与初始化信号线Vinit连接，第一复位晶体管的第二极与存储电容Cst的第一端连接；补偿晶体管的栅极与第一栅线Gate1连接，补偿晶体管的第一极与驱动晶体管的第二极连接，补偿晶体管的第二极与存储电容Cst的第一端连接；驱动晶体管的栅极与存储电容Cst的第一端连接。
在实际产品中，第一复位晶体管用于在第一复位信号线Reset1输入的第一复位信号的控制下导通，将初始化信号线Vinit提供的初始化信号传输至存储电容Cst的第一端和驱动晶体管的栅极，以对存储电容Cst和驱动晶体管的栅极进行复位；补偿晶体管指的是对驱动晶体管的阈值电压进行补偿的晶体管，驱动晶体管指的是驱动发光器件进行发光的晶体管。
由于驱动晶体管需要驱动发光器件进行发光，因此，驱动晶体管需要较高的载流子迁移率，通过采用多晶硅作为驱动晶体管的有源层材料，以使得驱动晶体管具有较高的载流子迁移率，则驱动晶体管被划分至第二晶体管组30，而第一复位晶体管和补偿晶体管需要具有较低的漏电流以防止存储电容Cst漏电，因此，采用氧化物半导体作为第一复位晶体管和补偿晶体管的有源层材料，以使得第一复位晶体管和补偿晶体管具有较低的漏电流，则第一复位晶体管和补偿晶体管被划分至第一晶体管组20。
此外，第二晶体管组还包括数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6和第二复位晶体管T7；数据写入晶体管T4的栅极与第二栅线Gate2连接，数据写入晶体管T4的第一极与数据线Data连接，数据写入晶体管T4的第二极与驱动晶体管的第一极连接；第一发光控制晶体管T5的栅极与发光控制信号线EM连接，第一发光控制晶体管T5的第一极与第一电源信号线VDD连接，第一发光控制晶体管T5的第二极与驱动晶体管的第一极连接；第二发光控制晶体管T6的栅极与发光控制信号线EM连接，第二发光控制晶体管T6的第一极与驱动晶体管的第二极连接，第二发光控制晶体管T6的第二极与发光器件EL的第一极连接；第二复位晶体管T7的栅极与第二栅线Gate2连接，第二复位晶体管T7的第一极与初始化信号线Vinit连接，第二复位晶体管T7的第二极与发光器件EL的第一极连接；存储电容Cst的第二端与第一电源信号线VDD连接；而发光器件EL的第二极与第三电源信号线VSS连接。
可选的，驱动晶体管、数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6和第二复位晶体管T7均同层设置。
也就是说，针对驱动晶体管、数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6和第二复位晶体管T7，第二晶体管组30中的各个晶体管的有源层同层设置，第二晶体管组30中的各个晶体管的栅极同层设置，第二晶体管组30中的各个晶体管的源漏电极也同层设置。
此时，像素驱动电路中的第一晶体管组20仅包括第一复位晶体管和补偿晶体管，而第二晶体管组30包括驱动电路剩余的其他晶体管，即第二晶体管组30包括驱动晶体管、数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6和第二复位晶体管T7。
其中，第一复位晶体管和补偿晶体管均为N型晶体管，而驱动晶体管、数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6和第二复位晶体管T7均为P型晶体管；并且，补偿晶体管所连接的第一栅线Gate1，与数据写入晶体管T4所连接的第二栅线Gate2不是同一条栅线。
如图5所示，在复位阶段t11，第一复位信号线Reset1输入的第一复位信号为高电平信号，使得第一复位晶体管导通，则初始化信号线Vinit输入的初始化信号对存储电容Cst和驱动晶体管的栅极进行复位；此时，由于第一栅线Gate1输入的第一栅极信号为低电平信号，第二栅线Gate2输入的第二栅极信号和发光控制信号EM输入的发光控制信号均为高电平信号，使得补偿晶体管、数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6和第二复位晶体管T7均关闭。
在数据写入阶段t12，第一栅线Gate1输入的第一栅极信号为高电平信号，第二栅线Gate2输入的第二栅极信号为低电平信号，使得补偿晶体管和数据写入晶体管T4导通，数据线Data输入的数据信号通过数据写入晶体管T4、驱动晶体管和补偿晶体管对存储电容Cst进行充电，并使得驱动晶体管的栅极电压为Vdata+Vth，Vth指的是驱动晶体管的阈值电压，Vdata指的是数据信号的电压。此时，由于第一复位信号线Reset1输入的第一复位信号为低电平，且发光控制信号EM输入的发光控制信号为高电平信号，使得第一复位晶体管T1、第一发光控制晶体管T5和第二发光控制晶体管T6均关闭；相应的，第二复位晶体管T7也导通，第二复位晶体管T7通过初始化信号线Vinit输入的初始化信号对发光器件EL的第一极进行复位。
在发光阶段t13，发光控制信号线EM输入的发光控制信号为低电平信号，使得第一发光控制晶体管T5和第二发光控制晶体管T6打开，则通过第一发光控制晶体管T5、驱动晶体管和第二发光控制晶体管T6向发光器件EL的第一极提供驱动电流，以驱动发光器件EL发光，并且，驱动电流的大小与第一电源信号线VDD提供的高电平电压信号的电压Vdd和数据信号的电压Vdata相关。此时，由于第一复位信号线Reset1输入的第一复位信号和第一栅线Gate1输入的第一栅极信号均为低电平信号，第二栅线Gate2输入的第二栅极信号为高电平信号，使得第一复位晶体管、补偿晶体管、数据写入晶体管T4和第二复位晶体管T7均关闭。
另一种可选的实施方式中，驱动电路为设置在显示基板的非显示区内的GOA电路；如图3所示，第一晶体管T1为第三复位晶体管，第二晶体管T2为输入晶体管，第三晶体管T3为输出晶体管；第三复位晶体管的栅极与第二复位信号线Reset2连接，第三复位晶体管的第一极与第二电源信号线VGL连接，第三复位晶体管的第二极与存储电容Cst的第一端连接；输入晶体管的栅极和第一极均与输入信号线Input连接，输入晶体管的第二极与存储电容Cst的第一端连接；输出晶体管的栅极也与存储电容Cst的第一端连接，输出晶体管的第一极与时钟信号线CLK连接，输出晶体管的第二极与输出信号线Output连接，存储电容Cst的第二端还与输出信号线Output连接。
在实际产品中，第三复位晶体管用于对存储电容Cst进行复位，输入晶体管用于对存储电容Cst进行充电，输出晶体管用于在存储电容Cst的作用下，向输出信号线Output输出相应的信号，该输出信号线Output实际上与显示区内设置的信号线连接，用于向显示区内的信号线提供相应的信号。例如，在LCD显示装置中，该输出信号线Output与一行栅线连接，用于向栅线提供栅极信号，以控制与该行栅线连接的薄膜晶体管的开启和关闭。
此外，第二晶体管组还包括第四复位晶体管T8；第四复位晶体管T8的栅极与第二复位信号线Reset2连接，第四复位晶体管T8的第一极与第二电源信号线VGL连接，第四复位晶体管T8的第二极与输出信号线Output连接。该第四复位晶体管T8用于对输出信号线Output进行复位。
可选的，输出晶体管和第四复位晶体管T8同层设置。也就是说，输出晶体管和第四复位晶体管T8的有源层同层设置，输出晶体管和第四复位晶体管T8的栅极同层设置，输出晶体管和第四复位晶体管T8的源漏电极也同层设置。
此时，GOA电路中的第一晶体管组20仅包括第三复位晶体管和输入晶体管，而第二晶体管组30包括输出晶体管和第四复位晶体管T8。
其中，第三复位晶体管、输入晶体管、输出晶体管和第四复位晶体管T8均为N型晶体管。
如图6所示，第一阶段t21，输入信号线Input输入高电平信号，使得输入晶体管导通，以对存储电容Cst进行充电。此时，输出晶体管也导通，但是由于时钟信号线CLK输入的时钟信号为低电平，则输出晶体管向输出信号线Output输出的是低电平信号；并且，由于第二复位信号线Reset2输入的第二复位信号为低电平信号，使得第三复位晶体管和第四复位晶体管T8关闭。
第二阶段t22，由于存储电容Cst的自举作用，输出晶体管的栅极电压被进一步拉高，输出晶体管导通，并且时钟信号线CLK输入的时钟信号为高电平信号，则输出晶体管向输出信号线Output输出的是高电平信号；此时，输入信号线Input和第二复位信号线Reset2均输入低电平信号，使得第三复位晶体管、输入晶体管和第四复位晶体管T8均关闭。
第三阶段t23，第二复位信号线Reset2输入的第二复位信号为高电平信号，使得第三复位晶体管和第四复位晶体管T8导通，则第三复位晶体管拉低存储电容Cst第一端的电压，第四复位晶体管T8拉低输出信号线Output的电压，以分别对存储电容Cst和输出信号线Output进行复位。
需要说明的是，GOA电路不局限于仅包括上述的第三复位晶体管、输入晶体管、输出晶体管和第四复位晶体管T8，其还可以包括控制上拉节点和/或下拉节点的电位的晶体管等，按照实际需要，将采用氧化物半导体作为有源层材料的晶体管划分为第一晶体管组20，而将采用多晶硅作为有源层材料的晶体管划分为第二晶体管组30，并将第一晶体管组20设置在第二晶体管组30远离基底10的一侧。
在本申请实施例中，通过将采用氧化物半导体作为有源层材料的第一晶体管组，设置在采用多晶硅作为有源层材料的第二晶体管组远离基底的一侧，且第一晶体管组中的各个晶体管在基底上的正投影所围成的区域，与第二晶体管组中的各个晶体管在基底上的正投影所围成的区域存在重合区域，在保证位于不同层的第一晶体管组和第二晶体管组的制作过程中，其包括的各个晶体管的性能稳定的同时，可减小驱动电路所占用的面积，以减小显示装置的边框宽度或者提高显示装置的分辨率。
参照图7，示出了本申请实施例的一种显示基板的制作方法的流程图，具体可以包括如下步骤：
步骤701，提供一基底。
在本申请实施例中，首先，制作基底10，该基底10可以为玻璃基底或PI基底等。
步骤702，在所述基底上分别形成每个驱动电路对应的第二晶体管组。
在本申请实施例中，在基底10上分别形成每个驱动电路对应的第二晶体管组30中的各个晶体管。
其中，第二晶体管组30均包括至少一个晶体管，且第二晶体管组30中的各个晶体管的有源层的材料均为多晶硅。
步骤703，在每个所述第二晶体管组远离所述基底的一侧形成第一晶体管组。
在本申请实施例中，在制作得到每个驱动电路对应的第二晶体管组30之后，在每个第二晶体管组30远离基底10的一侧形成第一晶体管组20中的各个晶体管。
其中，第一晶体管组20包括至少一个晶体管，第一晶体管组20中的各个晶体管的有源层的材料均为氧化物半导体；并且，第一晶体管组20中的各个晶体管在基底10上的正投影所围成的区域，与第二晶体管组30中的各个晶体管在基底10上的正投影所围成的区域存在重合区域，以提高显示装置的分辨率或降低边框宽度。
可选的，在步骤702之后，还包括：形成覆盖所述第二晶体管组中的各个晶体管的平坦层。
在本申请实施例中，在制作得到每个驱动电路对应的第二晶体管组30之后，首先，形成覆盖第二晶体管组30中的各个晶体管的平坦层43，该平坦层43的材料为有机硅氧烷。具体的，采用涂覆工艺将有机硅氧烷涂覆在第二晶体管组30远离基底10一侧的表面上，然后对有机硅氧烷进行固化处理，以得到平坦层43。
在本申请实施例中，通过将采用氧化物半导体作为有源层材料的第一晶体管组，设置在采用多晶硅作为有源层材料的第二晶体管组远离基底的一侧，且第一晶体管组中的各个晶体管在基底上的正投影所围成的区域，与第二晶体管组中的各个晶体管在基底上的正投影所围成的区域存在重合区域，在保证位于不同层的第一晶体管组和第二晶体管组的制作过程中，其包括的各个晶体管的性能稳定的同时，可减小驱动电路所占用的面积，以减小显示装置的边框宽度或者提高显示装置的分辨率。
本申请实施例还提供了一种显示装置，包括上述的显示基板。
在实际产品中，该显示基板可应用在LCD显示装置、OLED显示装置、Mini LED显示装置、量子点LED显示装置等产品中，以减小显示装置的边框宽度或者提高显示装置的分辨率。
在具体实施时，本申请实施例提供的上述显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
此外，关于显示装置中的显示基板的具体结构，可参照上述显示基板的描述，且效果与上述显示基板达到的效果类似，为避免重复，在此不再赘述。
本文中所称的“一个实施例”、“实施例”或者“一个或者多个实施例”意味着，结合实施例描述的特定特征、结构或者特性包括在本公开的至少一个实施例中。此外，请注意，这里“在一个实施例中”的词语例子不一定全指同一个实施例。
在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本公开的实施例可以在没有这些具体细节的情况下被实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。
在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本公开可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。
最后应说明的是：以上实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的精神和范围。

Claims (18)

1.一种显示基板，其特征在于，包括：基底以及设置在所述基底上的多个驱动电路，每个所述驱动电路包括第一晶体管组和第二晶体管组，所述第一晶体管组位于所述第二晶体管组远离所述基底的一侧；
所述第一晶体管组和所述第二晶体管组均包括至少一个晶体管，所述第一晶体管组中的各个晶体管的有源层的材料均为氧化物半导体，所述第二晶体管组中的各个晶体管的有源层的材料均为多晶硅；
其中，所述第一晶体管组中的各个晶体管在所述基底上的正投影所围成的区域，与所述第二晶体管组中的各个晶体管在所述基底上的正投影所围成的区域存在重合区域。
2.根据权利要求1所述的显示基板，其特征在于，所述第一晶体管组中的各个晶体管在所述基底上的正投影所围成的区域，位于所述第二晶体管组中的各个晶体管在所述基底上的正投影所围成的区域内。
3.根据权利要求1或2所述的显示基板，其特征在于，所述第一晶体管组包括一个第一晶体管和一个第二晶体管，所述第二晶体管组包括一个第三晶体管，且所述第三晶体管为所述驱动电路中除所述第一晶体管和所述第二晶体管外的任意一个晶体管；
所述驱动电路还包括存储电容，所述第一晶体管的第二极和所述第二晶体管的第二极均与所述存储电容的第一端连接。
4.根据权利要求3所述的显示基板，其特征在于，所述第三晶体管的栅极也与所述存储电容的第一端连接；
其中，所述第一晶体管的栅极和/或所述第二晶体管的栅极在所述基底上的正投影，位于所述第三晶体管的栅极在所述基底上的正投影内。
5.根据权利要求3所述的显示基板，其特征在于，所述第一晶体管和所述第二晶体管同层设置，且所述第一晶体管和所述第二晶体管均通过第一缓冲层与所述第三晶体管间隔。
6.根据权利要求3所述的显示基板，其特征在于，所述第二晶体管位于所述第一晶体管远离所述第三晶体管的一侧；
其中，所述第一晶体管与所述第三晶体管之间设置有第二缓冲层，所述第一晶体管与所述第二晶体管之间设置有第三缓冲层。
7.根据权利要求3所述的显示基板，其特征在于，所述第一晶体管位于所述第二晶体管远离所述第三晶体管的一侧；
其中，所述第二晶体管与所述第三晶体管之间设置有第四缓冲层，所述第二晶体管与所述第一晶体管之间设置有第五缓冲层。
8.根据权利要求1所述的显示基板，其特征在于，所述第一晶体管组与所述第二晶体管组之间设置有平坦层，所述平坦层覆盖所述第二晶体管组中的各个晶体管。
9.根据权利要求8所述的显示基板，其特征在于，所述平坦层的材料为有机硅氧烷，所述平坦层的厚度为0.5μm至2μm。
10.根据权利要求3所述的显示基板，其特征在于，所述驱动电路为设置在所述显示基板的显示区内且用于驱动发光器件发光的像素驱动电路；
所述第一晶体管为第一复位晶体管，所述第二晶体管为补偿晶体管，所述第三晶体管为驱动晶体管；
其中，所述第一复位晶体管的栅极与第一复位信号线连接，所述第一复位晶体管的第一极与初始化信号线连接，所述第一复位晶体管的第二极与所述存储电容的第一端连接；
所述补偿晶体管的栅极与第一栅线连接，所述补偿晶体管的第一极与所述驱动晶体管的第二极连接，所述补偿晶体管的第二极与所述存储电容的第一端连接；
所述驱动晶体管的栅极与所述存储电容的第一端连接。
11.根据权利要求10所述的显示基板，其特征在于，所述第二晶体管组还包括数据写入晶体管、第一发光控制晶体管、第二发光控制晶体管和第二复位晶体管；
所述数据写入晶体管的栅极与第二栅线连接，所述数据写入晶体管的第一极与数据线连接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极连接；
所述第一发光控制晶体管的栅极与发光控制信号线连接，所述第一发光控制晶体管的第一极与第一电源信号线连接，所述第一发光控制晶体管的第二极与所述驱动晶体管的第一极连接；
所述第二发光控制晶体管的栅极与所述发光控制信号线连接，所述第二发光控制晶体管的第一极与所述驱动晶体管的第二极连接，所述第二发光控制晶体管的第二极与所述发光器件的第一极连接；
所述第二复位晶体管的栅极与所述第二栅线连接，所述第二复位晶体管的第一极与所述初始化信号线连接，所述第二复位晶体管的第二极与发光器件的第一极连接；
所述存储电容的第二端与所述第一电源信号线连接。
12.根据权利要求11所述的显示基板，其特征在于，所述驱动晶体管、所述数据写入晶体管、所述第一发光控制晶体管、所述第二发光控制晶体管和所述第二复位晶体管均同层设置。
13.根据权利要求3所述的显示基板，其特征在于，所述驱动电路为设置在所述显示基板的非显示区内的GOA电路；
所述第一晶体管为第三复位晶体管，所述第二晶体管为输入晶体管，所述第三晶体管为输出晶体管；
其中，所述第三复位晶体管的栅极与第二复位信号线连接，所述第三复位晶体管的第一极与第二电源信号线连接，所述第三复位晶体管的第二极与所述存储电容的第一端连接；
所述输入晶体管的栅极和第一极均与输入信号线连接，所述输入晶体管的第二极与所述存储电容的第一端连接；
所述输出晶体管的栅极也与所述存储电容的第一端连接，所述输出晶体管的第一极与时钟信号线连接，所述输出晶体管的第二极与输出信号线连接，
所述存储电容的第二端还与所述输出信号线连接。
14.根据权利要求13所述的显示基板，其特征在于，所述第二晶体管组还包括第四复位晶体管；
所述第四复位晶体管的栅极与所述第二复位信号线连接，所述第四复位晶体管的第一极与所述第二电源信号线连接，所述第四复位晶体管的第二极与所述输出信号线连接。
15.根据权利要求14所述的显示基板，其特征在于，所述输出晶体管和所述第四复位晶体管同层设置。
16.一种显示基板的制作方法，其特征在于，包括：
提供一基底；
在所述基底上分别形成每个驱动电路对应的第二晶体管组；
在每个所述第二晶体管组远离所述基底的一侧形成第一晶体管组；
其中，所述第一晶体管组和所述第二晶体管组均包括至少一个晶体管，所述第一晶体管组中的各个晶体管的有源层的材料均为氧化物半导体，所述第二晶体管组中的各个晶体管的有源层的材料均为多晶硅；
所述第一晶体管组中的各个晶体管在所述基底上的正投影所围成的区域，与所述第二晶体管组中的各个晶体管在所述基底上的正投影所围成的区域存在重合区域。
17.根据权利要求16所述的方法，其特征在于，在所述基底上分别形成每个驱动电路对应的第二晶体管组的步骤之后，还包括：
形成覆盖所述第二晶体管组中的各个晶体管的平坦层。
18.一种显示装置，其特征在于，包括如权利要求1至15中任一项所述的显示基板。
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