KR20220125865A - 디스플레이 패널 및 이를 포함하는 디스플레이 장치 - Google Patents

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KR20220125865A
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홍성진
전주희
최충석
김건희
정선영
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삼성디스플레이 주식회사
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Abstract

본 발명은 고품질의 이미지를 제공 하면서도 동시에 컴포넌트를 통해 출력되는 이미지의 품질이 향상된 디스플레이 패널을 위하여, 메인표시영역, 컴포넌트영역 및 주변영역을 포함하는 디스플레이 패널에 있어서, 기판; 상기 메인표시영역에 대응하여 상기 기판 상에 배치된, 메인 화소회로 및 상기 메인 화소회로와 연결된 메인 표시요소; 상기 컴포넌트영역에 대응하여 상기 기판 상에 배치된, 보조 표시요소; 상기 주변영역에 대응하여 상기 기판 상에 배치된, 보조 화소회로; 상기 보조 표시요소와 상기 보조 화소회로를 연결하는, 연결배선; 및 상기 컴포넌트영역에 대응하여 상기 보조 표시요소와 중첩하여 개재되며, 복수의 제1 홀을 갖는, 제1 도전층;을 구비하는, 디스플레이 패널을 제공한다.

Description

디스플레이 패널 및 이를 포함하는 디스플레이 장치{DISPLAY PANEL AND DISPLAY APPARATUS INCLUDING THE SAME}
본 발명은 디스플레이 장치 및 전자 기기에 관한 것으로서, 더 상세하게는 고품질의 이미지를 제공 하면서도 동시에 컴포넌트를 통해 출력되는 이미지의 품질이 향상된 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 표시요소 및 표시요소에 인가되는 전기적 신호를 제어하기 위한 전자소자들을 포함한다. 전자소자들은 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
근래에 디스플레이 장치는 그 용도가 다양해지고 있다. 또한, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 디스플레이 장치의 사용 범위가 다각화됨에 따라 디스플레이 장치의 형태를 설계하는데 다양한 방법이 연구되고 있다.
그러나 이러한 종래의 디스플레이 패널 및 이를 포함하는 디스플레이 장치 에는, 고품질의 이미지를 디스플레이 하기 위한 설계 과정에서 카메라 촬영 시 품질이 저하되는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고품질의 이미지를 제공 하면서도 동시에 컴포넌트를 통해 출력되는 이미지의 품질이 향상된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 메인표시영역, 컴포넌트영역 및 주변영역을 포함하는 디스플레이 패널에 있어서, 기판; 상기 메인표시영역에 대응하여 상기 기판 상에 배치된, 메인 화소회로 및 상기 메인 화소회로와 연결된 메인 표시요소; 상기 컴포넌트영역에 대응하여 상기 기판 상에 배치된, 보조 표시요소; 상기 주변영역에 대응하여 상기 기판 상에 배치된, 보조 화소회로; 상기 보조 표시요소와 상기 보조 화소회로를 연결하는, 연결배선; 및 상기 컴포넌트영역에 대응하여 상기 보조 표시요소와 중첩하여 개재되며, 복수의 제1 홀을 갖는, 제1 도전층;을 구비하는, 디스플레이 패널이 제공된다.
본 실시예에 있어서, 상기 보조 표시요소는 보조 화소전극을 포함하고, 상기 제1 도전층은 상기 기판과 상기 연결배선 사이에 개재될 수 있다.
본 실시예에 있어서, 상기 제1 도전층의 상기 기판 상으로의 정사영 이미지는 상기 보조 화소전극과 완전히 중첩될 수 있다.
본 실시예에 있어서, 상기 제1 도전층의 면적은 상기 보조 화소전극의 면적과 동일하거나 작을 수 있다.
본 실시예에 있어서, 상기 메인 화소회로는, 반도체층, 게이트전극 및 상기 반도체층과 연결된 전극층을 포함하는 박막 트랜지스터; 및 상기 게이트전극과 일체(一體)인 하부전극 및 상기 하부전극 상에 배치된 상부전극을 포함하는 스토리지커패시터;를 구비하고, 상기 제1 도전층은 상기 게이트전극 또는 상기 상부전극과 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 도전층은 상기 연결배선과 전기적으로 연결될수 있다.
본 실시예에 있어서, 상기 복수의 제1 홀 각각의 일 방향을 따르는 폭은 0.5㎛ 이상일 수 있다.
본 실시예에 있어서, 상기 복수의 제1 홀의 면적은 상기 제1 도전층의 면적의 50%이하일 수 있다.
본 실시예에 있어서, 상기 복수의 제1 홀 각각은 다각형, 원형, 타원형, 비정형 중 적어도 하나의 형상이 규칙적 또는 불규칙적으로 배열될 수 있다.
본 실시예에 있어서, 상기 복수의 제1 홀은 일 방향으로 연장된 스트라이프(stripe) 형상일 수 있다.
본 실시예에 있어서, 상기 컴포넌트영역에 대응하여 상기 기판과 상기 보조 표시요소 사이에 개재되며 복수의 제2 홀을 갖는 제2 도전층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2 도전층은 상기 제1 도전층 상에 배치될 수 있다.
본 실시예에 있어서, 상기 메인 화소회로는, 반도체층, 게이트전극 및 상기 반도체층과 연결된 전극층을 포함하는 박막 트랜지스터; 및 상기 게이트전극과 일체(一體)인 하부전극 및 상기 하부전극 상에 배치된 상부전극을 포함하는 스토리지커패시터;를 구비하고, 상기 제1 도전층은 상기 게이트전극과 동일 물질을 포함하고, 상기 제2 도전층은 상기 상부전극과 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 제1 도전층과 상기 제2 도전층은 전기적으로 연결될 수 있다.
본 실시예에 있어서, 상기 보조 표시요소는 보조 화소전극을 포함하고, 상기 제1 도전층은 상기 기판과 상기 연결배선 사이에 개재될 수 있다.
본 발명의 다른 관점에 따르면, 메인표시영역, 컴포넌트영역 및 주변영역을 포함하는 디스플레이 패널에 있어서, 기판; 상기 메인표시영역에 대응한 상기 기판 상에 배치되고, 메인 화소회로 및 상기 메인 화소회로와 연결된 메인 표시요소; 상기 컴포넌트영역에 대응한 상기 기판 상에 배치되고, 보조 화소회로 및 상기 보조 화소회로와 연결된 보조 표시요소; 상기 컴포넌트영역에 대응하여 상기 보조 화소회로 및 상기 보조 표시요소의 일측에 위치하는, 투과부; 및 상기 기판과 상기 보조 화소회로 사이에 개재된, 배면 금속층;을 구비하고, 상기 보조 화소회로는 적어도 하나의 박막트랜지스터를 포함하고, 상기 배면 금속층은 상기 박막트랜지스터와 중첩되도록 패터닝될 수 있다.
본 실시예에 있어서, 상기 배면 금속층은 상기 박막트랜지스터에만 중첩될 수 있다.
본 실시예에 있어서, 상기 보조 화소회로는 제1 박막트랜지스터 및 제2 박막트랜지스터를 포함하고, 상기 배면 금속층은 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터에 각각 중첩하는 중첩부들 및 상기 중첩부들을 연결하는 연결부를 포함할 수 있다.
본 실시예에 있어서, 상기 배면 금속층에는 신호 또는 정전압이 인가될 수 있다.
본 실시예에 있어서, 상기 보조 표시요소는 보조 화소전극을 포함하고, 상기 디스플레이 패널은, 상기 보조 화소전극의 중앙부를 노출시키는 개구를 가지며, 차광 물질이 포함된 화소정의막을 더 포함할 수 있다.
본 발명의 다른 관점에 따르면, 메인표시영역, 컴포넌트영역 및 주변영역을 포함하는 디스플레이 패널; 및 상기 컴포넌트영역에 대응하도록 상기 디스플레이 패널 하부에 배치된, 컴포넌트;를 구비한 디스플레이 장치에 있어서, 상기 디스플레이 패널은, 기판; 상기 메인표시영역에 대응하여 상기 기판 상에 배치된, 메인 화소회로 및 상기 메인 화소회로와 연결된 메인 표시요소; 상기 컴포넌트영역에 대응하여 상기 기판 상에 배치된, 보조 표시요소; 상기 주변영역에 대응하여 상기 기판 상에 배치된, 보조 화소회로; 상기 보조 표시요소와 상기 보조 화소회로를 연결하는, 연결배선; 및 상기 컴포넌트영역에 대응하여 상기 기판과 상기 보조 표시요소 사이에 개재되며, 복수의 제1 홀을 갖는, 제1 도전층;을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 있어서, 상기 보조 표시요소는 보조 화소전극을 포함하고, 상기 제1 도전층은 상기 기판과 상기 보조 화소전극 사이에 개재될 수 있다.
본 실시예에 있어서, 상기 제1 도전층의 상기 기판 상으로의 정사영 이미지는 상기 보조 화소전극과 완전히 중첩될 수 있다.
본 실시예에 있어서, 상기 제1 도전층은 상기 연결배선과 전기적으로 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 고품질의 이미지를 제공 하면서도 동시에 컴포넌트를 통해 출력되는 이미지의 품질이 향상된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 사시도들이다.
도 2a 및 도 2b는 실시예들에 따른 디스플레이 장치의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 3은 도 1의 디스플레이 장치에 포함될 수 있는 디스플레이 패널을 개략적으로 나타내는 평면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 디스플레이 장치의 일부 영역을 나타낸 개략적인 평면 배치도들이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이다.
도 7 및 도 8은 도 6의 변형예이다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 제1 도전층의 형상을 개략적으로 도시한 평면도들이다.
도 10은 본 발명의 일 실시예들에 따른 디스플레이 장치의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 11은 도 10의 디스플레이 장치에서 컴포넌트영역의 일부를 개략적으로 도시한 평면도이다.
도 12는 본 발명의 일 실시예에 따른 일 보조 화소회로를 나타낸 배치도이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 명세서에서 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
본 명세서에서 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
본 명세서에서 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
본 명세서에서 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 명세서에서 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 사시도들이다.
도 1a를 참조하면, 디스플레이 장치(1)는 표시영역(DA)과 표시영역(DA) 외측의 주변영역(NDA)을 포함한다. 표시영역(DA)은 컴포넌트영역(CA)과, 컴포넌트영역(CA)을 적어도 부분적으로 둘러싸는 메인표시영역(MDA)을 포함한다. 컴포넌트영역(CA)은 보조 이미지를 표시하고, 메인표시영역(MDA)은 메인 이미지를 표시함으로써, 컴포넌트영역(CA)과 메인표시영역(MDA)은 개별적으로 또는 함께 이미지를 디스플레이 할 수 있다. 주변영역(NDA)은 표시요소들이 배치되지 않은 일종의 비표시영역일 수 있다. 표시영역(DA)은 주변영역(NDA)에 의해 전체적으로 둘러싸일 수 있다.
도 1a는 메인표시영역(MDA)이 하나의 컴포넌트영역(CA)의 적어도 일부를 둘러싸도록 위치한 것을 도시한다. 다른 실시예로, 디스플레이 장치(1)는 2개 이상의 컴포넌트영역(CA)들을 가질 수 있고, 복수 개의 컴포넌트영역(CA)들의 형상 및 크기는 서로 상이할 수 있다. 디스플레이 장치(1)의 상면에 대략 수직인 방향에서 보았을 시, 컴포넌트영역(CA)의 형상은 원형, 타원형, 사각형 등의 다각형, 별 형상 또는 다이아몬드 형상 등 다양한 형상을 가질 수 있다. 그리고 도 1a에서는 디스플레이 장치(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 메인표시영역(MDA)의 (+y방향) 상측 중앙에 컴포넌트영역(CA)이 배치된 것으로 도시하고 있으나, 컴포넌트영역(CA)은 사각형인 메인표시영역(MDA)의 일측, 예컨대 우상측 또는 좌상측에 배치될 수도 있다. 예를 들어, 도 1b와 같이 메인표시영역(MDA)의 내에 원형의 컴포넌트영역(CA)이 위치할 수도 있고, 도 1c와 같이 메인표시영역(MDA)의 일측에 사각의 바(bar) 타입의 컴포넌트영역(CA)이 위치할 수도 있다.
디스플레이 장치(1)는 메인표시영역(MDA)에 배치된 복수 개의 메인 부화소(Pm)들과 컴포넌트영역(CA)에 배치된 복수 개의 보조 부화소(Pa)들을 이용하여 이미지를 제공할 수 있다.
컴포넌트영역(CA)에는 도 2를 참조하여 후술하는 것과 같이, 컴포넌트영역(CA)에 대응하여 디스플레이 패널의 하부에 전자요소인 컴포넌트(40)가 배치될 수 있다.
컴포넌트(20)는 빛 또는 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 근접센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 얼굴 등)을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 화상을 캡쳐하는 이미지 센서(예, 카메라) 등일 수 있다. 빛을 이용하는 전자요소는, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있다. 음향을 이용하는 전자요소는, 초음파 또는 다른 주파수 대역의 음향을 이용할 수 있다. 일부 실시예에서, 컴포넌트(20)는 발광부와 수광부와 같이 서브-컴포넌트들을 포함할 수 있다. 발광부와 수광부는 일체화된 구조이거나, 물리적으로 분리된 구조로 한 쌍의 발광부와 수광부가 하나의 컴포넌트(40)를 이룰 수 있다. 이러한 컴포넌트(40)의 기능이 제한되는 것을 최소화하기 위해, 컴포넌트영역(CA)은 컴포넌트(40)로부터 외부로 출력되거나 외부로부터 컴포넌트(40)를 향해 진행하는 빛 또는/및 음향 등이 투과할 수 있는 투과영역(TA)을 포함할 수 있다.
본 발명의 일 실시예에 따른 디스플레이 패널 및 이를 구비하는 디스플레이 장치의 경우, 컴포넌트영역(CA)을 통해 광이 투과하도록 할 시, 광 투과율은 약 10% 이상, 보다 바람직하게 40% 이상이거나, 25% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
컴포넌트영역(CA)에는 복수 개의 보조 부화소(Pa)들이 배치될 수 있다. 복수 개의 보조 부화소(Pa)들은 빛을 방출하여, 소정의 이미지를 제공할 수 있다. 컴포넌트영역(CA)에서 디스플레이 되는 이미지는 보조 이미지로, 메인표시영역(MDA)에서 디스플레이 되는 이미지에 비해서 해상도가 낮을 수 있다. 즉, 컴포넌트영역(CA)은 빛 및 음향이 투과할 수 있는 투과영역(TA)을 구비하며, 투과영역(TA) 상에 부화소가 배치되지 않는 경우, 단위 면적 당 배치될 수 있는 보조 부화소(Pa)들의 수가 메인표시영역(MDA)에 단위 면적 당 배치되는 메인 부화소(Pm)들의 수에 비해 적을 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 2a 및 도 2b는 실시예들에 따른 디스플레이 장치의 단면의 일부를 개략적으로 도시하는 단면도이다.
도 2a를 참조하면, 디스플레이 장치(1)는 디스플레이 패널(10) 및 상기 디스플레이 패널(10)과 중첩 배치된 컴포넌트(40)을 포함할 수 있다. 디스플레이 패널(10) 상부에는 디스플레이 패널(10)을 보호하는 커버 윈도우(미도시)가 더 배치될 수 있다.
디스플레이 패널(10)은 컴포넌트(40)와 중첩되는 영역인 컴포넌트영역(CA) 및 메인 이미지가 디스플레이되는 메인표시영역(MDA)를 포함한다. 디스플레이 패널(10)은 기판(100), 기판(100) 상의 표시층(DISL), 터치스크린층(TSL), 광학기능층(OFL) 및 기판(100) 하부에 배치된 패널 보호 부재(PB)를 포함할 수 있다.
표시층(DISL)은 박막트랜지스터(TFTm, TFTa)를 포함하는 회로층(PCL), 표시요소인 발광 소자(light emitting element, EDm, EDa)를 포함하는 표시요소층(EDL) 및 박막봉지층(TFE) 또는 밀봉기판(미도시)과 같은 밀봉부재(ENCM)를 포함할 수 있다. 기판(100)과 표시층(DISL) 사이, 표시층(DISL) 내에는 절연층(IL, IL')이 배치될 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
디스플레이 패널(10)의 메인표시영역(MDA)에는 메인 발광 소자(EDm) 및 이와 연결된 메인 화소회로(PCm)가 배치될 수 있다. 메인 화소회로(PCm)는 적어도 하나의 박막트랜지스터(TFTm)을 포함하며, 메인 발광 소자(EDm)의 동작을 제어할 수 있다. 메인 부화소(Pm)는 메인 발광 소자(EDm)의 발광에 의해서 구현될 수 있다.
디스플레이 패널(10)의 컴포넌트영역(CA)에는 보조 발광 소자(EDa)가 배치되어 보조 부화소(Pa)를 구현할 수 있다. 본 실시예에서, 보조 발광 소자(EDa)를 구동하는 보조 화소회로(PCa)는 컴포넌트영역(CA)에 배치되지 않고, 비표시영역인 주변영역(NDA)에 배치될 수 있다. 다른 실시예로, 보조 화소회로(PCa)는 메인표시영역(MDA)의 일부에 배치되거나, 메인표시영역(MDA)와 컴포넌트영역(CA)의 사이에 배치될 수 있는 등 다양한 변형이 가능할 수 있다. 즉, 보조 화소회로(PCa)는 보조 발광 소자(EDa)와 비중첩하도록 배치될 수 있다.
보조 화소회로(PCa)는 적어도 하나의 박막트랜지스터(TFTa)를 포함하며, 연결배선(TWL)에 의해서 보조 발광 소자(EDa)와 전기적으로 연결될 수 있다. 연결배선(TWL)은 투명 전도성 물질로 구비될 수 있다. 보조 화소회로(PCa)는 보조 발광 소자(EDa)의 동작을 제어할 수 있다. 보조 부화소(Pa)는 보조 발광 소자(EDa)의 발광에 의해서 구현될 수 있다.
컴포넌트영역(CA) 중 보조 발광 소자(EDa)가 배치되는 영역을 보조표시영역(ADA)으로 정의하고, 컴포넌트영역(CA) 중 보조 발광 소자(EDa)가 배치되지 않는 영역을 투과영역(TA)으로 정의 할 수 있다.
투과영역(TA)은 컴포넌트영역(CA)에 대응하여 배치된 컴포넌트(40)로부터 방출되는 빛/신호 나 컴포넌트(40)로 입사되는 빛/신호가 투과(tansmission)되는 영역일 수 있다. 보조표시영역(ADA)과 투과영역(TA)은 컴포넌트영역(CA)에서 교번적으로 배치될 수 있다. 보조 화소회로(PCa)와 보조 발광 소자(EDa)를 연결하는 연결배선(TWL)은 투과영역(TA)에 배치될 수 있다. 연결배선(TWL)은 투과율이 높은 투명 전도성 물질로 구비될 수 있는 바, 투과영역(TA)에 연결배선(TWL)이 배치된다고 하더라도 투과영역(TA)의 투과율을 확보할 수 있다. 본 실시예에서는, 컴포넌트영역(CA)에 보조 화소회로(PCa)가 배치되지 않는 바, 투과영역(TA)의 면적을 확장하기에 용이하며 광 투과율이 보다 향상될 수 있다.
표시요소층(EDL)은 도 2a와 같이 박막봉지층(TFE)으로 커버되거나, 또는 밀봉기판으로 커버될 수 있다. 일 실시예로, 박막봉지층(TFE)은 도 2a에 도시된 바와 같이 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 예컨대, 박막봉지층(TFE)은 제1 및 제2 무기봉지층(131, 133) 및 이들 사이의 유기봉지층(132)을 포함할 수 있다.
제1 무기봉지층(131) 및 제2 무기봉지층(133)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)과 같은 하나 이상의 무기 절연물을 포함할 수 있으며, 화학기상증착법(CVD) 등에 의해 형성될 수 있다. 유기봉지층(132)은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지(예컨대, 폴리메틸메타크릴레이트, 폴리아크릴산 등), 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
제1 무기봉지층(131), 유기봉지층(132) 및 제2 무기봉지층(133)은 메인표시영역(MDA) 및 컴포넌트영역(CA)을 커버하도록 일체로 형성될 수 있다.
표시요소층(EDL)이 밀봉기판(미도시)으로 밀봉되는 경우, 밀봉기판은 표시요소층(EDL)을 사이에 두고 기판(100)과 마주보도록 배치될 수 있다. 밀봉기판과 표시요소층(EDL) 사이에는 갭이 존재할 수 있다. 밀봉기판은 글래스를 포함할 수 있다. 기판(100)과 밀봉기판 사이에는 프릿(frit) 등으로 이루어진 실런트가 배치되며, 실런트는 전술한 주변영역(NDA)에 배치될 수 있다. 주변영역(NDA)에 배치된 실런트는 표시영역(DA)을 둘러싸면서 측면을 통해 수분이 침투하는 것을 방지할 수 있다.
터치스크린층(TSL)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 터치스크린층(TSL)은 터치전극 및 터치전극과 연결된 터치 배선들을 포함할 수 있다. 터치스크린층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치스크린층(TSL)은 박막봉지층(TFE) 상에 형성될 수 있다. 또는, 터치스크린층(TSL)은 터치기판 상에 별도로 형성된 후 광학 투명 접착제(OCA)와 같은 점착층을 통해 박막봉지층(TFE) 상에 결합될 수 있다. 일 실시예로서, 터치스크린층(TSL)은 박막봉지층(TFE) 바로 위에 직접 형성될 수 있으며, 이 경우 점착층은 터치스크린층(TSL)과 박막봉지층(TFE) 사이에 개재되지 않을 수 있다.
광학기능층(OFL)은 반사 방지층을 포함할 수 있다. 반사 방지층은 외부에서 디스플레이 장치(1)를 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다.
일 실시예로, 광학기능층(OFL)은 편광 필름일 수 있다. 광학기능층(OFL)은 투과영역(TA)에 대응하는 개구(OFL_OP)를 구비할 수 있다. 이에 따라, 투과영역(TA)의 광투과율이 현저히 향상될 수 있다. 이러한 개구(OFL_OP)에는 광투명수지(OCR, optically clear resin)와 같은 투명한 물질이 채워질 수 있다. 다른 실시예로, 광학기능층(OFL)은 블랙매트릭스와 컬러필터들을 포함하는 필터 플레이트로 구비될 수 있다.
패널 보호 부재(PB)는 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 패널 보호 부재(PB)는 컴포넌트영역(CA)에 대응하는 개구(PB_OP)를 구비할 수 있다. 패널 보호 부재(PB)에 개구(PB_OP)를 구비함으로써, 컴포넌트영역(CA)의 광 투과율을 향상시킬 수 있다. 패널 하부 커버(PB)은 폴리에틸렌 테레프탈레이트(polyethyeleneterepthalate) 또는 폴리이미드(polyimide)를 포함하여 구비될 수 있다.
컴포넌트영역(CA)의 면적은 컴포넌트(40)가 배치되는 면적에 비해서 크게 구비될 수 있다. 이에 따라, 패널 보호 부재(PB)에 구비된 개구(PB_OP)의 면적은 상기 컴포넌트영역(CA)의 면적과 일치하지 않을 수 있다. 도 2a에서는 컴포넌트(40)가 디스플레이 패널(10)의 일측에 이격되어 배치된 것을 도시하나, 컴포넌트(40)의 적어도 일부는 패널 보호 부재(PB)에 구비된 개구(PB_OP) 내에 삽입될 수도 있다.
또한, 컴포넌트영역(CA)에는 컴포넌트(40)가 복수 개 배치될 수 있다. 컴포넌트(40)들은 서로 기능을 달리할 수 있다. 예컨대, 컴포넌트(40)들은 카메라(촬상소자), 태양전지, 플래시(flash), 근접 센서, 조도 센서, 홍채 센서 중 적어도 두 개를 포함할 수 있다.
도 2a에서는 컴포넌트영역(CA)의 보조 발광 소자(EDa)의 하부에 배치된 배면 금속층(bottom metal layer, BML)이 배치되고 있지 않으나, 도 2b와 같이, 일 실시예에 따른 디스플레이 장치(1)는 배면 금속층(BML)을 포함할 수 있다. 일 실시예로, 배면 금속층(BML)은 주변영역(NDA) 상의 기판(100)과 보조 화소회로(PCa) 사이에서, 보조 화소회로(PCa)와 중첩되도록 배치될 수 있다. 이러한 배면 금속층(BML)은 외부 광이 보조 화소회로(PCa)에 도달하는 것을 차단할 수 있다. 다른 실시예로, 배면 금속층(BML)은 표시영역(DA) 전체에 대응하도록 형성되고, 컴포넌트영역(CA)에 대응하는 하부-홀을 포함하도록 구비될 수도 있다.
도 3은 도 1의 디스플레이 장치에 포함될 수 있는 디스플레이 패널을 개략적으로 나타내는 평면도이다.
도 3을 참조하면, 디스플레이 패널(10)을 이루는 각종 구성 요소들은 기판(100) 상에 배치된다.
메인표시영역(MDA)에는 복수의 메인 부화소(Pm)들이 배치된다. 메인 부화소(Pm)들은 각각 유기발광다이오드(OLED)와 같은 표시요소에 의해 발광소자로 구현될 수 있다. 상기 메인 부화소(Pm)를 구동하는 메인 화소회로(PCm)는 메인표시영역(MDA)에 배치되며, 메인 화소회로(PCm)는 메인 부화소(Pm)와 중첩되어 배치될 수 있다. 각 메인 부화소(Pm)는 예컨대 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 메인표시영역(MDA)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
컴포넌트영역(CA)은 전술한 바와 같이 메인표시영역(MDA)의 일측에 위치거나, 표시영역(DA)의 내측에 배치되어 메인표시영역(MDA)에 의해 둘러싸일 수 있다. 컴포넌트영역(CA)에는 복수의 보조 부화소(Pa)들이 배치된다. 복수개의 보조 부화소(Pa)들은 각각 유기발광다이오드와 같은 표시요소에 의해 발광소자로 구현될 수 있다. 각 보조 부화소(Pa)는 예컨대, 적색, 녹색, 청색 또는 백색의 광을 방출할 수 있다. 컴포넌트영역(CA)은 밀봉부재로 커버되어, 외기 또는 수분 등으로부터 보호될 수 있다.
한편, 보조 부화소(Pa)를 구동하는 보조 화소회로(PCa)는 컴포넌트영역(CA)과 인접한 주변영역(NDA)에 배치될 수 있다. 예컨대, 도 3과 같이 컴포넌트영역(CA)이 표시영역(DA)의 상측에 배치되는 경우, 보조 화소회로(PCa)는 상측 주변영역(NDA)에 배치될 수 있다. 보조 화소회로(PCa)와 보조 부화소(Pa)를 구현하는 표시요소는 일 방향(예, y방향)으로 연장되는 연결배선(TWL)에 의해 연결될 수 있다.
일 실시예로, 도 3에서는 보조 화소회로(PCa)가 컴포넌트영역(CA)의 바로 상측에 위치한 것을 도시하나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예로,
한편, 컴포넌트영역(CA)은 투과영역(TA)을 가질 수 있다. 투과영역(TA)은 복수개의 보조 부화소(Pa)들을 둘러싸도록 배치될 수 있다. 또는 투과영역(TA)은 복수개의 보조 부화소(Pa)들과 격자 형태로 배치될 수도 있다.
컴포넌트영역(CA)은 투과영역(TA)을 갖기에, 컴포넌트영역(CA)의 해상도는 메인표시영역(MDA)의 해상도보다 낮을 수 있다. 예컨대, 컴포넌트영역(CA)의 해상도는 메인표시영역(MDA)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예컨대, 메인표시영역(MDA)의 해상도는 약 400ppi 이상이고, 컴포넌트영역(CA)의 해상도는 약 200ppi 또는 약 100ppi 일 수 있다.
부화소들(Pm, Pa)을 구동하는 화소회로들(PCm, PCa) 각각은 주변영역(NDA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(NDA)에는 제1 스캔구동회로(SDR1), 제2 스캔구동회로(SDR2), 단자부(PAD), 구동전압 공급라인(11) 및 공통전압 공급라인(13)이 배치될 수 있다.
제1 스캔구동회로(SDR1)는 스캔선(SL)을 통해 메인 부화소(Pm)를 구동하는 메인 화소회로(PCm)에 스캔 신호를 인가할 수 있다. 또한, 제1 스캔구동회로(SDR1)는 발광 제어선(EL)을 통해 각 화소회로에 발광 제어 신호를 인가할 수 있다. 제2 스캔구동회로(SDR2)는 메인표시영역(MDA)을 중심으로 제1 스캔구동회로(SDR1)와 대칭적으로 배치될 수 있다. 메인표시영역(MDA)의 메인 부화소(Pm)의 메인 화소회로(PCm) 중 일부는 제1 스캔구동회로(SDR1)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔구동회로(SDR2)에 전기적으로 연결될 수 있다.
단자부(PAD)는 기판(100)의 일측에 배치될 수 있다. 단자부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시 회로 보드(30)와 연결된다. 표시 회로 보드(30)에는 표시 구동부(32)가 배치될 수 있다.
표시 구동부(32)는 제1 스캔구동회로(SDR1)와 제2 스캔구동회로(SDR2)에 전달하는 제어 신호를 생성할 수 있다. 표시 구동부(32)는 데이터 신호를 생성하며, 생성된 데이터 신호는 팬아웃 배선(FW) 및 팬아웃 배선(FW)과 연결된 메인 데이터선(DLm)을 통해 메인 화소회로(PCm)에 전달될 수 있다.
표시 구동부(32)는 구동전압 공급라인(11)에 구동전압(ELVDD)을 공급할 수 있고, 공통전압 공급라인(13)에 공통전압(ELVSS)을 공급할 수 있다. 구동전압(ELVDD)은 구동전압 공급라인(11)과 연결된 구동전압선(PL)을 통해 부화소들(Pm, Pa)의 화소회로에 인가되고, 공통전압(ELVSS)은 공통전압 공급라인(13)과 연결되어 표시요소의 대향전극에 인가될 수 있다.
구동전압 공급라인(11)은 메인표시영역(MDA)의 하측에서 x방향으로 연장되어 구비될 수 있다. 공통전압 공급라인(13)은 루프 형상에서 일측이 개방된 형상을 가져, 메인표시영역(MDA)을 부분적으로 둘러쌀 수 있다.
도 3에서는 컴포넌트영역(CA)이 하나인 경우를 도시하고 있으나, 컴포넌트영역(CA)은 복수로 구비될 수 있다. 이 경우, 복수의 컴포넌트영역(CA)은 서로 이격되어 배치되며, 하나의 컴포넌트영역(CA)에 대응하여 제1 카메라가 배치되고, 다른 컴포넌트영역(CA)에 대응하여 제2 카메라가 배치될 수 있다. 또는, 하나의 컴포넌트영역(CA)에 대응하여 카메라가 배치되고, 다른 컴포넌트영역(CA)에 대응하여 적외선 센서가 배치될 수 있다. 복수의 컴포넌트영역(CA)의 형상 및 크기는 서로 다르게 구비될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 4a 및 도 4b를 참조하면, 메인 부화소(Pm)는 메인 화소회로(PCm) 및 메인 화소회로(PCm)에 연결된 표시요소로서 유기발광다이오드(OLED)를 포함하고, 보조 부화소(Pa)는 보조 화소회로(PCa) 및 보조 화소회로(PCa)에 연결된 표시요소로서 유기발광다이오드(OLED)를 포함한다. 도 4a 및 도 4b에서는, 보조 부화소(Pa)가 도 4a의 화소회로를 구비하고, 메인 부화소(Pm)가 도 4b의 화소회로를 구비하는 것으로 설명하나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예로, 부화소들(Pm, Pa)은 도 4a 또는 도 4b의 화소회로들(PCm, PCa) 중 적어도 하나를 포함할 수 있다. 예를 들어, 메인 부화소(Pm) 및 보조 부화소(Pa) 모두 도 4b의 화소회로를 포함할 수도 있다.
도 4a의 보조 화소회로(PCa)는 구동 박막트랜지스터(Td), 스위칭 박막트랜지스터(Ts) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(Ts)는 보조 스캔선(SLa) 및 보조 데이터선(DLa)에 연결되며, 보조 스캔선(SLa)을 통해 입력되는 스캔신호(Sn)에 따라 보조 데이터선(DLa)을 통해 입력된 데이터신호(Dm)를 구동 박막트랜지스터(Td)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(Ts) 및 보조 구동전압선(PLa)에 연결되며, 스위칭 박막트랜지스터(Ts)로부터 전달받은 전압과 보조 구동전압선(PLa)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(Td)는 보조 구동전압선(PLa)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 보조 구동전압선(PLa)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류(Id)에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 4a에서는 보조 화소회로(PCa)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 보조 화소회로(PCa)는 후술할 도 4b와 같이 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수도 있다. 다른 실시예로, 보조 화소회로(PCa)는 2개 이상의 스토리지 커패시터를 포함할 수도 있다.
도 4b를 참조하면, 메인 화소회로(PCm)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
도 4b에서는, 각 메인 화소회로(PCm) 마다 (메인)신호선들(SL, SL-1, SL+1, EL, DL), (메인)초기화전압선(VL) 및 (메인)구동전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, (메인)신호선들(SL, SL-1, SL+1, EL, DL) 중 적어도 어느 하나, 또는/및 (메인)초기화전압선(VL)은 이웃하는 화소회로들에서 공유될 수 있다.
구동 박막트랜지스터(T1)의 드레인전극은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동 전류를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트전극은 메인 스캔선(SLm)과 연결되고, 소스전극은 메인 데이터선(DLm)과 연결된다. 스위칭 박막트랜지스터(T2)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극과 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 메인 구동전압선(PLm)과 연결될 수 있다.
스위칭 박막트랜지스터(T2)는 메인 스캔선(SLm)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온 되어 메인 데이터선(DLm)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극은 메인 스캔선(SLm)에 연결될 수 있다. 보상 박막트랜지스터(T3)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극과 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 드레인전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1 초기화 박막트랜지스터(T4)의 소스전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 보상 박막트랜지스터(T3)는 메인 스캔선(SLm)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 게이트전극과 드레인전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1 초기화 박막트랜지스터(T4)의 게이트전극은 이전 스캔선(SL-1)과 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)의 소스전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 박막트랜지스터(T3)의 드레인전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 초기화 전압(Vint)을 구동 박막트랜지스터(T1)의 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 소스전극은 메인 구동전압선(PLm)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극 및 스위칭 박막트랜지스터(T2)의 드레인전극과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 게이트전극은 발광 제어선(EL)과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극 및 보상 박막트랜지스터(T3)의 소스전극과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 드레인전극은 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결될 수 있다. 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되며, 유기발광다이오드(OLED)에 구동 전류가 흐르게 된다.
제2 초기화 박막트랜지스터(T7)의 게이트전극은 이후 스캔선(SL+1)에 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)의 소스전극은 유기발광다이오드(OLED)의 화소전극과 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴 온 되어 유기발광다이오드(OLED)의 화소전극을 초기화시킬 수 있다.
도 4b에서는, 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 각각 이전 스캔선(SL-1) 및 이후 스캔선(SL+1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1 초기화 박막트랜지스터(T4) 및 제2 초기화 박막트랜지스터(T7)는 모두 이전 스캔선(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동할 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 메인 구동전압선(PLm)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 박막트랜지스터(T1)의 게이트전극, 보상 박막트랜지스터(T3)의 드레인전극 및 제1 초기화 박막트랜지스터(T4)의 소스전극에 함께 연결될 수 있다.
유기발광다이오드(OLED)의 대향전극(예컨대, 캐소드)은 공통전압(ELVSS)을 제공받는다. 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광할 수 있다.
본 발명의 일 실시예로 구비되는 화소회로들(PCm, PCa)은 도 4a 및 도 4b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 디스플레이 장치의 일부 영역을 나타낸 개략적인 평면 배치도들이다. 구체적으로, 도 5a 및 도 5b는 컴포넌트영역(CA), 이와 인접한 메인표시영역(MDA) 및 주변영역(NDA)의 일부를 도시한다.
도 5a를 참조하면, 메인표시영역(MDA)에는 복수의 메인 부화소(Pm)들이 배치될 수 있다. 본 명세서에서 부화소는 이미지를 구현하는 최소 단위로 표시요소에 의해 발광하는 발광영역을 의미한다. 한편, 유기발광다이오드를 표시요소로 채용하는 경우, 상기 발광영역은 화소정의막의 개구에 의해서 정의될 수 있다. 이에 대해서는 후술한다. 복수의 메인 부화소(Pm)들 각각은 적색, 녹색, 청색 및 백색 중 어느 하나의 광을 방출할 수 있다.
일 실시예로, 메인표시영역(MDA)에 배치된 메인 부화소(Pm)는 제1 부화소(Pr), 제2 부화소(Pg), 제3 부화소(Pb)를 포함할 수 있다. 제1 부화소(Pr), 제2 부화소(Pg) 및 제3 부화소(Pb)는 각각 적색, 녹색, 청색을 구현할 수 있다. 메인 부화소(Pm)들은 펜타일 구조로 배치될 수 있다.
예컨대, 제2 부화소(Pg)의 중심점을 사각형의 중심점으로 하는 가상의 사각형의 꼭지점 중에 서로 마주보는 제1, 제3 꼭지점에는 제1 부화소(Pr)가 배치되며, 나머지 꼭지점인 제2, 제4 꼭지점에 제3 부화소(Pb)가 배치될 수 있다. 일 실시예로, 제2 부화소(Pg)의 크기(즉, 발광 면적)는 제1 부화소(Pr) 및 제3 부화소(Pb)의 크기(즉, 발광 면적) 보다 작게 구비될 수 있다.
이러한 화소 배열 구조를 펜타일 매트릭스(Pentile Matrix) 구조, 또는 펜타일 구조라고 하며, 인접한 화소를 공유하여 색상을 표현하는 렌더링(Rendering) 구동을 적용함으로써, 작은 수의 화소로 고해상도를 구현할 수 있다.
도 5a에서는 복수의 메인 부화소(Pm)들이 펜타일 매트릭스 구조로 배치된 것으로 도시하나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 복수개의 메인 부화소(Pm)들은 스트라이프(stripe) 구조, 모자이크(mosaic) 배열 구조, 델타(delta) 배열 구조 등 다양한 형상으로 배치될 수 있다.
메인표시영역(MDA)에서 메인 화소회로(PCm)들은 메인 부화소(Pm)들과 중첩되어 배치될 수 있으며, 메인 화소회로(PCm)들은 x방향 및 y방향을 따라 매트릭스 형상으로 배치될 수 있다. 본 명세서에서 메인 화소회로(PCm)라 함은 하나의 메인 부화소(Pm)를 구현하는 화소회로의 단위를 의미할 수 있다.
컴포넌트영역(CA)에는 복수의 보조 부화소(Pa)들이 배치될 수 있다. 복수의 메인 부화소(Pm)들 각각은 적색, 녹색, 청색 및 백색 중 어느 하나의 광을 방출할 수 있다. 보조 부화소(Pa)들은 서로 다른 색을 내는 제1 부화소(Pr'), 제2 부화소(Pr') 및 제3 부화소(Pb')를 포함할 수 있다. 제1 부화소(Pr'), 제2 부화소(Pr'), 및 제3 부화소(Pb')는 각각 적색, 녹색, 청색을 구현할 수 있다.
컴포넌트영역(CA)에 배치된 보조 부화소(Pa)들의 단위 면적당 개수는 메인표시영역(MDA)에 배치된 메인 부화소(Pm)들의 단위 면적당 개수보다 적을 수 있다. 예컨대, 동일 면적당 배치된 보조 부화소(Pa)들의 개수와 메인 부화소(Pm)들의 개수는 1:2, 1:4, 1:8, 1:9의 비율로 구비될 수 있다. 즉, 컴포넌트영역(CA)의 해상도는 메인표시영역(MDA)의 해상도의 1/2, 1/4, 1/8, 1/9일 수 있다. 도 5a에서는 컴포넌트영역(CA)의 해상도가 1/8인 경우를 도시하고 있다.
컴포턴트영역(CA)에 배치된 보조 부화소(Pa)들은 다양한 형상으로 배치될 수 있다. 보조 부화소(Pa)들은 일부 보조 부화소(Pa)들이 모여 화소그룹을 형성할 수 있으며, 화소그룹 내에서 펜타일 구조, 스트라이프(stripe) 구조, 모자이크(mosaic) 배열 구조, 델타(delta) 배열 구조 등 다양한 형상으로 배치될 수 있다. 이 때, 화소그룹 내에 배치된 보조 부화소(Pa)들 간의 거리는 메인 부화소(Pm)들 간의 거리와 동일 할 수 있다.
또는, 도 5a에 도시된 바와 같이, 보조 부화소(Pa)들은 컴포넌트영역(CA) 내에서 분산되어 배치될 수 있다. 즉, 보조 부화소(Pa)들 간에 거리는 메인 부화소(Pm)들 간의 거리에 비해 클 수 있다. 한편, 컴포넌트영역(CA)에서 보조 부화소(Pa)들이 배치되지 않은 영역은 광 투과율이 높은 투과영역(TA)이라 할 수 있다.
보조 부화소(Pa)들의 발광을 구현하는 보조 화소회로(PCa)들은 주변영역(NDA)에 배치될 수 있다. 보조 화소회로(PCa)들은 컴포넌트영역(CA)에 배치되지 않는 바, 컴포넌트영역(CA)은 보다 넓은 투과영역(TA)을 확보할 수 있다.
보조 화소회로(PCa)들은 연결배선(TWL)들에 의해서 보조 부화소(Pa)들과 연결될 수 있다. 이에 따라, 연결배선(TWL)의 길이가 길어지는 경우, RC delay 현상이 발생할 수 있는 바, 보조 화소회로(PCa)들은 연결배선(TWL)들의 길이를 고려하여 배치될 수 있다.
일 실시예로, 보조 화소회로(PCa)들은 y방향을 따라 배치된 보조 부화소(Pa)들을 연결하는 연장선 상에 배치될 수 있다. 또한, 보조 화소회로(PCa)들은 y방향을 따라 배치된 보조 부화소(Pa)들의 개수만큼 y방향을 따라 배치될 수 있다. 예컨대, 도 5a에 도시된 바와 같이 컴포넌트영역(CA)에서 y방향을 따라 2 개의 보조 부화소(Pa)가 배치되는 경우, 주변영역(NDA)에서 y방향을 따라 2 개의 보조 화소회로(PCa)가 배치될 수 있다.
연결배선(TWL)들은 y방향으로 연장되여, 보조 부화소(Pa)들과 보조 화소회로(PCa)들은 각각 연결할 수 있다. 연결배선(TWL)이 보조 부화소(Pa)와 연결된다고 함은, 연결배선(TWL)이 보조 부화소(Pa)를 구현하는 표시요소의 화소전극과 전기적으로 연결됨을 의미할 수 있다.
스캔선(SL)은 메인 화소회로(PCm)들에 연결되는 메인 스캔선(SLm)과 보조 화소회로(PCa)들에 연결되는 보조 스캔선(SLa)를 포함할 수 있다. 메인 스캔선(SLm)은 x방향으로 연장되어, 동일한 행에 배치된 메인 화소회로(PCm)들과 연결될 수 있다. 메인 스캔선(SLm)은 컴포넌트영역(CA)에는 배치되지 않을 수 있다. 즉, 메인 스캔선(SLm)은 컴포넌트영역(CA)을 사이에 두고 단선되어 구비될 수 있다. 이 경우, 컴포넌트영역(CA)의 좌측에 배치된 메인 스캔선(SLm)은 제1 스캔 구동회로(SDR1, 도 3)로부터 신호를 전달 받고, 컴포넌트영역(CA)의 우측에 배치된 메인 스캔선(SLm)은 제2 스캔 구동회로(SDR2, 도 3)로부터 신호를 전달 받을 수 있다.
보조 스캔선(SLa)은 x방향으로 연장되어, 동일한 행에 배치된 보조 화소회로(PCa)들과 연결될 수 있다. 보조 스캔선(SLa)은 주변영역(NDA) 상에 배치될 수 있다.
메인 스캔선(SLm)과 보조 스캔선(SLa)은 스캔 연결선(SWL)으로 연결되어, 동일한 행에 배치된 메인 부화소(Pm)와 보조 부화소(Pa)를 구동하는 화소회로들에는 동일한 신호가 인가될 수 있다. 이러한 스캔 연결선(SWL)은 메인 스캔선(SLm) 및 보조 스캔선(SLa)와 다른 층에 배치되어, 스캔 연결선(SWL)은 콘택홀들을 통해서 메인 스캔선(SLm) 및 보조 스캔선(SLa)과 각각 연결될 수 있다. 스캔 연결선(SWL)은 주변영역(NDA)에 배치될 수 있다.
데이터선(DL)은 메인 화소회로(PCm)들에 연결되는 메인 데이터선(DLm)과 보조 화소회로(PCa)들에 연결되는 보조 데이터선(DLa)를 포함할 수 있다. 메인 데이터선(DLm)은 y방향으로 연장되어, 동일한 열에 배치된 메인 화소회로(PCm)들과 연결될 수 있다. 보조 데이터선(DLa)은 y방향으로 연장되어, 동일한 열에 배치된 보조 화소회로(PCa)들과 연결될 수 있다.
메인 데이터선(DLm)과 보조 데이터선(DLa)은 컴포넌트영역(CA)을 사이에 두고 이격되어 배치될 수 있다. 메인 데이터선(DLm)과 보조 데이터선(DLa)은 데이터 연결선(DWL)으로 연결되어, 동일한 열에 배치된 메인 부화소(Pm)와 보조 부화소(Pa)를 구동하는 화소회로들에는 동일한 신호가 인가될 수 있다.
데이터 연결선(DWL)은 컴포넌트영역(CA)을 우회하도록 배치될 수 있다. 일 실시예로, 데이터 연결선(DWL)은 메인표시영역(MDA)에 배치된 메인 화소회로(PCm)들과 중첩되어 배치될 수 있다. 데이터 연결선(DWL)이 메인표시영역(MDA)에 배치됨에 따라, 데이터 연결선(DWL)이 배치되는 별도의 공간을 확보하지 않아도 되는 바, 데드 스페이스(dead space) 면적을 최소화할 수 있다.
다른 실시예로, 데이터 연결선(DWL)은 메인표시영역(MDA)과 컴포넌트영역(CA) 사이의 중간영역(미도시)에 배치될 수도 있다.
데이터 연결선(DWL)은 메인 데이터선(DLm) 및 보조 데이터선(DLa)과 다른 층에 배치되어, 데이터 연결선(DWL)은 콘택홀들을 통해서 메인 데이터선(DLm) 및 보조 데이터선(DLa)과 각각 연결될 수 있다.
도 5a에서는 연결배선(TWL)이 주변영역(NDA)에서부터 컴포넌트영역(CA)의 보조 부화소(Pa)들까지 일체로 구비된 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다.
연결배선(TWL)은 도 5b와 같이 서로 다른 물질로 구비된 제1 연결배선(TWL1) 및 제2 연결배선(TWL2)를 포함할 수 있다.
제1 연결배선(TWL1)은 주변영역(NDA)에 배치되어 보조 화소회로(PCa)와 연결된 배선일 수 있다. 제1 연결배선(TWL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 제1 연결배선(TWL1)은 보조 화소회로(PCa)들 사이에서 복수로 구비될 수 있다. 일 실시예로, 제1 연결배선(TWL1)은 서로 다른 층에 배치된 제1-1 연결배선(TWL1a) 및 제1-2 연결배선(TWL1b)을 포함할 수 있다. 예컨대, 제1-1 연결배선(TWL1a)은 데이터선(DL)과 동일한 층에 배치되며, 데이터선(DL)과 동일한 물질로 구비될 수 있다. 제1-2 연결배선(TWL1b)은 제1-1 연결배선(TWL1a)과 절연층을 사이에 두고 배치될 수 있다. 제1-1 연결배선(TWL1a) 및 제1-2 연결배선(TWL1b)은 보조 화소회로(PCa) 사이에 배치될 수 있으며, 평면상 적어도 일부 굴곡지게 구비될 수 있다. 서로 다른 층에 배치된 제1-1 연결배선(TWL1a) 및 제1-2 연결배선(TWL1b)은 복수로 구비될 수 있으며, 제1-1 연결배선(TWL1a)과 제1-2 연결배선(TWL1b)은 복수의 화소회로(PCa) 사이의 영역에서 서로 교번하여 배치될 수 있다.
제2 연결배선(TWL2)은 컴포넌트영역(CA)에 배치되어, 제1 연결배선(TWL1)과 컴포넌트영역(CA)의 가장자리에서 연결된 배선일 수 있다. 제2 연결배선(TWL2)은 투명한 전도성 물질로 구비될수 있다.
제1 연결배선(TWL1)과 제2 연결배선(TWL2)은 동일한 층에 배치될 수도 있으며, 서로 다른 층에 배치될 수도 있다. 제1 연결배선(TWL1)과 제2 연결배선(TWL2)이 서로 다른 층에 배치되는 경우 콘택홀을 통해서 연결될 수 있다.
제1 연결배선(TWL1)은 제2 연결배선(TWL2) 보다 도전율이 높게 구비될 수 있다. 제1 연결배선(TWL1)은 주변영역(NDA)에 배치되는 바, 광 투과율을 확보할 필요가 없기에 제2 연결배선(TWL2)보다 광 투과율은 낮지만 도전율이 높은 물질을 채용할 수 있다. 이에 따라, 연결배선(TWL)의 저항 값을 낮출 수 있다.
한편, 도 5b와 같이 복수의 제2 연결배선(TWL2)들의 길이는 동일하게 구비될 수 있다. 예컨대, 복수의 제2 연결배선(TWL2)의 끝단들은 보조 화소회로(PCa)들이 배치된 반대편의 컴포넌트영역(CA)의 경계까지 연장되어 구비될 수 있다. 이는 제2 연결배선(TWL2)에 의한 전기적 로드를 맞춰주기 위함일 수 있다. 이에 따라, 컴포넌트영역(CA)에서 휘도 편차가 최소화될 수 있다. 컴포넌트영역(CA)의 제2 연결배선(TWL2)의 개수는 보조 화소회로(PCa)의 개수와 동일하게 구비될 수 있다.
한편 본 실시예에서, 컴포넌트영역(CA)에 배치된 보조 부화소(Pa)와 중첩하도록 제1 도전층(MM1)이 배치될 수 있다. 제1 도전층(MM1)이 보조 부화소(Pa)와 중첩된다고 함은, 제1 도전층(MM1)이 보조 표시요소(EDa)와 중첩되는 것을 의미할 수 있다.
제1 도전층(MM1)은 복수의 홀들을 갖도록 구비될 수 있다. 일 실시예로, 제1 도전층(MM1)은 메쉬(mesh) 구조를 가질 수 있다. 제1 도전층(MM1)은 예컨대, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사성 금속막을 포함할 수 있다.
상술한 것과 같이, 보조 부화소(Pa)들은 서로 다른 색을 내는 제1 부화소(Pr'), 제2 부화소(Pr') 및 제3 부화소(Pb')를 포함하고, 제1 부화소(Pr'), 제2 부화소(Pr') 및 제3 부화소(Pb') 각각은 서로 다른 크기를 가질 수 있다. 제1 도전층(MM1)은 제1 부화소(Pr'), 제2 부화소(Pr') 및 제3 부화소(Pb') 각각과 중첩하도록 배치되는바, 제1 도전층(MM1)의 크기(면적)은 보조 부화소(Pa)들 별로 상이할 수 있다.
전술한 것과 같이 컴포넌트영역(CA)은 투과부(TA)를 포함하며, 투과부(TA)를 통과해 컴포넌트(40)로 입사한 빛에 의해 상이 맺힘으로써 이미지를 촬영할 수 있다.
본 발명의 비교예로서 투과부(TA)를 통과한 빛의 일부가 컴포넌트(40), 예컨대 카메라 렌즈 등에 반사, 굴절, 회절되어 카메라 렌즈로 재입사될 수 있다. 반사된 광은 컴포넌트(40)로 입사될 수 있으며, 반사된 광은 일종의 노이즈를 포함하기에 컴포넌트(40)는 왜곡된 정보를 가질 수 있다. 예를 들어, 컴포넌트(40)가 이미지 센서를 포함하는 카메라인 경우, 카메라에 촬상된 이미지는 실제 이미지와 다를 수 있다. 이와 같이, 반사된 광이 카메라 렌즈로 재입사됨에 따라 실제 이미지와 다르게 의도하지 않은 이중상이 맺히는 현상, 일명 고스트(Ghost) 현상과 같은 문제점이 발생할 수 있다.
이에 본 발명의 일 실시예에 따른 디스플레이 장치(1)에서는 컴포넌트영역(CA)에 배치된 보조 부화소(Pa)와 중첩하도록 제1 도전층(MM1)을 배치한다. 이를 통해, 투과부을 통과하여 컴포넌트에 의해 반사, 굴절, 반사된 광이 제1 도전층(MM1)에 의해 산란됨으로써 반사된 광이 컴포넌트로 재입사되는 것을 방지 또는 최소화하여, 컴포넌트(40)에 의해 출력되는 정보의 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도이고, 도 7 및 도 8은 도 6의 변형예이다.
도 6은 일 실시예에 따른 디스플레이 패널(10)의 일부를 나타낸 개략적인 단면도로, 메인표시영역(MDA), 컴포넌트영역(CA) 및 주변영역(NDA)의 일부를 개략적으로 도시한다.
도 11을 참조하면, 메인표시영역(MDA)에는 메인 부화소(Pm)가 배치되고, 컴포넌트영역(CA)은 보조 부화소(Pa) 및 투과영역(TA)을 구비한다. 메인표시영역(MDA)에는 메인 박막트랜지스터(TFT)와 메인 스토리지 커패시터(Cst)를 포함하는 메인 화소회로(PCm) 및 메인 화소회로(PCm)와 연결된 표시요소로써 메인 유기발광다이오드(OLED)가 배치될 수 있다. 컴포넌트영역(CA)에는 보조 유기발광다이오드(OLED')가 배치될 수 있다. 주변영역(NDA)에는 보조 박막트랜지스터(TFT')와 보조 스토리지 커패시터(Cst')를 포함하는 보조 화소회로(PCa)가 배치될 수 있다. 한편, 컴포넌트영역(CA)과 주변영역(NDA)에는 보조 화소회로(PCa)와 보조 유기발광다이오드(OLED')를 연결하는 연결배선(TWL)이 배치될 수 있다.
이하, 디스플레이 패널(10)에 포함된 구성들이 적층된 구조에 대해서 설명하도록 한다. 디스플레이 패널(10)은 기판(100), 버퍼층(111), 회로층(PCL), 표시요소층(EDL)이 적층되어 구비될 수 있다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(111) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 일 실시예로, 버퍼층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNX) 또는 실리콘산질화물(SiON)으로 구비될 수 있다.
회로층(PCL)은 버퍼층(111) 상에 배치되며, 화소회로(PCm, PCa), 제1 게이트절연층(112), 제2 게이트절연층(113), 층간절연층(115) 및 제1 및 제2 평탄화층(117, 118)을 포함할 수 있다. 메인 화소회로(PCm)는 메인 박막트랜지스터(TFT) 및 메인 스토리지 커패시터(Cst)를 포함할 수 있으며, 보조 화소회로(PCa)는 보조 박막트랜지스터(TFT') 및 보조 스토리지 커패시터(Cst')를 포함할 수 있다.
버퍼층(111) 상부에는 메인 박막트랜지스터(TFT) 및 보조 박막트랜지스터(TFT')가 배치될 수 있다. 메인 박막트랜지스터(TFT)는 반도체층(A1), 게이트전극(G1), 소스전극(S1), 드레인전극(D1)을 포함한다. 메인 박막트랜지스터(TFT)는 메인 유기발광다이오드(OLED)와 연결되어 메인 유기발광다이오드(OLED)를 구동할 수 있다. 보조 박막트랜지스터(TFT')는 보조 유기발광다이오드(OLED')와 연결되어 보조 유기발광다이오드(OLED')를 구동할 수 있다. 보조 박막트랜지스터(TFT')는 메인 박막트랜지스터(TFT)와 유사한 구성을 가지는 바, 메인 박막트랜지스터(TFT)에 대한 설명으로 보조 박막트랜지스터(TFT')의 설명을 갈음한다.
반도체층(A1)은 상기 버퍼층(111) 상에 배치되며, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(A1)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 다른 실시예로, 반도체층(A1)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 반도체층(A1)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
반도체층(A1)을 덮도록 제1 게이트절연층(112)이 구비될 수 있다. 제1 게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기 절연물을 포함할 수 있다. 제1 게이트절연층(112)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1 게이트절연층(112) 상부에는 상기 반도체층(A1)과 중첩되도록 게이트전극(G1)이 배치된다. 게이트전극(G1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 예컨대, 게이트전극(G1)은 Mo의 단층일 수 있다.
제2 게이트절연층(113)은 상기 게이트전극(G1)을 덮도록 구비될 수 있다. 제2 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등과 같은 무기 절연물을 포함할 수 있다. 제2 게이트절연층(113)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제2 게이트절연층(113) 상부에는 메인 스토리지 커패시터(Cst)의 상부전극(CE2) 및 보조 스토리지 커패시터(Cst')의 상부전극(CE2')이 배치될 수 있다.
메인표시영역(MDA)에서 메인 스토리지 커패시터(Cst)의 상부전극(CE2)은 그 아래의 게이트전극(G1)과 중첩할 수 있다. 제2 게이트절연층(113)을 사이에 두고 중첩하는 게이트전극(G1) 및 상부전극(CE2)은 메인 스토리지 커패시터(Cst)를 이룰 수 있다. 게이트전극(G1)은 메인 스토리지 커패시터(Cst)의 하부전극(CE1)일 수 있다.
주변영역(NDA)에서 보조 스토리지 커패시터(Cst')의 상부전극(CE2')은 그 아래의 보조 박막트랜지스터(TFT')의 게이트전극(G1')과 중첩할 수 있다. 보조 박막트랜지스터(TFT')의 게이트전극(G1')은 보조 스토리지 커패시터(Cst')의 하부전극(CE1')일 수 있다.
상부전극(CE2, CE2')은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
층간절연층(115)은 상부전극(CE2, CE2')을 덮도록 형성될 수 있다. 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 층간절연층(115)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
소스전극(S1) 및 드레인전극(D1)은 층간절연층(115) 상에 배치될 수 있다. 소스전극(S1) 및 드레인전극(D1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 예컨대, 소스전극(S1)과 드레인전극(D1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
층간절연층(115) 상부에는 보조 화소회로(PCa)와 연결된 연결배선(TWL)이 배치될 수 있다. 연결배선(TWL)은 주변영역(NDA)에서부터 컴포넌트영역(CA)까지 연장되어 배치되어 보조 유기발광다이오드(OLED')와 보조 화소회로(PCa)를 연결할 수 있다. 또한, 층간절연층(115) 상부에는 데이터선(DL)이 배치될 수 있다.
일 실시예로, 연결배선(TWL)은 제1 연결배선(TWL1) 및 제2 연결배선(TWL2)를 포함할 수 있다. 도 6을 비롯하여, 이하 도 7 및 도 8의 단면도들에서 연결배선(TWL)은 전술한 도 5b의 연결배선(TW)에 대응할 수 있다.
제1 연결배선(TWL1)은 주변영역(NDA)에 배치되어 보조 화소회로(PCa), 예컨대, 보조 박막트랜지스터(TFT')와 연결될 수 있다. 제2 연결배선(TWL2)은 제1 연결배선(TWL1)과 연결되며, 컴포넌트영역(CA)의 투과영역(TA)에 배치될 수 있다. 제2 연결배선(TWL2)은 제1 연결배선(TWL1)과 동일한 층에 배치되되, 제1 연결배선(TWL1)과 다른 물질로 구비될 수 있다. 제2 연결배선(TWL2)의 끝단은 제1 연결배선(TWL1)의 끝단을 덮도록 구비될 수 있다.
다른 실시예로, 제1 연결배선(TWL1)과 제2 연결배선(TWL2) 서로 다른 층에 배치될 수 있다. 도시되어 있지는 않으나, 제1 연결배선(TWL1)은 도 6과 같이 층간절연층(115) 상에 배치되고, 제2 연결배선(TWL2)은 제1 평탄화층(117) 상에 배치될 수도 있다. 이 경우 제1 연결배선(TWL1)과 제2 연결배선(TWL2)은 제1 평탄화층(117)에 정의된 콘택홀을 통해 서로 연결될 수 있다.
제1 연결배선(TWL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 제1 연결배선(TWL1)은 서로 다른 층에 배치된 제1-1 연결배선(TWL1a) 및 제1-2 연결배선(TWL1b)을 포함할 수 있다. 일 실시예로, 제1-1 연결배선(TWL1a)은 데이터선(DL)과 동일한 층에 배치되며, 데이터선(DL)과 동일한 물질로 구비될 수 있다. 제1-2 연결배선(TWL1b)은 제1-1 연결배선(TWL1a)와 제1 평탄화층(117)을 사이에 두고 배치될 수 있다. 제1-2 연결배선(TWL1b)은 연결전극(CM, CM')과 동일한 층인 제1 평탄화층(117) 상부에 배치될 수 있다. 다른 실시예로, 제1-2 연결배선(TWL1b)은 메인 스토리지 커패시터(Cst)의 상부전극(CE2) 또는 하부전극(CE1)과 동일한 층에 배치될 수도 있다.
제2 연결배선(TWL2)은 투명한 전도성 물질로 구비될 수 있다. 예컨대, 연결배선(TWL)은 투명한 전도성 산화물(Transparent Conducting Oxide, TCO)로 구비될 수 있다. 연결배선(TWL)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
제1 연결배선(TWL1)은 제2 연결배선(TWL2) 보다 도전율이 높게 구비될 수 있다. 제1 연결배선(TWL1)은 주변영역(NDA)에 배치되는 바, 광 투과율을 확보할 필요가 없기에 제2 연결배선(TWL2)보다 광 투과율은 낮지만 도전율이 높은 물질로 채용할 수 있다. 이에 따라, 연결배선(TWL)의 저항값을 최소화할 수 있다.
소스전극(S1, S2), 드레인전극(D1, D2) 및 연결배선(TWL)을 덮도록 평탄화층(117, 118)이 배치될 수 있다. 평탄화층(117, 118)은 그 상부에 배치되는 메인 화소전극(210) 및 보조 화소전극(210')이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다.
평탄화층(117, 118)은 유기물질 또는 무기물질을 포함할 수 있으며, 단층구조 또는 다층구조를 가질 수 있다. 평탄화층(117, 118)은 제1 평탄화층(117) 및 제2 평탄화층(118)으로 구비될 수 있다. 이에 따라, 제1 평탄화층(117)과 제2 평탄화층(118) 사이에 배선 등의 도전 패턴을 형성할 수 있어, 고집적화에 유리할 수 있다. 제1 평탄화층(117) 상부에는 연결전극(CM, CM') 및 데이터 연결선(DWL)이 배치될 수 있다.
이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일렌계 고분자, 또는 비닐알콜계 고분자 등을 포함할 수 있다. 한편, 평탄화층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기 절연물을 포함할 수 있다. 평탄화층(117)을 형성할 시, 층을 형성한 후 평탄한 상면을 제공하기 위해서 그 층의 상면에 화학적 기계적 폴리싱이 수행될 수 있다.
제1 평탄화층(117)은 화소회로(PCm, PCa)를 덮도록 배치될 수 있다. 제2 평탄화층(118)은 상기 제1 평탄화층(117) 상에 배치되며, 화소전극(210, 210')이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다.
제2 평탄화층(118) 상에는 유기발광다이오드(OLED, OLED')가 배치된다. 유기발광다이오드(OLED, OLED')의 화소전극(210, 210')은 제1 평탄화층(117) 상에 배치된 연결전극(CM, CM')을 통해서 화소회로(PCm, PCa)와 연결될 수 있다.
메인 화소전극(210)과 보조 화소전극(210')은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 메인 화소전극(210)과 보조 화소전극(210')은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 예컨대 메인 화소전극(210)과 보조 화소전극(210')은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막들을 갖는 구조를 가질 수 있다. 이 경우, 메인 화소전극(210)과 보조 화소전극(210')은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
화소정의막(119)은 평탄화층(117) 상에서, 메인 화소전극(210) 및 보조 화소전극(210') 각각의 가장자리를 덮으며, 메인 화소전극(210) 및 보조 화소전극(210')의 중앙부를 노출하는 제1 개구(OP1) 및 제2 개구(OP2)를 구비할 수 있다. 상기 제1 개구(OP1) 및 제2 개구(OP2)에 의해서 유기발광다이오드(OLED, OLED')의 발광영역, 즉, 부화소(Pm, Pa)의 크기 및 형상이 정의된다.
화소정의막(119)은 화소전극(210, 210')의 가장자리와 화소전극(210, 210') 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210, 210')의 가장자리에서 아크(arc) 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(119)의 제1 개구(OP1) 및 제2 개구(OP2)의 내부에는 메인 화소전극(210) 및 보조 화소전극(210')에 각각 대응되도록 형성된 메인 발광층(220b) 및 보조 발광층(220b')이 배치된다. 메인 발광층(220b)과 보조 발광층(220b')은 고분자 물질 또는 저분자 물질을 포함할 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
메인 발광층(220b)과 보조 발광층(220b')의 상부 및/또는 하부에는 유기 기능층(220)이 배치될 수 있다. 유기 기능층(220)은 제1 기능층(220a) 및/또는 제2 기능층(220c)를 포함할 수 있다. 제1 기능층(220a) 또는 제2 기능층(220c)는 생략될 수 있다.
제1 기능층(220a)은 메인 발광층(220b)과 보조 발광층(220b')의 하부에 배치될 수 있다. 제1 기능층(220a)은 유기물로 구비된 단층 또는 다층일 수 있다. 제1 기능층(220a)은 단층구조인 홀 수송층(HTL: Hole Transport Layer)일 수 있다. 또는, 제1 기능층(220a)은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다. 제1 기능층(220a)은 메인표시영역(MDA)과 컴포넌트영역(CA)에 포함된 유기발광다이오드(OLED, OLED')들에 대응되도록 일체로 형성될 수 있다.
제2 기능층(220c)은 상기 메인 발광층(220b) 및 보조 발광층(220b') 상부에 배치될 수 있다. 제2 기능층(220c)은 유기물로 구비된 단층 또는 다층일 수 있다. 제2 기능층(220c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제2 기능층(220c)은 메인표시영역(MDA)과 컴포넌트영역(CA)에 포함된 유기발광다이오드(OLED, OLED')들에 대응되도록 일체로 형성될 수 있다.
제2 기능층(220c) 상부에는 대향전극(230)이 배치된다. 대향전극(230)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(230)은 메인표시영역(MDA)과 컴포넌트영역(CA)에 포함된 유기발광다이오드(OLED, OLED')들에 대응되도록 일체로 형성될 수 있다.
메인표시영역(MDA)에 형성된 메인 화소전극(210)으로부터 대향전극(230)까지의 층들은 메인 유기발광다이오드(OLED)를 이룰 수 있다. 컴포넌트영역(CA)에 형성된 보조 화소전극(210')으로부터 대향전극(230)까지의 층들은 보조 유기발광다이오드(OLED')를 이룰 수 있다.
대향전극(230) 상에는 유기물질을 포함하는 상부층(250)이 형성될 수 있다. 상부층(250)은 대향전극(230)을 보호하는 동시에 광추출 효율을 높이기 위해서 마련된 층일 수 있다. 상부층(250)은 대향전극(230) 보다 굴절률이 높은 유기물질을 포함할 수 있다. 또는, 상부층(250)은 굴절률이 서로 다른층들이 적층되어 구비될 수 있다. 예컨대, 상부층(250)은 고굴절률층/저굴절률층/고굴절률층이 적층되어 구비될 수 있다. 이 때, 고굴절률층의 굴절률은 1.7이상 일 수 있으며, 저굴절률층의 굴절률은 1.3이하 일 수 있다.
상부층(250)은 추가적으로 LiF를 포함할 수 있다. 또는, 상부층(250)은 추가적으로 실리콘산화물(SiO2), 실리콘질화물(SiNX)와 같은 무기 절연물을 포함할 수 있다.
제1 도전층(MM1)은 컴포넌트영역(CA)에서 보조 화소(Pa)와 중첩하여 배치될 수 있다. 이는 제1 도전층(MM1)이 보조 표시요소, 즉 보조 유기발광다이오드(OLED')와 중첩하여 배치됨을 의미할 수 있다. 본 실시예에서, 보조 화소(Pa)의 보조 유기발광다이오드(OLED')는 컴포넌트영역(CA)에 배치되고, 보조 화소회로(PCa)는 주변영역(NDA)에 배치되는바, 제1 도전층(MM1)은 보조 유기발광다이오드(OLED')와 중첩하도록 배치될 수 있다. 이때, 제1 도전층(MM1)이 보조 유기발광다이오드(OLED')와 중첩한다고 함은, 보조 화소전극(210')과 중첩하여 배치되는 것을 의미할 수 있다.
제1 도전층(MM1)에는 복수의 제1 홀(H1)이 형성될 수 있다. 복수의 제1 홀(H1)은 제1 도전층(MM1)을 관통하여 형성될 수 있다. 복수의 제1 홀(H1)은 사각형 등의 다각형, 원형, 타원형, 바(bar) 타입, 비정형 등 다양한 형상을 가질 수 있다. 또한, 복수의 제1 홀(H1)의 배열은 매트릭스(matrix)형, 체커(checker)형, 스트라이프(stripe)형, 랜덤(random)형 등 다양한 구조로 배열될 수 있다.
제1 도전층(MM1)은 기판(100)과 연결배선(예컨대, 제2 연결배선(TWL2)) 사이에 개재될 수 있다. 일 실시예로, 도 6과 같이 제1 도전층(MM1)은 제1 게이트절연층(112) 상에 배치될 수 있으며, 화소회로(PCm, PCa)의 게이트전극(G1, G1')과 동일 물질을 포함할 수 있다. 다른 실시예로, 제1 도전층(MM1)은 제2 게이트절연층(113) 상에 배치될 수 있으며, 이 경우 상부전극(CE2, CE2')과 동일 물질을 포함할 수 있다. 다른 실시예로, 제1 도전층(MM1)은 연결배선(예컨대, 제2 연결배선(TWL2))과 보조 화소전극(210') 사이에 개재될 수도 있다. 이 경우, 제1 도전층(MM1)은 연결전극(CM, CM')과 동일 물질을 포함할 수 있다. 이처럼, 제1 도전층(MM1)은 기판(100)과 보조 화소전극(210') 사이에서 보조 화소전극(210')에 대응하여 배치되면 족하므로, 상술한 것과 같은 다양한 실시예들로 구현될 수 있다.
일 실시예로, 제1 도전층(MM1)의 폭(W1)은 보조 화소전극(210')의 폭(210W)과 동일하거나, 보조 화소전극(210')의 폭(210W) 보다 작을 수 있다. 즉, 제1 도전층(MM1)의 기판(100) 상으로의 정사영 이미지는 보조 화소전극(210')과 완전히 중첩될 수 있다. 따라서, 제1 도전층(MM1)의 면적은 보조 화소전극(210')의 면적 보다 작게 구비될 수 있다.
비교예로, 제1 도전층의 폭이 보조 화소전극의 폭보다 큰 경우, 보조 화소(Pa)의 외곽으로 제1 도전층의 패턴이 노출되어 시인성이 저하될 수 있고, 오히려 제1 도전층에 의해 반사광이 재반사되어 컴포넌트 재입사됨에 따라 의도하지 않은 이중상이 맺히는 현상이 심화될 수 있다.
제1 도전층(MM1)은 배선 또는 전극과 전기적으로 연결되어, 신호 또는 정전압이 인가될 수 있다. 도 6을 참조하면, 제1 도전층(MM1)은 상부의 제2 연결배선(TWL2)과 콘택홀(CNT)을 통해 전기적으로 연결될 수 있다. 다른 실시예로, 제1 도전층(MM1)은 다른 배선 또는 전극과 연결되지 않고 고립된(isolated) 상태로 구비될 수도 있다. 다만, 이 경우에는 제1 도전층(MM1)에 의한 정전기 발생 등으로 인해 인접 화소회로에 영향을 줄 수 있는바, 신호 또는 정전압이 인가되는 것이 바람직하다.
도 7 및 도 8은 도 6의 변형예이다. 도 7 및 도 8에서는 컴포넌트영역(CA), 다시 말해 컴포넌트영역(CA)에 배치된 제1 도전층(MM1)의 변형예들을 나타낸다. 그 밖에 나머지 구성들은 전술한 도 6과 동일한 바, 이하에서는 중복되는 내용을 생략하고 차이점을 중심으로 설명하도록 한다.
도 7을 참조하면, 제1 도전층(MM1) 상에 제2 도전층(MM2)이 더 구비될 수 있다. 제2 도전층(MM2)에는 복수의 제2 홀(H2)이 형성될 수 있다. 복수의 제2 홀(H2)은 제2 도전층(MM2)을 관통하여 형성될 수 있다. 복수의 제2 홀(H2)은 사각형 등의 다각형, 원형, 타원형, 바(bar) 타입, 비정형 등 다양한 형상을 가질 수 있다. 또한, 복수의 제2 홀(H2)의 배열은 매트릭스(matrix)형, 체커(checker)형, 스트라이프(stripe)형, 랜덤(random)형 등 다양한 구조로 배열될 수 있다. 제2 도전층(MM2)의 형상은 제1 도전층(MM1)과 동일할 수도 있고, 상이할 수도 있다.
전술한 것과 동일하게 제2 도전층(MM2)의 폭(W2)은 보조 화소전극(210')의 폭(210W)과 동일 또는 작을 수 있다. 제2 도전층(MM2)의 기판(100) 상으로의 정사영 이미지는 보조 화소전극(210')과 완전히 중첩될 수 있다. 따라서, 제2 도전층(MM2)의 면적은 보조 화소전극(210')의 면적 보다 작게 구비될 수 있다.
제2 도전층(MM2)은 제2 게이트절연층(113) 상에 배치될 수 있다. 이 경우 제2 도전층(MM2)은 상부전극(CE2, CE2')과 동일 물질을 포함할 수 있다.
제2 도전층(MM2)은 배선 또는 전극과 전기적으로 연결되어, 신호 또는 정전압이 인가될 수 있다. 일 실시예로, 도 7과 같이 제2 도전층(MM2)이 상부의 제2 연결배선(TWL2)과 제2 콘택홀(CNT2)을 통해 전기적으로 연결되고, 제1 도전층(MM1)이 제1 콘택홀(CNT2)을 통해 제2 도전층(MM2)과 전기적으로 연결될 수 있다.
도 8을 참조하면, 주변영역(NDA) 상에 배치된 보조 화소회로(PCa) 하부에는 배면 금속층(BML)이 구비될 수 있다. 배면 금속층(BML)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)와 같이 도전성을 갖는 금속을 포함할 수 있다.
배면 금속층(BML)은 도전라인(CL)에 전기적으로 연결될 수 있다. 도전라인(CL)은 박막트랜지스터(TFT')의 전극 중 하나와 전기적으로 연결되거나, 스토리지 커패시터(Cst)의 어느 하나의 전극과 전기적으로 연결될 수 있다. 또는, 도전라인(CL)은 구동전압선에 전기적으로 연결될 수도 있다. 도전라인(CL)에 연결된 배면 금속층(BML)은 박막트랜지스터(TFT)를 외부 정전기로부터 보호해주거나, 컴포넌트(40)에 의한 영향을 차단함으로써 박막트랜지스터(TFT)의 성능을 향상시킬 수 있다.
본 실시예에서, 제1 도전층(MM1)은 배면 금속층(BML)과 동일 층에 배치될 수 있다. 이 경우 제1 도전층(MM1)은 배면 금속층(BML)과 동일 물질을 포함할 수 있다. 제1 도전층(MM1)은 기판(100)의 바로 상에 배치되고, 제2 연결배선(TWL2)의 하부에 배치될 수 있다. 제1 도전층(MM1)은 콘택홀(CNT)을 통해 상부의 제2 연결배선(TWL2)과 전기적으로 연결될 수 있다.
도 8을 참조하면, 투과부(TA)를 통과한 광의 일부는 "A"경로를 따라 진행하며, 따라서 컴포넌트(40), 예컨대 카메라 렌즈 등에 반사, 굴절, 회절될 수 있다. 반사된 광은 "B" 경로를 따라 보조 부화소(Pa) 방향으로 진행할 수 있는데, 이때 "B" 경로를 따라 진행하던 광은 제1 도전층(MM1)에 의해 디스플레이 패널(10) 내에서 산란될 수 있다.
비교예로서 디스플레이 장치가 제1 도전층(MM1)을 구비하지 않는 경우, "B" 경로를 따라 보조 부화소(Pa) 방향으로 진행하는 광은 보조 화소전극(210') 등에 의해 재반사될 수 있다. 이 경우 재반사된 광은 컴포넌트(40)로 재입사될 수 있으며, 재반사된 광은 일종의 노이즈를 포함하기에 컴포넌트(40)는 왜곡된 정보를 가질 수 있다. 예를 들어, 컴포넌트(40)가 이미지 센서를 포함하는 카메라인 경우, 카메라에 촬상된 이미지는 실제 이미지와 다를 수 있다. 이와 같이, 반사된 광이 카메라 렌즈로 재입사됨에 따라 실제 이미지와 다르게 의도하지 않은 이중상이 맺히는 현상, 일명 고스트(Ghost) 현상과 같은 문제점이 발생할 수 있다.
도 6 내지 도 8을 참조하여 설명한 것과 같이, 본 발명의 일 실시예에 따른 디스플레이 장치에서는 컴포넌트영역(CA)에 배치된 제1 도전층(MM1) 및/또는 제2 도전층(MM2)과 같은 광산란층에 의해 반사된 광이 디스플레이 패널 내에서 산란되도록 함으로써, 반사된 광이 컴포넌트(40)로 재입사되는 것을 방지할 수 있다. 이를 통해, 컴포넌트(40)에 의해 출력되는 정보의 신뢰성을 향상시킬 수 있다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 따른 제1 도전층의 형상을 개략적으로 도시한 평면도들이다. 도 9a 내지 도 9e에서는 제1 도전층(MM1)의 형상을 도시하나, 제2 도전층(MM2) 역시 이와 동일하다.
도 9a 내지 도 9e를 참조하면, 제1 도전층(MM1)에는 복수의 제1 홀(H1)이 형성될 수 있다. 복수의 제1 홀(H1)은 제1 도전층(MM1)을 관통하여 형성될 수 있다. 복수의 제1 홀(H1)은 도 9a 또는 도 9e와 같은 사각형 등의 다각형, 도 9b와 같은 원형 또는 타원형, 도 9c와 같은 바(bar) 타입, 도 9d와 같은 비정형 등 다양한 형상을 가질 수 있다.
또한, 복수의 제1 홀(H1)의 배열은 도 9a 또는 도 9b와 같은 체커(checker)형, 도 9c와 같은 스트라이프(stripe)형, 도 9d와 같은 랜덤(random)형 등 다양한 구조로 배열될 수 있다. 또는, 복수의 제1 홀(H1)의 배열은 도 9e와 같이 동일 행과 동일 열에 각각 동일 개수의 제1 홀(H1)들이 배치된 매트릭스(matrix)형 또는 메쉬(mesh)형으로 배열될 수도 있다.
일 실시예로, 도 9a 또는 도 9b에서 복수의 제1 홀(H1) 각각의 일 방향(예, DR1 방향 또는 DR2 방향)을 따르는 제1 및 제2 폭(WH1, WH2)은 각각 약 0.5㎛일 수 있다. 예컨대, 복수의 제1 홀(H1)의 폭은 약 0.5㎛ 내지 5㎛일 수 있다. 도 9a 또는 도 9b에서는 제1 및 제2 폭(WH1, WH2)이 동일한 것을 도시하나, 제1 및 제2 폭(WH1, WH2)은 각각 상이할 수 있다. 제1 및 제2 폭(WH1, WH2)이 상이한 경우 제1 홀(H1)은 직사각형 또는 타원형으로 구비될 수 있다.
또한, 복수의 제1 홀(H1)이 이루는 면적은 제1 도전층(MM1)의 전체 면적에 50% 보다 작을 수 있다. 비교예로서 제1 홀(H1)이 이루는 면적이 제1 도전층(MM1)의 전체 면적의 50% 이상인 경우 제1 도전층(MM1)의 메쉬 구조에 따른 효과가 저감될 수 있다.
도 10은 본 발명의 일 실시예들에 따른 디스플레이 장치의 단면의 일부를 개략적으로 도시하는 단면도이고, 도 11은 도 10의 디스플레이 장치에서 컴포넌트영역의 일부를 개략적으로 도시한 평면도이다.
도 10의 디스플레이 장치(1)는 전술한 도 2a의 변형예로, 컴포넌트영역(CA)의 구조에서 차이가 있다. 그 밖에 메인표시영역(MDA) 및 적층 구조 등은 전술한 도 2a와 동일한 바, 중복되는 내용은 도 2a의 설명을 원용하고 이하에서는 컴포넌트영역(CA)에 대한 차이점을 중심으로 설명한다.
디스플레이 패널(10)은 기판(100), 기판(100) 상의 표시층(DISL), 터치스크린층(TSL), 광학기능층(OFL) 및 기판(100) 하부에 배치된 패널 보호 부재(PB)를 포함할 수 있다. 도 10의 컴포넌트영역(CA) 영역에는 보조 표시요소(EDa) 및 보조 화소회로(PCa)를 포함하는 보조 부화소(Pa)가 배치되는데, 전술한 실시예들과 달리 보조 화소회로(PCa)는 보조표시요소(EDa)의 하부에 배치되어 서로 중첩될 수 있다.
도 11에 도시된 것과 같이, 보조 부화소(Pa)들은 서로 다른 색을 발광하는 제1 부화소(Pr'), 제2 부화소(Pr') 및 제3 부화소(Pb')를 포함할 수 있다. 컴포넌트영역(CA) 영역에서 보조 부화소(Pa)들은 복수 개로 그룹핑되어, 보조 부화소(Pa)들이 배치되는 화소영역(PXA)과 투과부가 배치되는 투과영역(TA)으로 구분될 수 있다. 일 실시예로, 화소영역(PXA)과 투과영역(TA)은 격자 형태로 서로 교번하여 배치될 수 있다. 전술한 도 2a 등에서는 컴포넌트영역(CA)에서 보조표시요소(EDa) 부분을 제외한 나머지 영역들이 모두 투과영역(TA)으로 활용되는데 반해, 도 11에서는 컴포넌트영역(CA) 내에서 투과영역(TA)은 특정 형상을 갖도록 구비될 수 있다. 일 실시예로, 투과영역(TA)은 다각형, 원형, 또는 비정형 형상 등 다양한 형상으로 구비될 수 있다.
배면 금속층(BML)은 기판(100)과 보조 화소회로(PCa) 사이에서, 보조 화소회로(PCa)와 중첩되도록 배치될 수 있다. 이러한 배면 금속층(BML)은 외부 광이 보조 부화소(Pa)에 도달하는 것을 차단할 수 있다.
한편, 본 실시예에 따른 배면 금속층(BML)은 보조 화소회로(PCa)에 포함된 박막트랜지스터(TFT)에 대응하도록 배치될 수 있다. 다시 말해, 배면 금속층(BML)은 박막트랜지스터(TFT)가 위치한 부분에만 패터닝되어 배치되고, 그 외에 부분, 예컨대 전극, 전압선 및/또는 신호선 등이 배치되는 부분에는 제거될 수 있다.
도 12는 본 발명의 일 실시예에 따른 일 보조 화소회로를 나타낸 배치도이다.
도 12를 참조하면, 본 실시예에 따른 보조 화소회로(PCa)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있으며, 상기 박막트랜지스터들(T1-T7)의 연결관계 및 기능 등은 전술한 도 4b와 유사한바, 이에 대한 내용은 전술한 설명을 원용한다.
본 실시예에서, 보조 화소회로(PCa)는 박막트랜지스터들(T1-T7)의 하부에만 중첩하도록 배면 금속층(BML)이 패터닝되어 배치될 수 있다.
구체적으로, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)는, 반도체층(1130)을 따라 배치된다. 반도체층(1130)은 무기 절연물질인 버퍼층이 형성된 기판 상에 배치된다.
반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들에 해당한다. 바꾸어 말하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것으로 이해할 수 있다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 부른다.
구동 박막트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 발광소자인 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역에 중첩하는 보상 게이트전극(G3)들을 구비할 수 있으며, 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1 초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1 초기화 채널영역에 중첩하는 제1 초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1 초기화 소스전극(S4) 및 제1 초기화 드레인전극(D4)을 포함할 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 양측에 위치하는 동작제어 소스전극(S4) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6), 및 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2 초기화 박막트랜지스터(T7)는 제2 초기화 채널영역에 중첩하는 제2 초기화 게이트전극(G7), 및 양측에 위치하는 제2 초기화 소스전극(S7) 및 제2 초기화 드레인전극(D7)을 포함할 수 있다.
전술한 박막트랜지스터들은 신호선들(SL, SL-1, SL+1, EL, DL), 초기화전압선(VL1, VL2) 및 구동전압선(PL)에 연결될 수 있다. 이하의 설명에서 신호선들(SL, SL-1, SL+1, EL, DL), 초기화전압선(VL1, VL2) 및 구동전압선(PL)이라고 함은, (보조)신호선들(SL, SL-1, SL+1, EL, DL), (보조)초기화전압선(VL1, VL2) 및 (보조)구동전압선(PL)을 의미하는 것으로, 상기 배선들은 전술한 메인 화소화로(PCm)와 별개로 구비될 수도 있고, 적어도 일부를 함께 공유할 수도 있다.
전술한 반도체층(1130) 상에는 절연층(들)을 사이에 두고 스캔선(SL), 이전 스캔선(SL-1), 발광 제어선(EL), 및 구동 게이트전극(G1)이 배치될 수 있다.
스캔선(SL)은 x 방향을 따라 연장될 수 있다. 스캔선(SL)의 일 영역들은 스위칭 및 보상 게이트전극(G2, G3)에 해당할 수 있다. 예컨대, 스캔선(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역이 각각 스위칭 및 보상 게이트전극(G2, G3)일 수 있다.
이전 스캔선(SL-1)은 x 방향을 따라 연장되되, 일부 영역들은 각각 제1 초기화 게이트전극(G4)에 해당할 수 있다. 예컨대, 이전 스캔선(SL-1) 중 제1 초기화 박막트랜지스터(T4)의 채널영역들과 중첩하는 영역이 각각 제1 초기화 게이트전극(G4)일 수 있다.
이후 스캔선(SL+1)은 x 방향을 따라 연장되되, 일부 영역들은 각각 제2 초기화 게이트전극(G7)에 해당할 수 있다. 예컨대, 이후 스캔선(SL+1) 중 제2 초기화 박막트랜지스터(T7)의 채널영역들과 중첩하는 영역이 각각 제2 초기화 게이트전극(G7)일 수 있다.
발광 제어선(EL)은 x 방향을 따라 연장된다. 발광 제어선(EL)의 일 영역들은 각각 동작제어 및 발광제어 게이트전극(G5, G6)에 해당할 수 있다. 예컨대, 발광 제어선(EL) 중 동작제어 및 발광제어 구동박막트랜지스터(T6, T7)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
구동 게이트전극(G1)은 플로팅 전극으로, 전술한 노드연결선(1174)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
전술한 이전 스캔선(SL-1), 스캔선(SL), 이후 스캔선(SL+1), 발광 제어선(EL), 및 구동 게이트전극(G1) 상에는 절연층(들)을 사이에 두고, 전극전압선(HL)이 배치될 수 있다.
전극전압선(HL)은 데이터선(DL) 및 구동전압선(PL)과 교차하도록 x 방향을 따라 연장될 수 있다. 전극전압선(HL)의 일부는 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 메인 스토리지 커패시터(Cst)를 형성할 수 있다. 예컨대, 구동 게이트전극(G1)은 메인 스토리지 커패시터(Cst)의 하부전극(CE1)이 되고 전극전압선(HL)의 일부는 메인 스토리지 커패시터(Cst)의 상부전극(CE2)이 될 수 있다.
메인 스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압선(PL)과 전기적으로 연결된다. 이와 관련하여, 전극전압선(HL)은 전극전압선(HL) 상에 배치된 구동전압선(PL)과 콘택홀(CNT)을 통해 접속될 수 있다. 따라서, 전극전압선(HL)은 구동전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예컨대, 전극전압선(HL)은 +5V의 정전압을 가질 수 있다. 전극전압선(HL)은 횡방향 구동전압선으로 이해할 수 있다.
구동전압선(PL)은 y 을 따라 연장되고, 구동전압선(PL)과 전기적으로 연결된 전극전압선(HL)은 y 방향에 교차하는 x 방향을 따라 연장되므로, 표시영역에서 복수의 구동전압선(PL)들과 전극전압선(HL)들은 그물 구조(mesh structure)를 이룰 수 있다.
전극전압선(HL) 상에는 절연층(들)을 사이에 두고 데이터선(DL), 구동전압선(PL), 초기화연결선(1173a, 1173b), 및 노드연결선(1174)이 배치될 수 있다.
데이터선(DL)은 y 방향으로 연장되며, 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 데이터선(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압선(PL)은 y 방향으로 연장되며, 전술한 바와 같이 콘택홀(CNT)을 통해 전극전압선(HL)에 접속된다. 또한, 콘택홀(1155)을 통해 동작제어 박막트랜지스터(T5)에 연결될 수 있다. 구동전압선(PL)은 콘택홀(1155)을 통해 동작제어 드레인전극(D5)에 접속될 수 있다.
제1 초기화전압선(VL1)은 제1 초기화연결선(1173a)을 통해 제1 초기화 박막트랜지스터(T4)에 연결되고, 제2 초기화전압선(VL2)은 제2 초기화연결선(1173b)을 통해 제2 초기화 박막트랜지스터(T7)에 연결될 수 있다. 한편, 제1 초기화전압선(VL1)과 제2 초기화전압선(VL2)은 연결부재에 의해 서로 전기적으로 연결되고 정전압(예컨대, -2V 등)을 가질 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다. 상부전극(CE2)은 스토리지 개구(SOP)를 구비하며, 상기 콘택홀(1157)은 스토리지 개구(SOP) 내에 배치될 수 있다.
데이터선(DL), 구동전압선(PL), 초기화연결선(1173), 및 노드연결선(1174) 상에는 절연층(들)을 사이에 두고 초기화전압선(VL)이 배치될 수 있다.
초기화전압선(VL1, VL2)은 유기발광다이오드(OLED)의 화소전극(121, 도 11 참조)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다. 화소전극은 발광제어 박막트랜지스터(T6)에 연결될 수 있다. 화소전극은 콘택홀(1163)을 통해 연결전극(CM)에 접속되고, 연결전극(CM)은 콘택홀(1153)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다. 다른 실시예에서, 초기화전압선(VL1, VL2)은 전극전압선(HL)과 동일한 층 상에 배치될 수 있다.
한편, 본 실시예에서, 배면 금속층(BML)은 기판(100) 상에 배치될 수 있다. 배면 금속층(BML)은 기판(100)과 반도체층(1130) 사이에 개재될 수 있다. 배면 금속층(BML)과 반도체층(1130) 사이에는 버퍼층과 같은 무기절연막이 배치될 수 있다.
배면 금속층(BML)은 박막트랜지스터들(T1-T7) 각각에 중첩하도록 배치된 복수의 중첩부들(BML1-BML7) 및 복수의 중첩부들(BML1-BML7)을 연결하는 연결부(BML-C)를 포함할 수 있다.
도 12에서는 복수의 중첩부들(BML1-BML7)이 연결부(BML-C)에 의해 모두 연결된 것을 도시하나, 본 발명이 반드시 이에 한정되는 것은 아니다. 다른 실시예로, 복수의 중첩부들(BML1-BML7)은 각각 서로 연결되지 않고 이격되어 배치될 수도 있고, 적어도 2개의 중첩부들(BML1-BML7)이 서로 연결될 수도 있다. 도 12와 같이 복수의 중첩부들(BML1-BML7)이 연결부(BML-C)에 의해 모두 연결되는 경우, 배면 금속층(BML)은 하나의 콘택홀(B-CNT)를 통해 동일한 신호 또는 정전압이 인가될 수 있다.
배면 금속층(BML)에는 정전압 또는 신호가 인가될 수 있다. 일 실시예로, 배면 금속층(BML)은 콘택홀(B-CNT)를 통해 상부의 구동전압선(PL)과 연결될 수 있다.
비교예로서, 배면 금속층이 투과영역을 제외한 컴포넌트영역에 배치되는 경우, 즉, 보조 화소회로 전면에 대응하여 배치되는 경우, 투과영역을 통해 입사한 광이 컴포넌트(예컨대, 카메라)에 의해 반사되고, 반사된 광이 다시 배면 금속층에 재반사되어 컴포넌트로 재입사됨에 따라, 컴포넌트에 이중상이 맺히는 고스트 현상이 발생할 수 있다.
이에 본 발명의 일 실시예에 따른 디스플레이 장치에서는 배면 금속층(BML)이 실제로 기능을 하기 위한 부분인 박막트랜지스터들(T1-T7)에만 대응하도록 패터닝함에 따라, 반사된 광이 다시 배면 금속층에 재반사되어 컴포넌트로 재입사하는 것을 방지할 수 있다. 또한, 배면 금속층(BML)의 패턴을 이용하여 디스플레이 패널(10)로 재입사된 광을 산란시키거나, 또는 배면 금속층(BML)이 제거된 보조 화소회로(PCa)의 배선들을 이용하여 디스플레이 패널(10)로 재입사된 광을 산란시켜 반사광이 컴포넌트로 재입사되는 것을 방지할 수 있다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시한 단면도들이다.
도 13을 참조하면, 컴포넌트영역(CA)에는 보조 부화소(PCa)들이 배치될 수 있다. 본 실시예에서, 각 보조 부화소(PCa)는 서로 중첩하여 배치된 보조 화소회로(PCa) 및 보조 표시요소, 즉 보조 유기발광다이오드(OLED')를 포함할 수 있다. 보조 화소회로(PCa) 및 보조 유기발광다이오드(OLED') 각 구성요소는 전술한 도 6과 동일 또는 유사한바, 동일 부재 번호를 갖는 구성들은 전술한 도 6의 설명을 원용한다. 이하에서는 차이점을 위주로 설명한다.
제2 평탄화층(118) 상에는 제3 평탄화층(119)이 배치될 수 있다. 본 실시예와 같이 복수의 평탄화층들(117, 118, 119)을 구비함으로써 고집적화에 유리한 구조를 구현할 수 있다. 일 실시예로, 제3 평탄화층(119)은 투과영역(TA)에 대응하여 개구를 가질 수 있다. 도 13에서는 제2 평탄화층(118)이 투과영역(TA)까지 연장되고, 하부의 절연층들(예, 제1 평탄화층(117), 층간절연층(115) 및 제2 게이트절연층(113))은 투과영역(TA)에는 배치되지 않는 것을 도시하나, 본 발명이 반드시 이에 한정되는 것은 아니다.
한편, 본 실시예에서, 화소정의막(120)은 차광 물질을 포함할 수 있다. 예컨대, 화소정의막(120)은 블랙의 색상을 갖는 안료 또는 염료를 포함하는 절연물(예, 유기절연물)을 포함할 수 있다. 이와 같이 차광막으로 구비된 화소정의막(120)은 인접 화소들 간의 혼색을 방지하고, 컴포넌트(40)에 의해 디스플레이 패널(10)로 반사된 광을 흡수하여 시인성을 개선할 수 있다.
투과영역(TA)을 통해 기판(100) 방향으로 입사된 광은 "A" 경로를 따라 진행할 수 있다. 입사된 광의 일부는 컴포넌트(40)의 표면에서 반사될 수 있고, 반사된 광은 "B" 경로를 따라 디스플레이 패널(10) 방향으로 진행할 수 있다. 이 경우, 반사된 광은 박막트랜지스터(TFT)에만 대응하도록 배치된 배면금속층(BML)의 개구를 통해 보조 회소회로(PCa)로 진행하며, 보조 회소회로(PCa)의 복잡한 패턴을 만나 산란된다. 비교예로서, 배면금속층이 보조 회소회로의 전면에 대응하여 배치되는 경우, "B" 경로를 따라 진행하는 반사된 광은 배면금속층에 의해 재반사되고 컴포넌트로 재입사될 수 있다. 이는 컴포넌트로 의도하지 않은 정보를 입력시키는 일종의 노이즈로서, 컴포넌트를 통해 출력되는 정보의 신뢰성을 저하시킬 수 있다.
이에 본 발명의 일 실시예에 따른 디스플레이 장치(1)에서는 "B" 경로를 따라 진행하는 반사광이 패터닝된 배면금속층(BML)에 의해 보조 회소회로(PCa)를 만나 산란됨으로써, 반사광이 컴포넌트(40)로 재입사되는 것을 방지할 수 있다.
도 14를 참조하면, 상부층(250) 상에는 박막봉지층(TFE)가 배치될 수 있다. 박막봉지층(TFE)은 제1 및 제2 무기봉지층(310, 330) 및 이들 사이의 유기봉지층(320)을 포함할 수 있다.
제1 및 제2 무기봉지층(310, 330)은 각각 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 또는/및 실리콘옥시나이트라이드를 포함할 수 있다. 제1 및 제2 무기봉지층(310, 330)은 화학기상증착법을 통해 형성될 수 있다.
유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 예컨대, 유기봉지층(320)은 아크릴계 수지, 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다. 유기봉지층(320)은 모노머를 경화하거나, 폴리머를 도포하여 형성할 수 있다.
입력감지층(TSL)은 감지전극 및/또는 트레이스라인 등을 포함하는 제1 도전층(MTL1)과 제2 도전층(MTL2)을 포함할 수 있다. 박막봉지층(TFE)과 제1 도전층(MTL1) 사이에는 제1 절연층(410)이 배치되고, 제1 도전층(MTL1)과 제2 도전층(MTL2) 사이에는 제2 절연층(420)이 배치될 수 있다.
제1 도전층(MTL1) 및 제2 도전층(MTL2)은 도전성 물질을 포함할 수 있다. 도전성 물질은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함할 수 있으며, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 제1 도전층(MTL1) 및 제2 도전층(MTL2)은 티타늄층, 알루미늄층, 및 티타늄층이 순차적으로 적층(Ti/Al/Ti)된 구조를 가질 수 있다.
제1 절연층(410) 및 제2 절연층(420)은 무기절연물 및/또는 유기절연물을 포함할 수 있다. 무기절연물은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이 등을 포함할 수 있다. 유기절연물은 아크릴계, 이미드계 유기물을 포함할 수 있다.
입력감지층(TSL) 상에는 광학기능층(OFL)이 배치될 수 있다. 일 실시예로, 광학기능층(OFL)은 도 14와 같이 반사 방지층을 포함할 수 있다. 광학기능층(OFL)은 입력감지층(TSL) 상에 바로 배치될 수도 있고, 도 14와 같이 제3 절연층(430)이 개재된 후 배치될 수도 있다.
광학기능층(OFL)은 도 14에 도시된 바와 같이 블랙매트릭스(510)와 컬러필터(520)들을 포함하는 필터 플레이트를 포함할 수 있다. 필터 플레이트는 각 화소마다 배치된 블랙매트릭스(510), 컬러필터(520)들과, 이들을 덮는 오버코트층(530)을 포함할 수 있다.
컬러필터(520)는 보조 부화소(Pa)의 발광영역 상에 배치될 수 있다. 컬러필터(520)는 보조 유기발광다이오드(OLED')에서 방출되는 빛의 색상에 따라 적색, 녹색, 또는 청색의 안료 또는 염료를 가질 수 있다.
블랙매트릭스(510)는 비발광영역에 위치하며, 발광영역을 둘러쌀 수 있다. 블랙매트릭스(510)는 투과영역(TA)에 위치하는 관통홀을 포함할 수 있다. 일 실시예로, 블랙매트릭스(510)는 입력감지층(TSL)의 터치전극과 중첩될 수 있다. 예컨대, 도 14에 도시된 바와 같이 터치전극을 포함하는 입력감지층(TSL)의 제2 도전층(MTL2)은 블랙매트릭스(510)에 중첩할 수 있다. 블랙매트릭스(510)는 블랙의 색상을 갖는 안료 또는 염료를 포함하는 절연물(예, 유기절연물)을 포함할 수 있다.
상술한 도 13 및 도 14에서는 컴포넌트영역(CA)에 위치한 보조 부화소(Pa)를 기준으로 설명하였으나, 해당 구조는 전술한 메인 부화소(Pm)에도 적용될 수 있음은 물론이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
100: 기판
DA: 표시영역
MDA: 메인표시영역
CA: 컴포넌트영역
NDA: 주변영역
Pm: 메인 부화소
Pa: 보조 부화소
MM1: 제1 도전층
MM2: 제2 도전층
H1: 복수의 제1 홀
H2: 복수의 제2 홀

Claims (24)

  1. 메인표시영역, 컴포넌트영역 및 주변영역을 포함하는 디스플레이 패널에 있어서,
    기판;
    상기 메인표시영역에 대응하여 상기 기판 상에 배치된, 메인 화소회로 및 상기 메인 화소회로와 연결된 메인 표시요소;
    상기 컴포넌트영역에 대응하여 상기 기판 상에 배치된, 보조 표시요소;
    상기 주변영역에 대응하여 상기 기판 상에 배치된, 보조 화소회로;
    상기 보조 표시요소와 상기 보조 화소회로를 연결하는, 연결배선; 및
    상기 컴포넌트영역에 대응하여 상기 보조 표시요소와 중첩하여 개재되며, 복수의 제1 홀을 갖는, 제1 도전층;
    을 구비하는, 디스플레이 패널.
  2. 제1항에 있어서,
    상기 보조 표시요소는 보조 화소전극을 포함하고,
    상기 제1 도전층은 상기 기판과 상기 연결배선 사이에 개재되는, 디스플레이 패널.
  3. 제2항에 있어서,
    상기 제1 도전층의 상기 기판 상으로의 정사영 이미지는 상기 보조 화소전극과 완전히 중첩되는, 디스플레이 패널.
  4. 제2항에 있어서,
    상기 제1 도전층의 면적은 상기 보조 화소전극의 면적과 동일하거나 작은, 디스플레이 패널.
  5. 제2항에 있어서,
    상기 메인 화소회로는,
    반도체층, 게이트전극 및 상기 반도체층과 연결된 전극층을 포함하는 박막 트랜지스터; 및
    상기 게이트전극과 일체(一體)인 하부전극 및 상기 하부전극 상에 배치된 상부전극을 포함하는 스토리지커패시터;를 구비하고,
    상기 제1 도전층은 상기 게이트전극 또는 상기 상부전극과 동일 물질을 포함하는, 디스플레이 패널.
  6. 제1항에 있어서,
    상기 제1 도전층은 상기 연결배선과 전기적으로 연결된, 디스플레이 패널.
  7. 제1항에 있어서,
    상기 복수의 제1 홀 각각의 일 방향을 따르는 폭은 0.5㎛ 이상인, 디스플레이 패널.
  8. 제1항에 있어서,
    상기 복수의 제1 홀의 면적은 상기 제1 도전층의 면적의 50%이하인, 디스플레이 패널.
  9. 제1항에 있어서,
    상기 복수의 제1 홀 각각은 다각형, 원형, 타원형, 비정형 중 적어도 하나의 형상이 규칙적 또는 불규칙적으로 배열된, 디스플레이 패널.
  10. 제1항에 있어서,
    상기 복수의 제1 홀은 일 방향으로 연장된 스트라이프(stripe) 형상인, 디스플레이 패널.
  11. 제5항에 있어서,
    상기 컴포넌트영역에 대응하여 상기 기판과 상기 보조 표시요소 사이에 개재되며 복수의 제2 홀을 갖는 제2 도전층을 더 포함하는, 디스플레이 패널.
  12. 제11항에 있어서,
    상기 제2 도전층은 상기 제1 도전층 상에 배치되는, 디스플레이 패널.
  13. 제11항에 있어서,
    상기 메인 화소회로는,
    반도체층, 게이트전극 및 상기 반도체층과 연결된 전극층을 포함하는 박막 트랜지스터; 및
    상기 게이트전극과 일체(一體)인 하부전극 및 상기 하부전극 상에 배치된 상부전극을 포함하는 스토리지커패시터;를 구비하고,
    상기 제1 도전층은 상기 게이트전극과 동일 물질을 포함하고,
    상기 제2 도전층은 상기 상부전극과 동일 물질을 포함하는, 디스플레이 패널.
  14. 제11항에 있어서,
    상기 제1 도전층과 상기 제2 도전층은 전기적으로 연결된, 디스플레이 패널.
  15. 제1항에 있어서,
    상기 보조 표시요소는 보조 화소전극을 포함하고,
    상기 제1 도전층은 상기 기판과 상기 연결배선 사이에 개재되는, 디스플레이 패널.
  16. 메인표시영역, 컴포넌트영역 및 주변영역을 포함하는 디스플레이 패널에 있어서,
    기판;
    상기 메인표시영역에 대응한 상기 기판 상에 배치되고, 메인 화소회로 및 상기 메인 화소회로와 연결된 메인 표시요소;
    상기 컴포넌트영역에 대응한 상기 기판 상에 배치되고, 보조 화소회로 및 상기 보조 화소회로와 연결된 보조 표시요소;
    상기 컴포넌트영역에 대응하여 상기 보조 화소회로 및 상기 보조 표시요소의 일측에 위치하는, 투과부; 및
    상기 기판과 상기 보조 화소회로 사이에 개재된, 배면 금속층;을 구비하고,
    상기 보조 화소회로는 적어도 하나의 박막트랜지스터를 포함하고, 상기 배면 금속층은 상기 박막트랜지스터와 중첩되도록 패터닝된, 디스플레이 패널.
  17. 제16항에 있어서,
    상기 배면 금속층은 상기 박막트랜지스터에만 중첩되는, 디스플레이 패널.
  18. 제16항에 있어서,
    상기 보조 화소회로는 제1 박막트랜지스터 및 제2 박막트랜지스터를 포함하고,
    상기 배면 금속층은 상기 제1 박막트랜지스터 및 상기 제2 박막트랜지스터에 각각 중첩하는 중첩부들 및 상기 중첩부들을 연결하는 연결부를 포함하는, 디스플레이 패널.
  19. 제16항에 있어서,
    상기 배면 금속층에는 신호 또는 정전압이 인가되는, 디스플레이 패널.
  20. 제16항에 있어서,
    상기 보조 표시요소는 보조 화소전극을 포함하고,
    상기 디스플레이 패널은,
    상기 보조 화소전극의 중앙부를 노출시키는 개구를 가지며, 차광 물질이 포함된 화소정의막을 더 포함하는, 디스플레이 패널.
  21. 메인표시영역, 컴포넌트영역 및 주변영역을 포함하는 디스플레이 패널; 및
    상기 컴포넌트영역에 대응하도록 상기 디스플레이 패널 하부에 배치된, 컴포넌트;를 구비한 디스플레이 장치에 있어서,
    상기 디스플레이 패널은,
    기판;
    상기 메인표시영역에 대응하여 상기 기판 상에 배치된, 메인 화소회로 및 상기 메인 화소회로와 연결된 메인 표시요소;
    상기 컴포넌트영역에 대응하여 상기 기판 상에 배치된, 보조 표시요소;
    상기 주변영역에 대응하여 상기 기판 상에 배치된, 보조 화소회로;
    상기 보조 표시요소와 상기 보조 화소회로를 연결하는, 연결배선; 및
    상기 컴포넌트영역에 대응하여 상기 기판과 상기 보조 표시요소 사이에 개재되며, 복수의 제1 홀을 갖는, 제1 도전층;
    를 구비하는, 디스플레이 장치.
  22. 제21항에 있어서,
    상기 보조 표시요소는 보조 화소전극을 포함하고,
    상기 제1 도전층은 상기 기판과 상기 보조 화소전극 사이에 개재되는, 디스플레이 장치.
  23. 제21항에 있어서,
    상기 제1 도전층의 상기 기판 상으로의 정사영 이미지는 상기 보조 화소전극과 완전히 중첩되는, 디스플레이 장치.
  24. 제21항에 있어서,
    상기 제1 도전층은 상기 연결배선과 전기적으로 연결된, 디스플레이 장치.
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