KR20210131509A - 화소 및 이를 포함하는 표시장치 - Google Patents

화소 및 이를 포함하는 표시장치 Download PDF

Info

Publication number
KR20210131509A
KR20210131509A KR1020200049482A KR20200049482A KR20210131509A KR 20210131509 A KR20210131509 A KR 20210131509A KR 1020200049482 A KR1020200049482 A KR 1020200049482A KR 20200049482 A KR20200049482 A KR 20200049482A KR 20210131509 A KR20210131509 A KR 20210131509A
Authority
KR
South Korea
Prior art keywords
film transistor
thin film
transistor
sub
gate electrode
Prior art date
Application number
KR1020200049482A
Other languages
English (en)
Inventor
김근우
곽혜나
김상섭
김한빛
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200049482A priority Critical patent/KR20210131509A/ko
Priority to US17/079,765 priority patent/US20210335953A1/en
Priority to CN202110256273.2A priority patent/CN113554988A/zh
Publication of KR20210131509A publication Critical patent/KR20210131509A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3258—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the voltage across the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H01L27/3276—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0852—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor being a dynamic memory with more than one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0219—Reducing feedthrough effects in active matrix panels, i.e. voltage changes on the scan electrode influencing the pixel voltage due to capacitive coupling
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0257—Reduction of after-image effects
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Abstract

본 발명의 일 실시예는, 도체층과 게이트전극을 포함하는 구동박막트랜지스터; 및 상기 구동박막트랜지스터의 상기 게이트전극과 상기 반도체층에 연결된 제1박막트랜지스터;를 포함하고, 상기 제1박막트랜지스터는, 제1전압레벨의 제1스캔신호를 인가받는 제1게이트전극을 포함하는 제1서브박막트랜지스터; 및 상기 제1전압레벨의 반전인 제2전압레벨의 제2스캔신호를 상기 제1스캔신호와 동시에 인가받는 제2게이트전극을 포함하는 제2서브박막트랜지스터;를 포함하는 화소를 개시한다.

Description

화소 및 이를 포함하는 표시장치{Pixel and Display device comprising the pixel}
본 발명의 실시예들은 화소 및 이를 포함하는 표시장치에 관한 것이다.
표시장치는 표시요소 및 표시요소에 인가되는 전기적 신호를 제어하기 위한 화소회로를 포함하는 복수의 화소들을 구비한다. 화소회로는 박막트랜지스터(TFT; Thin Film Transistor), 커패시터 및 복수의 배선들을 포함한다. 화소회로가 복잡해짐에 따라 표시 품질 또한 향상된 표시장치를 제공하기 위한 연구가 활발히 진행되고 있다.
본 발명의 실시예들은 잔상 현상을 방지할 수 있는 표시장치를 제공한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 화소는, 도체층과 게이트전극을 포함하는 구동박막트랜지스터; 및 상기 구동박막트랜지스터의 상기 게이트전극과 상기 반도체층에 연결된 제1박막트랜지스터;를 포함하고, 상기 제1박막트랜지스터는, 제1전압레벨의 제1스캔신호를 인가받는 제1게이트전극을 포함하는 제1서브박막트랜지스터; 및 상기 제1서브박막트랜지스터와 병렬 연결되고, 상기 제1전압레벨의 반전인 제2전압레벨의 제2스캔신호를 상기 제1스캔신호와 동시에 인가받는 제2게이트전극을 포함하는 제2서브박막트랜지스터;를 포함한다.
상기 제1서브박막트랜지스터는 P채널 박막트랜지스터이고, 상기 제2서브박막트랜지스터는 N채널 박막트랜지스터일 수 있다.
상기 화소는, 상기 제1서브박막트랜지스터에 상기 제1스캔신호를 인가하며 상기 제1서브박막트랜지스터에 연결된 제1스캔선; 및 상기 제2서브박막트랜지스터에 상기 제2스캔신호를 인가하며 상기 제2서브박막트랜지스터에 연결된 제2스캔선;을 더 포함하고, 평면상, 상기 제1스캔선과 상기 제2스캔선은 상기 구동박막트랜지스터를 사이에 두고 평행하게 연장될 수 있다.
상기 화소는, 상기 제1서브박막트랜지스터의 반도체층과 상기 구동박막트랜지스터의 게이트전극을 연결하는 제1노드전극; 및 상기 제2서브박막트랜지스터의 반도체층과 상기 구동박막트랜지스터의 게이트전극을 연결하는 제2노드전극;을 더 포함할 수 있다.
상기 화소는, 상기 구동박막트랜지스터와 중첩하는 커패시터;를 더 포함할 수 있다.
상기 화소는, 상기 제1노드전극과 동일층에 배치된 데이터선 및 구동전압선을 더 포함하할 수 있다.
상기 구동박막트랜지스터는 P채널 박막트랜지스터일 수 있다.
일 실시예에서, 상기 제1서브박막트랜지스터와 상기 제2서브박막트랜지스터는 각각 실리콘 반도체를 포함하는 반도체층을 포함할 수 있다.
다른 실시예에서, 상기 제1서브박막트랜지스터는 실리콘 반도체를 포함하는 반도체층을 포함하고, 상기 제2서브박막트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함할 수 있다.
상기 화소는, 상기 구동박막트랜지스터의 게이트전극과 초기화전압선에 연결된 제2박막트랜지스터;를 더 포함할 수 있다.
상기 제2박막트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 따른 화소는, 반도체층과 게이트전극을 포함하는 구동박막트랜지스터; 및 상기 구동박막트랜지스터의 상기 게이트전극과 상기 반도체층에 연결된 박막트랜지스터;를 포함하고, 상기 박막트랜지스터는, 제1전압레벨의 제1스캔신호를 인가받는 제1게이트전극과 상기 제1전압레벨의 반전인 제2전압레벨의 제2스캔신호를 상기 제1스캔신호와 동일 타이밍에 인가받는 제2게이트전극을 포함하는 제1서브박막트랜지스터; 및 상기 제1서브박막트랜지스터와 직렬 연결되고, 상기 제1스캔신호를 인가받는 제3게이트전극을 포함하는 제2서브박막트랜지스터;를 포함한다.
상기 화소는, 상기 제1서브박막트랜지스터의 제1게이트전극과 상기 제2서브박막트랜지스터의 제3게이트전극에 연결된 제1스캔선; 및 상기 제1서브박막트랜지스터의 제2게이트전극에 연결된 제2스캔선;을 더 포함할 수 있다.
상기 제2게이트전극은 상기 제1게이트전극의 하부층에 배치되고, 상기 제3게이트전극은 상기 제1게이트전극과 동일층에 배치될 수 있다.
상기 화소는, 상기 구동박막트랜지스터와 중첩하는 커패시터;를 더 포함할 수 있다.
상기 화소는, 상기 박막트랜지스터의 반도체층과 상기 구동박막트랜지스터의 게이트전극을 연결하는 노드전극; 및 상기 노드전극과 동일층에 배치된 데이터선 및 구동전압선;을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 복수의 화소들을 포함하고, 상기 복수의 화소들 각각은, 반도체층과 게이트전극을 포함하는 구동박막트랜지스터; 및 상기 구동박막트랜지스터의 상기 게이트전극과 상기 반도체층에 연결된 박막트랜지스터;를 포함하고, 상기 박막트랜지스터는, 제1전압레벨의 제1스캔신호를 인가받는 제1게이트전극을 포함하는 제1서브박막트랜지스터; 및 상기 제1전압레벨의 반전인 제2전압레벨의 제2스캔신호를 상기 제1스캔신호와 동시에 인가받는 제2게이트전극을 포함하는 제2서브박막트랜지스터;를 포함한다.
상기 제1서브박막트랜지스터와 상기 제2서브박막트랜지스터는 병렬 연결되고, 상기 제1서브박막트랜지스터는 P채널 박막트랜지스터이고, 상기 제2서브박막트랜지스터는 N채널 박막트랜지스터일 수 있다.
상기 제1서브박막트랜지스터는 실리콘 반도체를 포함하는 반도체층을 포함하고, 상기 제2서브박막트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함할 수 있다.
상기 제2서브박막트랜지스터는 상기 제2스캔신호와 동시에 상기 제1스캔신호를 인가받는 제3게이트전극을 더 포함하고, 상기 제3게이트전극은 상기 제2게이트전극의 하부층에 배치되고, 상기 제1게이트전극과 동일층에 배치될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 표시장치는 잔상 현상을 방지하여 고품질의 이미지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 간략하게 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 화소를 나타낸 등가 회로도이다.
도 4는 도 3에 도시된 화소의 구동을 나타내는 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 화소를 나타낸 등가 회로도이다.
도 6은 도 5에 도시된 화소의 구동을 나타내는 타이밍도이다.
도 7은 도 5에 도시된 화소회로의 평면도이다.
도 7a는 도 7의 일부의 확대 평면도이다.
도 8a 및 도 8b는 도 7a의 IIa-IIa' 및 IIb-IIb'를 따라 절취한 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 화소를 나타낸 등가 회로도이다.
도 10은 도 9에 도시된 화소회로의 평면도이다.
도 10a는 도 10의 일부에 대한 확대 평면도이다.
도 11은 도 10a의 III-III'를 따라 절취한 단면도들이다.
도 12는 본 발명의 일 실시예에 따른 화소를 나타낸 등가회로도이다.
도 13은 도 12에 도시된 화소회로의 평면도이다.
도 13a는 도 13의 일부에 대한 확대 평면도이다.
도 14a 및 도 14b는 도 13a의 IVa-IVa' 및 IVb-IVb'를 따라 절취한 단면도들이다.
도 15는 본 발명의 일실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1방향 또는 제2방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1방향 또는 제2방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, 제1구성요소가 제2구성요소에 "중첩"한다는 제1구성요소가 제2구성요소의 위 또는 아래에 위치함을 의미한다.
이하의 실시예에서, X와 Y가 연결되어 있다고 할 때, X와 Y가 전기적으로 연결되어 있는 경우, X와 Y가 기능적으로 연결되어 있는 경우, X와 Y가 직접 연결되어 있는 경우를 포함할 수 있다. 여기에서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)일 수 있다. 따라서, 소정의 연결 관계, 예를 들면, 도면 또는 상세한 설명에 표시된 연결 관계에 한정되지 않고, 도면 또는 상세한 설명에 표시된 연결 관계 이외의 것도 포함할 수 있다.
X와 Y가 전기적으로 연결되어 있는 경우는, 예를 들어, X와 Y의 전기적인 연결을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드 등)가, X와 Y 사이에 1개 이상 연결되는 경우를 포함할 수 있다.
이하의 실시예에서, 소자 상태와 연관되어 사용되는 "온(ON)"은 소자의 활성화된 상태를 지칭하고, "오프(OFF)"는 소자의 비활성화된 상태를 지칭할 수 있다. 소자에 의해 수신된 신호와 연관되어 사용되는 "온"은 소자를 활성화하는 신호를 지칭하고, "오프"는 소자를 비활성화하는 신호를 지칭할 수 있다. 소자는 하이레벨의 전압 또는 로우레벨의 전압에 의해 활성화될 수 있다. 예를 들어, P채널 트랜지스터는 로우레벨 전압에 의해 활성화되고, N채널 트랜지스터는 하이레벨 전압에 의해 활성화된다. 따라서, P채널 트랜지스터와 N채널 트랜지스터에 대한 "온" 전압은 반대(낮음 대 높음) 전압 레벨임을 이해해야 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치를 간략하게 나타낸 단면도로서, 도 1의 I-I'선에 따른 단면에 대응할 수 있다.
본 발명의 실시예들에 따른 표시장치는 스마트폰, 휴대폰, 스마트 워치, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
표시장치(1)는 화상이 표시되는 표시영역(DA)과 표시영역(DA) 주변에 배치되는 주변영역(PA)을 포함할 수 있다. 표시장치(1)는 표시영역(DA)에 배치된 복수의 화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
표시장치(1)는 다양한 형상으로 마련될 수 있으며, 예를 들어, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 마련될 수 있다. 표시장치가 직사각형의 판상으로 마련되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 본 발명의 일 실시예에서는 설명의 편의를 위해 표시장치가 한쌍의 장변과 한쌍의 단변을 갖는 직사각 형상인 경우를 나타내며, 단변의 연장 방향을 제1방향(x방향), 장변의 연장 방향을 제2방향(y방향), 장변과 단변의 연장 방향에 수직한 방향을 제3방향(z방향)으로 표시하였다. 다른 실시예에서 표시장치(1)는 비사각 형상일 수 있다. 비사각 형상은, 예를 들어 원형, 타원형, 일부가 원형인 다각형, 사각형을 제외한 다각형일 수 있다.
표시영역(DA)을 평면 형상으로 볼 때, 표시영역(DA)은 도 1과 같이 직사각형 형상일 수 있다. 다른 실시예로, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등일 수 있다.
주변영역(PA)은 표시영역(DA) 주변에 배치되는 영역으로, 화소들이 배치되지 않은 일종의 비표시영역일 수 있다. 표시영역(DA)은 외곽영역(PA)에 의해 전체적으로 둘러싸일 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 표시장치(1)는 무기 발광 표시장치(Inorganic Light Emitting Display 또는 무기 EL 표시장치), 퀀텀닷 발광 표시장치(Quantum dot Light Emitting Display)와 같은 표시장치일 수 있다.
도 2를 참조하면, 표시장치(1)는 표시 패널(10), 표시 패널(10) 상에 배치되는 입력감지층(40), 및 광학 기능층(50)을 포함할 수 있으며, 이들은 윈도우(60)로 커버될 수 있다.
표시 패널(10)은 이미지를 표시할 수 있다. 표시 패널(10)은 표시영역(DA)에 배치된 화소들을 포함한다. 화소들은 표시요소를 포함할 수 있다. 표시요소는 화소회로에 연결될 수 있다. 표시요소는 유기발광다이오드, 또는 퀀텀닷 유기발광다이오드 등을 포함할 수 있다.
입력감지층(40)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득한다. 입력감지층(40)은 감지전극(sensing electrode 또는 touch electrode) 및 감지전극과 연결된 트레이스라인(trace line)들을 포함할 수 있다. 입력감지층(40)은 표시 패널(10) 위에 배치될 수 있다. 입력감지층(40)은 뮤추얼 캡 방식 또는/및 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
입력감지층(40)은 표시 패널(10) 상에 직접 형성되거나, 별도로 형성된 후 광학 투명 점착제(optical clear adhesive)와 같은 점착층을 통해 결합될 수 있다. 예컨대, 입력감지층(40)은 표시 패널(10)을 형성하는 공정 이후에 연속적으로 형성될 수 있으며, 이 경우 입력감지층(40)은 표시 패널(10)의 일부일 수 있으며, 입력감지층(40)과 표시 패널(10) 사이에는 점착층이 개재되지 않을 수 있다. 도 2에는 입력감지층(40)이 표시 패널(10)과 광학 기능층(50) 사이에 개재된 것을 도시하지만, 다른 실시예로서, 입력감지층(40)은 광학 기능층(50) 위에 배치될 수 있다.
광학 기능층(50)은 반사 방지층을 포함할 수 있다. 반사 방지층은 윈도우(60)를 통해 외부에서 표시 패널(10)을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자 및 편광자 자체 또는 보호필름이 반사방지 층의 베이스층으로 정의될 수 있다.
다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시 패널(10)의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
광학 기능층(50)은 렌즈층을 포함할 수 있다. 렌즈층은 표시 패널(10)에서 방출되는 빛의 출광 효율을 향상시키거나, 색편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학 기능층(50)은 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.
일 실시예에서, 광학 기능층(50)은 표시 패널(10) 및/또는 입력감지층(40)을 형성하는 공정 이후에 연속적으로 형성될 수 있다. 이 경우, 광학 기능층(50)과 표시 패널(10) 및/또는 입력감지층(40) 사이에는 점착층이 개재되지 않을 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소를 나타낸 등가 회로도이다. 도 4는 도 3에 도시된 화소의 구동을 나타내는 타이밍도이다.
도 3을 참조하면, 화소(P1)는 표시요소로서 유기발광다이오드(OLED) 및 유기발광다이오드(OLED)에 연결된 화소회로(PC1)를 포함할 수 있다. 화소회로(PC1)는 제1 내지 제7 트랜지스터들(T1 내지 T7)을 포함하고, 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라, 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각의 제1단자는 소스단자 또는 드레인단자이고, 제2단자는 제1단자와 다른 단자일 수 있다. 예컨대, 제1단자가 소스단자인 경우 제2단자는 드레인단자일 수 있다. 일 실시예에서, 제1 내지 제7트랜지스터들(T1 내지 T7)은 PMOS(p-channel MOSFET)로 구현될 수 있다.
화소회로(PC1)는 제1스캔신호(GW)를 전달하는 제1스캔선(SL1), 제2스캔신호(GI)를 전달하는 제2스캔선(SL2), 제3스캔신호(GB)를 전달하는 제3스캔선(SL3), 발광제어신호(EM)를 전달하는 발광제어선(EL) 및 데이터신호(DATA)를 전달하는 데이터선(DL)에 연결될 수 있다.
화소회로(PC1)는 또한 구동전압선(PL) 및 제1초기화전압선(VL1)과 제2초기화전압선(VL2)에 연결될 수 있다. 구동전압선(PL)은 제1트랜지스터(T1)에 구동전압(ELVDD)을 전달할 수 있다. 제1초기화전압선(VL1)은 초기화전압(Vint)을 제1트랜지스터(T1)의 게이트단자로 전달할 수 있다. 제2초기화전압선(VL2)은 초기화전압(Vint)을 유기발광다이오드(OLED)로 전달할 수 있다.
제1트랜지스터(T1)는 제2노드(N2)에 연결된 게이트단자, 제1노드(N1)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류를 공급한다.
제2트랜지스터(T2)(스위칭 트랜지스터)는 제1스캔선(SL1)에 연결된 게이트단자, 데이터선(DL)에 연결된 제1단자, 제1노드(N1)(또는 제1트랜지스터(T1)의 제1단자)에 연결된 제2단자를 포함한다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1노드(N1)로 전달하는 스위칭 동작을 수행할 수 있다.
제3트랜지스터(T3)(보상 트랜지스터)는 제1스캔선(SL1)에 연결된 게이트단자, 제2노드(N2)(또는 제1트랜지스터(T1)의 게이트단자)에 연결된 제1단자, 제3노드(N3)(또는 제1트랜지스터(T1)의 제2단자)에 연결된 제2단자를 포함한다. 제3트랜지스터(T3)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킬 수 있다. 제3트랜지스터(T3)는 둘 이상의 트랜지스터가 직렬 연결된 구조일 수 있다.
제4트랜지스터(T4)(제1초기화 트랜지스터)는 제2주사선(SL2)에 연결된 게이트단자, 제1초기화전압선(VL1)에 연결된 제1단자, 제2노드(N2)에 연결된 제2단자를 포함한다. 제4트랜지스터(T4)는 제2주사선(SL2)을 통해 전달받은 제2스캔신호(GI)에 따라 턴온되어 제1초기화전압(Vint)을 제1트랜지스터(T1)의 게이트단자에 전달하여 제1트랜지스터(T1)의 게이트 전압을 초기화시킬 수 있다. 제4트랜지스터(T4)는 둘 이상의 트랜지스터가 직렬 연결된 구조일 수 있다.
제5트랜지스터(T5)(제1발광제어 트랜지스터)는 발광제어선(EL)에 연결된 게이트단자, 구동전압선(PL)에 연결된 제1단자, 제1노드(N1)에 연결된 제2단자를 포함한다. 제6트랜지스터(T6)(제2발광제어 트랜지스터)는 발광제어선(EL)에 연결된 게이트단자, 제3노드(N3)에 연결된 제1단자, 유기발광다이오드(OLED)의 화소전극에 연결된 제2단자를 포함한다. 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 유기발광다이오드(OLED)에 전류가 흐르게 된다.
제7트랜지스터(T7)(제2초기화 트랜지스터)는 제3스캔선(SL3)에 연결된 게이트단자, 제6트랜지스터(T6)의 제2단자 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, 제2초기화전압선(VL2)에 연결된 제2단자를 포함한다. 제7트랜지스터(T7)는 제3스캔선(SL3)을 통해 전달받은 제3스캔신호(GB)에 따라 턴온되어 초기화전압(Vint)을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)의 화소전극의 전압을 초기화시킬 수 있다. 제7트랜지스터(T7)는 생략될 수 있다.
커패시터(Cst)는 제2노드(N2)에 연결된 제1전극 및 구동전압선(PL)에 연결된 제2전극을 포함한다.
유기발광다이오드(OLED)는 화소전극 및 화소전극을 마주하는 공통전극을 포함하고, 공통전극은 공통전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류를 전달받아 소정의 색으로 발광함으로써 이미지를 표시할 수 있다. 공통전극은 복수의 화소(P1)들에 공통일 수 있다.
도 4를 참조하면, 화소(P1)는 한 프레임 동안 제1기간(t1), 제2기간(t2) 및 제3기간(t3)으로 동작한다. 제1스캔신호(GW)와 제2스캔신호(GI)는 1수평기간(1H) 동안 온 전압으로 인가될 수 있다. 여기서, 온 전압은 트랜지스터의 턴-온 전압으로, 로우레벨의 전압일 수 있다. 도 4에서는 도시되지 않았으나, 제3스캔신호(GB)는 제1스캔신호(GW)와 동일한 타이밍에 로우레벨의 온 전압으로 인가될 수 있다.
제1기간(t1)은 제1트랜지스터(T1)의 게이트단자가 연결된 제2노드(N2)를 초기화하고 제1트랜지스터(T1)의 게이트단자에 온 바이어스를 인가하는 초기화기간이다. 제1기간(t1)에, 로우레벨의 제2스캔신호(GI)가 제2스캔선(SL2)으로 인가되고, 이에 따라 제4트랜지스터(T4)가 턴온되며, 제1초기화전압선(VL1)으로부터 공급되는 초기화전압(Vint)에 의해 제2노드(N2)의 전압, 즉 제1트랜지스터(T1)의 게이트단자의 전압이 초기화된다.
제2기간(t2)은 문턱전압보상 및 데이터기입 기간이다. 제2기간(t2)에, 로우레벨의 제1스캔신호(GW)가 제1스캔선(SL1)으로 인가되고, 이에 따라 제2트랜지스터(T2)가 턴온되며, 데이터선(DL)으로부터 공급된 데이터신호(DATA)가 제1노드(N1)로 전달된다. 제2트랜지스터(T2)의 턴온과 동시에 제3트랜지스터(T3)가 턴온되어 제1트랜지스터(T1)가 다이오드 연결되고, 데이터신호(DATA)에서 제1트랜지스터(T1)의 문턱전압이 보상된 보상 전압이 제2노드(N2), 즉 제1트랜지스터(T1)의 게이트단자에 인가된다. 이에 따라 커패시터(Cst)의 양단에는 각각 구동전압(ELVDD)과 보상전압이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
제1 및 제2기간(t1 및 t2) 동안 발광제어선(EL)에 공급되는 발광제어신호(EM)는 하이레벨을 유지하고, 제3기간(t3)에 발광제어신호(EM)는 하이레벨에서 로우레벨로 천이된다. 제3기간(t3)은 유기발광다이오드(OLED)가 발광하는 발광기간이다. 제3기간(t3)에, 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴온된다. 그리고, 커패시터(Cst)에 저장된 전하에 대응하는 구동전류가 제1트랜지스터(T1)를 통해 유기발광다이오드(OLED)에 공급되어 유기발광다이오드(OLED)가 발광한다.
제2기간(t2)에서 제3기간(t3)으로 전환될 때, 턴온되었된 제3트랜지스터(T3)가 턴오프됨에 따라 제3트랜지스터(T3)의 게이트단자와 제1단자 사이에 형성된 기생 커패시턴스(Cgs)에 의해 제2노드(N2), 즉 제1트랜지스터(T1)의 게이트단자의 전압(VG)이 변화할 수 있다. 제1트랜지스터(T1)의 게이트단자의 전압 변화량을 킥백전압(ΔVKB)이라 한다. 화소가 블랙을 표시하다가 화이트 표시로 바뀌는 경우, 킥백전압(ΔVKB)에 의해 이미지에서 순간잔상이 발생할 수 있다.
킥백전압(ΔVKB)은 제3트랜지스터(T3)의 기생 커패시턴스(Cgs) 크기에 비례하므로, 순간잔상을 감소시키기 위해 제3트랜지스터(T3)의 기생 커패시턴스(Cgs)를 줄여 킥백전압(ΔVKB)을 감소시킬 필요가 있다.
도 5는 본 발명의 일 실시예에 따른 화소를 나타낸 등가 회로도이다. 도 6은 도 5에 도시된 화소의 구동을 나타내는 타이밍도이다.
도 5를 참조하면, 화소(P2)는 표시요소로서 유기발광다이오드(OLED) 및 유기발광다이오드(OLED)에 연결된 화소회로(PC2)를 포함할 수 있다. 화소회로(PC2)는 제1 내지 제7 트랜지스터들(T1, T2, T3A, T4, T5, T6, T7)을 포함하고, 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라, 제1 내지 제7 트랜지스터들(T1, T2, T3A, T4, T5, T6, T7) 각각의 제1단자는 소스단자 또는 드레인단자이고, 제2단자는 제1단자와 다른 단자일 수 있다. 예컨대, 제1단자가 소스단자인 경우 제2단자는 드레인단자일 수 있다.
일 실시예에서, 제1 내지 제7트랜지스터들(T1, T2, T3A, T4, T5, T6, T7) 중 제3-2트랜지스터(T32)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)으로 구현될 수 있다.
화소회로(PC2)는 제1스캔신호(GW)를 전달하는 제1스캔선(SL1), 제2스캔신호(GI)를 전달하는 제2스캔선(SL2), 제3스캔신호(GB)를 전달하는 제3스캔선(SL3), 제4스캔신호(GWn)를 전달하는 제4스캔선(SL4), 발광제어신호(EM)를 전달하는 발광제어선(EL) 및 데이터신호(DATA)를 전달하는 데이터선(DL)에 연결될 수 있다.
화소회로(PC2)는 또한 구동전압선(PL) 및 제1초기화전압선(VL1)과 제2초기화전압선(VL2)에 연결될 수 있다. 구동전압선(PL)은 제1트랜지스터(T1)에 구동전압(ELVDD)을 전달할 수 있다. 제1초기화전압선(VL1)은 초기화전압(Vint)을 제1트랜지스터(T1)의 게이트단자로 전달할 수 있다. 제2초기화전압선(VL2)은 초기화전압(Vint)을 유기발광다이오드(OLED)로 전달할 수 있다.
제1트랜지스터(T1)는 제2노드(N2)에 연결된 게이트단자, 제1노드(N1)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류를 공급한다.
제2트랜지스터(T2)(스위칭 트랜지스터)는 제1스캔선(SL1)에 연결된 게이트단자, 데이터선(DL)에 연결된 제1단자, 제1노드(N1)(또는 제1트랜지스터(T1)의 제1단자)에 연결된 제2단자를 포함한다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1노드(N1)으로 전달하는 스위칭 동작을 수행할 수 있다.
제3트랜지스터(T3A)(보상 트랜지스터)는 병렬 연결된 두 개의 서브트랜지스터들을 포함할 수 있다. 예컨대, 제3트랜지스터(T3A)는 제1서브트랜지스터로서 제3-1트랜지스터(T31) 및 제2서브트랜지스터로서 제3-2트랜지스터(T32)를 포함할 수 있다. 제3-1트랜지스터(T31)는 NMOS(n-channel MOSFET)이고, 제3-2트랜지스터(T32)는 PMOS(p-channel MOSFET)일 수 있다.
제3-1트랜지스터(T31)는 제1스캔선(SL1)에 연결된 게이트단자, 제2노드(N2)(또는 제1트랜지스터(T1)의 게이트단자)에 연결된 제1단자, 제3노드(N3)(또는 제1트랜지스터(T1)의 제2단자)에 연결된 제2단자를 포함한다. 제3-2트랜지스터(T32)는 제4스캔선(SL4)에 연결된 게이트단자, 제2노드(N2)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제3-1트랜지스터(T31)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되고, 제3-2트랜지스터(T32)는 제4스캔선(SL4)을 통해 전달받은 제4스캔신호(GWn)에 따라 턴온될 수 있다. 제4스캔신호(GWn)는 제1스캔신호(GW)가 반전된 신호일 수 있다. 제3-1트랜지스터(T31)와 제3-2트랜지스터(T32)는 동시에 턴온되고, 턴온된 제3-1트랜지스터(T31)와 제3-2트랜지스터(T32)는 제1트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4트랜지스터(T4)(제1초기화 트랜지스터)는 직렬 연결된 두 개의 서브트랜지스터들을 포함할 수 있다. 예컨대, 제4트랜지스터(T4)는 제1서브트랜지스터로서 제4-1트랜지스터(T41) 및 제2서브트랜지스터로서 제4-2트랜지스터(T42)를 포함할 수 있다. 제4-1트랜지스터(T41)와 제4-2트랜지스터(T42)는 PMOS(p-channel MOSFET)일 수 있다.
제4-1트랜지스터(T41)는 제2주사선(SL2)에 연결된 게이트단자, 제4-2트랜지스터(T42)의 제2단자에 연결된 제1단자, 제2노드(N2)에 연결된 제2단자를 포함한다. 제4-2트랜지스터(T42)는 제2주사선(SL2)에 연결된 게이트단자, 제1초기화전압선(VL1)에 연결된 제1단자, 제4-1트랜지스터(T41)의 제1단자에 연결된 제2단자를 포함한다. 제4-1트랜지스터(T41)와 제4-2트랜지스터(T42)는 제2주사선(SL2)을 통해 전달받은 제2주사신호(GI)에 따라 동시에 턴온되어 초기화전압(Vint)을 제1트랜지스터(T1)의 게이트단자에 전달하여 제1트랜지스터(T1)의 게이트 전압을 초기화시킬 수 있다.
제5트랜지스터(T5)(제1발광제어 트랜지스터)는 발광제어선(EL)에 연결된 게이트단자, 구동전압선(PL)에 연결된 제1단자, 제1노드(N1)에 연결된 제2단자를 포함한다. 제6트랜지스터(T6)(제2발광제어 트랜지스터)는 발광제어선(EL)에 연결된 게이트단자, 제3노드(N3)에 연결된 제1단자, 유기발광다이오드(OLED)의 화소전극에 연결된 제2단자를 포함한다. 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 유기발광다이오드(OLED)에 전류가 흐르게 된다.
제7트랜지스터(T7)(제2초기화 트랜지스터)는 제3스캔선(SL3)에 연결된 게이트단자, 제6트랜지스터(T6)의 제2단자 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, 제2초기화전압선(VL2)에 연결된 제2단자를 포함한다. 제7트랜지스터(T7)는 제3스캔선(SL3)을 통해 전달받은 제3스캔신호(GB)에 따라 턴온되어 초기화전압(Vint)을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)의 화소전극의 전압을 초기화시킬 수 있다. 제7트랜지스터(T7)는 생략될 수 있다.
커패시터(Cst)는 제2노드(N2)에 연결된 제1전극 및 구동전압선(PL)에 연결된 제2전극을 포함한다.
유기발광다이오드(OLED)는 화소전극 및 화소전극을 마주하는 공통전극을 포함하고, 공통전극은 공통전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류를 전달받아 소정의 색으로 발광함으로써 이미지를 표시할 수 있다. 공통전극은 복수의 화소(P)들에 공통일 수 있다. 공통전압(ELVSS)은 구동전압(ELVDD)보다 낮은 전압일 수 있다. 초기화전압(Vint)은 공통전압(ELVSS)과 동일한 전압 또는 공통전압(ELVSS) 보다 낮은 전압일 수 있다.
도 6을 참조하면, 화소(P2)는 한 프레임 동안 제1기간(t1), 제2기간(t2) 및 제3기간(t3)으로 동작한다. 제1스캔신호(GW), 제2스캔신호(GI), 제4스캔신호(GWn)는 1수평기간(1H) 동안 온 전압으로 인가될 수 있다. 여기서, 제1스캔신호(GW)와 제2스캔신호(GI)의 온 전압은 로우레벨의 전압이고, 제4스캔신호(GWn)의 온 전압은 하이레벨의 전압일 수 있다.
제1기간(t1)은 제1트랜지스터(T1)의 게이트단자가 연결된 제2노드(N2)를 초기화하고 제1트랜지스터(T1)의 게이트단자에 온 바이어스를 인가하는 초기화기간이다. 제1기간(t1)에, 로우레벨의 제2스캔신호(GI)가 제2스캔선(SL2)으로 인가되고, 이에 따라 제4트랜지스터(T4)가 턴온되며, 제1초기화전압선(VL1)으로부터 공급되는 초기화전압(Vint)에 의해 제2노드(N2)의 전압, 즉 제1트랜지스터(T1)의 게이트단자의 전압이 초기화된다.
제2기간(t2)은 문턱전압보상 및 데이터기입 기간이다. 제2기간(t2)에, 로우레벨의 제1스캔신호(GW)가 제1스캔선(SL1)으로 인가되고, 동시에 하이레벨의 제4스캔신호(GWn)가 제4스캔선(SL4)으로 인가된다. 이에 따라 제2트랜지스터(T2), 제3-1트랜지스터(T31)와 제3-2트랜지스터(T32)는 동시에 턴온될 수 있다.
턴온된 제2트랜지스터(T2)에 의해 데이터선(DL)으로부터 공급된 데이터신호(DATA)가 제1노드(N1)로 전달된다. 턴온된 제3-1트랜지스터(T31)와 제3-2트랜지스터(T32)는 제1트랜지스터(T1)를 다이오드 연결하고, 데이터신호(DATA)에서 제1트랜지스터(T1)의 문턱전압이 보상된 보상 전압이 제2노드(N2), 즉 제1트랜지스터(T1)의 게이트단자에 인가된다. 이에 따라 커패시터(Cst)의 양단에는 각각 구동전압(ELVDD)과 보상전압이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
제1 및 제2기간(t1 및 t2) 동안 발광제어선(EL)에 공급되는 발광제어신호(EM)는 하이레벨을 유지하고, 제3기간(t3)에 발광제어신호(EM)는 하이레벨에서 로우레벨로 천이된다. 제3기간(t3)은 유기발광다이오드(OLED)가 발광하는 발광기간이다. 제3기간(t3)에, 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴온된다. 그리고, 커패시터(Cst)에 저장된 전하에 대응하는 구동전류가 제1트랜지스터(T1)를 통해 유기발광다이오드(OLED)에 공급되어 유기발광다이오드(OLED)가 발광한다.
본 발명의 실시예에서, 화소(P2)의 제3트랜지스터(T3A)는 PMOS 제3-1트랜지스터(T31)와 NMOS 제3-2트랜지스터(T32)가 병렬 연결된 구조이다. 제2기간(t2)에서 제3기간(t3)으로 전환될 때, 제3-1트랜지스터(T31)와 제3-2트랜지스터(T32)는 각각 턴온 상태에서 턴오프 상태로 천이된다. 이때, 제3-1트랜지스터(T31)의 기생 커패시턴스(Cgs(T31))에 의해 발생한 제1트랜지스터(T1)의 게이트단자에서의 킥백전압(ΔVKB(GW))은 제3-2트랜지스터(T32)의 기생 커패시턴스(Cgs(T32))에 의해 발생한 제1트랜지스터(T1)의 게이트단자에서의 킥백전압(ΔVKB(GWn))에 의해 상쇄된다. 따라서 제2노드(N2), 즉 제1트랜지스터(T1)의 게이트단자에서의 킥백전압(ΔVKB)이 감소(또는 제로화)되어 화소가 블랙을 표시하다가 화이트 표시로 바뀌는 경우, 또는 그 역의 경우에 이미지에서의 순간잔상을 감소시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 화소회로의 평면도이다. 도 7a는 도 7의 일부의 확대 평면도이다. 도 8a 및 도 8b는 도 7a의 IIa-IIa' 및 IIb-IIb'를 따라 절취한 단면도들이다. 도 7은 도 5에 도시된 화소(P2)의 평면도에 대응할 수 있다. 이하 도 7 내지 도 8b를 함께 참조하여 설명한다.
도 5의 제1 내지 제7트랜지스터들(T1, T2, T3A, T4, T5, T6, T7)은 각각 박막트랜지스터로 구현될 수 있다. 이하, 제1 내지 제7박막트랜지스터(T1, T2, T3A, T4, T5, T6, T7)로 설명한다. 제3박막트랜지스터(T3A)는 병렬 연결된 두 개의 서브박막트랜지스터들을 포함할 수 있다. 예컨대, 제3박막트랜지스터(T3A)는 제1서브박막트랜지스터로서 제3-1박막트랜지스터(T31) 및 제2서브박막트랜지스터로서 제3-2박막트랜지스터(T32)를 포함할 수 있다. 제4박막트랜지스터(T4)는 직렬 연결된 두 개의 서브박막트랜지스터들을 포함할 수 있다. 예컨대, 제4박막트랜지스터(T4)는 제1서브박막트랜지스터로서 제4-1박막트랜지스터(T41) 및 제2서브박막트랜지스터로서 제4-2박막트랜지스터(T42)를 포함할 수 있다.
도 5의 화소회로를 설명하기 위해 사용된 트랜지스터의 게이트단자, 제1단자 및 제2단자는 도 7에서 각각 박막트랜지스터의 게이트전극, 소스영역, 드레인영역에 대응할 수 있다. 소스영역 및 드레인영역은 경우에 따라 박막트랜지스터의 소스전극 및 드레인전극일 수 있다.
반도체층(ACT)은 기판(100) 상에 형성될 수 있다. 다른 예로, 기판(100) 상에 버퍼층(111)이 형성되고, 반도체층(ACT)은 버퍼층(111) 상에 형성될 수 있다. 반도체층(ACT)의 일부 영역들은 제1 내지 제7박막트랜지스터들(T1 내지 T7) 각각의 반도체층을 구성할 수 있다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등의 고분자 수지를 포함할 수 있다.
기판(100)은 다층 구조일 수 있다. 예컨대, 기판(100)은 도 8a 및 도 8b에 도시된 바와 같이, 제1베이스층(101), 제1배리어층(102), 제2베이스층(103) 및 제2배리어층(104)이 차례로 적층된 구조일 수 있다. 제1베이스층(101) 및 제2베이스층(1030은 전술한 고분자 수지를 포함할 수 있다. 제1배리어층(102) 및 제2배리어층(104)은 외부 이물질의 침투를 방지하는 층으로서, 실리콘질화물(SiNx), 실리콘산화물(SiOx)과 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
버퍼층(111)은 기판(100)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(111)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)과 같은 질화막, 또는 실리콘산질화물(SiON)로 구비될 수 있다.
반도체층(ACT)은 실리콘 반도체를 포함할 수 있다. 예컨대, 반도체층(ACT)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
제1 내지 제7박막트랜지스터들(T1, T2, T3A, T4, T5, T6, T7)의 반도체층들은 각각 소스영역(S1 내지 S7), 드레인영역(D1 내지 D7), 소스영역(S1 내지 S7)과 드레인영역(D1 내지 D7) 사이의 채널영역을 포함할 수 있다. 도 8a 및 도 8b에서 제1박막트랜지스터(T1)의 채널영역(C1), 제3-1박막트랜지스터(T31)의 채널영역(C31) 및 제3-2박막트랜지스터(T32)의 채널영역(C32)이 예시적으로 도시되어 있다.
채널영역은 게이트전극과 중첩하는 영역일 수 있다. 소스영역과 드레인영역은 채널영역 근방에서 불순물이 도핑된 영역일 수 있다. 실시예에 따라 소스영역 및 드레인영역의 위치는 바뀔 수 있다. 일 실시예에서, 제1 내지 제7박막트랜지스터들(T1, T2, T3A, T4, T5, T6, T7) 중 제3-2박막트랜지스터(T32)의 소스영역과 드레인영역은 5족 원소인 질소(N) 등으로 도핑될 수 있고, 나머지 박막트랜지스터들의 소스영역과 드레인영역은 3족 원소인 붕소(B) 등으로 도핑될 수 있다. 예컨대, 제3-2박막트랜지스터(T32)의 드레인영역(D32)에 연결된 제1박막트랜지스터(T1)의 드레인영역(D1) 및 제6박막트랜지스터(T6)의 소스영역(S6)의 도핑 물질은 제3-2박막트랜지스터(T32)의 드레인영역(D32)의 도핑 물질과 상이할 수 있다. 이에 따라 제3-2박막트랜지스터(T32)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)로 구현될 수 있다.
반도체층(ACT) 상에는 제1게이트절연층(112)이 위치하며, 제1게이트절연층(112) 상에는 제1박막트랜지스터(T1)의 게이트전극(G1), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4) 및 발광제어선(EL)이 위치할 수 있다. 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4) 및 발광제어선(EL)은 제1방향으로 연장되며 상호 이격 배치될 수 있다.
제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1박막트랜지스터(T1)의 게이트전극(G1)은 반도체층(ACT)과 중첩하며 독립 패턴(isolated pattern)으로 구비될 수 있다.
제1스캔선(SL1)에서 제2박막트랜지스터(T2)의 채널영역과 중첩하는 영역은 제2박막트랜지스터(T2)의 게이트전극(G2)이고, 제3-1박막트랜지스터(T31)의 채널영역과 중첩하는 영역은 제3-1박막트랜지스터(T31)의 게이트전극(G31)일 수 있다. 제4스캔선(SL4)에서 제3-2박막트랜지스터(T32)의 채널영역과 중첩하는 영역은 제3-2박막트랜지스터(T32)의 게이트전극(G32)일 수 있다. 제2스캔선(SL2)에서 제4박막트랜지스터(T4)의 채널영역과 중첩하는 영역은 제4박막트랜지스터(T4)의 게이트전극들(G41, G42)일 수 있다. 제3스캔선(SL3)에서 제7박막트랜지스터(T7)의 채널영역과 중첩하는 영역은 제7박막트랜지스터(T7)의 게이트전극(G7)일 수 있다. 발광 제어선(EL)에서 제5 및 제6박막트랜지스터들(T5, T6)의 채널영역들과 중첩하는 영역은 각각 제5 및 제6박막트랜지스터들(T5, T6)의 게이트전극들(G5, G6)일 수 있다.
제1박막트랜지스터(T1)의 게이트전극(G1), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4) 및 발광제어선(EL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 등을 포함할 수 있으며. 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
제1박막트랜지스터(T1)의 게이트전극(G1), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4) 및 발광제어선(EL) 상에는 제2게이트절연층(113)이 배치될 수 있다. 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제2게이트절연층(113) 상에는 전극전압선(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)이 배치될 수 있다. 전극전압선(HL), 제1 및 제2초기화전압선들(VL1, VL2)은 제1방향으로 연장되며 상호 이격 배치될 수 있다.
전극전압선(HL)은 제1박막트랜지스터(T1)의 게이트전극(G1)의 적어도 일부를 커버하며, 커패시터(Cst)의 상부전극(Cst2)으로 기능할 수 있다.
커패시터(Cst)의 하부전극(Cst1)은 제1박막트랜지스터(T1)의 게이트전극(G1)과 일체(一體)로 형성될 수 있다. 예컨대, 제1박막트랜지스터(T1)의 게이트전극(G1)은 커패시터(Cst)의 하부전극(Cst1)으로의 기능을 수행할 수 있다. 커패시터(Cst)의 상부전극(Cst2)에는 제1개구(SOP1) 및 제2개구(SOP2)가 형성될 수 있다.
전극전압선(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 및 구리(Cu) 등으로부터 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
전극전압선(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2) 상에는 층간절연층(114)이 위치한다. 층간절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
층간절연층(114) 상에는 데이터선(DL), 구동전압선(PL), 제1 및 제2노드전극들(1174a, 1174b) 및 연결전극들(1173a, 1173b, 1175)이 배치될 수 있다. 데이터선(DL) 및 구동전압선(PL)은 제2방향으로 연장되며 이격 배치될 수 있다.
데이터선(DL), 구동전압선(PL), 제1 및 제2노드전극들(1174a, 1174b) 및 연결전극들(1173a, 1173b, 1175)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터선(DL), 구동전압선(PL), 제1 및 제2노드전극들(1174a, 1174b) 및 연결전극들(1173a, 1173b, 1175)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터선(DL)은 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)에 형성된 콘택홀(1154)을 통해 제2박막트랜지스터(T2)의 소스영역(S2)에 전기적으로 연결될 수 있다. 데이터선(DL)의 일부는 소스영역(S2)과 컨택하는 소스전극으로 이해될 수 있다.
구동전압선(PL)은 층간절연층(114)에 형성된 콘택홀(1158)을 통해 커패시터(Cst)의 상부전극(Cst2)과 전기적으로 연결될 수 있다. 따라서, 전극전압선(HL)은 구동전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 또한, 구동전압선(PL)은 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)에 형성된 콘택홀(1155)을 통해 제5박막트랜지스터의 소스영역(S5)에 전기적으로 연결될 수 있다.
제1노드전극(1174a)은 도 7a 및 도 8a에 도시된 바와 같이, 커패시터(Cst)의 상부전극(Cst2)에 형성된 제1개구(SOP1)를 통해 제1박막트랜지스터(T1)의 게이트전극(G1)을 제3-1박막트랜지스터(T31)의 소스영역(S31) 및 제4-1박막트랜지스터(T41)의 드레인영역(D41)에 전기적으로 연결할 수 있다. 제1노드전극(1174a)의 일단은 제2게이트절연층(113) 및 층간절연층(114)에 형성된 콘택홀(1157a)을 통해 제1박막트랜지스터(T1)의 게이트전극(G1)과 전기적으로 연결될 수 있다. 제1노드전극(1174a)의 타단은 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)에 형성된 콘택홀(1156a)을 통해 제3-1박막트랜지스터의 소스영역(S31)에 전기적으로 연결될 수 있다.
제2노드전극(1174b)은 도 7a 및 도 8b에 도시된 바와 같이, 커패시터(Cst)의 상부전극(Cst2)에 형성된 제2개구(SOP2)를 통해 제1박막트랜지스터(T1)의 게이트전극(G1)을 제3-2박막트랜지스터(T32)의 소스영역(S32)에 전기적으로 연결할 수 있다. 제2노드전극(1174b)의 일단은 제2게이트절연층(113) 및 층간절연층(114)에 형성된 콘택홀(1157b)을 통해 제1박막트랜지스터(T1)의 게이트전극(G1)과 전기적으로 연결될 수 있다. 제2노드전극(1174b)의 타단은 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)에 형성된 콘택홀(1156b)을 통해 제3-2박막트랜지스터의 소스영역(S32)에 전기적으로 연결될 수 있다.
연결전극(1173a)은 층간절연층(114)에 형성된 콘택홀(1151a)과 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)에 형성된 콘택홀(1152a)을 통해 제1초기화전압선(VL1)과 제4-2박막트랜지스터(T42)의 소스영역(S42)을 전기적으로 연결할 수 있다. 연결전극(1173b)은 층간절연층(114)에 형성된 콘택홀(1151b)과 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)에 형성된 콘택홀(1152b)을 통해 제2초기화전압선(VL2)과 제7박막트랜지스터(T7)의 드레인영역(D7)을 전기적으로 연결할 수 있다.
연결전극(1175)은 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)에 형성된 컨택홀(1153)을 통해 제6박막트랜지스터(T6)의 드레인영역(D6)에 전기적으로 연결될 수 있다. 연결전극(1175)을 통해서 제6박막트랜지스터(T6)는 유기발광다이오드(OLED)의 화소전극(210)과 전기적으로 연결될 수 있다.
데이터선(DL), 구동전압선(PL), 제1 및 제2노드전극들(1174a, 1174b) 및 연결전극들(1173a, 1173b, 1175) 상에는 평탄화층(115)이 위치하며, 평탄화층(115) 상에 유기발광다이오드(OLED)가 위치할 수 있다.
한편, 도 7에서는 하나의 화소회로(PC2)에 대한 구조를 설명하고 있지만, 동일한 화소회로(PC2)를 가지는 복수의 화소(P2)들이 제1방향 및 제2방향을 따라 배열되며, 이때 제1초기화전압선(VL1), 제2스캔선(SL2), 제2초기화전압선(VL2) 및 제3스캔선(SL3)은 제2방향을 따라 인접하게 배치된 두 개의 화소회로(PC2)들에서 공유될 수 있다.
즉, 제1초기화 전압선(VL1)과 제2스캔선(SL2)은, 도면을 기준으로 제2방향을 따라 도 7에 도시된 화소회로(PC2)의 상부에 배치된 다른 화소회로(PC2)의 제7박막 트랜지스터에 전기적으로 연결될 수 있다. 따라서, 제2스캔선(SL2)에 인가되는 제2스캔신호(GI)는 상기 다른 화소회로(PC2)의 제7박막트랜지스터에 제3스캔신호로서 전달될 수 있다. 이와 마찬가지로, 제2초기화전압선(VL2)과 제3스캔선(SL3)은, 도면을 기준으로 제2방향을 따라 도 7에 도시된 화소회로(PC2)의 하부에 인접하여 배치된 또 다른 화소회로(PC2)의 제4박막트랜지스터에 전기적으로 연결될 수 있다. 따라서, 제3스캔선(SL3)에 인가되는 제3스캔신호(GB)는 상기 다른 화소회로(PC2)의 제4박막트랜지스터에 제2스캔신호로서 전달될 수 있다.
평탄화층(115)은 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 평탄화층(115)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 평탄화층(115)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PXMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
다른 실시예에서, 평탄화층(115)은 무기 물질을 포함할 수 있다. 평탄화층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 평탄화층(115)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 또 다른 실시예에서, 평탄화층(115)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
도 8a 및 도 8b에 도시된 바와 같이, 유기발광소자(OLED)는 화소전극(210), 공통전극(230) 및 이들 사이에 위치하고 발광층을 구비한 중간층(220)을 포함할 수 있다.
화소전극(210)은 평탄화층(115)에 형성된 콘택홀(1163)을 통해 연결전극(1175)에 전기적으로 연결되고, 연결전극(1175)은 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)에 형성된 콘택홀(1153)을 통해 제6박막트랜지스터(T6)와 전기적으로 연결될 수 있다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
평탄화층(115) 상에는 화소정의층(116)이 배치될 수 있으며, 화소정의층(116)은 화소전극(210)의 일부가 노출되도록 하는 개구를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 화소정의층(116)은 화소전극(210)의 가장자리를 덮을 수 있다. 화소정의층(116)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질을 포함할 수 있다.
중간층(220)은 발광층을 포함할 수 있다. 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있다. 도 8a 및 도 8b에서는 도시의 편의 상 중간층(220) 중 발광층만을 도시하였으며, 유기발광다이오드(OLED)는 발광층의 상하층에 제1기능층 및/또는 제2기능층을 더 포함할 수 있다. 제1기능층 및/또는 제2기능층은 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등을 포함할 수 있다. 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않으며, 중간층(220)에 포함된 층들 중 적어도 일부층은 복수의 화소전극(210)에 걸쳐서 일체로 형성될 수 있다.
공통전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 공통전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 공통전극(230)은 복수의 화소전극(210)들에 대응하도록 일체(一體)로 형성되어 될 수 있다.
도시되지 않았으나, 공통전극(230) 상에는 박막봉지층(미도시) 또는 밀봉기판(미도시)이 배치될 수 있다. 박막봉지층은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 이러한 박막봉지층은 무기물로 구비된 적어도 하나의 무기봉지층 및 유기물로 구비된 적어도 하나의 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다. 밀봉기판(미도시)은 기판(100)과 마주보도록 배치되며, 주변영역(PA)에서 기판(100)과 실런트 또는 프릿 등의 밀봉부재에 의해서 접합될 수 있다. 또한, 화소정의층(116) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있다.
도 9는 본 발명의 일 실시예에 따른 화소를 나타낸 등가 회로도이다. 이하 도 5에 도시된 화소회로(PC2)의 구성과 동일한 구성의 상세한 설명은 생략하고, 상이한 구성을 중심으로 설명한다.
도 9를 참조하면, 화소(P3)는 표시요소로서 유기발광다이오드(OLED) 및 유기발광다이오드(OLED)에 연결된 화소회로(PC3)를 포함할 수 있다. 화소회로(PC3)는 제1 내지 제7 트랜지스터들(T1, T2, T3B, T4, T5, T6, T7)을 포함할 수 있다. 일 실시예에서, 제1 내지 제7트랜지스터들(T1, T2, T3B, T4, T5, T6, T7)은 PMOS(p-channel MOSFET)로 구현될 수 있다. 도 9에 도시된 화소(P3)의 구동은 도 6에 도시된 구동 타이밍이 적용될 수 있다.
화소회로(PC3)는 제1스캔신호(GW)를 전달하는 제1스캔선(SL1), 제2스캔신호(GI)를 전달하는 제2스캔선(SL2), 제3스캔신호(GB)를 전달하는 제3스캔선(SL3), 제4스캔신호(GWn)를 전달하는 제4스캔선(SL4), 발광제어신호(EM)를 전달하는 발광제어선(EL) 및 데이터신호(DATA)를 전달하는 데이터선(DL)에 연결될 수 있다. 화소회로(PC3)는 또한 구동전압선(PL) 및 제1초기화전압선(VL1)과 제2초기화전압선(VL2)에 연결될 수 있다.
제3트랜지스터(T3B)(보상 트랜지스터)는 직렬 연결된 두 개의 서브트랜지스터들을 포함할 수 있다. 예컨대, 제3트랜지스터(T3B)는 제1서브트랜지스터로서 제3-1트랜지스터(T31') 및 제2서브트랜지스터로서 제3-2트랜지스터(T32')를 포함할 수 있다.
제3-1트랜지스터(T31')는 제1스캔선(SL1)에 연결된 제1게이트단자(G31a), 제4스캔선(SL4)에 연결된 제2게이트단자(G31b), 제2노드(N2)에 연결된 제1단자, 제3-2트랜지스터(T32')의 제1단자에 연결된 제2단자를 포함한다. 제3-2트랜지스터(T32')는 제1스캔선(SL1)에 연결된 게이트단자(G32), 제3-1트랜지스터(T31')의 제2단자에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다.
제3-1트랜지스터(T31')의 제1게이트단자(G31a)는 제1스캔선(SL1)을 통해 제1스캔신호(GW)를 인가받고, 제2게이트단자(G31b)는 제4스캔선(SL4)을 통해 제4스캔신호(GWn)를 인가받을 수 있다. 제4스캔신호(GWn)는 제1스캔신호(GW)가 반전된 신호로서, 제1스캔신호(GW)와 동일한 타이밍에 인가될 수 있다. 제3-2트랜지스터(T32')의 게이트단자(G32)는 제1스캔선(SL1)을 통해 제1스캔신호(GW)를 인가받을 수 있다. 제3-1트랜지스터(T31')와 제3-2트랜지스터(T32')는 동시에 턴온되고, 턴온된 제3-1트랜지스터(T31')와 제3-2트랜지스터(T32')는 제1트랜지스터(T1)를 다이오드 연결시킬 수 있다.
본 발명의 실시예에서, 화소(P3)의 제3트랜지스터(T3B)를 구성하는 제3-1트랜지스터(T31')와 제3-2트랜지스터(T32') 중 제1트랜지스터(T1)의 게이트단자에 인접한 제3-1트랜지스터(T31')가 한 쌍의 게이트전극들을 구비할 수 있다. 제3-1트랜지스터(T31')의 한 쌍의 게이트전극들 각각에는 서로 반전된 신호가 인가될 수 있다. 제3트랜지스터(T3B)는 도 5 및 도 6에 도시된 화소(P2)의 제3트랜지스터(T3A)의 동작과 유사하게 동작할 수 있다. 즉, 제2기간(t2)에서 제3기간(t3)으로 전환될 때, 제3-1트랜지스터(T31')의 제1게이트단자(G31a)와 소스영역 간의 기생 커패시턴스(Cg1s(T31'))에 의해 발생한 제1트랜지스터(T1)의 게이트단자에서의 킥백전압은 제2게이트단자(G31b)와 소스영역 간의 기생 커패시턴스(Cg2s(T31'))에 의해 발생한 제1트랜지스터(T1)의 게이트단자에서의 킥백전압에 의해 상쇄될 수 있다. 이에 따라 제1트랜지스터(T1)의 게이트단자에서의 킥백전압(ΔVKB)이 감소(또는 제로화)되어 화소가 블랙을 표시하다가 화이트 표시로 바뀌는 경우, 또는 그 역의 경우에 이미지에서의 순간잔상을 감소시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 화소회로의 평면도이다. 도 10a는 도 10의 일부에 대한 확대 평면도이다. 도 11은 도 10a의 III-III'를 따라 절취한 단면도들이다. 도 10은 도 9에 도시된 화소회로(PC3)의 평면도에 대응할 수 있다. 이하 도 10 내지 도 11을 함께 참조하여 설명하되, 도 7 내지 도 8b에 도시된 평면도 및 단면도와 상이한 구성을 중심으로 설명한다.
도 9의 제1 내지 제7트랜지스터들(T1, T2, T3B, T4, T5, T6, T7)은 각각 박막트랜지스터로 구현될 수 있다. 이하, 제1 내지 제7박막트랜지스터(T1, T2, T3B, T4, T5, T6, T7)로 설명한다. 제3박막트랜지스터(T3B)는 직렬 연결된 두 개의 서브박막트랜지스터들을 포함할 수 있다. 예컨대, 제3박막트랜지스터(T3B)는 제1서브박막트랜지스터로서 제3-1박막트랜지스터(T31') 및 제2서브박막트랜지스터로서 제3-2박막트랜지스터(T32')를 포함할 수 있다. 제4박막트랜지스터(T4)는 직렬 연결된 두 개의 서브박막트랜지스터들을 포함할 수 있다. 예컨대, 제4박막트랜지스터(T4)는 제1서브박막트랜지스터로서 제4-1박막트랜지스터(T41) 및 제2서브박막트랜지스터로서 제4-2박막트랜지스터(T42)를 포함할 수 있다.
기판(100) 상에 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 제1버퍼층(111a)과 제2버퍼층(111b)이 적층된 구조일 수 있다. 이때 제1버퍼층(111a)과 제2버퍼층(111b)은 서로 다른 물질로 이루어질 수 있다. 예컨데, 제1버퍼층(111a)은 실리콘질화물을 함유할 수 있고, 예를 들면 SiNx를 함유할 수 있다. 제2버퍼층(111b)은 실리콘산화물을 함유할 수 있고, 예를 들면SiOx를 함유할 수 있다.
제1버퍼층(111a)이 실리콘질화물을 포함할 경우, 실리콘질화물 형성 시 수소를 포함하도록 할 수 있는데, 이를 통하여 버퍼층(111) 상에 형성되는 반도체층(ACT)의 캐리어 모빌리티가 향상되어 박막트랜지스터의 전기적 특성이 향상될 수 있다. 또한, 반도체층(ACT)은 실리콘 물질을 함유하여 형성될 수 있는데, 이 경우 실리콘을 함유하는 반도체층(ACT)과 실리콘산화물을 함유하는 제2 버퍼층(111b)간의 계면 접합 특성이 향상되어 박막트랜지스터의 전기적 특성이 향상될 수 있다.
제4스캔선(SL4)은 기판(100)과 반도체층 사이, 예컨대 제1버퍼층(111a)과 제2버퍼층(111b) 사이에 배치될 수 있다. 다른 실시예에서, 제4스캔선(SL4)은 기판(100)과 제1버퍼층(111a) 사이에 배치될 수 있다.
제4스캔선(SL4)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있다.
버퍼층(111) 상에 반도체층(ACT)이 형성될 수 있다. 반도체층(ACT)의 일부 영역들은 제1 내지 제7박막트랜지스터들(T1, T2, T3B, T4, T5, T6, T7) 각각의 반도체층을 구성할 수 있다. 반도체층(ACT)은 실리콘 반도체를 포함할 수 있다. 예컨대, 반도체층(ACT)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
제1 내지 제7박막트랜지스터들(T1, T2, T3B, T4, T5, T6, T7)의 반도체층들은 각각 소스영역(S1 내지 S7), 드레인영역(D1 내지 D7), 소스영역(S1 내지 S7)과 드레인영역(D1 내지 D7) 사이의 채널영역을 포함할 수 있다. 도 11에서 제3-1박막트랜지스터(T31')의 채널영역(C31) 및 제3-2박막트랜지스터(T32')의 채널영역(C32)이 예시적으로 도시되어 있다. 제1 내지 제7박막트랜지스터들(T1, T2, T3B, T4, T5, T6, T7)은 PMOS(p-channel MOSFET)로 구현될 수 있다.
반도체층(ACT) 상에는 제1게이트절연층(112)이 위치하며, 제1게이트절연층(112) 상에는 제1박막트랜지스터(T1)의 게이트전극(G1), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3) 및 발광제어선(EL)이 위치할 수 있다.
도 11에 도시된 바와 같이, 제3-1박막트랜지스터(T31')는 탑 게이트전극으로서 제1게이트전극(G31a), 바텀 게이트전극으로서 제2게이트전극(G31b), 소스영역(S31), 채널영역(C31) 및 드레인영역(D31)을 포함하는 반도체층을 포함할 수 있다. 제3-1박막트랜지스터(T31')의 제2게이트전극(G31b)은 기판(100)과 반도체층 사이, 예컨대 제1버퍼층(111a)과 제2버퍼층(111b) 사이에 배치될 수 있다. 다른 실시예에서, 제3-1박막트랜지스터(T31')의 제2게이트전극(G31b)은 기판(100)과 제1버퍼층(111a) 사이에 배치될 수 있다. 제3-1박막트랜지스터(T31')의 제2게이트전극(G31b)은 제4스캔선(SL4)의 일부일 수 있다. 제2게이트전극(G31b)은 제3-1박막트랜지스터(T31')의 채널영역(C31)에 중첩될 수 있다. 제1스캔선(SL1)에서 돌출되어 제3-1박막트랜지스터(T31')의 채널영역(C31)과 중첩하는 영역이 제3-1박막트랜지스터(T31')의 제1게이트전극(G31a)일 수 있다.
제3-2박막트랜지스터(T32')는 게이트전극(G32), 소스영역(S32), 채널영역(C32) 및 드레인영역(D32)을 포함하는 반도체층을 포함할 수 있다. 제1스캔선(SL1)에서 제3-2박막트랜지스터(T32')의 채널영역(C32)과 중첩하는 영역이 제3-2박막트랜지스터(T32')의 게이트전극(G32)일 수 있다.
제1박막트랜지스터(T1)의 게이트전극(G1), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3) 및 발광제어선(EL) 상에는 제2게이트절연층(113)이 배치될 수 있다.
이하, 도 11에는 도시되지 않았으나, 도 8a 및 도 8b를 함께 참조하여 설명한다.
제2게이트절연층(113) 상에는 전극전압선(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)이 배치될 수 있다.
전극전압선(HL)은 제1박막트랜지스터(T1)의 게이트전극(G1)의 적어도 일부를 커버하며, 커패시터(Cst)의 상부전극(Cst2)으로 기능할 수 있다. 커패시터(Cst)의 하부전극(Cst1)은 제1박막트랜지스터(T1)의 게이트전극(G1)과 일체(一體)로 형성되어, 제1박막트랜지스터(T1)의 게이트전극(G1)은 커패시터(Cst)의 하부전극(Cst1)으로의 기능을 수행할 수 있다. 커패시터(Cst)의 상부전극(Cst2)에는 개구(SOP)가 형성될 수 있다.
전극전압선(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2) 상에는 층간절연층(114)이 위치한다. 층간절연층(114) 상에는 데이터선(DL), 구동전압선(PL), 노드전극(1174) 및 연결전극들(1173a, 1173b, 1175)이 배치될 수 있다.
노드전극(1174)은 커패시터(Cst)의 상부전극(Cst2)에 형성된 개구(SOP)를 통해 제1박막트랜지스터(T1)의 게이트전극(G1)을 제3-1박막트랜지스터(T31')의 소스영역(S31) 및 제4-1박막트랜지스터(T41)의 드레인영역(D41)에 전기적으로 연결할 수 있다. 노드전극(1174)의 일단은 제2게이트절연층(113) 및 층간절연층(114)에 형성된 콘택홀(1157)을 통해 제1박막트랜지스터(T1)의 게이트전극(G1)과 전기적으로 연결될 수 있다. 노드전극(1174)의 타단은 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)에 형성된 콘택홀(1156)을 통해 제3-1박막트랜지스터의 소스영역(S31)에 전기적으로 연결될 수 있다.
데이터선(DL), 구동전압선(PL), 노드전극(1174) 및 연결전극들(1173a, 1173b, 1175) 상에는 평탄화층(115)이 위치하며, 평탄화층(115) 상에 유기발광다이오드(OLED)가 위치할 수 있다.
한편, 도 10에서, 제1초기화전압선(VL1), 제2스캔선(SL2), 제2초기화전압선(VL2) 및 제3스캔선(SL3)은 제2방향을 따라 인접하게 배치된 두 개의 화소회로(PC3)들에서 공유될 수 있다.
즉, 제1초기화 전압선(VL1)과 제2스캔선(SL2)은, 도면을 기준으로 제2방향을 따라 도 10에 도시된 화소회로(PC3)의 상부에 배치된 다른 화소회로(PC3)의 제7박막 트랜지스터에 전기적으로 연결될 수 있다. 따라서, 제2스캔선(SL2)에 인가되는 제2스캔신호(GI)는 상기 다른 화소회로(PC3)의 제7박막트랜지스터에 제3스캔신호로서 전달될 수 있다. 마찬가지로, 제2초기화전압선(VL2)과 제3스캔선(SL3)은, 도면을 기준으로 제2방향을 따라 도 10에 도시된 화소회로(PC3)의 하부에 인접하여 배치된 또 다른 화소회로(PC3)의 제4박막트랜지스터에 전기적으로 연결될 수 있다. 따라서, 제3스캔선(SL3)에 인가되는 제3스캔신호(GB)는 상기 다른 화소회로(PC3)의 제4박막트랜지스터에 제2스캔신호로서 전달될 수 있다.
도 12는 본 발명의 일 실시예에 따른 화소를 나타낸 등가회로도이다. 이하 도 5에 도시된 화소회로(PC2)의 구성과 동일한 구성의 상세한 설명은 생략하고, 상이한 구성을 중심으로 설명한다.
도 12를 참조하면, 화소(P4)는 표시요소로서 유기발광다이오드(OLED) 및 유기발광다이오드(OLED)에 연결된 화소회로(PC4)를 포함할 수 있다. 화소회로(PC4)는 복수의 제1 내지 제7트랜지스터들(T1, T2, T3C, T4', T5, T6, T7), 제1커패시터(Cst) 및 제2커패시터(Cbt)를 포함할 수 있다. 일 실시예에서, 제1 내지 제7트랜지스터들(T1, T2, T3C, T4', T5, T6, T7) 중 제3-2트랜지스터(T3") 및 제4트랜지스터(T4')는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)으로 구현될 수 있다. 도 12에 도시된 화소(P4)의 구동은 도 6에 도시된 구동 타이밍이 적용될 수 있다.
화소회로(PC4)는 제1스캔신호(GW)를 전달하는 제1스캔선(SL1), 제2스캔신호(GIn)를 전달하는 제2스캔선(SL2'), 제3스캔신호(GB)를 전달하는 제3스캔선(SL3), 제4스캔신호(GWn)를 전달하는 제4스캔선(SL4), 발광제어신호(EM)를 전달하는 발광제어선(EL) 및 데이터신호(DATA)를 전달하는 데이터선(DL)에 연결될 수 있다. 화소회로(PC4)는 또한 구동전압선(PL) 및 제1초기화전압선(VL1)과 제2초기화전압선(VL2)에 연결될 수 있다.
제3트랜지스터(T3C)(보상 트랜지스터)는 병렬 연결된 두 개의 서브트랜지스터들을 포함할 수 있다. 예컨대, 제3트랜지스터(T3C)는 제1서브트랜지스터로서 제3-1트랜지스터(T31") 및 제2서브트랜지스터로서 제3-2트랜지스터(T32")를 포함할 수 있다. 제3-1트랜지스터(T31")는 NMOS(n-channel MOSFET)이고, 제3-2트랜지스터(T32")는 PMOS(p-channel MOSFET)일 수 있다.
제3-1트랜지스터(T31")는 제1스캔선(SL1)에 연결된 게이트단자, 제2노드(N2)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제3-2트랜지스터(T32")는 제4스캔선(SL4)에 연결된 게이트단자, 제2노드(N2)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제3-1트랜지스터(T31")는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되고, 제3-2트랜지스터(T32")는 제4스캔선(SL4)을 통해 전달받은 제4스캔신호(GWn)에 따라 턴온될 수 있다. 제4스캔신호(GWn)는 제1스캔신호(GW)가 반전된 신호일 수 있다. 제3-1트랜지스터(T31")와 제3-2트랜지스터(T32")는 동시에 턴온되고, 턴온된 제3-1트랜지스터(T31")와 제3-2트랜지스터(T32")는 제1트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4트랜지스터(T4')(제1초기화 트랜지스터)는 제2스캔선(SL2')에 연결된 게이트단자, 제1초기화전압선(VL1)에 연결된 제1단자, 제2노드(N2)에 연결된 제2단자를 포함한다. 제4트랜지스터(T4)는 제2스캔선(SL2')을 통해 전달받은 제2스캔신호(GIn)에 따라 턴온되어 제1초기화전압(Vint1)을 제1트랜지스터(T1)의 게이트단자에 전달하여 제1트랜지스터(T1)의 게이트 전압을 초기화시킬 수 있다. 제2스캔신호(GIn)는 제1스캔신호(GW)가 반전된 신호일 수 있다.
제7트랜지스터(T7)(제2초기화 트랜지스터)는 제3스캔선(SL3)에 연결된 게이트단자, 제6트랜지스터(T6)의 제2단자 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, 제2초기화전압선(VL2)에 연결된 제2단자를 포함한다. 제7트랜지스터(T7)는 제3스캔선(SL3)을 통해 전달받은 제3스캔신호(GB)에 따라 턴온되어 제2초기화전압(Vint2)을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)의 화소전극의 전압을 초기화시킬 수 있다. 제7트랜지스터(T7)는 생략될 수 있다.
제1커패시터(Cst)는 제2노드(N2)에 연결된 제1전극 및 구동전압선(PL)에 연결된 제2전극을 포함한다. 제1커패시터(Cst)는 전원전압선(PL) 및 제1트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
제2커패시터(Cbt)는 제1스캔선(SL1)과 제2트랜지스터(T2)의 게이트단자에 연결된 제3전극 및 제1트랜지스터(T1)의 게이트단자와 제1커패시터(Cst)의 제1전극에 연결된 제4전극을 포함한다. 제2커패시터(Cbt)는 부스팅 커패시터로서, 제1스캔선(SL1)의 제1스캔신호(GW)가 제2트랜지스터(T2)를 턴-오프시키는 전압인 경우, 노드(N2)의 전압을 상승시켜 블랙을 표시하는 전압(블랙전압)을 감소시킬 수 있다.
본 실시예에서는 복수의 제1 내지 제7트랜지스터들(T1, T2, T3C, T4', T5, T6, T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함한다. 예컨대, 디스플레이장치의 밝기에 직접적으로 영향을 미치는 제1트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1트랜지스터(T1)의 게이트전극에 연결되는 제3-1트랜지스터(T31") 및 제4트랜지스터(T4') 중 적어도 하나를 산화물 반도체로 채용하여 제1트랜지스터(T1)의 게이트단자로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
또한 본 실시예에서는 실리콘을 포함하는 반도체층을 가지며 PMOS(p-channel MOSFET)로 구현되는 제3-2트랜지스터(T32")를 산화물을 포함하는 반도체층을 가지며 NMOS(n-channel MOSFET)로 구현되는 제3-1트랜지스터(T31")에 병렬 연결할 ㅅ한수 있다. 제3트랜지스터(T3C)는 도 5 및 도 6에 도시된 화소(P2)의 제3트랜지스터(T3A)의 동작과 유사하게 동작할 수 있다. 즉, 제3-1트랜지스터(T31")의 기생 커패시턴스(Cgs(T31"))에 의해 발생한 제1트랜지스터(T1)의 게이트단자에서의 킥백전압은 제3-2트랜지스터(T32")의 기생 커패시턴스(Cgs(T32"))에 의해 발생한 제1트랜지스터(T1)의 게이트단자에서의 킥백전압에 의해 상쇄될 수 있다. 이에 따라 제1트랜지스터(T1)의 게이트단자에서의 킥백전압(ΔVKB)이 감소(또는 제로화)되어 화소가 블랙을 표시하다가 화이트 표시로 바뀌는 경우, 또는 그 역의 경우에 이미지에서의 순간잔상을 감소시킬 수 있다.
도 13은 본 발명의 일 실시예에 따른 인접한 열의 동일 행에 배치된 한 쌍의 화소회로들의 평면도이다. 도 13a는 도 13의 일부에 대한 확대 평면도이다. 도 14a 및 도 14b는 도 13a의 IVa-IVa' 및 IVb-IVb'를 따라 절취한 단면도들이다. 도 13은 도 12에 도시된 화소회로(PC4)의 평면도에 대응할 수 있다. 이하 도 13 내지 도 14b를 함께 참조하여 설명하되, 도 7 내지 도 8b에 도시된 평면도 및 단면도와 상이한 구성을 중심으로 설명한다.
도 13에 도시된 좌측 화소영역(PA1)에 배치된 화소의 화소회로와 우측 화소영역(PA2)에 배치된 화소의 화소회로는 좌우 대칭 구조이다.
일 실시예에서, 제1트랜지스터(T1), 제2트랜지스터(T2), 제3-1트랜지스터(T31"), 제5트랜지스터(T5), 제6트랜지스터(T6) 및 제7트랜지스터(T7)는 실리콘 반도체를 포함하는 박막트랜지스터일 수 있다. 제3-2트랜지스터(T32") 및 제4트랜지스터(T4')는 산화물 반도체를 포함하는 박막트랜지스터일 수 있다. 이하, 제1 내지 제7박막트랜지스터(T1, T2, T3C, T4', T5, T6, T7)로 설명한다. 제3박막트랜지스터(T3C)는 병렬 연결된 두 개의 서브박막트랜지스터들을 포함할 수 있다. 예컨대, 제3박막트랜지스터(T3C)는 제1서브박막트랜지스터로서 제3-1박막트랜지스터(T31") 및 제2서브박막트랜지스터로서 제3-2박막트랜지스터(T32")를 포함할 수 있다.
기판(100) 상에 버퍼층(111)이 배치될 수 있다. 버퍼층(111) 상에 제1반도체층(AS, 도 13a 참조)이 배치될 수 있다. 제1반도체층(AS)의 일부 영역들은 제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 제3-1박막트랜지스터(T31"), 제5박막트랜지스터(T5), 제6박막트랜지스터(T6) 및 제7박막트랜지스터(T7) 각각의 반도체층을 구성할 수 있다. 제1반도체층(AS)은 실리콘 반도체를 포함할 수 있다. 예컨대, 제1반도체층(AS)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 제3-1박막트랜지스터(T31"), 제5박막트랜지스터(T5), 제6박막트랜지스터(T6) 및 제7박막트랜지스터(T7)의 반도체층은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
제1박막트랜지스터(T1), 제2박막트랜지스터(T2), 제3-1박막트랜지스터(T31"), 제5박막트랜지스터(T5), 제6박막트랜지스터(T6) 및 제7박막트랜지스터(T7)의 반도체층들은 각각 소스영역(S1, S2, S31", S5, S6, S7), 드레인영역(D1, D2, D31", D5, D6, D7), 소스영역과 드레인영역 사이의 채널영역을 포함할 수 있다. 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, P형 불순물을 포함할 수 있다. 도 14a에 제1박막트랜지스터(T1)의 채널영역(C1) 및 제3-1박막트랜지스터(T31")의 채널영역(C31")이 예시적으로 도시되어 있다.
제1반도체층(AS) 상에 제1게이트절연층(112)이 위치할 수 있다.
제1게이트절연층(112) 상에는 제1스캔선(SL1), 제3스캔선(SL3) 및 발광제어선(EL)이 제1방향으로 연장되며 배치될 수 있다. 제1게이트절연층(112) 상에는 제1박막트랜지스터(T1)의 게이트전극(G1)이 독립 패턴(isolated pattern)으로 구비될 수 있다. 제1스캔선(SL1)은 평면상 제1박막트랜지스터(T1)를 사이에 두고 분기된 한 쌍의 제1-1스캔선(SL1a) 및 제1-2스캔선(SL1b)을 포함할 수 있다.
제1박막트랜지스터(T1)의 상부측에 배치된 제1-1스캔선(SL1a)에서 제2박막트랜지스터(T2)의 채널영역과 중첩하는 영역은 제2박막트랜지스터(T2)의 게이트전극(G2)일 수 있다. 제1박막트랜지스터(T1)의 하부측에 배치된 제1-2스캔선(SL1b)에서 제3-1박막트랜지스터(T31")의 채널영역과 중첩하는 영역은 제3-1박막트랜지스터(T31")의 게이트전극(G31")일 수 있다. 제3스캔선(SL3)에서 제7박막트랜지스터(T7)의 채널영역과 중첩하는 영역은 제7박막트랜지스터(T7)의 게이트전극(G7)일 수 있다. 발광 제어선(EL)에서 제5 및 제6박막트랜지스터들(T5, T6)의 채널영역들과 중첩하는 영역이 각각 제5 및 제6박막트랜지스터들(T5, T6)의 게이트전극들(G5, G6)일 수 있다. 제1-1스캔선(SL1a)의 일부는 제2커패시터(Cbt)의 제3전극(CE3)일 수 있다.
제1스캔선(SL1), 제3스캔선(SL3) 및 발광제어선(EL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 등을 포함할 수 있으며. 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
제1스캔선(SL1), 제3스캔선(SL3) 및 발광제어선(EL) 상부에는 제2게이트절연층(113a)이 배치될 수 있다.
제2게이트절연층(113a) 상에는 전극전압선(HL), 제1초기화전압선(VL1), 제2스캔선(SL2')의 하부스캔선(143) 및 제4스캔선(SL4)의 하부스캔선(145)이 배치될 수 있다.
전극전압선(HL)은 제1박막트랜지스터(T1)의 게이트전극(G1)의 적어도 일부를 커버하며, 제1커패시터(Cst)의 제2전극(CE2)으로 기능할 수 있다.
제1커패시터(Cst)는 제1박막트랜지스터(T1)와 중첩되도록 배치될 수 있다. 제1커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함한다. 제1박막트랜지스터(T1)의 게이트전극(G1)은 제어전극으로서의 기능뿐만 아니라, 제1커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다. 제1커패시터(Cst)의 제2전극(CE2)은 제1전극(CE1)과 제2게이트절연층(113a)을 사이에 두고 중첩되도록 구비된다.
제1커패시터(Cst)의 제2전극(CE2)은 제1개구(SOP1) 및 제2개구(SOP2)를 구비할 수 있다. 제1개구(SOP1) 및 제2개구(SOP2) 제2전극(CE2)의 일부가 제거되어 형성된 것으로, 닫힌 형상(closed shape)을 가질 수 있다.
전극전압선(HL), 제1초기화전압선(VL1), 제2스캔선(SL2')의 하부스캔선(143) 및 제4스캔선(SL4)의 하부스캔선(145)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 및 구리(Cu) 등으로부터 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
제2게이트절연층(113a) 상에는 제1층간절연층(114a)이 배치될 수 있다.
제1층간절연층(114a) 상에는 산화물 반도체를 포함하는 제2반도체층(AO, 도 13A 참조)이 배치될 수 있다. 제2반도체층(AO)의 일부 영역들은 제3-2박막트랜지스터(T32") 및 제4박막트랜지스터(T4') 각각의 반도체층을 구성할 수 있다. 제2반도체층(AO)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 일부 실시예에서, 제2반도체층(AO)은 ZnO에 인듐(In)과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체를 포함할수 있다.
제3-2박막트랜지스터(T32") 및 제4박막트랜지스터(T4')의 반도체층은 각각 채널영역, 채널영역의 양 옆의 소스영역(S32", S4') 및 드레인영역(D32", D4')을 포함할 수 있다. 도 14b에서 제3-2박막트랜지스터(T32")의 채널영역(C32")이 예시적으로 도시되어 있다. 제3-2박막트랜지스터(T32") 및 제4박막트랜지스터(T4')의 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화함으로써 형성될 수 있다. 예컨대, 제3-2박막트랜지스터(T32") 및 제4박막트랜지스터(T4')의 소스영역 및 드레인영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
제2반도체층(AO)의 일부는 제2커패시터(Cbt)의 제4전극(CE4)일 수 있다. 제4전극(CE4)은 제3-2박막트랜지스터(T32")의 반도체층 또는 제4박막트랜지스터(T4')의 반도체층으로부터 연장되어 구비될 수 있다. 즉, 제4전극(CE4)은 산화물 반도체로 구비되며, 제1층간절연층(114a) 상에 배치될 수 있다. 제2커패시터(Cbt)의 제4전극(CE4)은 제3전극(CE3)에 중첩할 수 있다. 제2커패시터(Cbt)는 평면상 제3-2박막트랜지스터(T3")와 제4박막트랜지스터(T4") 사이에 위치할 수 있다.
제2반도체층(AO) 상에 제3게이트절연층(113b)이 배치되고, 제3게이트절연층(113b) 상에 제2스캔선(SL2')의 상부스캔선(163) 및 제4스캔선(SL4)의 상부스캔선(165)이 제1방향으로 연장되며 배치될 수 있다. 제2스캔선(SL2')의 상부스캔선(163)은 하부스캔선(143)과 적어도 일부 중첩되도록 배치될 수 있다. 제4스캔선(SL4)의 상부스캔선(165)은 하부스캔선(145)과 적어도 일부 중첩되도록 배치될 수 있다. 즉 제2스캔선(SL2')과 제4스캔선(SL4)은 서로 다른 층에 배치된 두 개의 도전층으로 구비될 수 있다.
도 13a에 도시된 바와 같이, 제2스캔선(SL2')의 하부스캔선(143)에서 제2반도체층(AO)과 중첩하는 부분은 제4박막트랜지스터(T4')의 하부 게이트전극(G4a)일 수 있다. 제2스캔선(SL2')의 상부스캔선(163)에서 제2반도체층(AO)과 중첩하는 부분은 제4박막트랜지스터(T4')의 상부 게이트전극(G4b)일 수 있다. 또한 제4스캔선(SL4)의 하부스캔선(145)에서 제2반도체층(AO)과 중첩하는 부분은 제3-2트랜지스터(T3")의 하부 게이트전극(G32a)일 수 있다. 제4스캔선(SL4)의 상부스캔선(165)에서 제2반도체층(AO)과 중첩하는 부분은 제3-2트랜지스터(T32")의 상부 게이트전극(G32b)일 수 있다. 즉, 제3-2트랜지스터(T32")와 제4트랜지스터(T4')는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
제3-2트랜지스터(T32")의 상부 게이트전극(G32b) 및 제4트랜지스터(T4')의 상부 게이트전극(G4b)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 적어도 하나 포함하며 단층 또는 다층으로 이루어질 수 있다.
제2층간절연층(114b)은 제3-2박막트랜지스터(T3") 및 제4박막트랜지스터(T4')를 덮으며 배치된다. 제2층간절연층(114b) 상부에는 제2초기화전압선(VL2), 제1 및 제2노드전극들(1174c, 1174d) 및 연결전극들(1176, 1177, 1178, 1179, 1180)이 배치될 수 있다.
제2초기화전압선(VL2)은 제1게이트절연층(112), 제2게이트절연층(113a), 제1층간절연층(114a), 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 콘택홀(1181)을 통해 제7박막트랜지스터(T7)의 소스영역(S7)과 연결될 수 있다.
제1노드전극(1174c)은 도 13a 및 도 13a에 도시된 바와 같이, 커패시터(Cst)의 제2전극(CE2)에 형성된 제1개구(SOP1)를 통해 제1박막트랜지스터(T1)의 게이트전극(G1)을 제3-1박막트랜지스터(T31")의 소스영역(S31")에 전기적으로 연결할 수 있다. 제1노드전극(1174c)의 일단은 제2게이트절연층(113a), 제1층간절연층(114a), 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 콘택홀(1157c)을 통해 제1박막트랜지스터(T1)의 게이트전극(G1)과 전기적으로 연결될 수 있다. 제1노드전극(1174c)의 타단은 제1게이트절연층(112), 제2게이트절연층(113a), 제1층간절연층(114a), 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 콘택홀(1156c)을 통해 제3-1박막트랜지스터(T31")의 소스영역(S31")에 전기적으로 연결될 수 있다.
제2노드전극(1174b)은 도 13a 및 도 13a에 도시된 바와 같이, 커패시터(Cst)의 제2전극(CE2)에 형성된 제2개구(SOP2)를 통해 제1박막트랜지스터(T1)의 게이트전극(G1)을 제3-2박막트랜지스터(T32")의 소스영역(S32")에 전기적으로 연결할 수 있다. 제2노드전극(1174d)의 일단은 제2게이트절연층(113a), 제1층간절연층(114a), 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 콘택홀(1157d)을 통해 제1박막트랜지스터(T1)의 게이트전극(G1)과 전기적으로 연결될 수 있다. 제2노드전극(1174d)의 타단은 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 콘택홀(1156d)을 통해 제3-2박막트랜지스터(T32")의 소스영역(S32")에 전기적으로 연결될 수 있다.
연결전극(1176)은 제1층간절연층(114a), 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 콘택홀(1182)을 통해 제1초기화전압선(VL1)과 전기적으로 연결될 수 있다. 연결전극(1176)은 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 콘택홀(1183)을 통해 제4박막트랜지스터(T4)의 소스영역(S4')과 전기적으로 연결될 수 있다.
연결전극(1177)은 제1게이트절연층(112), 제2게이트절연층(113a), 제1층간절연층(114a), 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 컨택홀(1184)을 통해 제6박막트랜지스터(T6)의 드레인영역(D6)에 전기적으로 연결될 수 있다.
연결전극(1178)의 일단은 제1게이트절연층(112), 제2게이트절연층(113a), 제1층간절연층(114a), 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 컨택홀(1185)을 통해 제3-1박막트랜지스터(T31")의 드레인영역(D31")에 전기적으로 연결될 수 있다. 연결전극(1178)의 타단은 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 컨택홀(1186)을 통해 제3-2박막트랜지스터(T32")의 드레인영역(D32")에 전기적으로 연결될 수 있다.
연결전극(1179)의 일부는 제1층간절연층(114a), 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 컨택홀(1187)을 통해 제1커패시터(Cst)의 제2전극(CE2)에 전기적으로 연결될 수 있다. 연결전극(1179)의 다른 일부는 제1게이트절연층(112), 제2게이트절연층(113a), 제1층간절연층(114a), 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 컨택홀(1188)을 통해 제5박막트랜지스터(T5)의 소스영역(D5)에 전기적으로 연결될 수 있다.
연결전극(1180)은 제1게이트절연층(112), 제2게이트절연층(113a), 제1층간절연층(114a), 제3게이트절연층(113b) 및 제2층간절연층(114b)에 형성된 컨택홀(1189)을 통해 제2박막트랜지스터(T2)의 소스영역(D2)에 전기적으로 연결될 수 있다.
제1 내지 제3게이트절연층(112, 113a, 113b)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1 내지 제3게이트절연층(112, 113a, 113b)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제1 및 제2층간절연층(114a, 114b)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1 및 제2층간절연층(114a, 114b)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제2초기화전압선(VL2), 제1 및 제2노드전극들(1174c, 1174d) 및 연결전극들(1176, 1177, 1178, 1179, 1180)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 제2초기화전압선(VL2), 제1 및 제2노드전극들(1174c, 1174d) 및 연결전극들(1176, 1177, 1178, 1179, 1180)은 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 등을 적어도 하나 포함한 단층 또는 다층으로 이루어질 수 있다.
제2커패시터(Cbt)의 제4전극(CE4)은 제2노드전극(1174d)과 연결되어, 제1게이트전극(G1)과 전기적으로 연결될 수 있다.
제2층간절연층(114b) 상부에 제1평탄화층(115a)이 배치되고, 제1평탄화층(115a) 상에는 데이터선(DL) 및 구동전압선(PL)이 배치될 수 있다.
데이터선(DL)은 제1평탄화층(115a)에 형성된 컨택홀(1191)을 통해 연결전극(1180)에 전기적으로 연결됨으로써, 제2박막트랜지스터(T2)의 소스영역(S2)과 전기적으로 연결될 수 있다.
구동전압선(PL)은 제1평탄화층(115a)에 형성된 컨택홀(1192)을 통해 연결전극(1177)에 전기적으로 연결됨으로써, 제5박막트랜지스터(T5)의 소스영역(S5)과 전기적으로 연결될 수 있다. 구동전압선(PL)은 제2반도체층(AO)을 커버하며, 기판(100)의 상부에서부터 인가될 수 있는 광을 차단하는 역할을 할 수 있다.
데이터선(DL) 및 구동전압선(PL)은 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 등을 적어도 하나 포함한 단층 또는 다층으로 이루어질 수 있다.
제1평탄화층(115a) 상부에 제2평탄화층(115b)이 배치되고, 제2평탄화층(115b) 상부에 유기발광다이오드(OLED)가 배치될 수 있다. 유기발광다이오드(OLED)의 화소전극은 하부의 적어도 하나의 연결전극들(1177, 1193)을 통해 제6박막트랜지스터(T6)의 드레인영역(D6)과 전기적으로 연결될 수 있다. 연결전극(1193)은 제2평탄화층(115b)에 형성된 컨택홀을 통해 연결전극(1177)에 전기적으로 연결될 수 있다.
제1평탄화층(115a) 및 제2평탄화층(115b)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제1평탄화층(115a) 및 제2평탄화층(115b)은 무기물을 포함할 수 있다. 제1평탄화층(115a) 및 제2평탄화층(115b)은 단층 또는 다층으로 구비될 수 있다. 제2평탄화층(115b) 상부에는 화소정의층이 배치될 수 있다.
한편, 도 13에서, 제1-1스캔선(SL1a) 및 제3스캔선(SL3)은 제2방향을 따라 인접하게 배치된 두 개의 화소회로(PC4)들에서 공유될 수 있다.
즉, 제1-1스캔선(SL1a)은, 도면을 기준으로 제2방향을 따라 도 13에 도시된 화소회로(PC4)의 상부에 배치된 다른 화소회로(PC4)의 제7박막트랜지스터에 전기적으로 연결될 수 있다. 따라서, 제1-1스캔선(SL1a)에 인가되는 제1스캔신호(GW)는 상기 다른 화소회로(PC4)의 제7박막트랜지스터에 제3스캔신호로서 전달될 수 있다. 마찬가지로, 제3스캔선(SL3)은, 도면을 기준으로 제2방향을 따라 도 13에 도시된 화소회로(PC4)의 하부에 인접하여 배치된 또 다른 화소회로(PC4)의 제2박막트랜지스터에 전기적으로 연결될 수 있다. 따라서, 제3스캔선(SL3)에 인가되는 제3스캔신호(GB)는 상기 다른 화소회로(PC4)의 제2박막트랜지스터에 제1스캔신호로서 전달될 수 있다.
도 15는 본 발명의 일실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 15를 참조하면, 표시 패널(10)의 표시영역(DA)에는 복수의 화소(P)들이 배치될 수 있다. 복수의 화소(P)들은 스트라이프 배열, 펜타일 배열, 모자익 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다. 각 화소(P)는 표시요소로서 유기발광다이오드(organic light-emitting diode, OLED)를 포함하고, 유기발광다이오드(OLED)는 화소회로에 연결될 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
표시영역(DA)에는 다수의 제1 내지 제4스캔선들, 다수의 발광제어선들, 다수의 제1 및 제2초기화전압선들이 이격되어 행 방향으로 배열될 수 있다. 또한 표시영역(DA)에는 다수의 데이터선들 및 구동전압선들이 이격되어 열 방향으로 배열될 수 있다.
표시영역(DA)의 주변에는 제1 내지 제4스캔선들에 연결되어 스캔신호를 공급하는 제1스캔구동회로(SDRV1)와 제2스캔구동회로(SDRV2), 발광제어선(EL)들에 연결되어 발광제어신호를 공급하는 발광제어 구동회로(EDRV), 데이터선(DL)들에 연결되어 데이터신호를 공급하는 데이터 구동회로(DDRV)가 배치될 수 있다. 표시영역(DA)의 주변에는 초기화전압, 구동전압(ELVDD) 및 공통전압(ELVSS)을 제공하기 위한 메인 전원배선(미도시)들이 더 배치될 수 있다.
제1스캔구동회로(SDRV1)는 제1전압에 의해 턴온되는 박막트랜지스터들의 게이트전극에 연결된 스캔선들에 연결될 수 있다. 제2스캔구동회로(SDRV2)는 제2전압에 의해 턴온되는 박막트랜지스터들의 게이트전극에 연결된 스캔선들에 연결될 수 있다. 제1전압은 하이레벨의 전압이고, 제2전압은 제1전압의 반전 전압, 즉 로우레벨의 전압일 수 있다.
일 실시예에서, 화소(P)는 도 5에 도시된 화소(P2)이고, 제1스캔구동회로(SDRV1)는 제1 내지 제3스캔선들(SL1, SL2, SL3)에 연결되고, 제2스캔구동회로(SDRV2)는 제4스캔선(SL4)에 연결될 수 있다.
일 실시예에서, 화소(P)는 도 9에 도시된 화소(P3)이고, 제1스캔구동회로(SDRV1)는 제1 내지 제3스캔선들(SL1, SL2, SL3)에 연결되고, 제2스캔구동회로(SDRV2)는 제4스캔선(SL4)에 연결될 수 있다.
일 실시예에서, 화소(P)는 도 12에 도시된 화소(P4)이고, 제1스캔구동회로(SDRV1)는 제1스캔선(SL1')과 제3스캔선(SL3)에 연결되고, 제2스캔구동회로(SDRV2)는 제2스캔선(SL2')과 제4스캔선(SL4)에 연결될 수 있다.
컨트롤러(CON)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 데이터 및 이의 표시를 제어하는 복수의 입력 제어 신호를 제공받을 수 있다. 컨트롤러(CON)는 입력 제어신호에 따라 제어신호를 생성하여 제1스캔구동회로(SDRV1), 제2스캔구동회로(SDRV2), 발광제어 구동회로(EDRV), 데이터 구동회로(DDRV)로 전달할 수 있다.
제1스캔구동회로(SDRV1), 제2스캔구동회로(SDRV2) 및 발광제어 구동회로(EDRV)는 기판 상에 직접 형성될 수 있다. 데이터 구동회로(DDRV)는 기판의 일 측에 배치된 패드와 전기적으로 접속된 FPCB(flexible Printed circuit board) 상에 배치될 수 있다. 다른 실시예에서, 데이터 구동회로(DDRV)는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 기판 상에 직접 배치될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1 ~ T7: 박막트랜지스터
Cst: 커패시터, 제1커패시터
Cbt: 제2커패시터
100: 기판 111: 버퍼층
111a: 제1버퍼층 111b: 제2버퍼층
112: 제1게이트절연층 113, 113a: 제2게이트절연층
113b: 제3게이트절연층 114: 층간절연층
114a: 제1층간절연층 114b: 제2층간절연연층
115: 평탄화층 115a: 제1평탄화층
115b: 제2평탄화층 116: 화소정의층
OLED: 유기발광다이오드

Claims (20)

  1. 반도체층과 게이트전극을 포함하는 구동박막트랜지스터; 및
    상기 구동박막트랜지스터의 상기 게이트전극과 상기 반도체층에 연결된 제1박막트랜지스터;를 포함하고,
    상기 제1박막트랜지스터는,
    제1전압레벨의 제1스캔신호를 인가받는 제1게이트전극을 포함하는 제1서브박막트랜지스터; 및
    상기 제1서브박막트랜지스터와 병렬 연결되고, 상기 제1전압레벨의 반전인 제2전압레벨의 제2스캔신호를 상기 제1스캔신호와 동시에 인가받는 제2게이트전극을 포함하는 제2서브박막트랜지스터;를 포함하는, 화소.
  2. 제1항에 있어서,
    상기 제1서브박막트랜지스터는 P채널 박막트랜지스터이고, 상기 제2서브박막트랜지스터는 N채널 박막트랜지스터인, 화소.
  3. 제1항에 있어서,
    상기 제1서브박막트랜지스터에 상기 제1스캔신호를 인가하며 상기 제1서브박막트랜지스터에 연결된 제1스캔선; 및
    상기 제2서브박막트랜지스터에 상기 제2스캔신호를 인가하며 상기 제2서브박막트랜지스터에 연결된 제2스캔선;을 더 포함하고,
    평면상, 상기 제1스캔선과 상기 제2스캔선은 상기 구동박막트랜지스터를 사이에 두고 평행하게 연장된, 화소.
  4. 제1항에 있어서,
    상기 제1서브박막트랜지스터의 반도체층과 상기 구동박막트랜지스터의 게이트전극을 연결하는 제1노드전극; 및
    상기 제2서브박막트랜지스터의 반도체층과 상기 구동박막트랜지스터의 게이트전극을 연결하는 제2노드전극;을 더 포함하는 화소.
  5. 제4항에 있어서,
    상기 구동박막트랜지스터와 중첩하는 커패시터;를 더 포함하는, 화소.
  6. 제4항에 있어서,
    상기 제1노드전극과 동일층에 배치된 데이터선 및 구동전압선을 더 포함하는, 화소.
  7. 제1항에 있어서,
    상기 구동박막트랜지스터는 P채널 박막트랜지스터인, 화소.
  8. 제1항에 있어서,
    상기 제1서브박막트랜지스터와 상기 제2서브박막트랜지스터는 각각 실리콘 반도체를 포함하는 반도체층을 포함하는, 화소.
  9. 제1항에 있어서,
    상기 제1서브박막트랜지스터는 실리콘 반도체를 포함하는 반도체층을 포함하고, 상기 제2서브박막트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함하는, 화소.
  10. 제9항에 있어서,
    상기 구동박막트랜지스터의 게이트전극과 초기화전압선에 연결된 제2박막트랜지스터;를 더 포함하는, 화소.
  11. 제10항에 있어서,
    상기 제2박막트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함하는, 화소.
  12. 반도체층과 게이트전극을 포함하는 구동박막트랜지스터; 및
    상기 구동박막트랜지스터의 상기 게이트전극과 상기 반도체층에 연결된 박막트랜지스터;를 포함하고,
    상기 박막트랜지스터는,
    제1전압레벨의 제1스캔신호를 인가받는 제1게이트전극과 상기 제1전압레벨의 반전인 제2전압레벨의 제2스캔신호를 상기 제1스캔신호와 동일 타이밍에 인가받는 제2게이트전극을 포함하는 제1서브박막트랜지스터; 및
    상기 제1서브박막트랜지스터와 직렬 연결되고, 상기 제1스캔신호를 인가받는 제3게이트전극을 포함하는 제2서브박막트랜지스터;를 포함하는, 화소.
  13. 제12항에 있어서,
    상기 제1서브박막트랜지스터의 제1게이트전극과 상기 제2서브박막트랜지스터의 제3게이트전극에 연결된 제1스캔선; 및
    상기 제1서브박막트랜지스터의 제2게이트전극에 연결된 제2스캔선;을 더 포함하는, 화소.
  14. 제13항에 있어서,
    상기 제2게이트전극은 상기 제1게이트전극의 하부층에 배치되고,
    상기 제3게이트전극은 상기 제1게이트전극과 동일층에 배치된, 화소.
  15. 제12항에 있어서,
    상기 구동박막트랜지스터와 중첩하는 커패시터;를 더 포함하는, 화소.
  16. 제12항에 있어서,
    상기 박막트랜지스터의 반도체층과 상기 구동박막트랜지스터의 게이트전극을 연결하는 노드전극; 및
    상기 노드전극과 동일층에 배치된 데이터선 및 구동전압선;을 더 포함하는, 화소.
  17. 복수의 화소들을 포함하는 표시장치에 있어서,
    상기 복수의 화소들 각각은,
    반도체층과 게이트전극을 포함하는 구동박막트랜지스터; 및
    상기 구동박막트랜지스터의 상기 게이트전극과 상기 반도체층에 연결된 박막트랜지스터;를 포함하고,
    상기 박막트랜지스터는,
    제1전압레벨의 제1스캔신호를 인가받는 제1게이트전극을 포함하는 제1서브박막트랜지스터; 및
    상기 제1전압레벨의 반전인 제2전압레벨의 제2스캔신호를 상기 제1스캔신호와 동시에 인가받는 제2게이트전극을 포함하는 제2서브박막트랜지스터;를 포함하는, 표시장치.
  18. 제17항에 있어서,
    상기 제1서브박막트랜지스터와 상기 제2서브박막트랜지스터는 병렬 연결되고,
    상기 제1서브박막트랜지스터는 P채널 박막트랜지스터이고, 상기 제2서브박막트랜지스터는 N채널 박막트랜지스터인, 표시장치.
  19. 제18항에 있어서,
    상기 제1서브박막트랜지스터는 실리콘 반도체를 포함하는 반도체층을 포함하고, 상기 제2서브박막트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함하는, 표시장치.
  20. 제17항에 있어서,
    상기 제2서브박막트랜지스터는 상기 제2스캔신호와 동시에 상기 제1스캔신호를 인가받는 제3게이트전극을 더 포함하고,
    상기 제3게이트전극은 상기 제2게이트전극의 하부층에 배치되고, 상기 제1게이트전극과 동일층에 배치된, 표시장치.
KR1020200049482A 2020-04-23 2020-04-23 화소 및 이를 포함하는 표시장치 KR20210131509A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200049482A KR20210131509A (ko) 2020-04-23 2020-04-23 화소 및 이를 포함하는 표시장치
US17/079,765 US20210335953A1 (en) 2020-04-23 2020-10-26 Pixel and display device comprising the same
CN202110256273.2A CN113554988A (zh) 2020-04-23 2021-03-09 像素和包括该像素的显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200049482A KR20210131509A (ko) 2020-04-23 2020-04-23 화소 및 이를 포함하는 표시장치

Publications (1)

Publication Number Publication Date
KR20210131509A true KR20210131509A (ko) 2021-11-03

Family

ID=78101687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200049482A KR20210131509A (ko) 2020-04-23 2020-04-23 화소 및 이를 포함하는 표시장치

Country Status (3)

Country Link
US (1) US20210335953A1 (ko)
KR (1) KR20210131509A (ko)
CN (1) CN113554988A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210111945A (ko) * 2020-03-03 2021-09-14 삼성디스플레이 주식회사 표시장치
US11910669B2 (en) * 2020-10-30 2024-02-20 Chengdu Boe Optoelectronics Technology Co., Ltd. Array substrate and display apparatus
KR20220082178A (ko) * 2020-12-09 2022-06-17 삼성디스플레이 주식회사 화소 및 표시 장치
CN114078430A (zh) * 2021-12-09 2022-02-22 武汉华星光电半导体显示技术有限公司 像素电路及显示面板
CN114664254B (zh) * 2022-03-31 2023-08-01 武汉天马微电子有限公司 显示面板及其驱动方法、显示装置
CN115410526B (zh) 2022-11-02 2023-01-24 惠科股份有限公司 像素驱动电路、像素驱动方法和显示面板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684712B1 (ko) * 2004-03-09 2007-02-20 삼성에스디아이 주식회사 발광 표시 장치
KR101682691B1 (ko) * 2010-07-20 2016-12-07 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
KR20130135506A (ko) * 2012-06-01 2013-12-11 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
CN103117042B (zh) * 2013-02-22 2015-03-18 合肥京东方光电科技有限公司 一种像素单元驱动电路、驱动方法、像素单元及显示装置
US20150249158A1 (en) * 2014-03-03 2015-09-03 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
KR102527216B1 (ko) * 2017-09-21 2023-04-28 삼성디스플레이 주식회사 표시 장치
CN109427301B (zh) * 2018-05-09 2021-01-22 京东方科技集团股份有限公司 像素电路和电致发光显示面板、其驱动方法及显示装置

Also Published As

Publication number Publication date
CN113554988A (zh) 2021-10-26
US20210335953A1 (en) 2021-10-28

Similar Documents

Publication Publication Date Title
US10971071B2 (en) Organic light emitting display panel having sub-pixels with different coupling capacitors
US9627462B2 (en) Organic light emitting display device
KR20210131509A (ko) 화소 및 이를 포함하는 표시장치
KR101687069B1 (ko) 유기 전계 발광 표시 장치
CN114255703B (zh) 显示基板及显示装置
US11393893B2 (en) Display device
WO2022057528A1 (zh) 显示基板及显示装置
US11688350B2 (en) Display apparatus
KR20210130331A (ko) 표시장치
US11950460B2 (en) Display device
KR20210099706A (ko) 화소 및 표시장치
KR20220010690A (ko) 표시장치
US11825715B2 (en) Display device
US20230133807A1 (en) Display device
US11765953B2 (en) Display apparatus including overlapping elements

Legal Events

Date Code Title Description
E902 Notification of reason for refusal