KR20210130331A - 표시장치 - Google Patents

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KR20210130331A
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이지혜
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Abstract

본 발명의 일 실시예는, 화소전극 및 공통전극을 포함하는 표시요소; 구동박막트랜지스터; 상기 구동박막트랜지스터의 게이트전극 및 제1초기화전압선에 연결된 제1박막트랜지스터; 상기 표시요소의 화소전극 및 제2초기화전압선에 연결된 제2박막트랜지스터; 및 상기 제1초기화전압선 및 상기 제2초기화전압선에 연결되고, 상기 공통전극에 인가되는 전압과 동일한 전압이 인가되는 공통전압선;을 포함하는 표시장치를 개시한다.

Description

표시장치{Display device}
본 발명의 실시예들은 표시장치에 관한 것이다.
표시장치는 표시요소 및 표시요소에 인가되는 전기적 신호를 제어하기 위한 화소회로를 포함하는 복수의 화소들을 구비한다. 화소회로는 박막트랜지스터(TFT; Thin Film Transistor), 커패시터 및 복수의 배선들을 포함한다. 화소회로가 복잡해짐에 따라 표시 품질 또한 향상된 표시장치를 제공하기 위한 연구가 활발히 진행되고 있다.
본 발명의 실시예들은 공통전극의 전압 강하를 방지할 수 있는 표시장치를 제공한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예에 따른 표시장치는, 화소전극 및 공통전극을 포함하는 표시요소; 구동박막트랜지스터; 상기 구동박막트랜지스터의 게이트전극 및 제1초기화전압선에 연결된 제1박막트랜지스터; 상기 표시요소의 화소전극 및 제2초기화전압선에 연결된 제2박막트랜지스터; 및 상기 제1초기화전압선 및 상기 제2초기화전압선에 연결되고, 상기 공통전극에 인가되는 전압과 동일한 전압이 인가되는 공통전압선;을 포함한다.
상기 제1초기화전압선과 상기 제2초기화전압선은 제1방향으로 각각 연장되며 이격 배치되고, 상기 공통전압선은 상기 제1초기화전압선과 상기 제2초기화전압선에 각각 교차하며, 상기 제1방향과 상이한 제2방향으로 연장될 수 있다.
상기 제1초기화전압선과 상기 제2초기화전압선은 반도체 물질을 포함할 수 있다.
상기 표시장치는, 상기 공통전압선과 상기 화소전극 사이의 층에 구비되고, 상기 공통전압선 및 상기 공통전극과 연결된 연결전극;을 더 포함할 수 있다.
상기 연결전극은, 상기 제1초기화전압선과 상기 공통전압선이 연결된 영역에 중첩하는 제1연결전극 및 상기 제2초기화전압선과 상기 공통전압선이 연결된 영역에 중첩하는 제2연결전극을 포함할 수 있다.
상기 표시장치는, 상기 공통전압선과 상기 연결전극 사이의 층에 구비된 데이터선;을 더 포함할 수 있다.
상기 표시장치는, 상기 구동박막트랜지스터에 연결된 구동전압선;을 더 포함할 수 있다.
상기 구동전압선은, 제1방향으로 연장된 제1구동전압선 및 상기 제1방향과 상이한 제2방향으로 연장되고 상기 제1구동전압선과 연결된 제2구동전압선을 포함할 수 있다.
상기 구동전압선은 상기 공통전압선과 동일층에 배치될 수 있다.
상기 표시장치는, 상기 구동전압선과 상기 화소전극 사이의 층에 배치된 데이터선;을 더 포함할 수 있다.
상기 표시장치는, 상기 구동박막트랜지스터의 게이트전극과 상기 구동전압선에 연결된 커패시터;를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 적어도 두 개의 부화소들을 포함하고, 부화소들 각각이 화소전극을 포함하는 복수의 화소들; 제1방향으로 연장되며 상기 제1방향으로 인접한 화소들에 연결된 제1초기화전압선 및 제2초기화전압선; 상기 제1방향으로 인접한 화소들 사이에 배치되고, 상기 제1방향과 상이한 제2방향으로 연장되며 상기 제1초기화전압선과 상기 제2초기화전압선에 연결된 제1공통전압선들; 및 상기 복수의 화소들의 화소전극들에 대향하는 공통전극;을 포함하고, 상기 공통전극과 상기 제1공통전압선들에 인가되는 전압이 동일하다.
상기 제1초기화전압선과 상기 제2초기화전압선은 반도체 물질을 포함할 수 있다.
상기 표시장치는, 상기 제1공통전압선들과 상기 화소전극들 사이의 층에 구비되고, 상기 제1공통전압선들 및 상기 공통전극과 컨택하는 연결전극들;을 더 포함할 수 있다.
상기 연결전극은, 상기 제1초기화전압선과 상기 제1공통전압선이 중첩하는 영역에 구비된 제1연결전극 및 상기 제2초기화전압선과 상기 제1공통전압선이 중첩하는 영역에 구비된 제2연결전극을 포함할 수 있다.
상기 표시장치는, 상기 제1방향으로 인접한 화소들 사이에 배치되고, 상기 제2방향으로 연장되는 제2공통전압선들; 및 상기 제2공통전압선들과 상기 화소전극들 사이의 층에 구비되고, 상기 제2공통전압선들 및 상기 공통전극과 컨택하는 연결전극들;을 더 포함하고, 상기 제1공통전압선들과 상기 제2공통전압선들은 상기 제1방향을 따라 교대로 배치될 수 있다.
상기 제2공통전압선들이 상기 제1초기화전압선 및 상기 제2초기화전압선에 연결될 수 있다.
상기 표시장치는, 상기 제1방향으로 인접한 화소들 사이에 배치되고, 상기 제2방향으로 연장되는 제2공통전압선들; 및 상기 제2공통전압선들과 상기 화소전극들 사이의 층에 구비되고, 상기 제2공통전압선들 및 상기 공통전극과 컨택하는 연결전극들;을 더 포함하고, 상기 인접한 화소들 사이마다 한 쌍의 제1공통전압선과 제2공통전압선이 인접 배치될 수 있다.
상기 제2공통전압선들이 상기 제1초기화전압선 및 상기 제2초기화전압선에 연결될 수 있다.
상기 표시장치는, 상기 부화소들 각각에 연결되고, 상기 제2방향으로 연장된 복수의 데이터선들;을 더 포함할 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 표시장치는 공통전극의 전압 강하를 방지하여 고품질의 이미지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 부화소를 나타낸 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 부화소의 화소회로의 평면도이다.
도 4는 도 3의 I-I'를 따라 절취한 단면도이다.
도 5는 도 3의 II-II'를 따라 절취한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 초기화전압선과 공통전압선의 배열의 개략적으로 나타낸 도면이다.
도 7은 도 6이 적용된 화소회로의 평면도이다.
도 8은 본 발명의 일 실시예에 따른 초기화전압선과 공통전압선의 배열의 개략적으로 나타낸 도면이다.
도 9는 도 8이 적용된 화소회로의 평면도이다.
도 10은 본 발명의 일 실시예에 따른 화소회로의 평면도이다.
도 11은 본 발명의 일 실시예에 따른 화소회로 및 공통전압선의 배열을 개략적으로 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 사시도이다.
도 13은 본 발명의 일 실시예에 따른 표시장치의 개략적인 구성을 보인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1방향 또는 제2방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1방향 또는 제2방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, 제1구성요소가 제2구성요소에 "중첩"한다는 제1구성요소가 제2구성요소의 위 또는 아래에 위치함을 의미한다.
이하의 실시예에서, X와 Y가 연결되어 있다고 할 때, X와 Y가 전기적으로 연결되어 있는 경우, X와 Y가 기능적으로 연결되어 있는 경우, X와 Y가 직접 연결되어 있는 경우를 포함할 수 있다. 여기에서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)일 수 있다. 따라서, 소정의 연결 관계, 예를 들면, 도면 또는 상세한 설명에 표시된 연결 관계에 한정되지 않고, 도면 또는 상세한 설명에 표시된 연결 관계 이외의 것도 포함할 수 있다.
X와 Y가 전기적으로 연결되어 있는 경우는, 예를 들어, X와 Y의 전기적인 연결을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드 등)가, X와 Y 사이에 1개 이상 연결되는 경우를 포함할 수 있다.
이하의 실시예에서, 소자 상태와 연관되어 사용되는 "온(ON)"은 소자의 활성화된 상태를 지칭하고, "오프(OFF)"는 소자의 비활성화된 상태를 지칭할 수 있다. 소자에 의해 수신된 신호와 연관되어 사용되는 "온"은 소자를 활성화하는 신호를 지칭하고, "오프"는 소자를 비활성화하는 신호를 지칭할 수 있다. 소자는 하이레벨의 전압 또는 로우레벨의 전압에 의해 활성화될 수 있다. 예를 들어, P채널 트랜지스터는 로우레벨 전압에 의해 활성화되고, N채널 트랜지스터는 하이레벨 전압에 의해 활성화된다. 따라서, P채널 트랜지스터와 N채널 트랜지스터에 대한 "온" 전압은 반대(낮음 대 높음) 전압 레벨임을 이해해야 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 도시한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 표시장치(1)는, 화소부(110), 제어부(120), 스캔 구동부(130), 발광제어 구동부(140), 데이터 구동부(150) 및 전원공급부(160)를 포함한다.
이하, 본 발명의 일 실시예에 따른 표시장치(1)로서, 유기발광 표시장치를 예로 설명하지만, 본 발명의 표시장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 표시장치(1)는 무기발광 표시장치(Inorganic Light Emitting Display 또는 무기EL 표시장치), 퀀텀닷발광 표시장치(Quantum dot Light Emitting Display)와 같은 표시장치일 수 있다.
표시장치(1)는 기판(100)을 포함하고, 기판(100) 상에 적어도 두 개의 부화소들, 예를 들어 제1 내지 제3부화소들(P1, P2, P3)로 구성된 복수의 단위 화소(PX)(이하, 화소(PX)라 함)들이 제1방향(x방향, 행방향) 및 제2방향(y방향, 열방향)으로 반복적으로 배열된 화소부(110)가 구비될 수 있다. 제1부화소(P1)는 제1색의 빛을 방출하고, 제2부화소(P2)는 제2색의 빛을 방출하고, 제3부화소(P3)는 제3색의 빛을 할 수 있다. 일 실시예에서, 제1부화소(P1)는 적색의 빛을 방출하는 적색 부화소이고, 제2부화소(P2)는 녹색의 빛을 방출하는 녹색 부화소이고, 제3부화소(P3)는 청색의 빛을 방출하는 청색 부화소일 수 있다.
화소부(110)에는 화소(PX)들에 연결된 다수의 스캔선(SL)들, 다수의 데이터선(DL)들 및 다수의 발광 제어선(EL)들이 배열될 수 있다. 다수의 스캔선(SL)들은 일정하게 이격되어 행으로 배열되며 각각 스캔신호(SS)를 전달한다. 다수의 데이터선(DL)들은 일정하게 이격되어 열로 배열되며 각각 데이터 신호(DATA)를 전달한다. 다수의 발광 제어선(EL)들은 각각 발광 제어신호(EM)를 전달한다. 또한 화소부(110)에는 구동전압(ELVDD)을 전달하는 다수의 구동전압선들 및 공통전압(ELVSS)을 전달하는 다수의 공통전압선들이 더 포함될 수 있다.
제어부(120)는 외부 시스템으로부터 입력 영상신호(DATA") 및 입력 제어신호(CS)를 제공받는다. 제어부(120)는 다수의 프레임 메모리 및 이를 제어하는 기능을 가진 임의의 제어장치로 구현될 수 있다. 예를 들어, 제어부(120)는 표시장치(1)를 탑재한 휴대 단말기 등의 중앙 처리 장치(central processing unit, CPU) 또는 마이크로프로세서 유닛(microprocessor unit, MPU)으로 구현될 수 있다. 입력 제어신호(CS)는 메인 클럭 신호 및 타이밍 신호 등을 포함할 수 있다.
제어부(120)는 스캔 구동부(130), 발광제어 구동부(140), 데이터 구동부(150) 및 전원공급부(160)의 구동 타이밍을 제어하는 제어신호를 생성할 수 있다. 제어부(120)는 입력 제어신호(CS)를 기초로 제1 내지 제4제어신호들(CONT1 내지 CONT4)을 생성하여 스캔 구동부(130), 발광제어 구동부(140), 데이터 구동부(150) 및 전원공급부(160)로 출력한다. 제1 내지 제4 제어신호(CONT1 내지 CONT4) 각각은 하나 이상의 제어신호를 포함할 수 있다. 예를 들어, 제1제어신호(CONT1)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 스캔 시작을 지시하는 스캔 시작 신호(SSP), 스캔 펄스 폭을 지정하는 쉬프트 클럭 신호(SSC) 등을 포함할 수 있다. 제3제어신호(CONT3)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터의 시작을 나타내는 데이터 시작 신호(DSP), 데이터신호를 데이터선에 출력하도록 제어하는 출력 인에이블 신호(DE), 샘플링 클럭 신호(DSC) 등을 포함할 수 있다.
제어부(120)는 입력 영상신호(DATA")를 프레임 단위로 저장하고, 저장된 영상신호(DATA')를 데이터 구동부(150)로 전달한다. 제어부(120)가 출력하는 영상신호(DATA')는 입력 영상신호(DATA")와 동일 또는 보정 및 변환된 영상신호일 수 있다.
스캔 구동부(130)는 화소부(110)의 다수의 스캔선(SL)들에 연결되고, 제1제어신호(CONT1)에 따라 온 전압의 스캔신호(SS)를 생성하여 스캔선(SL)들에 순차적으로 인가할 수 있다. 스캔 구동부(140)는 쉬프트 레지스터를 포함할 수 있다. 온 전압은 하이레벨 또는 로우레벨의 전압일 수 있다. 일 실시예에서 제1 내지 제3부화소들(P1, P2, P3) 각각에 연결된 스캔선(SL)은 하나 이상일 수 있고, 그에 대응하여 스캔 구동부(130)는 하나 이상의 스캔신호(SS)를 생성할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 부화소(P)에 연결된 스캔선들은 제1 내지 제3스캔선들(SL1 내지 SL3)을 포함하고, 스캔 구동부(130)는 제1 내지 제3스캔선들(SL1 내지 SL3)로 제1 내지 제3스캔신호(GW, GI, GB)를 생성하여 출력할 수 있다.
발광제어 구동부(140)는 화소부(110)의 다수의 발광제어선(EL)들에 연결되고, 제2제어신호(CONT2)에 따라 온 전압의 발광제어신호(E1 내지 En)를 생성하여 발광제어선(EL)들에 순차적으로 인가할 수 있다.
데이터 구동부(150)는 화소부(110)의 다수의 데이터선(DL)들에 연결되고, 제3제어신호(CONT3)에 따라 데이터신호(DATA)를 데이터선(DL)들에 인가할 수 있다. 데이터 구동부(150)는 제어부(120)로부터 입력되는 영상신호(DATA')를 전압 또는 전류 형태의 데이터신호(DATA)로 변환할 수 있다.
전원공급부(160)는 구동전압(ELVDD) 및 공통전압(ELVSS)을 생성할 수 있다. 전원공급부(160)는 제4제어신호(CONT4)에 따라 생성된 구동전압(ELVDD) 및 공통전압(ELVSS)을 구동전압선들 및 공통전압선들을 통해 화소부(110)에 인가할 수 있다. 구동전압(ELVDD)의 전압레벨은 공통전압(ELVSS)의 전압레벨보다 높다.
제어부(120), 스캔 구동부(130), 발광제어 구동부(140), 데이터 구동부(150), 전원 공급부(160)는 각각 별개의 집적 회로 칩 또는 하나의 집적 회로 칩의 형태로 형성되어 화소부(110)가 형성된 기판(100) 위에 직접 장착되거나, 연성인쇄회로필름(flexible printed circuit film) 위에 장착되거나, TCP(tape carrier package)의 형태로 기판(100)에 부착되거나, 기판(100)에 직접 형성될 수도 있다.
도 1의 실시예에서는 스캔 구동부(130)와 별개의 발광제어 구동부(140)가 발광제어신호(EM)를 생성하여 화소부(110)로 인가하고 있으나, 다른 실시예에서, 스캔 구동부(130)가 주사신호(SS) 및 발광제어신호(EM)를 생성하여 화소부(110)로 인가할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 부화소를 나타낸 등가 회로도이다.
도 2에 도시된 부화소(P)는 제1 내지 제3부화소(P1, P2, P3)들 중 하나일 수 있으며, 제1 내지 제3부화소(P1, P2, P3)들은 동일한 화소회로를 포함할 수 있다. 이하 설명의 편의 상 부화소(P)로 칭하여 설명한다.
도 2를 참조하면, 부화소(P)는 표시요소로서 유기발광다이오드(OLED) 및 유기발광다이오드(OLED)에 연결된 화소회로(PC)를 포함할 수 있다. 화소회로(PC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)을 포함하고, 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라, 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각의 제1단자는 소스단자 또는 드레인단자이고, 제2단자는 제1단자와 다른 단자일 수 있다. 예를 들어, 제1단자가 소스단자인 경우 제2단자는 드레인단자일 수 있다. 일 실시예에서, 제1 내지 제7트랜지스터들(T1 내지 T7)은 PMOS(p-channel MOSFET)로 구현될 수 있다.
화소회로(PC)는 제1스캔신호(GW)를 전달하는 제1스캔선(SL1), 제2스캔신호(GI)를 전달하는 제2스캔선(SL2), 제3스캔신호(GB)를 전달하는 제3스캔선(SL3), 발광제어신호(EM)를 전달하는 발광제어선(EL) 및 데이터신호(DATA)를 전달하는 데이터선(DL)에 연결될 수 있다.
화소회로(PC)는 또한 구동전압선(PL), 제1초기화전압선(VL1), 제2초기화전압선(VL2) 및 공통전압선(VSL)에 연결될 수 있다. 구동전압선(PL)은 제1트랜지스터(T1)에 구동전압(ELVDD)을 전달할 수 있다. 제1초기화전압선(VL1)은 공통전압선(VSL)에 연결되고, 공통전압(ELVSS)을 제1트랜지스터(T1)의 게이트단자로 전달할 수 있다. 제2초기화전압선(VL2)은 공통전압선(VSL)에 연결되고, 공통전압(ELVSS)을 유기발광다이오드(OLED)로 전달할 수 있다.
제1트랜지스터(T1)는 제2노드(N2)에 연결된 게이트단자, 제1노드(N1)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류를 공급한다.
제2트랜지스터(T2)(스위칭 트랜지스터)는 제1스캔선(SL1)에 연결된 게이트단자, 데이터선(DL)에 연결된 제1단자, 제1노드(N1)(또는 제1트랜지스터(T1)의 제1단자)에 연결된 제2단자를 포함한다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1노드(N1)로 전달하는 스위칭 동작을 수행할 수 있다.
제3트랜지스터(T3)(보상 트랜지스터)는 제1스캔선(SL1)에 연결된 게이트단자, 제2노드(N2)(또는 제1트랜지스터(T1)의 게이트단자)에 연결된 제1단자, 제3노드(N3)(또는 제1트랜지스터(T1)의 제2단자)에 연결된 제2단자를 포함한다. 제3트랜지스터(T3)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킬 수 있다. 제3트랜지스터(T3)는 둘 이상의 트랜지스터가 직렬 연결된 구조일 수 있다.
제4트랜지스터(T4)(제1초기화 트랜지스터)는 제2스캔선(SL2)에 연결된 게이트단자, 제1초기화전압선(VL1)에 연결된 제1단자, 제2노드(N2)에 연결된 제2단자를 포함한다. 제1초기화전압선(VL1)은 공통전압선(VSL)에 연결될 수 있다. 제4트랜지스터(T4)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(GI)에 따라 턴온되어 공통전압(ELVSS)을 제1트랜지스터(T1)의 게이트단자에 전달하여 제1트랜지스터(T1)의 게이트 전압을 초기화시킬 수 있다. 제4트랜지스터(T4)는 둘 이상의 트랜지스터가 직렬 연결된 구조일 수 있다.
제5트랜지스터(T5)(제1발광제어 트랜지스터)는 발광제어선(EL)에 연결된 게이트단자, 구동전압선(PL)에 연결된 제1단자, 제1노드(N1)에 연결된 제2단자를 포함한다. 제6트랜지스터(T6)(제2발광제어 트랜지스터)는 발광제어선(EL)에 연결된 게이트단자, 제3노드(N3)에 연결된 제1단자, 유기발광다이오드(OLED)의 화소전극에 연결된 제2단자를 포함한다. 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 유기발광다이오드(OLED)에 전류가 흐르게 된다.
제7트랜지스터(T7)(제2초기화 트랜지스터)는 제3스캔선(SL3)에 연결된 게이트단자, 제6트랜지스터(T6)의 제2단자 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, 제2초기화전압선(VL2)에 연결된 제2단자를 포함한다. 제2초기화전압선(VL2)은 공통전압선(VSL)에 연결될 수 있다. 제7트랜지스터(T7)는 제3스캔선(SL3)을 통해 전달받은 제3스캔신호(GB)에 따라 턴온되어 공통전압(ELVSS)을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)의 화소전극의 전압을 초기화시킬 수 있다. 제7트랜지스터(T7)는 생략될 수 있다.
커패시터(Cst)는 제2노드(N2)에 연결된 제1전극 및 구동전압선(PL)에 연결된 제2전극을 포함한다.
유기발광다이오드(OLED)는 화소전극 및 화소전극을 마주하는 공통전극을 포함하고, 공통전극은 공통전압(ELVSS)을 인가받을 수 있다. 공통전극은 공통전압선(VSL)에 연결될 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(Ioled)를 전달받아 소정의 색으로 발광함으로써 이미지를 표시할 수 있다. 공통전극은 복수의 부화소(P)들에 공통, 즉 일체로 구비될 수 있다.
도 3은 본 발명의 일 실시예에 따른 부화소의 화소회로의 평면도이다. 도 4는 도 3의 I-I'를 따라 절취한 단면도이다. 도 5는 도 3의 II-II'를 따라 절취한 단면도이다. 도 3은 도 2의 화소회로의 평면도일 수 있다. 도 2의 제1 내지 제7트랜지스터들(T1 내지 T7)은 각각 박막트랜지스터로 구현될 수 있다. 이하, 제1 내지 제7박막트랜지스터(T1 내지 T7)로 설명한다.
일 실시예에서, 하나의 열에 두 개의 제1 및 제2데이터선들(DL1, DL2)이 배치되고, 화소회로가 두 개의 제1 및 제2데이터선들(DL1, DL2) 중 하나에 연결될 수 있다. 도 3의 실시예는 화소회로가 제1 및 제2데이터선들(DL1, DL2) 중 제1데이터선(DL1)에 연결된 예를 도시하고 있다. 도 3의 화소회로 구성은 제2데이터선(DL2)에 연결되는 화소회로에도 동일하게 적용될 수 있다.
도 2의 화소회로를 설명하기 위해 사용된 트랜지스터의 게이트단자, 제1단자 및 제2단자는 도 3에서 각각 박막트랜지스터의 게이트전극, 소스영역, 드레인영역에 대응할 수 있다. 소스영역 및 드레인영역은 경우에 따라 박막트랜지스터의 소스전극 및 드레인전극일 수 있다.
제1반도체층(ACT1) 및 제2반도체층(ACT2)은 기판(100) 상에 형성될 수 있다. 다른 예로, 기판(100) 상에 버퍼층(111)이 형성되고, 제1반도체층(ACT1) 및 제2반도체층(ACT2)은 버퍼층(111) 상에 형성될 수 있다. 제1반도체층(ACT1)과 제2반도체층(ACT2)은 서로 분리되고, 연결전극(175)에 의해 연결될 수 있다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등의 고분자 수지를 포함할 수 있다.
기판(100)은 다층 구조일 수 있다. 예를 들어, 기판(100)은 제1베이스층, 제1배리어층, 제2베이스층 및 제2배리어층이 차례로 적층된 구조일 수 있다. 제1베이스층 및 제2베이스층은 전술한 고분자 수지를 포함할 수 있다. 제1배리어층 및 제2배리어층은 외부 이물질의 침투를 방지하는 층으로서, 실리콘질화물(SiNx), 실리콘산화물(SiOx)과 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
버퍼층(111)은 기판(100)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(111)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)과 같은 질화막, 또는 실리콘산질화물(SiON)로 구비될 수 있다.
제1반도체층(ACT1)과 제2반도체층(ACT2)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 제1반도체층(ACT1)과 제2반도체층(ACT2)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다.
제1반도체층(ACT1)의 일부 영역들은 제1 내지 제6박막트랜지스터들(T1 내지 T7) 각각의 반도체층을 구성할 수 있다. 또한 제1반도체층(ACT1)은 제1방향으로 연장된 제1초기화전압선(VL1)을 포함할 수 있다. 제2반도체층(ACT2)의 일부 영역은 제7박막트랜지스터(T7)의 반도체층을 구성할 수 있다. 또한 제2반도체층(ACT2)은 제1방향으로 연장된 제2초기화전압선(VL2)을 포함할 수 있다. 즉 제1초기화전압선(VL1)과 제2초기화전압선(VL2)은 실리콘 반도체를 포함할 수 있다.
제1 내지 제7박막트랜지스터들(T1 내지 T7)의 반도체층들은 각각 소스영역(S1 내지 S7), 드레인영역(D1 내지 D7), 소스영역(S1 내지 S7)과 드레인영역(D1 내지 D7) 사이의 채널영역을 포함할 수 있다. 도 4 및 도 5에서 제1박막트랜지스터(T1)의 채널영역(C1), 제4박막트랜지스터(T4)의 채널영역(C41. C42) 및 제7박막트랜지스터(T7)의 채널영역(C7)이 예시적으로 도시되어 있다. 서로 다른 부화소들의 제1박막트랜지스터(T1)의 채널영역(C1)의 길이는 동일 또는 상이할 수 있다. 예를 들어, 제1부화소의 제1박막트랜지스터(T1)의 채널영역(C1)의 길이는 제2부화소의 제1박막트랜지스터(T1)의 채널영역(C1)의 길이와 동일하고, 제3부화소의 제1박막트랜지스터(T1)의 채널영역(C1)의 길이와 상이할 수 있다. 이 경우, 제3부화소의 제1박막트랜지스터(T1)의 채널영역(C1)의 길이는 제1부화소의 제1박막트랜지스터(T1)의 채널영역(C1)의 길이보다 짧을 수 있다.
채널영역은 게이트전극과 중첩하는 영역일 수 있다. 소스영역과 드레인영역은 채널영역 근방에서 불순물이 도핑된 영역일 수 있다. 실시예에 따라 소스영역 및 드레인영역의 위치는 바뀔 수 있다.
제1반도체층(ACT1)과 제2반도체층(ACT2) 상에는 제1게이트절연층(112)이 위치하며, 제1게이트절연층(112) 상에는 제1박막트랜지스터(T1)의 게이트전극(G1), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3) 및 발광제어선(EL)이 위치할 수 있다. 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3) 및 발광제어선(EL)은 제1방향으로 연장되며 상호 이격 배치될 수 있다.
제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1박막트랜지스터(T1)의 게이트전극(G1)은 제1반도체층(ACT1)과 중첩하며 독립 패턴(isolated pattern)으로 구비될 수 있다.
제1스캔선(SL1)에서 제2박막트랜지스터(T2)의 채널영역과 중첩하는 영역은 제2박막트랜지스터(T2)의 게이트전극(G2)이고, 제3박막트랜지스터(T3)의 채널영역들과 중첩하는 영역들은 제3박막트랜지스터(T31)의 게이트전극들(G31, G32)일 수 있다. 제2스캔선(SL2)에서 제4박막트랜지스터(T4)의 채널영역들과 중첩하는 영역들은 제4박막트랜지스터(T4)의 게이트전극들(G41, G42)일 수 있다. 제3스캔선(SL3)에서 제7박막트랜지스터(T7)의 채널영역과 중첩하는 영역은 제7박막트랜지스터(T7)의 게이트전극(G7)일 수 있다. 발광 제어선(EL)에서 제5 및 제6박막트랜지스터들(T5, T6)의 채널영역들과 중첩하는 영역들은 각각 제5 및 제6박막트랜지스터들(T5, T6)의 게이트전극들(G5, G6)일 수 있다.
제1박막트랜지스터(T1)의 게이트전극(G1), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3) 및 발광제어선(EL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 등을 포함할 수 있으며. 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
제1박막트랜지스터(T1)의 게이트전극(G1), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3) 및 발광제어선(EL) 상에는 제2게이트절연층(113)이 배치될 수 있다. 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제2게이트절연층(113) 상에는 전극전압선(HL) 및 리페어선(RL)이 배치될 수 있다. 전극전압선(HL) 및 리페어선(RL)은 제1방향으로 연장되며 상호 이격 배치될 수 있다.
리페어선(RL)은 화소회로에 결함이 발생한 경우 화소를 리페어할 수 있다. 예를 들어, 리페어 공정에서, 리페어선(RL)은 연결전극(175)에 전기적으로 연결되고, 연결전극(175)을 통해 유기발광다이오드(OLED)에 전기적으로 연결될 수 있다. 이에 따라 자신의 화소회로가 아닌 화소부(110) 외부로부터 인가되는 구동전류를 유기발광다이오드(OLED)로 전달함으로써 유기발광다이오드(OLED)가 정상적으로 발광하도록 할 수 있다. 리페어선(RL)은 생략될 수 있다.
전극전압선(HL)은 제1박막트랜지스터(T1)의 게이트전극(G1)의 적어도 일부를 커버하며, 커패시터(Cst)의 상부전극(CE2)으로 기능할 수 있다. 전극전압선(HL)은 개구(SOP, 도 5 참조)를 포함할 수 있다.
커패시터(Cst)의 하부전극(CE1)은 제1박막트랜지스터(T1)의 게이트전극(G1)과 일체(一體)로 형성될 수 있다. 예를 들어, 제1박막트랜지스터(T1)의 게이트전극(G1)은 커패시터(Cst)의 하부전극(CE1)으로의 기능을 수행할 수 있다.
전극전압선(HL) 및 리페어선(RL)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 및 구리(Cu) 등으로부터 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
전극전압선(HL) 및 리페어선(RL) 상에는 제1층간절연층(114)이 위치한다. 제1층간절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1층간절연층(114) 상에는 구동전압선(PL), 공통전압선(VSL), 노드전극(171) 및 연결전극들(173, 175)이 배치될 수 있다.
구동전압선(PL), 공통전압선(VSL), 노드전극(171) 및 연결전극들(173, 175)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 다층 또는 단층으로 형성될 수 있다. 일 예로, 구동전압선(PL), 공통전압선(VSL), 노드전극(171) 및 연결전극들(173, 175)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
구동전압선(PL)은 제1구동전압선(PL1) 및 제2구동전압선(PL2)을 포함할 수 있다.
제1구동전압선(PL1)은 제2방향으로 연장되며 서로 마주하는 제1서브구동전압선(PL1a) 및 제2서브구동전압선(PL1b)을 포함할 수 있다. 제1서브구동전압선(PL1a)과 제2서브구동전압선(PL1b)은 평면상 제1박막트랜지스터(T1)를 사이에 두고 배치될 수 있다. 제1서브구동전압선(PL1a)은 제1데이터선(DL1) 또는 제2데이터선(DL2)에 중첩되고, 제2서브구동전압선(PL1b)은 제2데이터선(DL2) 또는 제1데이서터선(DL1)에 중첩될 수 있다. 도 3에 도시된 화소회로에서는 제1서브구동전압선(PL1a)은 제1데이터선(DL1)에 중첩되고, 제2서브구동전압선(PL1b)은 제2데이터선(DL2)에 중첩된 예를 도시하고 있다.
제1서브구동전압선(PL1a) 및/또는 제2서브구동전압선(PL1b)은 제1방향으로 이웃하는 타 화소회로와 공유할 수 있다. 예를 들어, 도면을 기준으로, 제1서브구동전압선(PL1a)은 도 3에 도시된 화소회로의 좌측에 배치된 타 화소회로의 제1서브구동전압선(PL1a)일 수 있다. 또는 도면을 기준으로, 제2서브구동전압선(PL1b)은 도 3에 도시된 화소회로의 우측에 배치된 타 화소회로의 제2서브구동전압선(PL1b)일 수 있다. 이 경우 구동전압선(VSL)은 이웃하는 화소회로들 사이에 배치되지 않을 수 있다.
제2구동전압선(PL2)은 제1방향으로 연장되며 제1서브구동전압선(PL1a)과 제2서브구동전압선(PL1b) 사이에 배치될 수 있다. 제2구동전압선(PL2)은 제1서브구동전압선(PL1a)과 제2서브구동전압선(PL1b)을 서로 연결할 수 있다. 일 실시예에서, 제2구동전압선(PL2)은 제1서브구동전압선(PL1a) 및 제2서브구동전압선(PL1b)과 일체로 형성될 수 있다.
구동전압선(PL)은 제1층간절연층(114)에 형성된 콘택홀(77)을 통해 커패시터(Cst)의 상부전극(CE2)과 전기적으로 연결될 수 있다. 따라서, 전극전압선(HL)은 구동전압선(PL)과 동일한 전압레벨(정전압)을 가질 수 있다. 또한, 구동전압선(PL)은 제1게이트절연층(112), 제2게이트절연층(113) 및 제1층간절연층(114)에 형성된 콘택홀(76)을 통해 제5박막트랜지스터의 소스영역(S5)에 전기적으로 연결될 수 있다.
공통전압선(VSL)은 제1초기화전압선(VL1)과 제2초기화전압선(VL2)을 가로지르며 제2방향으로 연장될 수 있다. 공통전압선(VSL)은 제1초기화전압선(VL1)에 중첩하는 영역에서, 제1게이트절연층(112), 제2게이트절연층(113) 및 제1층간절연층(114)에 형성된 콘택홀(78)을 통해 제1초기화전압선(VL1)에 전기적으로 연결될 수 있다. 공통전압선(VSL)은 제2초기화전압선(VL2)에 중첩하는 영역에서, 제1게이트절연층(112), 제2게이트절연층(113) 및 제1층간절연층(114)에 형성된 콘택홀(79)을 통해 제2초기화전압선(VL2)에 전기적으로 연결될 수 있다. 공통전압선(VSL)은 공통전극(230)에 인가되는 전압, 즉 공통전압(ELVSS)을 인가받아 초기화전압으로서 제1초기화전압선(VL1)과 제2초기화전압선(VL2)에 인가할 수 있다.
노드전극(171)은 커패시터(Cst)의 상부전극(CE2)에 형성된 개구(SOP)를 통해 제1박막트랜지스터(T1)의 게이트전극(G1)을 제3박막트랜지스터(T3)의 소스영역(S3) 및 제4박막트랜지스터(T4)의 드레인영역(D4)에 전기적으로 연결할 수 있다. 노드전극(171)의 일단은 제2게이트절연층(113) 및 제1층간절연층(114)에 형성된 콘택홀(72)을 통해 제1박막트랜지스터(T1)의 게이트전극(G1)과 전기적으로 연결될 수 있다. 노드전극(171)의 타단은 제1게이트절연층(112), 제2게이트절연층(113) 및 제1층간절연층(114)에 형성된 콘택홀(71)을 통해 제4박막트랜지스터의 드레인영역(D4)에 전기적으로 연결될 수 있다.
연결전극(173)의 일단은 제1게이트절연층(112), 제2게이트절연층(113) 및 제1층간절연층(114)에 형성된 콘택홀(73)을 통해 제2박막트랜지스터(T2)의 소스영역(S2)에 전기적으로 연결될 수 있다. 연결전극(173)의 일단은 소스영역(S2)과 컨택하는 소스전극으로 이해될 수 있다. 연결전극(173)의 타단은 제1데이터선(DL1)에 중첩되고, 추후 제1데이터선(DL1)에 전기적으로 연결될 수 있다.
연결전극(175)의 일단은 제1게이트절연층(112), 제2게이트절연층(113) 및 제1층간절연층(114)에 형성된 컨택홀(74)을 통해 제6박막트랜지스터(T6)의 드레인영역(D6)에 전기적으로 연결될 수 있다. 연결전극(175)의 타단은 제1게이트절연층(112), 제2게이트절연층(113) 및 제1층간절연층(114)에 형성된 컨택홀(75)을 통해 제7박막트랜지스터(T7)의 소스영역(S7)에 전기적으로 연결될 수 있다.
구동전압선(PL), 공통전압선(VSL), 노드전극(171) 및 연결전극들(173, 175) 상에는 제2층간절연층(115)이 배치되고, 제2층간절연층(115) 상에 제1데이터선(DL1), 제2데이터선(DL2) 및 연결전극(185)이 배치될 수 있다.
제2층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1데이터선(DL1), 제2데이터선(DL2) 및 연결전극(185)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1데이터선(DL1), 제2데이터선(DL2) 및 연결전극(185)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1데이터선(DL1) 및 제2데이터선(DL2)은 서로 마주하며 제2방향으로 연장될 수 있다. 제1데이터선(DL1)과 제2데이터선(DL2)은 평면상 제1박막트랜지스터(T1)를 사이에 두고 배치될 수 있다. 제1데이터선(DL1)은 제1서브구동전압선(PL1a)에 중첩하고, 제2데이터선(DL2)은 제2서브구동전압선(PL1b)에 중첩할 수 있다.
제1데이터선(DL1)은 제2층간절연층(115)에 형성된 콘택홀(81)을 통해 연결전극(173)에 전기적으로 연결될 수 있다. 이에 따라 제1데이터선(DL1)은 제2박막트랜지스터(T2)의 소스영역(S2)에 전기적으로 연결될 수 있다. 연결전극(173)은 제1데이터선(DL1)의 돌출부(DL1P, 도 5)에 전기적으로 연결될 수 있다.
연결전극(185)은 제2층간절연층(115)에 형성된 콘택홀(84)을 통해 연결전극(175)에 전기적으로 연결될 수 있다.
제1데이터선(DL1), 제2데이터선(DL2) 및 연결전극(185) 상부에는 제1평탄화층(116)이 배치되며, 제1평탄화층(116) 상에 연결전극들(191, 193, 195)이 배치될 수 있다.
연결전극들(191, 193, 195)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 다층 또는 단층으로 형성될 수 있다.
연결전극(191)은 제1평탄화층(116)에 형성된 컨택홀(91)을 통해 연결전극(185)에 전기적으로 연결될 수 있다.
연결전극(193)은 제2층간절연층(115) 및 제1평탄화층(116)에 형성된 컨택홀(92)을 통해 공통전압선(VSL)에 전기적으로 연결될 수 있다.
연결전극(195)은 제2층간절연층(115) 및 제1평탄화층(116)에 형성된 컨택홀(93)을 통해 공통전압선(VSL)에 전기적으로 연결될 수 있다.
연결전극들(191, 193, 195) 상부에는 제2평탄화층(117)이 배치되며, 제2평탄화층(117) 상에 유기발광다이오드(OLED)가 위치할 수 있다.
제1평탄화층(116) 및 제2평탄화층(117)은 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 제1평탄화층(116) 및 제2평탄화층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 제1평탄화층(116) 및 제2평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PXMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
다른 실시예에서, 제1평탄화층(116) 및 제2평탄화층(117)은 무기 물질을 포함할 수 있다. 제1평탄화층(116) 및 제2평탄화층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제1평탄화층(116) 및 제2평탄화층(117)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 또 다른 실시예에서, 제1평탄화층(116) 및 제2평탄화층(117)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
한편, 도 3에서는 하나의 화소회로에 대한 구조를 설명하고 있지만, 동일한 화소회로를 가지는 복수의 화소회로들이 제1방향 및 제2방향을 따라 배열되며, 이때 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)은 제2방향을 따라 인접하게 배치된 두 개의 화소회로들에서 공유될 수 있다.
즉, 제1초기화 전압선(VL1)은, 도면을 기준으로 제2방향을 따라 도 3에 도시된 화소회로의 하부에 배치된 다른 화소회로의 제2초기화전압선(VL2)일 수 있다. 마찬가지로, 제2초기화전압선(VL2)은, 도면을 기준으로 제2방향을 따라 도 3에 도시된 화소회로의 상부에 인접하여 배치된 또 다른 화소회로의 제1초기화전압선(VL1)일 수 있다.
도 4 및 도 5에 도시된 바와 같이, 유기발광소자(OLED)는 화소전극(210), 공통전극(230) 및 이들 사이에 위치하고 발광층을 구비한 중간층(220)을 포함할 수 있다.
화소전극(210)은 제2평탄화층(117)에 형성된 비아홀(VIA)을 통해 연결전극(191)에 전기적으로 연결됨으로서 제6박막트랜지스터(T6) 및 제7박막트랜지스터(T7)와 전기적으로 연결될 수 있다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
제2평탄화층(117) 상에는 화소정의층(118)이 배치될 수 있으며, 화소정의층(118)은 화소전극(210)의 일부가 노출되도록 하는 개구를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 화소정의층(118)은 화소전극(210)의 가장자리를 덮을 수 있다. 화소정의층(118)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질을 포함할 수 있다.
중간층(220)은 발광층을 포함할 수 있다. 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있다. 도 4 및 도 5에서는 도시의 편의 상 중간층(220) 중 발광층만을 도시하였으며, 유기발광다이오드(OLED)는 발광층의 상하층에 제1기능층 및/또는 제2기능층을 더 포함할 수 있다. 제1기능층 및/또는 제2기능층은 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등을 포함할 수 있다. 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않으며, 중간층(220)에 포함된 층들 중 적어도 일부층은 복수의 화소전극(210)들에 걸쳐서 일체로 형성될 수 있다.
공통전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 공통전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 공통전극(230)은 복수의 화소전극(210)들에 대응하도록 일체(一體)로 형성될 수 있다.
공통전극(230)은 제2평탄화층(117) 및 화소정의층(118)에 형성된 개구(OP) 내에 배치되어 연결전극들(193, 195)과 컨택영역(CNT)에서 직접 컨택할 수 있다.
도시되지 않았으나, 공통전극(230) 상에는 박막봉지층(미도시) 또는 밀봉기판(미도시)이 배치될 수 있다. 박막봉지층은 무기물로 구비된 적어도 하나의 무기봉지층 및 유기물로 구비된 적어도 하나의 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다. 밀봉기판(미도시)은 기판(100)과 마주보도록 배치되며, 화소부(110) 외측에서 기판(100)과 실런트 또는 프릿 등의 밀봉부재에 의해서 접합될 수 있다. 또한, 화소정의층(118) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있다.
도 6은 본 발명의 일 실시예에 따른 초기화전압선과 공통전압선의 배열의 개략적으로 나타낸 도면이다. 도 7은 도 6이 적용된 화소회로의 평면도이다.
도 6을 참조하면, 기판 상에 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)이 제1방향으로 각각 연장될 수 있다. 제1초기화전압선(VL1)과 제2초기화전압선(VL2)은 제2방향으로 따라 교대로 배열될 수 있다. 각 화소회로의 제1초기화전압선(VL1)은 제2방향을 따라 하부측에 인접한 화소회로의 제2초기화전압선(VL2)으로도 기능할 수 있다. 각 화소회로의 제2초기화전압선(VL2)은 제2방향을 따라 상부측에 인접한 화소회로의 제1초기화전압선(VL1)으로도 기능할 수 있다. 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)은 동일한 층에 배치될 수 있다. 제1초기화전압선(VL1)과 제2초기화전압선(VL2)은 실리콘 반도체를 포함할 수 있다.
공통전압선(VSL)은 제1초기화전압선(VL1)과 제2초기화전압선(VL2) 상부에 배치될 수 있다. 공통전압선(VSL)은 제1초기화전압선(VL1)과 제2초기화전압선(VL2)을 교차(중첩)하며 제2방향으로 연장될 수 있다. 공통전압선(VSL)은 제1방향을 따라 소정 간격, 예를 들어, 화소 간격으로 배열될 수 있다. 공통전압선(VSL)은 제1방향으로 인접한 화소들 사이에 배치될 수 있다.
공통전압선(VSL)은 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과 다른 층에 배치될 수 있다. 예를 들어, 공통전압선(VSL)은 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)의 상부 층에 배치될 수 있다. 공통전압선(VSL)은 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과 각각 교차하는 영역에서 하부 절연층들에 형성된 컨택홀들(CH)을 통해 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)에 각각 전기적으로 연결될 수 있다. 공통전압선(VSL)은 공통전압(ELVSS)을 제1초기화전압선(VL1)과 제2초기화전압선(VL2)에 각각 인가할 수 있다.
공통전압선(VSL) 상부에 브릿지 전극(BR)이 더 배치될 수 있다. 브릿지 전극(BR)은 공통전압선(VSL)과 대향전극(230) 사이의 층에 배치될 수 있다. 브릿지 전극(BR)은 컨택영역(CNT)에서 대향전극(230)과의 사이에 배치된 절연층들의 개구를 통해 대향전극(230)과 직접 컨택할 수 있다. 이에 따라 공통전극(230)은 브릿지 전극(BR)을 통해 공통전압선(VSL)에 전기적으로 연결될 수 있다.
브릿지 전극(BR) 및 컨택영역(CNT)은 제1방향 및 제2방향으로 일정 간격으로 배열될 수 있다. 예를 들어, 브릿지 전극(BR) 및 컨택영역(CNT)은 제1방향을 따라 화소 간격으로 구비될 수 있다.
제1초기화전압선(VL1)에 중첩하는 브릿지 전극(193)과 제2초기화전압선(VL2)에 중첩하는 브릿지 전극(BR)은 각각 하부 절연층들에 형성된 컨택홀들을 통해 공통전압선(VSL)과 컨택할 수 있다.
도 7은 도 3에 도시된 화소회로가 적용된 화소를 구성하는 제1 내지 제3부화소들의 제1 내지 제3화소회로들(PC1 내지 PC3)에 대응한다.
공통전압선(VSL)은 화소 간격으로 배치될 수 있다. 공통전압선(VSL)은 화소에 공유된 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)에 컨택홀들(CH)을 통해 각각 전기적으로 연결될 수 있다. 여기서 컨택홀들(CH)은 도 3 내지 도 5에 도시된 컨택홀들(78, 79)일 수 있다.
브릿지 전극(BR)은 컨택영역(CNT)에서 대향전극(230)과의 사이에 배치된 절연층들의 개구를 통해 대향전극(230)과 직접 컨택할 수 있다.
공통전압선(VSL)은 도 6의 브릿지 전극(BR)에 대응하는 연결전극들(193, 195)을 통해 컨택영역(CNT)에서 대향전극과의 사이에 배치된 절연층들의 개구를 통해 대향전극과 컨택하여 전기적으로 연결될 수 있다. 연결전극들(193, 195)은 하부 절연층들에 형성된 컨택홀들, 예를 들어 도 3 내지 도 5의 컨택홀들(92, 94)을 통해 공통전압선(VSL)과 전기적으로 연결될 수 있다. 연결전극들(193, 195)은 제1방향을 따라 화소 간격으로 위치할 수 있다.
도 8은 본 발명의 일 실시예에 따른 초기화전압선과 공통전압선의 배열의 개략적으로 나타낸 도면이다. 도 9는 도 8이 적용된 화소회로의 평면도이다.
도 8을 참조하면, 기판 상에 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)이 제1방향으로 각각 연장될 수 있다. 제1초기화전압선(VL1)과 제2초기화전압선(VL2)은 제2방향을 따라 교대로 배열될 수 있다. 각 화소회로의 제1초기화전압선(VL1)은 제2방향을 따라 하부측에 인접한 화소회로의 제2초기화전압선(VL2)으로도 기능할 수 있다. 각 화소회로의 제2초기화전압선(VL2)은 제2방향을 따라 상부측에 인접한 화소회로의 제1초기화전압선(VL1)으로도 기능할 수 있다. 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)은 동일한 층에 배치될 수 있다. 제1초기화전압선(VL1)과 제2초기화전압선(VL2)은 실리콘 반도체를 포함할 수 있다.
공통전압선(VLS2)은 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과 다른 층에 배치될 수 있다. 예를 들어, 공통전압선(VSL)은 제1초기화전압선(VL1)과 제2초기화전압선(VL2) 상부에 배치될 수 있다.
공통전압선(VSL)은 제1공통전압선(VSL1) 및 제2공통전압선(VSL2)을 포함할 수 있다. 제1공통전압선(VSL1) 및 제2공통전압선(VSL2)은 각각 제1초기화전압선(VL1)과 제2초기화전압선(VL2)을 교차하며 제2방향으로 연장될 수 있다. 제1공통전압선(VSL1) 및 제2공통전압선(VSL2)은 제1방향으로 인접한 화소들 사이에 배치되되, 제1방향을 따라 교대로 배치됨에 따라 각각 2개의 화소 간격으로 배치될 수 있다.
제1공통전압선(VSL1)은 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과 각각 교차하는 영역에서 하부 절연층들의 컨택홀(CH1)을 통해 제1초기화전압선(VL1)과 제2초기화전압선(VL2)에 각각 컨택하여 전기적으로 연결될 수 있다. 예를 들어, 컨택홀(CH1)은 도 3 내지 도 5에 도시된 컨택홀들(78, 79)일 수 있다. 제1공통전압선(VSL1)은 공통전압(ELVSS)을 초기화전압으로서 제1초기화전압선(VL1)과 제2초기화전압선(VL2)에 각각 인가할 수 있다.제1공통전압선(VSL1) 상부에는 브릿지 전극(BR)이 구비되지 않을 수 있다.
제2공통전압선(VSL2) 상부에는 제2공통전압선(VSL2)과 중첩하는 브릿지 전극(BR)이 구비될 수 있다. 브릿지 전극(BR)은 하부 절연층들의 컨택홀(CH2)을 통해 제2공통전압선(VSL2)에 전기적으로 연결될 수 있다. 예를 들어, 브릿지 전극(BR)은 도 3 내지 도 5에 도시된 연결전극들(193, 195)이고, 컨택홀(CH2)은 도 3 내지 도 5에 도시된 컨택홀들(92, 94)일 수 있다. 브릿지 전극(BR)은 컨택영역(CNT)에서 상부 절연층들의 개구에 의해 대향전극(230)과 컨택할 수 있다. 즉, 제2공통전압선(VSL2)은 제1방향을 따라 2개의 화소 간격으로 대향전극(230)과 컨택할 수 있다. 제2공통전압선(VSL2)은 공통전압(ELVSS)을 대향전극(230)으로 인가할 수 있다.
일 실시예에서, 제2공통전압선(VSL2)은 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과 각각 교차하는 영역에서 하부 절연층들의 컨택홀을 통해 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)에 각각 전기적으로 연결될 수 있다.
다른 실시예에서, 제2공통전압선(VSL2)은 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과 각각 교차하되, 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과는 컨택하지 않을 수 있다. 이 경우 제1공통전압선(VSL1)과 제2공통전압선(VSL2)에 각각 다른 전압을 인가할 수 있다. 예를 들어, 제1공통전압선(VSL1)은 공통전압(ELVSS)과 상이한 전압을 초기화전압으로서 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)으로 인가하고, 2공통전압선(VSL2)은 공통전압(ELVSS)을 공통전극으로 인가할 수 있다.
도 9는 도 3에 도시된 화소회로가 적용된 화소를 구성하는 제1 내지 제3부화소들의 제1 내지 제3화소회로들(PC1 내지 PC3)에 대응한다.
제1공통전압선(VSL1)과 제2공통전압선(VSL2)은 제1방향으로 인접한 화소들 사이에 교대로 배치되어, 2개의 화소 간격으로 구비될 수 있다.
제1공통전압선(VSL1)은 제1방향으로 인접한 화소들에 공유된 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)에 각각 컨택홀(CH1)을 통해 전기적으로 연결될 수 있다. 여기서 컨택홀들(CH1)은 도 3 내지 도 5에 도시된 컨택홀들(78, 79)일 수 있다.
제2공통전압선(VSL2) 상부에 도 8의 브릿지 전극(BR)에 대응하는 연결전극들(193, 195)이 배치되고, 연결전극들(193, 195)은 컨택홀(CH2), 예를 들어 도 3 내지 도 5의 컨택홀들(92, 94)을 통해 제2공통전압선(VSL2)과 전기적으로 연결될 수 있다. 연결전극들(193, 195)은 컨택영역(CNT)에서 상부의 대향전극과 컨택하여 전기적으로 연결될 수 있다.
도 9에 도시된 실시예는, 제2공통전압선(VSL2)이 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과 각각 교차하되, 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과는 컨택하지 않는다. 그러나, 다른 실시예에서, 제2공통전압선(VSL2)이 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과 각각 컨택하여 전기적으로 연결될 수도 있다.
도 10은 본 발명의 일 실시예에 따른 화소회로의 평면도이다.
도 10은 도 3에 도시된 화소회로가 적용된 화소를 구성하는 제1 내지 제3부화소들의 제1 내지 제3화소회로들(PC1 내지 PC3)에 대응한다.
도 10을 참조하면, 제1공통전압선(VSL1)과 제2공통전압선(VSL2)은 제1방향으로 인접한 화소들 사이에 화소 간격마다 구비될 수 있다. 한 쌍의 제1공통전압선(VSL1)과 제2공통전압선(VSL2)은 인접한 화소들 사이에 평행하게 인접하여 구비될 수 있다.
제1공통전압선(VSL1)은 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)에 각각 컨택홀(CH1)을 통해 전기적으로 연결될 수 있다. 여기서 컨택홀들(CH1)은 도 3 내지 도 5에 도시된 컨택홀들(78, 79)일 수 있다.
제2공통전압선(VSL2) 상부에 도 8의 브릿지 전극(BR)에 대응하는 연결전극들(193, 195)이 배치되고, 연결전극들(193, 195)은 컨택홀(CH2), 예를 들어 도 3 내지 도 5의 컨택홀들(92, 94)을 통해 제2공통전압선(VSL2)과 전기적으로 연결될 수 있다. 연결전극들(193, 195)은 컨택영역(CNT)에서 상부의 대향전극과 컨택하여 전기적으로 연결될 수 있다.
도 10에 도시된 실시예는, 제2공통전압선(VSL2)이 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과 각각 교차하되, 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과는 컨택하지 않는다. 그러나, 다른 실시예에서, 제2공통전압선(VSL2)이 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)과 각각 컨택하여 전기적으로 연결될 수도 있다. 이 경우 제1공통전압선(VSL1)과 제2공통전압선(VSL2)에 각각 다른 전압을 인가할 수 있다. 예를 들어, 제1공통전압선(VSL1)은 공통전압(ELVSS)과 상이한 전압을 초기화전압으로서 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)으로 인가하고, 2공통전압선(VSL2)은 공통전압(ELVSS)을 공통전극으로 인가할 수 있다.
전술된 실시예들은 인접하는 화소회로들 사이에 동일한 데이터선들, 예를 들어, 한 쌍의 제1데이터선들 또는 한 쌍의 제2데이터선들이 배치된 예를 도시하고 있다. 본 발명의 실시예는 이에 한정되지 않으며, 예를 들어, 인접하는 화소회로들 사이에 한 쌍의 제1데이터선과 제2데이터선이 배치된 화소회로가 적용된 표시장치에도 공통전압선(VSL)을 소정 간격으로 배치하고, 초기화전압선에 전기적으로 연결함으로써 공통전압(ELVSS)을 초기화전압으로서 화소에 제공할 수 있다.
전술된 실시예들은 하나의 열에 두 개의 데이터선들이 배치된 화소회로의 예를 도시하고 있다. 본 발명의 실시예는 이에 한정되지 않으며, 예를 들어, 하나의 열에 하나의 데이터선이 배치된 화소회로가 적용된 표시장치에도 공통전압선(VSL)을 소정 간격으로 배치하고, 초기화전압선에 전기적으로 연결함으로써 공통전압(ELVSS)을 초기화전압으로 화소에 제공할 수 있다.
도 11은 본 발명의 일 실시예에 따른 화소회로 및 공통전압선의 배열을 개략적으로 나타낸 도면이다.
도 11을 참조하면, 기판 상에 화소를 구성하는 제1 내지 제3부화소들의 제1 내지 제3화소회로들(PC1, PC2, PC3)이 제1방향 및 제2방향으로 반복적으로 배열될 수 있다.
제1 내지 제3화소회로들(PC1, PC2, PC3) 각각은 제1방향으로 연장된 스캔선(SL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)에 연결되고, 제2방향으로 연장된 데이터선(DL)에 연결될 수 있다. 스캔선(SL)은 도 2에 도시된 바와 같이, 제1 내지 제3스캔선들(SL1, SL2, SL3)을 포함할 수 있다.
각 화소회로의 제1초기화전압선(VL1)은 제2방향을 따라 하부측에 인접한 화소회로의 제2초기화전압선(VL2)으로도 기능할 수 있다. 각 화소회로의 제2초기화전압선(VL2)은 제2방향을 따라 상부측에 인접한 화소회로의 제1초기화전압선(VL1)으로도 기능할 수 있다.
제1 내지 제3화소회로들(PC1, PC2, PC3) 각각은 구동전압선에 연결될 수 있다. 구동전압선은 제2방향으로 연장된 제1구동전압선(PL1) 및 제1방향으로 연장된 제2구동전압선(PL2)을 포함할 수 있다. 제1구동전압선(PL1)과 제2구동전압선(PL2)은 서로 연결될 수 있다. 일 실시예에서, 제1구동전압선(PL1)과 제2구동전압선(PL2)은 각각 서로 다른 층에 배치되어 전기적으로 연결될 수 있다. 다른 실시예에서, 제1구동전압선(PL1)과 제2구동전압선(PL2)은 동일 층에 배치되고, 일체(一體)로 형성될 수 있다. 구동전압선은 제1구동전압선(PL1) 및 제2구동전압선(PL2)에 의해 메쉬 구조를 가질 수 있다.
공통전압선(VSL)은 제2방향으로 연장되며, 제1방향을 따라 일정 간격으로 배치될 수 있다. 예를 들어, 공통전압선(VSL)은 화소 간격으로 배치될 수 있다. 공통전압선(VSL)은 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)에 각각 연결될 수 있다. 이에 따라 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)은 공통전압선(VSL)으로부터 공통전압(ELVSS)을 인가받을 수 있다. 공통전압선(VSL)은 유기발광다이오드의 공통전극에 연결될 수 있다.
다른 실시예에서, 공통전압선(VSL)은 도 8에 도시된 바와 같이 화소 간격으로 제1공통전압선(VSL1)과 제2공통전압선(VSL2)이 교대로 배치되어, 2개의 화소 간격으로 공통전극과 컨택할 수도 있다. 또 다른 실시예에서, 공통전압선(VSL)은 도 10에 도시된 바와 같이 화소 간격으로 제1공통전압선(VSL1)과 제2공통전압선(VSL2)이 함께 배치될 수도 있다.
도 12는 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 사시도이다.
본 발명의 실시예들에 따른 표시장치는 스마트폰, 휴대폰, 스마트 워치, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
표시장치(1)는 화상이 표시되는 표시영역(DA)과 표시영역(DA) 주변에 배치되는 주변영역(PA)을 포함할 수 있다. 표시장치(1)는 표시영역(DA)에 배치된 복수의 화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
표시장치(1)는 다양한 형상으로 마련될 수 있으며, 예를 들어, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 마련될 수 있다. 표시장치가 직사각형의 판상으로 마련되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 본 발명의 일 실시예에서는 설명의 편의를 위해 표시장치가 한쌍의 장변과 한쌍의 단변을 갖는 직사각 형상인 경우를 나타내며, 단변의 연장 방향을 제1방향(x방향), 장변의 연장 방향을 제2방향(y방향), 장변과 단변의 연장 방향에 수직한 방향을 제3방향(z방향)으로 표시하였다. 다른 실시예에서 표시장치(1)는 비사각 형상일 수 있다. 비사각 형상은, 예를 들어 원형, 타원형, 일부가 원형인 다각형, 사각형을 제외한 다각형일 수 있다.
표시영역(DA)을 평면 형상으로 볼 때, 표시영역(DA)은 도 1과 같이 직사각형 형상일 수 있다. 다른 실시예로, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등일 수 있다. 표시영역(DA)은 도 1에 도시된 화소부(110)에 대응할 수 있다.
주변영역(PA)은 표시영역(DA) 주변에 배치되는 영역으로, 화소들이 배치되지 않은 일종의 비표시영역일 수 있다. 표시영역(DA)은 주벼영역(PA)에 의해 전체적으로 둘러싸일 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다. 예를 들어, 주변영역(PA)에는 도 1에 도시된 제어부(120), 스캔 구동부(130), 발광제어 구동부(140), 데이터 구동부(150) 및 전원공급부(160)가 배치될 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시장치의 개략적인 구성을 보인 단면도이다. 도 13은 도 12의 III-III'를 따라 취한 단면도일 수 있다.
도 13을 참조하면, 표시장치(1)는 기판(100), 기판(100) 상의 화소회로들이 배치된 화소회로층(300), 표시요소들이 배치된 표시층(400)을 포함할 수 있다.
표시요소는 화소전극(210), 공통전극(230), 및 이들 사이에 개재되는 적층 구조인 중간층(220)을 포함하는 유기발광다이오드(organic light-emitting diode, OLED)일 수 있다. 공통전극(230)은 복수의 화소전극(210)들에 대향하며 공통으로 구비될 수 있다. 화소회로는 박막트랜지스터 및 커패시터를 포함하며, 일 실시예에서 도 2에 도시된 화소회로(PC)일 수 있다.
기판(100) 상의 표시영역에 제1 내지 제3부화소들(P1 내지 P3)을 구비할 수 있다. 제1부화소(P1)는 제1유기발광다이오드(OLED1)와 제1유기발광다이오드(OLED1)를 제어하는 제1화소회로(PC1)를 포함할 수 있다. 제2부화소(P2)는 제2유기발광다이오드(OLED2)와 제2유기발광다이오드(OLED2)를 제어하는 제2화소회로(PC2)를 포함할 수 있다. 제3부화소(P3)는 제3유기발광다이오드(OLED3)와 제3유기발광다이오드(OLED3)를 제어하는 제3화소회로(PC3)를 포함할 수 있다.
화소회로층(300)에는 제1 내지 제3화소회로들(PC1 내지 PC3)이 배치되고, 표시층(400)에는 제1 내지 제3유기발광다이오드들(OLED1 내지 OLED3)이 배치될 수 있다. 제1 내지 제3유기발광다이오드들(OLED1 내지 OLED3) 사이에 화소정의층(PDL)이 배치될 수 있다. 제1 내지 제3유기발광다이오드들(OLED1 내지 OLED3) 각각은 대응하는 제1 내지 제3화소회로들(PC1 내지 PC3) 각각과 적어도 일부 중첩하거나 중첩하지 않을 수 있다.
표시장치(1)는 컬러필터(500)를 더 포함할 수 있다. 컬러필터(500)는 제1 내지 제3유기발광다이오드들(OLED1 내지 OLED3) 각각의 발광영역에 대응되게 배치된 제1 내지 제3필터들(520, 540, 560)을 포함할 수 있다. 일 실시예에서, 제1 내지 제3필터들(520, 540, 560)은 각각, 적색, 녹색, 청색을 형성하는 필터일 수 있다. 제1 내지 제3필터들(520, 540, 560) 사이에 차광부재로서 블랙 매트릭스(590)가 배치될 수 있다.
일 실시예에서, 제1 내지 제3유기발광다이오드들(OLED1 내지 OLED3)은 각각 적색, 녹색, 청색을 구현하도록 중간층(220)에 발광층이 구성될 수 있다.
다른 실시예에서, 제1 내지 제3유기발광다이오드들(OLED1 내지 OLED3)은 모두 청색을 구현하도록 구성될 수도 있다. 이 경우, 컬러필터(500)의 제3필터(560)는 투과층(투명층)으로 변형될 수 있다. 제1 및 제2필터들(520, 540)은 양자점들 및 산란입자들이 분산된 감광성 폴리머를 포함할 수 있다. 투과층은 산란입자들이 분산된 감광성 폴리머를 포함할 수 있다.
본 발명의 실시예들에 따른 표시장치는 표시영역 내에 공통전극의 보조전극으로서 공통전극과 컨택하는 공통전압선을 구비할 수 있다. 공통전압선은 제2방향으로 연장되며 제1방향으로 연장된 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)에 연결됨으로써 메쉬 구조를 가질 수 있다. 따라서 표시장치의 화소들에 가로 및 세로 방향으로 공통전압(ELVSS)을 공급할 수 있다. 이에 따라, 공통전압(ELVSS)을 공급하는 배선의 영역을 더욱 확장하게 되어 공통전극의 저항으로 인한 전압 강하를 최소화할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1 ~ T7: 박막트랜지스터 Cst: 커패시터
VL1: 제1초기화전압선 VL2: 제2초기화전압선
VSL: 공통전압선 VSL1: 제1공통전압선
VSL2: 제2공통전압선 BR: 브릿지 전극
100: 기판 111: 버퍼층
112: 제1게이트절연층 113: 제2게이트절연층
114: 제1층간절연층 115: 제2층간절연층
116: 제1평탄화층 117: 제2평탄화층
118: 화소정의층 OLED: 유기발광다이오드

Claims (20)

  1. 화소전극 및 공통전극을 포함하는 표시요소;
    구동박막트랜지스터;
    상기 구동박막트랜지스터의 게이트전극 및 제1초기화전압선에 연결된 제1박막트랜지스터;
    상기 표시요소의 화소전극 및 제2초기화전압선에 연결된 제2박막트랜지스터; 및
    상기 제1초기화전압선 및 상기 제2초기화전압선에 연결되고, 상기 공통전극에 인가되는 전압과 동일한 전압이 인가되는 공통전압선;을 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 제1초기화전압선과 상기 제2초기화전압선은 제1방향으로 각각 연장되며 이격 배치되고,
    상기 공통전압선은 상기 제1초기화전압선과 상기 제2초기화전압선에 각각 교차하며, 상기 제1방향과 상이한 제2방향으로 연장된, 표시장치.
  3. 제1항에 있어서,
    상기 제1초기화전압선과 상기 제2초기화전압선은 반도체 물질을 포함하는, 표시장치.
  4. 제1항에 있어서,
    상기 공통전압선과 상기 화소전극 사이의 층에 구비되고, 상기 공통전압선 및 상기 공통전극과 연결된 연결전극;을 더 포함하는 표시장치.
  5. 제4항에 있어서,
    상기 연결전극은, 상기 제1초기화전압선과 상기 공통전압선이 연결된 영역에 중첩하는 제1연결전극 및 상기 제2초기화전압선과 상기 공통전압선이 연결된 영역에 중첩하는 제2연결전극을 포함하는, 표시장치.
  6. 제4항에 있어서,
    상기 공통전압선과 상기 연결전극 사이의 층에 구비된 데이터선;을 더 포함하는 표시장치.
  7. 제1항에 있어서,
    상기 구동박막트랜지스터에 연결된 구동전압선;을 더 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 구동전압선은, 제1방향으로 연장된 제1구동전압선 및 상기 제1방향과 상이한 제2방향으로 연장되고 상기 제1구동전압선과 연결된 제2구동전압선을 포함하는, 표시장치.
  9. 제7항에 있어서,
    상기 구동전압선은 상기 공통전압선과 동일층에 배치된, 표시장치.
  10. 제7항에 있어서,
    상기 구동전압선과 상기 화소전극 사이의 층에 배치된 데이터선;을 더 포함하는 표시장치.
  11. 제7항에 있어서,
    상기 구동박막트랜지스터의 게이트전극과 상기 구동전압선에 연결된 커패시터;를 더 포함하는 표시장치.
  12. 적어도 두 개의 부화소들을 포함하고, 부화소들 각각이 화소전극을 포함하는 복수의 화소들;
    제1방향으로 연장되며 상기 제1방향으로 인접한 화소들에 연결된 제1초기화전압선 및 제2초기화전압선;
    상기 제1방향으로 인접한 화소들 사이에 배치되고, 상기 제1방향과 상이한 제2방향으로 연장되며 상기 제1초기화전압선과 상기 제2초기화전압선에 연결된 제1공통전압선들; 및
    상기 복수의 화소들의 화소전극들에 대향하는 공통전극;을 포함하고,
    상기 공통전극과 상기 제1공통전압선들에 인가되는 전압이 동일한, 표시장치.
  13. 제12항에 있어서,
    상기 제1초기화전압선과 상기 제2초기화전압선은 반도체 물질을 포함하는, 표시장치.
  14. 제12항에 있어서,
    상기 제1공통전압선들과 상기 화소전극들 사이의 층에 구비되고, 상기 제1공통전압선들 및 상기 공통전극과 컨택하는 연결전극들;을 더 포함하는 표시장치.
  15. 제14항에 있어서,
    상기 연결전극은, 상기 제1초기화전압선과 상기 제1공통전압선이 중첩하는 영역에 구비된 제1연결전극 및 상기 제2초기화전압선과 상기 제1공통전압선이 중첩하는 영역에 구비된 제2연결전극을 포함하는, 표시장치.
  16. 제12항에 있어서,
    상기 제1방향으로 인접한 화소들 사이에 배치되고, 상기 제2방향으로 연장되는 제2공통전압선들; 및
    상기 제2공통전압선들과 상기 화소전극들 사이의 층에 구비되고, 상기 제2공통전압선들 및 상기 공통전극과 컨택하는 연결전극들;을 더 포함하고,
    상기 제1공통전압선들과 상기 제2공통전압선들은 상기 제1방향을 따라 교대로 배치된, 표시장치.
  17. 제16항에 있어서,
    상기 제2공통전압선들이 상기 제1초기화전압선 및 상기 제2초기화전압선에 연결된, 표시장치.
  18. 제12항에 있어서,
    상기 제1방향으로 인접한 화소들 사이에 배치되고, 상기 제2방향으로 연장되는 제2공통전압선들; 및
    상기 제2공통전압선들과 상기 화소전극들 사이의 층에 구비되고, 상기 제2공통전압선들 및 상기 공통전극과 컨택하는 연결전극들;을 더 포함하고,
    상기 인접한 화소들 사이마다 한 쌍의 제1공통전압선과 제2공통전압선이 인접 배치된, 표시장치.
  19. 제18항에 있어서,
    상기 제2공통전압선들이 상기 제1초기화전압선 및 상기 제2초기화전압선에 연결된, 표시장치.
  20. 제12항에 있어서,
    상기 부화소들 각각에 연결되고, 상기 제2방향으로 연장된 복수의 데이터선들;을 더 포함하는 표시장치.
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