KR20210111945A - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR20210111945A
KR20210111945A KR1020200026790A KR20200026790A KR20210111945A KR 20210111945 A KR20210111945 A KR 20210111945A KR 1020200026790 A KR1020200026790 A KR 1020200026790A KR 20200026790 A KR20200026790 A KR 20200026790A KR 20210111945 A KR20210111945 A KR 20210111945A
Authority
KR
South Korea
Prior art keywords
transistor
bias
pixel
electrode
line
Prior art date
Application number
KR1020200026790A
Other languages
English (en)
Inventor
왕성민
양용호
공지혜
이정수
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200026790A priority Critical patent/KR20210111945A/ko
Priority to US17/101,366 priority patent/US11580906B2/en
Priority to CN202110088807.5A priority patent/CN113345377A/zh
Publication of KR20210111945A publication Critical patent/KR20210111945A/ko
Priority to US18/153,662 priority patent/US20230169923A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2003—Display of colours
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0469—Details of the physics of pixel operation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0245—Clearing or presetting the whole screen independently of waveforms, e.g. on power-on
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0254—Control of polarity reversal in general, other than for liquid crystal displays
    • G09G2310/0256—Control of polarity reversal in general, other than for liquid crystal displays with the purpose of reversing the voltage across a light emitting or modulating element within a pixel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0238—Improving the black level
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0242—Compensation of deficiencies in the appearance of colours
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of El Displays (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명의 일 실시예는, 복수의 화소들을 포함하고, 상기 복수의 화소들 각각이 구동트랜지스터의 제1전극 또는 제2전극과 바이어스선 사이에 연결되고, 바이어스기간에 상기 바이어스선으로부터 인가되는 바이어스전압을 상기 구동트랜지스터의 제1전극 또는 제2전극으로 전달하는 바이어스트랜지스터를 포함하고, 서로 다른 색으로 발광하는 화소들에 인가되는 바이어스전압이 서로 상이한 표시장치를 개시한다.

Description

표시장치{Display device}
본 발명의 실시예들은 표시장치에 관한 것이다.
유기발광표시장치는 유기발광다이오드와 박막 트랜지스터를 포함하는 다수의 화소들을 구비한다. 서로 다른 색으로 발광하는 화소들 간의 구동트랜지스터 특성 및 유기발광다이오드 특성이 상이할 수 있다.
본 발명의 실시예는 화소별로 구동 트랜지스터의 특성 및/또는 발광다이오드의 특성을 보상하여 화소별 전류 편차를 최소화하고 화이트 밸런스를 맞출 수 있는 표시장치를 제공하고자 한다.
본 발명의 일 실시예에 따른 표시장치는, 복수의 화소들을 포함하고, 상기 복수의 화소들 각각은, 발광다이오드; 게이트전극, 노드에 연결된 제1전극 및 상기 발광다이오드에 연결된 제2전극을 포함하고, 상기 발광다이오드에 구동전류를 전달하는 구동트랜지스터; 데이터선 및 상기 노드 사이에 연결되고, 데이터기입기간에 상기 데이터선으로 인가되는 데이터신호를 상기 노드로 전달하는 스위칭트랜지스터; 상기 제1트랜지스터의 게이트전극과 제2전극 사이에 연결되고, 보상기간에 상기 노드의 데이터신호를 상기 제1트랜지스터의 게이트전극으로 전달하는 보상트랜지스터; 및 상기 제1트랜지스터의 제1전극 또는 제2전극과 바이어스선 사이에 연결되고, 바이어스기간에 상기 바이어스선으로부터 인가되는 바이어스전압을 상기 제1트랜지스터의 제1전극 또는 제2전극으로 전달하는 바이어스트랜지스터;를 포함하고, 상기 복수의 화소들 중 제1색으로 발광하는 제1화소에 인가되는 바이어스전압과 상기 복수의 화소들 중 제2색으로 발광하는 제2화소에 인가되는 바이어스전압이 상이하다.
상기 바이어스기간은 상기 데이터기입기간에 선행하고, 상기 보상기간은 상기 데이터기입기간에 후속할 수 있다.
상기 바이어스기간은 상기 데이터기입기간에 후속하고, 상기 보상기간은 상기 데이터기입기간에 후속할 수 있다.
상기 복수의 화소들 각각은, 상기 제1트랜지스터의 게이트전극과 제1초기화전압선 사이에 연결되고, 초기화기간에 상기 제1초기화전압선으로부터 인가되는 제1초기화전압을 상기 제1트랜지스터의 게이트전극으로 전달하는 제1초기화트랜지스터; 및 상기 발광다이오드와 제2초기화전압선 사이에 연결되고, 상기 바이어스기간에 상기 제2초기화전압선으로부터 인가되는 제2초기화전압을 상기 발광다이오드의 일 전극으로 전달하는 제2초기화트랜지스터;를 더 포함할 수 있다.
상기 복수의 화소들 각각은, 상기 제1트랜지스터의 게이트전극과 구동전압선 사이에 연결된 커패시터;를 더 포함할 수 있다.
상기 복수의 화소들 중 제3색으로 발광하는 제3화소에 인가되는 바이어스전압은 상기 제1화소 또는 상기 제2화소에 인가되는 바이어스전압과 동일할 수 있다.
상기 바이어스트랜지스터는 상기 제1트랜지스터의 제1전극과 상기 바이어스선 사이에 연결된 제1바이어스트랜지스터 및 상기 제1트랜지스터의 제2전극과 상기 바이어스선 사이에 연결된 제2바이어스트랜지스터;를 포함하고, 상기 제1바이어스트랜지스터와 상기 제2바이어스트랜지스터가 동시에 턴온될 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 복수의 화소들을 포함하고, 상기 복수의 화소들 각각은, 발광다이오드; 게이트전극, 노드에 연결된 제1전극 및 상기 발광다이오드에 연결된 제2전극을 포함하고, 상기 발광다이오드에 구동전류를 전달하는 구동트랜지스터; 데이터선 및 상기 노드 사이에 연결되고, 데이터기입기간에 상기 데이터선으로 인가되는 데이터신호를 상기 노드로 전달하는 스위칭트랜지스터; 상기 제1트랜지스터의 게이트전극과 제2전극 사이에 연결되고, 보상기간에 상기 노드의 데이터신호를 상기 제1트랜지스터의 게이트전극으로 전달하는 보상트랜지스터; 및 상기 제1트랜지스터의 제1전극 또는 제2전극과 바이어스선 사이에 연결되고, 바이어스기간에 상기 바이어스선으로부터 인가되는 바이어스전압을 상기 제1트랜지스터의 제1전극 또는 제2전극으로 전달하는 바이어스트랜지스터;를 포함하고, 상기 바이어스트랜지스터는 게이트전극으로 인가되는 바이어스제어신호의 온 전압에 의해 턴온되고, 상기 제1화소에 인가되는 바이어스제어신호의 온 전압 인가 시간과 상기 제2화소에 인가되는 바이어스제어신호의 온 전압 인가 시간이 상이하다.
상기 바이어스기간은 상기 데이터기입기간에 선행하고, 상기 보상기간은 상기 데이터기입기간에 후속할 수 있다.
상기 바이어스기간은 상기 데이터기입기간에 후속하고, 상기 보상기간은 상기 데이터기입기간에 후속할 수 있다.
상기 제1화소에 인가되는 바이어스제어신호의 온 전압 인가 시간은 상기 제2화소에 인가되는 바이어스제어신호의 온 전압 인가 시간의 두 배일 수 있다.
상기 복수의 화소들 각각은, 상기 제1트랜지스터의 게이트전극과 제1초기화전압선 사이에 연결되고, 초기화기간에 상기 제1초기화전압선으로부터 인가되는 제1초기화전압을 상기 제1트랜지스터의 게이트전극으로 전달하는 제1초기화트랜지스터; 및 상기 발광다이오드와 제2초기화전압선 사이에 연결되고, 상기 바이어스기간에 상기 제2초기화전압선으로부터 인가되는 제2초기화전압을 상기 발광다이오드의 일 전극으로 전달하는 제2초기화트랜지스터;를 더 포함할 수 있다.
상기 복수의 화소들 각각은, 상기 제1트랜지스터의 게이트전극과 구동전압선 사이에 연결된 커패시터;를 더 포함할 수 있다.
상기 복수의 화소들 중 제3색으로 발광하는 제3화소에 인가되는 바이어스제어신호의 온 전압 인가 시간은 상기 제1화소 또는 상기 제2화소에 인가되는 바이어스제어신호의 온 전압 인가 시간과 동일할 수 있다.
본 발명의 일 실시예에 따른 표시장치는, 복수의 화소들을 포함하고, 상기 복수의 화소들 각각은, 발광다이오드; 게이트전극, 노드에 연결된 제1전극 및 상기 발광다이오드에 연결된 제2전극을 포함하고, 상기 발광다이오드에 구동전류를 전달하는 구동트랜지스터; 데이터선 및 상기 노드 사이에 연결되고, 데이터기입기간에 상기 데이터선으로 인가되는 데이터신호를 상기 노드로 전달하는 스위칭트랜지스터; 상기 제1트랜지스터의 게이트전극과 제2전극 사이에 연결되고, 보상기간에 상기 노드의 데이터신호를 상기 제1트랜지스터의 게이트전극으로 전달하는 보상트랜지스터; 및 상기 발광다이오드와 제2초기화전압선 사이에 연결되고, 바이어스기간에 상기 제2초기화전압선으로부터 인가되는 제2초기화전압을 상기 발광다이오드의 일 전극으로 전달하는 제2초기화트랜지스터;를 포함하고, 상기 복수의 화소들 중 제1색으로 발광하는 제1화소에 인가되는 제2초기화전압과 상기 복수의 화소들 중 제2색으로 발광하는 제2화소에 인가되는 제2초기화전압이 상이하다.
상기 바이어스기간은 상기 데이터기입기간에 선행하고, 상기 보상기간은 상기 데이터기입기간에 후속할 수 있다.
상기 바이어스기간은 상기 데이터기입기간에 후속하고, 상기 보상기간은 상기 데이터기입기간에 후속할 수 있다.
상기 복수의 화소들 각각은, 상기 제1트랜지스터의 게이트전극과 제1초기화전압선 사이에 연결되고, 초기화기간에 상기 제1초기화전압선으로부터 인가되는 제1초기화전압을 상기 제1트랜지스터의 게이트전극으로 전달하는 제1초기화트랜지스터; 및 상기 제1트랜지스터의 제1전극 또는 제2전극과 바이어스선 사이에 연결되고, 상기 바이어스기간에 상기 바이어스선으로부터 인가되는 바이어스전압을 상기 제1트랜지스터의 제1전극 또는 제2전극으로 전달하는 바이어스트랜지스터;를 더 포함할 수 있다.
상기 복수의 화소들 각각은, 상기 제1트랜지스터의 게이트전극과 구동전압선 사이에 연결된 커패시터;를 더 포함할 수 있다.
상기 복수의 화소들 중 제3색으로 발광하는 제3화소에 인가되는 제2초기화전압은 상기 제1화소 또는 상기 제2화소에 인가되는 제2초기화전압과 동일할 수 있다.
본 발명의 실시예들은 서로 다른 색으로 발광하는 화소별로 구동 트랜지스터의 특성 및 발광다이오드의 특성을 달리 보상하여 화소별 전류 편차를 최소화하고 화이트 밸런스 왜곡을 최소화할 수 있는 표시장치를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.
도 3a 내지 도 3c는 각각 본 발명의 일 실시예에 따른 표시장치의 화소의 일 예이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 화소의 구동 방법을 나타내는 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 화소회로에 배치된 복수의 박막트랜지스터들 및 커패시터의 위치를 개략적으로 나타낸 배치도이다.
도 6은 도 5의 I-I'를 따라 취한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 일부 화소들을 도시한 회로도이다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 일부 화소들을 도시한 회로도이다.
도 9는 도 8a의 회로도에 대응하는 화소들의 화소회로를 도시한 배치도이다.
도 10은 본 발명의 일 실시예에 따른 일부 화소들을 도시한 회로도이다.
도 11은 화소별 제8박막트랜지스터의 바이어스제어신호 인가 시간을 나타내는 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 일부 화소들을 도시한 회로도이다.
도 13a 및 도 13b는 화소별 제8박막트랜지스터의 바이어스제어신호 인가 시간을 나타내는 타이밍도이다.
도 14는 도 13a의 타이밍도가 적용되는 화소들의 화소회로를 도시한 배치도이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 일부 화소들을 도시한 회로도이다.
도 17은 도 16의 회로도에 대응하는 화소들의 화소회로를 도시한 배치도이다.
도 18은 본 발명의 실시예에 따른 효과를 나타낸 도면이다.
도 19는 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1방향 또는 제2방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1방향 또는 제2방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, 제1구성요소가 제2구성요소에 "중첩"한다는 제1구성요소가 제2구성요소의 위 또는 아래에 위치함을 의미한다.
이하의 실시예에서, X와 Y가 연결되어 있다고 할 때, X와 Y가 전기적으로 연결되어 있는 경우, X와 Y가 기능적으로 연결되어 있는 경우, X와 Y가 직접 연결되어 있는 경우를 포함할 수 있다. 여기에서, X, Y는 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)일 수 있다. 따라서, 소정의 연결 관계, 예를 들면, 도면 또는 상세한 설명에 표시된 연결 관계에 한정되지 않고, 도면 또는 상세한 설명에 표시된 연결 관계 이외의 것도 포함할 수 있다.
X와 Y가 전기적으로 연결되어 있는 경우는, 예를 들어, X와 Y의 전기적인 연결을 가능하게 하는 소자(예를 들면, 스위치, 트랜지스터, 용량소자, 인덕터, 저항소자, 다이오드 등)가, X와 Y 사이에 1개 이상 연결되는 경우를 포함할 수 있다.
이하의 실시예에서, 소자 상태와 연관되어 사용되는 "온(ON)"은 소자의 활성화된 상태를 지칭하고, "오프(OFF)"는 소자의 비활성화된 상태를 지칭할 수 있다. 소자에 의해 수신된 신호와 연관되어 사용되는 "온"은 소자를 활성화하는 신호를 지칭하고, "오프"는 소자를 비활성화하는 신호를 지칭할 수 있다. 소자는 하이레벨의 전압 또는 로우레벨의 전압에 의해 활성화될 수 있다. 예를 들어, P채널 트랜지스터는 로우레벨 전압에 의해 활성화되고, N채널 트랜지스터는 하이레벨 전압에 의해 활성화된다. 따라서, P채널 트랜지스터와 N채널 트랜지스터에 대한 "온" 전압은 반대(낮음 대 높음) 전압 레벨임을 이해해야 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
본 발명의 실시예들에 따른 표시장치는 스마트폰, 휴대폰, 스마트 워치, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
표시장치(1)는 화상이 표시되는 표시영역(DA)과 표시영역(DA) 주변에 배치되는 주변영역(PA)을 포함할 수 있다. 표시장치(1)는 표시영역(DA)에 배치된 복수의 화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
표시장치(1)는 다양한 형상으로 마련될 수 있으며, 예를 들어, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 마련될 수 있다. 표시장치가 직사각형의 판상으로 마련되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 본 발명의 일 실시예에서는 설명의 편의를 위해 표시장치가 한쌍의 장변과 한쌍의 단변을 갖는 직사각 형상인 경우를 나타내며, 단변의 연장 방향을 제1방향(x방향), 장변의 연장 방향을 제2방향(y방향), 장변과 단변의 연장 방향에 수직한 방향을 제3방향(z방향)으로 표시하였다. 다른 실시예에서 표시장치(1)는 비사각 형상일 수 있다. 비사각 형상은, 예를 들어 원형, 타원형, 일부가 원형인 다각형, 사각형을 제외한 다각형일 수 있다.
표시영역(DA)을 평면 형상으로 볼 때, 표시영역(DA)은 도 1과 같이 직사각형 형상일 수 있다. 다른 실시예로, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등일 수 있다.
주변영역(PA)은 표시영역(DA)의 외곽에 배치되는 영역으로, 화소들이 배치되지 않은 일종의 비표시영역일 수 있다. 표시영역(DA)은 주변영역(PA)에 의해 전체적으로 둘러싸일 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 표시장치(1)는 무기 발광 표시장치(Inorganic Light Emitting Display 또는 무기 EL 표시장치), 퀀텀닷 발광 표시장치(Quantum dot Light Emitting Display)와 같은 표시장치일 수 있다.
도 2는 본 발명의 일실시예에 따른 표시패널을 개략적으로 나타낸 평면도이다.
표시장치는 이미지를 표시하는 표시패널(10)을 포함할 수 있다. 도 2는 표시패널(10) 중 기판(100)을 도시하며, 예컨대, 기판(100)이 표시영역(DA) 및 주변영역(PA)을 가질 수 있다.
도 2를 참조하면, 표시패널(10)은 표시영역(DA)에 배치된 화소(P)들을 포함한다. 화소들은 표시요소를 포함할 수 있다. 표시요소는 화소회로에 연결될 수 있다. 표시요소는 유기발광다이오드, 또는 퀀텀닷 유기발광다이오드 등을 포함할 수 있다. 각 화소(P)는 표시요소를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
주변영역(PA)에는 각 화소(P)의 화소회로로 스캔신호를 제공하는 스캔 드라이버(1100), 각 화소(P)의 화소회로로 데이터신호를 제공하는 데이터 드라이버(1200), 및 전원전압을 제공하기 위한 메인 전원배선(미도시)들 등이 배치될 수 있다. 도 2에는 데이터 드라이버(1200)가 기판(100)의 일 측변에 인접하게 배치된 것을 도시하나, 다른 실시예에 따르면, 데이터 드라이버(1200)는 표시 패널(10)의 일 측에 배치된 패드와 전기적으로 접속된 FPCB(flexible Printed circuit board) 상에 배치될 수 있다. 스캔 드라이버(1100)는 복수 개 구비될 수 있다.
표시패널(10) 상부에는 입력감지층 및 광학 기능층이 더 구비될 수 있으며, 표시패널(10), 입력감지층 및 광학 기능층은 윈도우로 커버될 수 있다. 입력감지층은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 입력감지층은 뮤추얼 캡 방식 또는/및 셀프 캡 방식으로 외부 입력을 감지할 수 있다. 광학 기능층은 반사 방지층을 포함할 수 있고, 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들을 포함할 수 있다.
도 3a 내지 도 3c는 각각 본 발명의 일 실시예에 따른 표시장치의 화소의 일 예이다. 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 화소의 구동 방법을 나타내는 타이밍도이다.
도 3a를 참조하면, 화소(P)는 표시요소로서 유기발광다이오드(OLED) 및 유기발광다이오드(OLED)에 연결된 화소회로(PC)를 포함할 수 있다. 화소회로(PC)는 제1 내지 제8 트랜지스터들(T1 내지 T8)을 포함하고, 제1 내지 제8 트랜지스터들(T1 내지 T8)은 박막트랜지스터로 구현될 수 있다. 트랜지스터의 종류(p-type or n-type) 및/또는 동작 조건에 따라, 제1 내지 제8 트랜지스터들(T1 내지 T8) 각각의 제1단자는 소스단자 또는 드레인단자이고, 제2단자는 제1단자와 다른 단자일 수 있다. 예컨대, 제1단자가 소스단자인 경우 제2단자를 드레인단자일 수 있다.
화소회로(PC)는 제1스캔신호(GW)를 전달하는 제1스캔선(GWL), 제2스캔신호(GI)를 전달하는 제2스캔선(GIL), 제3스캔신호(GC)를 전달하는 제3스캔선(GCL), 발광제어신호(EM)를 전달하는 발광제어선(EL), 바이어스제어신호(EB)를 전달하는 바이어스제어선(EBL) 및 데이터신호(DATA)를 전달하는 데이터선(DL)에 연결될 수 있다.
구동전압선(PL)은 제1트랜지스터(T1)에 구동전압(VDD)을 전달할 수 있다. 제1초기화전압선(VIL1)은 제1초기화전압(VINT)을 제1트랜지스터(T1)의 게이트전극으로 전달할 수 있다. 제2초기화전압선(VIL2)은 제2초기화전압(AINT)을 유기발광다이오드(OLED)로 전달할 수 있다. 바이어스선(VBL)은 바이어스전압(Vbias)을 제1트랜지스터(T1)의 소스단자 또는 드레인단자로 전달할 수 있다.
제1트랜지스터(T1)는 제2노드(N2)에 연결된 게이트단자, 제1노드(N1)에 연결된 제1단자, 제3노드(N3)에 연결된 제2단자를 포함한다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류를 공급한다.
제2트랜지스터(T2)(스위칭 트랜지스터)는 제1스캔선(GWL)에 연결된 게이트단자, 데이터선(DL)에 연결된 제1단자, 제1노드(N1)(또는 제1트랜지스터(T1)의 제1단자)에 연결된 제2단자를 포함한다. 제2트랜지스터(T2)는 제1스캔선(GWL)을 통해 전달받은 제1스캔신호(GW)에 따라 턴온되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 제1노드(N1)으로 전달하는 스위칭 동작을 수행할 수 있다.
제3트랜지스터(T3)(보상 트랜지스터)는 제3스캔선(GCL)에 연결된 게이트단자, 제3노드(또는 제1트랜지스터(T1)의 제2단자)에 연결된 제1단자, 제2노드(또는 제1트랜지스터(T1)의 게이트단자)에 연결된 제2단자를 포함한다. 제3트랜지스터(T3)는 제3스캔선(GCL)을 통해 전달받은 제3스캔신호(GC)에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4트랜지스터(T4)(제1초기화 트랜지스터)는 제2주사선(GIL)에 연결된 게이트단자, 제1초기화전압선(VIL1)에 연결된 제1단자, 제2노드(또는 제1트랜지스터(T1)의 게이트단자)에 연결된 제2단자를 포함한다. 제4트랜지스터(T4)는 제2주사선(GIL)을 통해 전달받은 제2주사신호(GI)에 따라 턴온되어 제1초기화전압(VINT)을 제1트랜지스터(T1)의 게이트단자에 전달하여 제1트랜지스터(T1)의 게이트 전압을 초기화시킬 수 있다.
제5트랜지스터(T5)(제1발광제어 트랜지스터)는 발광제어선(EL)에 연결된 게이트단자, 구동전압선(PL)에 연결된 제1단자, 제1노드(또는 제1트랜지스터(T1)의 제1단자)에 연결된 제2단자를 포함한다. 제6트랜지스터(T6)(제2발광제어 트랜지스터)는 발광제어선(EL)에 연결된 게이트단자, 제3노드(또는 제1트랜지스터(T1)의 제2단자)에 연결된 제1단자, 유기발광다이오드(OLED)의 화소전극에 연결된 제2단자를 포함한다. 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 유기발광다이오드(OLED)에 전류가 흐르게 된다.
제7트랜지스터(T7)(제2초기화 트랜지스터)는 바이어스제어선(EBL)에 연결된 게이트단자, 제6트랜지스터(T6)의 제2단자 및 유기발광다이오드(OLED)의 화소전극에 연결된 제1단자, 제2초기화전압선(VIL2)에 연결된 제2단자를 포함한다. 제7트랜지스터(T7)는 바이어스제어선(EBL)을 통해 전달받은 바이어스제어신호(EB)에 따라 턴온되어 제2초기화전압(AINT)을 유기발광다이오드(OLED)의 화소전극에 전달하여 유기발광다이오드(OLED)의 화소전극의 전압을 초기화시킬 수 있다. 제7트랜지스터(T7)는 생략될 수 있다.
제8트랜지스터(T8)(바이어스 트랜지스터)는 바이어스제어선(EBL)에 연결된 게이트단자, 바이어스선(VBL)에 연결된 제1단자, 제3노드(또는 제1트랜지스터(T1)의 제2단자)에 연결된 제2단자를 포함한다. 제8트랜지스터(T8)는 바이어스제어선(EBL)을 통해 전달받은 바이어스제어신호(EB)에 따라 턴온되어 바이어스전압(Vbias)을 제1트랜지스터(T1)의 제2단자에 인가함으로써 제1트랜지스터(T1)의 소스단자와 드레인단자 간의 전류(구동전류)를 제어할 수 있다.
커패시터(Cst)는 제2노드(또는 제1트랜지스터(T1)의 게이트단자)에 연결된 제1전극 및 구동전압선(PL)에 연결된 제2전극을 포함한다.
유기발광다이오드(OLED)는 화소전극 및 화소전극을 마주하는 대향전극을 포함하고, 대향전극은 공통전압(VSS)을 인가받을 수 있다. 대향전극은 복수의 화소(P)들에 공통인 공통전극일 수 있다. 공통전압(VSS)은 구동전압(VDD)보다 낮은 전압일 수 있다. 제1초기화전압(VINT) 및 제2초기화전압(AINT)은 공통전압(VSS)보다 낮은 전압일 수 있다.
도 3a에서 제3트랜지스터(T3)와 제4트랜지스터(T4)는 단일 트랜지스터로 도시하고 있으나, 제3트랜지스터(T3)와 제4트랜지스터(T4)는 둘 이상의 트랜지스터가 직렬 연결된 구조일 수 있다.
도 3a에서 제8트랜지스터(T8)의 제2단자가 제3노드(또는 제1트랜지스터(T1)의 제2단자)에 연결된 실시예를 도시하고 있으나, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 도 3b에 도시된 바와 같이, 제8트랜지스터(T8)는 제2단자가 제1노드(또는 제1트랜지스터(T1)의 제1단자)에 연결될 수 있다. 또는 도 3c에 도시된 바와 같이, 제8트랜지스터(T8)는 제2단자가 제3노드(또는 제1트랜지스터(T1)의 제2단자)에 연결된 제8-1트랜지스터(T81) 및 제2단자가 제1노드(또는 제1트랜지스터(T1)의 제1단자)에 연결된 제8-1트랜지스터(T81)를 포함할 수 있다. 제8-1트랜지스터(T81)와 제8-2트랜지스터(T82)의 게이트단자는 바이어스제어선(EBL)에 연결되고, 제1단자는 바이어스선(VBL)에 연결될 수 있다.
유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류를 전달받아 소정의 색으로 발광함으로써 이미지를 표시할 수 있다. 구동전류는 제1트랜지스터(T1)의 문턱전압(Threshold voltage, Vth), 게이트단자와 소스단자 간의 전압(Vgs) 및 소스단자와 드레인단자 간의 전압(Vds)에 의해 결정된다. 화소마다 제1트랜지스터(T1)의 특성(예를 들어, Vth, Vgs, Vds) 및 유기발광다이오드(OLED)의 특성(예를 들어, 커패시턴스)이 상이하다. 특히 고주파 구동 시에 표시패널의 색좌표가 변화(예컨대, reddish)할 수 있다. 본 발명의 실시예는 화소의 제8트랜지스터(T8)를 통해 제1트랜지스터(T1)의 소스단자 및/또는 드레인단자의 전압을 제어하여 구동전류를 제어함으로써 화소별 휘도 편차(전류 편차) 및 색좌표 변화를 개선할 수 있다.
도 4a를 참조하면, 화소(P)는 프레임마다 제1 내지 제5기간(t1 내지 t5)으로 구분하여 동작한다. 제1 내지 제3스캔신호(GW, GI, GC), 바이어스제어신호(EB)는 1수평기간(1H) 동안 온 전압으로 발생할 수 있다. 여기서, 온 전압은 트랜지스터의 턴-온 전압으로, 로우레벨의 전압일 수 있다.
제1기간(t1)은 제1트랜지스터(T1)의 게이트단자가 연결된 제2노드(N2)를 초기화하고 제1트랜지스터(T1)의 게이트단자에 온 바이어스를 인가하는 초기화기간이다. 제1기간(t1)에, 로우레벨의 제2스캔신호(GI)가 제2스캔선(GIL)으로 인가되고, 이에 따라 제4트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화전압선(VIL1)으로부터 공급되는 제1초기화전압(VINT)에 의해 제2노드(N2)의 전압, 즉 제1트랜지스터(T1)의 게이트단자의 전압이 초기화된다.
제2기간(t2)은 데이터기입기간이다. 제2기간(t2)에, 로우레벨의 제1스캔신호(GW)가 제1스캔선(GWL)으로 인가되고, 이에 따라 제2트랜지스터(T2)가 턴-온되며, 데이터선(DL)으로부터 공급된 데이터신호(DATA)가 제1노드(N1)로 전달된다.
제3기간(t3)은 제1트랜지스터(T1)의 문턱전압을 보상하는 보상기간이다. 제3기간(t3)에, 로우레벨의 제3스캔신호(GC)가 제3스캔선(GCL)으로 인가되고, 이에 따라 제3트랜지스터(T3)가 턴-온된다. 제1트랜지스터(T1)는 턴-온된 제3트랜지스터(T3)에 의해 다이오드 연결되고, 데이터신호(DATA)에서 제1트랜지스터(T1)의 문턱전압이 보상된 보상 전압이 제2노드(N2), 즉 제1트랜지스터(T1)의 게이트단자에 인가된다. 커패시터(Cst)의 양단에는 구동전압(VDD)과 보상전압이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
제4기간(t4)은 유기발광다이오드(OLED)의 화소전극을 초기화하고, 제1트랜지스터(T1)의 소스단자 또는 드레인단자에 온 바이어스전압을 인가하는 바이어스기간이다. 제4기간(t4)에, 로우레벨의 바이어스제어신호(EB)가 바이어스제어선(EBL)으로 인가되고, 이에 따라 제7트랜지스터(T7) 및 제8트랜지스터(T8)가 턴-온된다. 턴-온된 제7트랜지스터(T7)에 의해 제2초기화전압선(VIL2)으로부터 공급되는 제2초기화전압(AINT)이 유기발광다이오드(OLED)의 화소전극으로 인가된다. 또한 턴-온된 제8트랜지스터(T8)에 의해 바이어스선(VBL)으로부터 공급되는 바이어스전압(Vbias)이 제1트랜지스터(T1)의 제2단자에 인가된다.
제1 내지 제4기간(t1 내지 t4) 동안 발광제어선(EL)에 공급되는 발광제어신호(EM)는 하이레벨을 유지하고, 제5기간(t5)에 발광제어신호(EM)는 하이레벨에서 로우레벨로 천이된다. 제5기간(t5)은 유기발광다이오드(OLED)가 발광하는 발광기간이다. 제5기간(t5)에, 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴-온된다. 그리고, 커패시터(Cst)에 저장된 전하에 대응하는 구동전류가 제1트랜지스터(T1)를 통해 유기발광다이오드(OLED)에 공급되어 유기발광다이오드(OLED)가 발광한다.
다른 실시예에서, 도 4b에 도시된 바와 같이, 제4기간(t4)은 제1기간(t1)에 선행하고, 제5기간(t5)이 제3기간(t3)에 후속할 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소회로에 배치된 복수의 박막트랜지스터들 및 커패시터의 위치를 개략적으로 나타낸 배치도이다. 도 6은 도 5의 I-I'를 따라 취한 단면도이다. 도 5는 도 3a의 화소회로에 대응하는 배치도이다.
도 5를 참조하면, 제1스캔선(GWL), 제2스캔선(GIL), 제3스캔선(GCL), 발광제어선(EL), 제1 및 제2초기화전압선들(VIL1, VIL2), 바이어스제어선(EBL), 바이어스선(VBL)은 제1방향으로 연장되며 각 행에 상호 이격 배치될 수 있다. 데이터선(DL)은 제2방향으로 연장되며 각 열에 배치될 수 있다. 구동전압선(PL)은 서로 다른 층에 배치된 제1구동전압선(PL1) 및 제2구동전압선(PL2)을 포함할 수 있다. 제1구동전압선(PL1)은 제1방향으로 연장되고, 제2구동전압선(PL2)은 제2방향으로 연장되며, 제1구동전압선(PL1)과 제2구동전압선(PL2)은 서로 전기적으로 연결될 수 있다.
도 3a의 제1 내지 제8트랜지스터들(T1 내지 T8)은 각각 박막트랜지스터로 구현될 수 있다. 이하, 제1 내지 제8박막트랜지스터(T1 내지 T8)로 설명한다.
이하, 도 6을 함께 참조하여 설명한다.
제1반도체층(ACT1) 및 제2반도체층(ACT2)은 기판(100) 상에 형성될 수 있다. 다른 예로, 기판(100) 상에는 버퍼층(101)이 형성되고, 제1반도체층(ACT1) 및 제2반도체층(ACT2)은 버퍼층(101) 상에 형성될 수 있다. 제1반도체층(ACT1)의 일부 영역들은, 제1 내지 제7박막트랜지스터들(T1 내지 T7) 각각의 반도체층을 구성할 수 있다. 제2반도체층(ACT2)은 제8박막트랜지스터(T8)의 반도체층을 구성할 수 있다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등의 고분자 수지를 포함할 수 있다.
기판(100)은 다층 구조일 수 있다. 예컨대, 기판(100)은 제1베이스층, 제1배리어층, 제2베이스층 및 제2배리어층이 차례로 적층된 구조일 수 있다. 제1베이스층 및 제2베이스층은 전술한 고분자 수지를 포함할 수 있다. 제1배리어층 및 제2배리어층은 외부 이물질의 침투를 방지하는 층으로서, 실리콘질화물(SiNx), 실리콘산화물(SiOx)과 같은 무기물을 포함하는 단일 층 또는 다층일 수 있다.
버퍼층(101)은 기판(100)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(101)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)과 같은 질화막, 또는 실리콘산질화물(SiON)로 구비될 수 있다.
제1반도체층(ACT1) 및 제2반도체층(ACT2)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 다른 예로, 제1반도체층(ACT1) 및 제2반도체층(ACT2)은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있으며, 복수의 박막트랜지스터들 중 일부의 반도체층은 저온 폴리 실리콘(LTPS)으로 형성되고, 다른 일부의 반도체층은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있다. 제1반도체층(ACT1)은 제1 내지 제7박막트랜지스터들(T1 내지 T7)의 반도체층들을 포함하고, 제2반도체층(ACT2)은 제8박막트랜지스터(T8)의 반도체층을 포함할 수 있다.
제1 내지 제7박막트랜지스터들(T1 내지 T7)의 반도체층들과 제8박막트랜지스터(T8)의 반도체층은 각각 소스영역, 드레인영역, 소스영역과 드레인영역 사이의 채널영역을 포함할 수 있다. 채널영역은 게이트전극과 중첩하는 영역일 수 있다. 소스영역과 드레인영역은 채널영역 근방에서 불순물이 도핑된 영역일 수 있다. 실시예에 따라 소스영역 및 드레인영역의 위치는 바뀔 수 있다. 소스영역 및 드레인영역은 경우에 따라 박막트랜지스터의 소스전극 및 드레인전극일 수 있다. 도 5에 도시된 게이트전극, 소스영역, 드레인영역은 각각 도 3a에 도시된 게이트단자, 제1단자, 제2단자에 대응할 수 있다.
제1반도체층(ACT1)의 일부인 제4박막트랜지스터(T4)의 반도체층은 소스영역이 제1초기화전압선(VIL1)에 연결될 수 있다. 도 5에서는 제1초기화전압선(VIL1)이 제4박막트랜지스터(T4)의 반도체층의 소스영역의 단부에서 제1방향으로 돌출 연장된 예를 도시한다. 제1반도체층(ACT1)의 일부인 제7박막트랜지스터(T7)의 반도체층은 드레인영역이 제2초기화전압선(VIL2)에 연결될 수 있다. 도 5에서는 제2초기화전압선(VIL2)이 제7박막트랜지스터(T7)의 반도체층의 드레인영역의 단부에서 제1방향으로 돌출 연장된 예를 도시한다.
제1반도체층(ACT1) 및 제2반도체층(ACT2) 상에는 제1게이트절연층(102)이 위치하며, 제1게이트절연층(102) 상에는 제1트랜지스터(T1)의 게이트전극(G1), 제2박막트랜지스터(T2)의 게이트전극(G2), 제3박막트랜지스터(T3)의 게이트전극(G3), 제4박막트랜지스터(T4)의 게이트전극(G4), 발광제어선(EL) 및 바이어스제어선(EBL)이 위치할 수 있다.
제1게이트절연층(102)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제7박막트랜지스터(T7)의 게이트전극(G7)은 제1반도체층(ACT1)의 일부와 교차하는 바이어스제어선(EBL)의 부분일 수 있다. 제8박막트랜지스터(T8)의 게이트전극(G8)은 제2반도체층(ACT2)과 교차하는 바이어스제어선(EBL)의 다른 부분일 수 있다. 제5박막트랜지스터(T5)의 게이트전극과 제6박막트랜지스터(T6)의 게이트전극(G6)은 제1반도체층(ACT1)의 일부들과 교차하는 발광제어선(EL)의 부분들일 수 있다.
제1박막트랜지스터(T1)의 게이트전극(G1), 제2박막트랜지스터(T2)의 게이트전극(G2), 제3박막트랜지스터(T3)의 게이트전극(G3) 및 제4박막트랜지스터(T4)의 게이트전극(G4)은 제1반도체층(ACT1)과 중첩하며 아일랜드 타입으로 구비될 수 있다. 제3박막트랜지스터(T3)의 게이트전극(G3) 및 제4박막트랜지스터(T4)의 게이트전극(G4)은 각각 굴곡을 가지며 제1반도체층(ACT1)과 두 번 중첩할 수 있다. 즉, 제3박막트랜지스터(T3)의 게이트전극(G3) 및 제4박막트랜지스터(T4)의 게이트전극(G4)은 각각 동일층에 두 개의 게이트전극들이 배치된 듀얼 게이트전극일 수 있다.
제1 내지 제8박막트랜지스터들(T1 내지 T8)의 게이트전극들, 발광제어선(EL) 및 바이어스제어선(EBL) 상에는 제2게이트절연층(103)이 구비될 수 있다. 제2게이트절연층(103)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다. .
제2게이트절연층(103) 상에는 커패시터(Cst)의 상부전극(Cst2)이 배치될 수 있다.
커패시터(Cst)의 상부전극(Cst2)은 제1박막트랜지스터(T1)의 게이트전극(G1)의 적어도 일부를 커버하며, 제1박막트랜지스터(T1)의 게이트전극(G1)과 함께 커패시터(Cst)를 형성할 수 있다. 커패시터(Cst)의 하부전극(Cst1)은 제1박막트랜지스터(T1)의 게이트전극(G1)과 일체(一體)로 형성될 수 있다. 예컨대, 제1박막트랜지스터(T1)의 게이트전극(G1)은 커패시터(Cst)의 하부전극(Cst1)으로의 기능을 수행할 수 있다. 커패시터(Cst)의 상부전극(Cst2)에는 개구(SOP)가 형성될 수 있다. 개구(SOP)를 통해 제1노드전극(172)은 커패시터(Cst)의 하부전극(Cst1)을 제3박막트랜지스터(T3)의 드레인영역(D3) 및 제4박막트랜지스터(T4)의 드레인영역(D4)에 전기적으로 연결할 수 있다.
커패시터(Cst)의 상부전극(Cst2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 중 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
커패시터(Cst)의 상부전극(Cst2) 상에는 층간절연층(104)이 위치한다. 층간절연층(104)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
층간절연층(104) 상에는 제1스캔선(GWL), 제2스캔선(GIL), 제3스캔선(GCL), 제1구동전압선(PL1), 바이어스선(VBL), 제1 및 제2노드전극들(172, 174), 연결전극들(177, 178)이 배치될 수 있다. 제1스캔선(GWL), 제2스캔선(GIL), 제3스캔선(GCL), 제1구동전압선(PL1), 바이어스선(VBL), 제1 및 제2노드전극들(172, 174), 연결전극들(177, 178)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1스캔선(GWL), 제2스캔선(GIL), 제3스캔선(GCL), 제1구동전압선(PL1), 제1 및 제2노드전극들(172, 174), 연결전극들(177, 178)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1스캔선(GWL)은 제1방향으로 연장되며, 제2게이트절연층(103) 및 층간절연층(104)에 형성된 컨택홀을 통해 제2박막트랜지스터(T2)의 게이트전극(G2)과 전기적으로 연결될 수 있다. 제1스캔선(GWL)은 일부 영역에서 굴곡을 가질 수 있다.
제2스캔선(GIL)은 제1방향으로 연장되며, 제2게이트절연층(103) 및 층간절연층(104)에 형성된 컨택홀을 통해 제4박막트랜지스터(T4)의 게이트전극(G4)과 전기적으로 연결될 수 있다.
제3스캔선(GCL)은 제1방향으로 연장되며, 제2게이트절연층(103) 및 층간절연층(104)에 형성된 컨택홀을 통해 제3박막트랜지스터(T3)의 게이트전극(G3)과 전기적으로 연결될 수 있다.
제1구동전압선(PL1)은 제1방향으로 연장되며, 층간절연층(104)에 형성된 콘택홀을 통해 커패시터(Cst)의 상부전극(Cst2)에 전기적으로 연결될 수 있다. 제1구동전압선(PL1)으로부터 제2방향으로 돌출된 영역(176)은 제1게이트절연층(102), 제2게이트절연층(103) 및 층간절연층(104)에 형성된 컨택홀을 통해 제5박막트랜지스터(T5)의 소스영역에 전기적으로 연결될 수 있다.
바이어스선(VBL)은 제1방향으로 연장되며, 제1게이트절연층(102), 제2게이트절연층(103) 및 층간절연층(104)에 형성된 컨택홀을 통해 제8박막트랜지스터(T8)의 소스영역(S8)과 전기적으로 연결될 수 있다.
제1노드전극(172)은 일단이 제1게이트절연층(102), 제2게이트절연층(103) 및 층간절연층(104)에 형성된 컨택홀을 통해 제3박막트랜지스터(T3)의 드레인영역 및 제4박막트랜지스터(T4)의 드레인영역에 전기적으로 연결되고, 타단이 제2게이트절연층(103) 및 층간절연층(104)에 형성된 컨택홀을 통해 제1박막트랜지스터(T1)의 게이트전극(G1)에 전기적으로 연결될 수 있다.
제2노드전극(174)은 일단이 제1게이트절연층(102), 제2게이트절연층(103) 및 층간절연층(104)에 형성된 컨택홀을 통해 제6박막트랜지스터(T6)의 소스영역(S6) 및 제1박막트랜지스터(T1)의 드레인영역(D1)에 전기적으로 연결되고, 타단이 제1게이트절연층(102), 제2게이트절연층(103) 및 층간절연층(104)에 형성된 컨택홀을 통해 제8박막트랜지스터(T8)의 드레인영역(D8)에 전기적으로 연결될 수 있다.
연결전극(177)은 제1게이트절연층(102), 제2게이트절연층(103) 및 층간절연층(104)에 형성된 컨택홀을 통해 제2박막트랜지스터(T2)의 소스영역에 전기적으로 연결될 수 있다.
연결전극(178)은 제1게이트절연층(102), 제2게이트절연층(103) 및 층간절연층(104)에 형성된 컨택홀을 통해 제6박막트랜지스터(T6)의 드레인영역에 전기적으로 연결될 수 있다.
제1스캔선(GWL), 제2스캔선(GIL), 제3스캔선(GCL), 제1구동전압선(PL1), 바이어스선(VBL), 제1 및 제2노드전극들(172, 174), 연결전극들(177, 178) 상에는 제1평탄화층(105)이 위치하며, 제1평탄화층(105) 상에 데이터선(DL), 제2구동전압선(PL2) 및 연결전극(181)이 배치될 수 있다.
데이터선(DL)은 제1평탄화층(105)에 형성된 콘택홀을 통해 연결전극(177)에 전기적으로 연결됨으로써, 제2박막트랜지스터(T2)의 소스영역(S2)에 전기적으로 연결될 수 있다.
제2구동전압선(PL2)은 제1평탄화층(105)에 형성된 콘택홀을 통해 제1구동전압선(PL1)에 전기적으로 연결될 수 있다.
연결전극(181)은 제1평탄화층(105)에 형성된 콘택홀을 통해 연결전극(178)에 전기적으로 연결됨으로써, 제6박막트랜지스터(T6)의 드레인영역(D6)에 전기적으로 연결될 수 있다. 연결전극(181)은 제2평탄화층(106)에 형성된 콘택홀을 통해 화소전극(PXL)에 전기적으로 연결될 수 있다.
데이터선(DL), 제2구동전압선(PL2) 및 연결전극(181) 상에는 제2평탄화층(106)이 위치하며, 제2평탄화층(106) 상에 유기발광다이오드(OLED)가 위치할 수 있다.
제1평탄화층(105) 및 제2평탄화층(106)은 화소전극(PXL)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 제1평탄화층(105) 및 제2평탄화층(106)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 제1평탄화층(105) 및 제2평탄화층(106)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PXMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
다른 실시예에서, 제1평탄화층(105) 및 제2평탄화층(106)은 무기 물질을 포함할 수 있다. 제1평탄화층(105) 및 제2평탄화층(106)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제1평탄화층(105) 및 제2평탄화층(106)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 또 다른 실시예에서, 제1평탄화층(105) 및 제2평탄화층(106)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
제2평탄화층(106) 상에는 화소정의층(107)이 배치될 수 있으며, 화소정의층(107)은 화소전극(PXL)의 일부가 노출되도록 하는 개구를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의층(107)은 화소전극(PXL)의 가장자리와 대향전극(CML)의 사이의 거리를 증가시킴으로써 화소전극(PXL)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의층(107)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질을 포함할 수 있다.
유기발광다이오드(OLED)는 화소전극(PXL), 발광층(EML) 및 대향전극(CML)을 포함할 수 있다. 도 6에서는 도시의 편의 상 발광층(EML)만을 도시하였으며, 유기발광다이오드(OLED)는 발광층(EML)의 상하층에 제1기능층 및/또는 제2기능층을 더 포함할 수 있다. 도 6에서 발광층(EML)은 화소전극(PXL)에 대응하도록 패터닝되어 있으나, 다른 실시예에서, 발광층(EML), 제1기능층 및/또는 제2기능층은 복수의 화소전극(PXL)들 각각에 대응하도록 패터닝된 층일 수도 있고, 복수의 화소전극(PXL)들에 걸쳐서 일체(一體)인 층일 수도 있다. 대향전극(CML)은 복수의 화소전극(PXL)들에 대응하도록 일체로 형성될 수 있다.
도시되지 않았으나, 대향전극(CML) 상에는 박막봉지층(미도시) 또는 밀봉기판(미도시)이 배치되어 이러한 유기발광다이오드(OLED)를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(미도시)은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 이러한 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다. 밀봉기판(미도시)은 기판(100)과 마주보도록 배치되며, 주변영역(PA)에서 기판(100)과 실런트 또는 프릿 등의 밀봉부재에 의해서 접합될 수 있다.
또한, 화소정의층(107) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있다.
도 7은 본 발명의 일 실시예에 따른 일부 화소들을 도시한 회로도이다.
복수의 화소(P)들은 서로 다른 색으로 발광하는 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)를 포함할 수 있다. 제1화소(Pr)는 적색 화소, 제2화소(Pg)는 녹색 화소, 제3화소(Pb)는 청색 화소일 수 있다. 그러나, 본 발명의 실시예에서 화소는 적색 화소, 녹색 화소, 청색 화소에 한정되지 않으며, 화소는 적색, 청색, 녹색, 백색으로 발광하는 화소들 중 하나일 수 있고, 적색, 청색, 녹색, 백색 외의 다른 색으로 발광하는 화소일 수 있다. 이하 동일 행에 배치된 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)를 예로서 설명한다.
도 7을 참조하면, 동일 행에 배치된 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)는 제1스캔선(GWL), 제2스캔선(GIL), 제3스캔선(GCL), 발광제어선(EL), 바이어스제어선(EBL), 제1초기화전압선(VIL1), 제2초기화전압선(VIL2)을 공유할 수 있다. 반면, 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)는 각각 서로 다른 바이어스선에 연결되어 상이한 크기의 바이어스전압을 인가받을 수 있다.
제1화소(Pr)의 제8박막트랜지스터(T8)의 소스전극은 바이어스전압(Vbias(R))을 인가하는 바이어스선(131)에 연결되어 있다. 제2화소(Pg)의 제8박막트랜지스터(T8)의 소스전극은 바이어스전압(Vbias(G))을 인가하는 바이어스선(132)에 연결되어 있다. 제3화소(Pb)의 제8박막트랜지스터(T8)의 소스전극은 바이어스전압(Vbias(B))을 인가하는 바이어스선(133)에 연결되어 있다.
본 발명의 일 실시예에서, 도 7에 도시된 바와 같이, 서로 다른 색으로 발광하는 화소들이 각각 서로 다른 바이어스선에 연결됨으로써 상이한 바이어스전압(Vbias)을 인가받을 수 있다. 예컨대, 제1화소(Pr), 제2화소(Pg), 제3화소(Pb) 각각에 인가되는 바이어스전압은, "Vbias(R) > Vbias(G) > Vbias(B)"와 같이 설정될 수 있다. 제1화소(Pr), 제2화소(Pg), 제3화소(Pb) 각각에 인가되는 바이어스전압의 크기는 재료별 표시패널의 휘도 특성에 따라 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)의 휘도 편차(전류 편차)를 최소화하는 값으로 설정될 수 있다.
도 7에 도시된 실시예에 따라 제1화소(Pr), 제2화소(Pg), 제3화소(Pb) 각각의 구동 트랜지스터의 소스-드레인 전압을 제어하여 구동전류를 제어할 수 있다. 이에 따라 백색 표시 시에 특정 색으로 편중되지 않도록 색좌표가 조절되며 서로 다른 색으로 발광하는 화소들 간의 휘도 편차가 최소화될 수 있다.
도 8a 내지 도 8c는 본 발명의 일 실시예에 따른 일부 화소들을 도시한 회로도이다. 도 9는 도 8a의 회로도에 대응하는 화소들의 화소회로를 도시한 배치도이다.
일 실시예에서, 제1화소(Pr), 제2화소(Pg), 제3화소(Pb) 중 발광 특성이 유사한 두 개의 화소들에 동일한 바이어스전압을 인가할 수 있다. 이 경우 도 7에 도시된 실시예에 비해 바이어스선을 두 개로 줄일 수 있어, 제2방향에서 레이아웃 공간에 여유를 확보할 수 있다.
도 8a에 도시된 바와 같이, 제1화소(Pr)의 제8박막트랜지스터(T8)의 소스전극은 바이어스전압(Vbias(R))을 인가하는 바이어스선(141)에 연결되고, 제2화소(Pg) 및 제3화소(Pb)의 제8박막트랜지스터(T8)들의 소스전극들은 바이어스전압(Vbias(B/G))을 인가하는 바이어스선(142)에 공통으로 연결될 수 있다. 이에 따라 제2화소(Pg)와 제3화소(Pb)에 동일한 바이어스전압(Vbias(G/B))이 인가될 수 있다.
또는 도 8b에 도시된 바와 같이, 제1화소(Pr)와 제2화소(Pg)의 제8박막트랜지스터(T8)들의 소스전극들은 바이어스전압(Vbias(R/G))을 인가하는 바이어스선(151)에 공통으로 연결되고, 제3화소(Pb)의 제8박막트랜지스터(T8)의 소스전극은 바이어스전압(Vbias(B))을 인가하는 바이어스선(152)에 연결될 수 있다. 이에 따라제1화소(Pr)와 제2화소(Pg)에 동일한 바이어스전압(Vbias(R/G))이 인가될 수 있다.
또는 도 8c에 도시된 바와 같이, 제1화소(Pr)와 제3화소(Pg)의 제8박막트랜지스터(T8)들의 소스전극들은 바이어스전압(Vbias(R/B))을 인가하는 바이어스선(161)에 공통으로 연결되고, 제2화소(Pg)의 제8박막트랜지스터(T8)의 소스전극은 바이어스전압(Vbias(G))을 인가하는 바이어스선(162)에 연결될 수 있다. 이에 따라 제1화소(Pr)와 제3화소(Pb)에 동일한 바이어스전압(Vbias(R/B))이 인가될 수 있다.
도 9를 참조하면, 바이어스제어선(EBL)과 제2초기화전압선(VIL2) 사이에 제1화소(Pr)에 연결된 제1바이어스선(VBL1)과 제2화소(Pg) 및 제3화소(Pb)에 연결된 제2바이어스선(VBL2)이 제1방향으로 연장 배치되어 있다. 제1바이어스선(VBL1)과 제2바이어스선(VBL2)은 동일층에 동일물질로 형성되며 서로 이격 배치될 수 있다. 일부 실시예에서, 표시영역(DA)에 공통전압(VSS)이 인가되는 공통전압선(VSL)이 제1방향을 따라 소정 간격으로 더 배치될 수 있다. 공통전압선(VSL)은 제2방향으로 연장되며, 데이터선(DL)과 동일층에 동일물질로 형성될 수 있다. 도 9에서 공통전압선(VSL)은 제2화소(Pg)의 화소회로와 제3화소(Pb)의 화소회로 사이에 배치된 예를 도시하고 있다. 공통전압선(VSL)은 대향전극(CML)과 전기적으로 연결될 수 있다. 그 외 구성은 도 5에 도시된 실시예와 동일하므로 상세한 설명은 생략한다.
도 10은 본 발명의 일 실시예에 따른 일부 화소들을 도시한 회로도이다. 도 11은 화소별 제8박막트랜지스터의 바이어스제어신호 인가 시간을 나타내는 타이밍도이다.
도 10을 참조하면, 동일 행에 배치된 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)는 제1스캔선(GWL), 제2스캔선(GIL), 제3스캔선(GCL), 발광제어선(EL), 제1초기화전압선(VIL1), 제2초기화전압선(VIL2), 바이어스선(VBL)을 공유할 수 있다. 반면, 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)는 각각 서로 다른 바이어스제어선에 연결되어 상이한 크기의 바이어스제어신호를 인가받을 수 있다.
도 10 및 도 11을 참조하면, 본 발명의 실시예는 제8박막트랜지스터(T8)의 게이트전극에 바이어스제어신호(EB)의 온 전압이 인가되는 시간, 즉 로우레벨의 바이어스제어신호(EB)가 인가되는 시간을 서로 다른 색으로 발광하는 화소들에 상이하게 설정할 수 있다. 예컨대, 제1화소(Pr), 제2화소(Pg), 제3화소(Pb) 각각에 인가되는 바이어스제어신호의 온 전압 인가 시간은, "tEB(R) > tEB(G) > tEB(B)"와 같이 설정될 수 있다. 이 경우 제1화소(Pr)에 연결된 바이어스제어선(EBL), 제2화소(Pg)에 연결된 바이어스제어선(EBL) 및 제3화소(Pb)에 연결된 바이어스제어선(EBL)이 각각 구비될 수 있다. 제1화소(Pr), 제2화소(Pg), 제3화소(Pb) 각각에 인가되는 바이어스제어신호의 온 전압 인가 시간은 재료별 표시패널의 휘도 특성에 따라 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)의 휘도 편차(전류 편차)를 최소화하는 값으로 설정될 수 있다.
도 10에 도시된 실시예는 구동 트랜지스터의 소스전극 또는 드레인전극으로의 바이어스전압 인가 시간을 제어하여 구동 트랜지스터의 소스-드레인 전압을 제어함으로써 구동전류를 제어할 수 있다. 이에 따라 백색 표시 시에 특정 색으로 편중되지 않도록 색좌표가 조절되며 서로 다른 색으로 발광하는 화소들 간의 휘도 편차(전류 편차)가 최소화될 수 있다.
도 12는 본 발명의 일 실시예에 따른 일부 화소들을 도시한 회로도이다. 도 13a 및 도 13b는 화소별 제8박막트랜지스터의 바이어스제어신호 인가 시간을 나타내는 타이밍도이다. 도 14는 도 13a의 타이밍도가 적용되는 화소들의 화소회로를 도시한 배치도이다.
일 실시예에서, 제1화소(Pr), 제2화소(Pg), 제3화소(Pb) 중 발광 특성을 유사한 두 개의 화소들에 바이어스제어신호의 온 전압 인가 시간을 동일하게 설정할 수 있다. 예컨대, 도 12, 도 13a 및 도 13b에 도시된 바와 같이, 제2화소(Pg) 및 제3화소(Pb)에 인가되는 바이어스제어신호(EB)의 온 전압 인가 시간은 1H로 동일하게 설정하고, 제1화소(Pr)에 인가되는 바이어스제어신호(EB)의 온 전압 인가 시간은 2H로 설정하여 제2화소(Pg) 및 제3화소(Pb)에 인가되는 바이어스제어신호(EB)의 온 전압 인가 시간보다 2배 길게 설정할 수 있다. 이 경우 도 14에 도시된 바와 같이, 세 개의 바이어스제어선이 요구되는 도 11의 실시예에 비해 바이어스제어선을 두 개로 줄일 수 있어, 제2방향에서 레이아웃 공간에 여유를 확보할 수 있다.
다른 실시예에서, 제1화소(Pr) 및 제2화소(Pg)에 인가되는 바이어스제어신호(EB)의 온 전압 인가 시간은 동일하게 설정하고, 제3화소(Pb)에 인가되는 바이어스제어신호(EB)의 온 전압 인가 시간은 제1화소(Pr) 및 제2화소(Pg)에 인가되는 바이어스제어신호(EB)의 온 전압 인가 시간과 상이하게 설정할 수 있다. 또 다른 실시예에서, 제1화소(Pr) 및 제3화소(Pb)에 인가되는 바이어스제어신호(EB)의 온 전압 인가 시간은 동일하게 설정하고, 제2화소(Pg)에 인가되는 바이어스제어신호(EB)의 온 전압 인가 시간은 제1화소(Pr) 및 제3화소(Pb)에 인가되는 바이어스제어신호(EB)의 온 전압 인가 시간과 상이하게 설정할 수 있다.
도 13a는 바이어스제어신호(EB)가 인가되는 제4기간(t4)이 제3기간(t3)과 제5기간(t5) 사이인 실시예이고, 도 13b는 바이어스제어신호(EB)가 인가되는 제4기간(t4)이 제1기간(t1)에 앞서는 실시예이다.
도 14를 참조하면, 발광제어선(EL)과 바이어스선(VBL) 사이에 제1바이어스제어선(EBL1) 및 제2바이어스제어선(EBL2)이 제1방향으로 연장 배치될 수 있다. 제1화소(Pr)의 제8박막트랜지스터(T8)의 반도체층은 제1바이어스제어선(EBL1) 및 제2바이어스제어선(EBL2)과 각각 중첩하고, 제2화소(Pg) 및 제3화소(Pb)의 제8박막트랜지스터(T8)의 반도체층들은 각각 제2바이어스제어선(EBL2)과 중첩한다. 즉, 제1화소(Pr)의 제8박막트랜지스터(T8)는 두 개의 박막트랜지스터가 직렬 연결되고, 동일층에 두 개의 게이트전극들을 구비하는 더블 게이트 구조의 박막트랜지스터일 수 있다. 그 외 구성은 도 5에 도시된 실시예와 동일하므로 상세한 설명은 생략한다. 제1바이어스제어선(EBL1) 및 제2바이어스제어선(EBL2)은 동일층에 동일 물질로 형성되며 서로 이격 배치될 수 있다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 일부 화소들을 도시한 회로도이다. 도 17은 도 16의 회로도에 대응하는 화소들의 화소회로를 도시한 배치도이다.
도 15를 참조하면, 동일 행에 배치된 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)는 제1스캔선(GWL), 제2스캔선(GIL), 제3스캔선(GCL), 발광제어선(EL), 바이어스제어선(EBL), 제1초기화전압선(VIL1), 바이어스선(VBL)을 공유할 수 있다. 반면, 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)는 각각 서로 다른 제2초기화전압선에 연결되어 상이한 크기의 제2초기화전압을 인가받을 수 있다.
도 15를 참조하면, 본 발명의 실시예는 제7박막트랜지스터(T7)의 소스전극에 제2초기화전압(AINT)이 인가되는 시간을 서로 다른 색으로 발광하는 화소들에 상이하게 설정할 수 있다. 예컨대, 제1화소(Pr)에 인가되는 제2초기화전압(AINT(R)), 제2화소(Pg)에 인가되는 제2초기화전압(AINT(G)), 제3화소(Pb)에 인가되는 제2초기화전압(AINT(B))이 상이할 수 있다. 이 경우 제1화소(Pr)에 연결된 제2초기화전압선(VIL2), 제2화소(Pg)에 연결된 제2초기화전압선(VIL2) 및 제3화소(Pb)에 연결된 제2초기화전압선(VIL2)이 각각 별개로 구비될 수 있다. 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)에 인가되는 제2초기화전압(AINT(R), AINT(G), AINT(B))의 크기는 재료별 표시패널의 휘도 특성에 따라 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)의 휘도 편차(전류 편차)를 최소화하는 값으로 설정될 수 있다.
도 15에 도시된 실시예는 발광 전에 화소별로 유기발광다이오드(OLED)의 화소전극의 전압을 제어하여 발광 시에 유기발광다이오드(OLED)의 커패시턴스 충전 속도를 제어함으로써 유기발광다이오드(OLED)를 흐르는 전류량을 제어할 수 있다. 이에 따라 색좌표가 조절되고, 백색 표시 시에 특정 색으로 편중되지 않으면서 서로 다른 색으로 발광하는 화소들 간의 휘도 편차(전류 편차)가 최소화될 수 있다.
일부 실시예에서, 제1화소(Pr), 제2화소(Pg), 제3화소(Pb) 중 발광 특성이 유사한 두 개의 화소들에 인가되는 제2초기화전압을 동일하게 설정할 수 있다. 예컨대, 도 16 및 도 17에 도시된 바와 같이, 제2화소(Pg) 및 제3화소(Pb)에 인가되는 제2초기화전압(AINT(G/B))은 동일하게 설정할 수 있다. 이 경우 행마다 세 개의 제2초기화전압선이 요구되는 도 15의 실시예에 비해 제2초기화전압선을 두 개로 줄일 수 있어, 제2방향에서 레이아웃 공간에 여유를 확보할 수 있다. 다른 실시예에서, 제1화소(Pr) 및 제2화소(Pg)에 인가되는 제2초기화전압은 동일하게 설정하고, 제3화소(Pb)에 인가되는 제2초기화전압은 제1화소(Pr) 및 제2화소(Pg)에 인가되는 제2초기화전압과 상이하게 설정할 수 있다. 또 다른 실시예에서, 제1화소(Pr) 및 제3화소(Pb)에 인가되는 제2초기화전압은 동일하게 설정하고, 제2화소(Pg)에 인가되는 제2초기화전압은 제1화소(Pr) 및 제3화소(Pb)에 인가되는 제2초기화전압과 상이하게 설정할 수 있다.
도 17을 참조하면, 제2-1초기화전압선(VIL21) 및 제2-2초기화전압선(VIL22)이 제1방향으로 연장 배치될 수 있다. 제1화소(Pr)의 제7박막트랜지스터(T7)의 소스영역은 제2-1초기화전압선(VIL21)에 연결되고, 제2화소(Pg) 및 제3화소(Pb)의 제7박막트랜지스터(T7)의 소스영역은 제2-2초기화전압선(VIL22)에 연결될 수 있다.
제2-1초기화전압선(VIL21) 및 제2-2초기화전압선(VIL22)은 동일층에 서로 이격 배치될 수 있다. 제2-1초기화전압선(VIL21) 및 제2-2초기화전압선(VIL22)은 커패시터(Cst)의 제2전극(Cst2)과 동일층에 동일물질로 형성될 수 있다. 그 외 구성은 도 5에 도시된 실시예와 동일하므로 상세한 설명은 생략한다.
도 14 및 도 17에 도시되지 않았으나, 도 14 및 도 17의 배치도에서 도 9에 도시된 바와 같이, 표시영역(DA)에 공통전압(VSS)이 인가되는 공통전압선(VSL)이 제1방향을 따라 소정 간격으로 더 배치될 수 있다.
도 18은 본 발명의 실시예에 따른 효과를 나타낸 도면이다.
도 18의 우측 그래프는 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)에 인가되는 바이어스전압, 바이어스제어신호의 온 전압 인가 시간, 제2초기화전압 중 적어도 하나가 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)마다 상이하게 적용된 실시예에 따른 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)의 휘도를 나타낸다.
도 18의 좌측 그래프는 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)에 인가되는 바이어스전압, 바이어스제어신호의 온 전압 인가 시간, 제2초기화전압이 동일한 비교예에 따른 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)의 휘도를 나타낸다.
도 18에 도시된 바와 같이, 본 발명의 실시예가 적용됨으로써 제1화소(Pr), 제2화소(Pg), 제3화소(Pb)의 휘도 편차가 감소됨을 알 수 있다.
도 19는 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 19를 참조하면, 일 실시예에 따른 표시장치(1')는 화소부(110), 제1게이트구동회로(120), 제2게이트구동회로(130), 제3게이트구동회로(140), 데이터구동회로(150), 전원공급회로(160) 및 컨트롤러(170)를 포함할 수 있다.
화소부(110)에는 복수의 화소(P)들이 배치될 수 있다. 복수의 화소(P)들은 스트라이프 배열, 펜타일 배열, 모자익 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다. 화소부(110)는 도 2에 도시된 기판(100)의 표시영역(DA)에 대응할 수 있다. 각 화소(P)는 도 3a 내지 도 3c에 도시된 바와 같이, 표시요소로서 유기발광다이오드(organic light-emitting diode, OLED)를 포함하고, 유기발광다이오드(OLED)는 화소회로(PC)에 연결될 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
화소부(110)에는 다수의 제1 내지 제3스캔선들, 다수의 발광제어선들, 다수의 바이어스제어선들이 일정하게 이격되어 행으로 배열될 수 있다. 다수의 제1스캔선들은 각각 대응하는 화소(P)에 제1스캔신호(GW)를 전달할 수 있다. 다수의 제2스캔선들은 각각 대응하는 화소(P)에 제2스캔신호(GI)를 전달할 수 있다. 다수의 제3스캔선들은 각각 대응하는 화소(P)에 제3스캔신호(GC)를 전달할 수 있다. 다수의 발광제어선들은 각각 대응하는 화소(P)에 발광제어신호(EM)를 전달할 수 있다. 다수의 바이어스제어선들은 각각 대응하는 화소(P)에 바이어스제어신호(EB)를 전달할 수 있다. 화소부(110)에는 다수의 데이터선들이 일정하게 이격되어 열로 배열되며 각각 대응하는 화소(P)에 데이터신호(DATA)를 전달할 수 있다.
제1게이트구동회로(120)는 화소부(110)의 다수의 제1 내지 제3스캔선들에 연결되고, 제1제어신호(CS1)에 따라 제1 내지 제3스캔신호(GW, GI, GC)를 각각 제1 내지 제3스캔선들에 인가할 수 있다. 제1 내지 제3스캔신호(GW, GI, GC)가 온 전압을 가지는 경우, 해당 스캔선에 연결되는 화소(P)의 트랜지스터가 턴-온된다.
제2게이트구동회로(130)는 화소부(110)의 다수의 발광제어선들에 연결되고, 제2제어신호(CS2)에 따라 발광제어신호(EM)를 발광제어선들에 인가할 수 있다.
제3게이트구동회로(140)는 화소부(110)의 다수의 바이어스제어선들에 연결되고, 제3제어신호(CS3)에 따라 바이어스제어신호(EB)를 바이어스제어선들에 인가할 수 있다. 제3게이트구동회로(140)는 서로 다른 색으로 발광하는 화소들에 상이한 바이어스제어신호(EB)를 인가할 수 있다. 화소별 바이어스제어신호(EB)의 온 전압 인가 시간은 표시패널을 형성하는 재료(예를 들어, 트랜지스터 및 유기발광다이오드의 재료)에 따라 화소별 휘도 편차(전류 편차)를 최소화하는 값으로 설정될 수 있다.
데이터구동회로(150)는 화소부(110)의 다수의 데이터선들에 연결되고, 제4제어신호(CS4)에 따라 계조를 나타내는 데이터신호(DATA)를 데이터선들에 인가할 수 있다. 데이터구동회로(150)는 컨트롤러(170)로부터 입력되는 계조를 가지는 입력 영상 데이터를 전압 또는 전류 형태의 데이터신호로 변환할 수 있다.
전원공급회로(160)는 구동전압(VDD), 공통전압(VSS), 바이어스전압(Vbias), 제1초기화전압(VINT) 및 제2초기화전압(AINT)을 생성할 수 있다. 전원공급회로(160)는 제5제어신호(CS5)에 따라 생성된 구동전압(VDD), 공통전압(VSS), 바이어스전압(Vbias), 제1초기화전압(VINT) 및 제2초기화전압(AINT)을 화소부(110)의 화소(P)들에 인가한다. 전원공급회로(160)는 서로 다른 색으로 발광하는 화소들에 상이한 바이어스전압(Vbias) 및/또는 상이한 제2초기화전압(AINT)을 인가할 수 있다. 화소별 바이어스전압(Vbias) 및 제2초기화전압(AINT)의 크기는 표시패널을 형성하는 재료(예를 들어, 트랜지스터 및 유기발광다이오드의 재료)에 따라 화소별 휘도 편차(전류 편차)를 최소화하는 값으로 설정될 수 있다.
컨트롤러(170)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 데이터 및 이의 표시를 제어하는 입력 제어 신호를 제공받을 수 있다. 입력 제어 신호에는 예를 들어 수직 동기 신호(Vsync), 수평 동기 신호(Hsync) 및 메인 클럭(MCLK)이 있다. 컨트롤러(170)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync) 및 메인 클럭(MCLK)에 따라 제1 내지 제5제어 신호(CS1, CS2, CS3, CS4, CS5)를 생성하여, 제1게이트구동회로(120), 제2게이트구동회로(130), 제3게이트구동회로(140), 데이터구동회로(150), 전원공급회로(160)로 각각 전달할 수 있다.
제1게이트구동회로(120), 제2게이트구동회로(130), 제3게이트구동회로(140)는 도 2에 도시된 스캔 드라이버(1100)의 일 구현예일 수 있다. 데이터구동회로(150)는 도 2에 도시된 데이터 드라이버(1200)의 일 구현예일 수 있다. 제1게이트구동회로(120), 제2게이트구동회로(130), 제3게이트구동회로(140), 데이터구동회로(150), 전원공급회로(160), 컨트롤러(170)는 각각 별개의 집적 회로 칩 또는 하나의 집적 회로 칩의 형태로 형성되어 화소부(110)가 형성된 기판 위에 직접 장착되거나, 연성인쇄회로필름(flexible printed circuit film) 위에 장착되거나 TCP(tape carrier package)의 형태로 기판에 부착되거나, 기판에 직접 형성될 수도 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1 ~ T8: 트랜지스터
Cst: 커패시터
100: 기판 101: 버퍼층
102: 제1게이트절연층 103: 제2게이트절연층
104: 층간절연층 105: 제1평탄화층
106: 제2평탄화층 107: 화소정의층
OLED: 유기발광다이오드

Claims (20)

  1. 복수의 화소들을 포함하는 표시장치에 있어서,
    상기 복수의 화소들 각각은,
    발광다이오드;
    게이트전극, 노드에 연결된 제1전극 및 상기 발광다이오드에 연결된 제2전극을 포함하고, 상기 발광다이오드에 구동전류를 전달하는 구동트랜지스터;
    데이터선 및 상기 노드 사이에 연결되고, 데이터기입기간에 상기 데이터선으로 인가되는 데이터신호를 상기 노드로 전달하는 스위칭트랜지스터;
    상기 제1트랜지스터의 게이트전극과 제2전극 사이에 연결되고, 보상기간에 상기 노드의 데이터신호를 상기 제1트랜지스터의 게이트전극으로 전달하는 보상트랜지스터; 및
    상기 제1트랜지스터의 제1전극 또는 제2전극과 바이어스선 사이에 연결되고, 바이어스기간에 상기 바이어스선으로부터 인가되는 바이어스전압을 상기 제1트랜지스터의 제1전극 또는 제2전극으로 전달하는 바이어스트랜지스터;를 포함하고,
    상기 복수의 화소들 중 제1색으로 발광하는 제1화소에 인가되는 바이어스전압과 상기 복수의 화소들 중 제2색으로 발광하는 제2화소에 인가되는 바이어스전압이 상이한, 표시장치.
  2. 제1항에 있어서,
    상기 바이어스기간은 상기 데이터기입기간에 선행하고, 상기 보상기간은 상기 데이터기입기간에 후속하는, 표시장치.
  3. 제1항에 있어서,
    상기 바이어스기간은 상기 데이터기입기간에 후속하고, 상기 보상기간은 상기 데이터기입기간에 후속하는, 표시장치.
  4. 제1항에 있어서,
    상기 복수의 화소들 각각은,
    상기 제1트랜지스터의 게이트전극과 제1초기화전압선 사이에 연결되고, 초기화기간에 상기 제1초기화전압선으로부터 인가되는 제1초기화전압을 상기 제1트랜지스터의 게이트전극으로 전달하는 제1초기화트랜지스터; 및
    상기 발광다이오드와 제2초기화전압선 사이에 연결되고, 상기 바이어스기간에 상기 제2초기화전압선으로부터 인가되는 제2초기화전압을 상기 발광다이오드의 일 전극으로 전달하는 제2초기화트랜지스터;를 더 포함하는 표시장치.
  5. 제1항에 있어서,
    상기 복수의 화소들 각각은,
    상기 제1트랜지스터의 게이트전극과 구동전압선 사이에 연결된 커패시터;를 더 포함하는, 표시장치.
  6. 제1항에 있어서,
    상기 복수의 화소들 중 제3색으로 발광하는 제3화소에 인가되는 바이어스전압은 상기 제1화소 또는 상기 제2화소에 인가되는 바이어스전압과 동일한, 표시장치.
  7. 제1항에 있어서,
    상기 바이어스트랜지스터는 상기 제1트랜지스터의 제1전극과 상기 바이어스선 사이에 연결된 제1바이어스트랜지스터 및 상기 제1트랜지스터의 제2전극과 상기 바이어스선 사이에 연결된 제2바이어스트랜지스터;를 포함하고,
    상기 제1바이어스트랜지스터와 상기 제2바이어스트랜지스터가 동시에 턴온되는, 표시장치.
  8. 복수의 화소들을 포함하는 표시장치에 있어서,
    상기 복수의 화소들 각각은,
    발광다이오드;
    게이트전극, 노드에 연결된 제1전극 및 상기 발광다이오드에 연결된 제2전극을 포함하고, 상기 발광다이오드에 구동전류를 전달하는 구동트랜지스터;
    데이터선 및 상기 노드 사이에 연결되고, 데이터기입기간에 상기 데이터선으로 인가되는 데이터신호를 상기 노드로 전달하는 스위칭트랜지스터;
    상기 제1트랜지스터의 게이트전극과 제2전극 사이에 연결되고, 보상기간에 상기 노드의 데이터신호를 상기 제1트랜지스터의 게이트전극으로 전달하는 보상트랜지스터; 및
    상기 제1트랜지스터의 제1전극 또는 제2전극과 바이어스선 사이에 연결되고, 바이어스기간에 상기 바이어스선으로부터 인가되는 바이어스전압을 상기 제1트랜지스터의 제1전극 또는 제2전극으로 전달하는 바이어스트랜지스터;를 포함하고,
    상기 바이어스트랜지스터는 게이트전극으로 인가되는 바이어스제어신호의 온 전압에 의해 턴온되고,
    상기 제1화소에 인가되는 바이어스제어신호의 온 전압 인가 시간과 상기 제2화소에 인가되는 바이어스제어신호의 온 전압 인가 시간이 상이한, 표시장치.
  9. 제8항에 있어서,
    상기 바이어스기간은 상기 데이터기입기간에 선행하고, 상기 보상기간은 상기 데이터기입기간에 후속하는, 표시장치.
  10. 제8항에 있어서,
    상기 바이어스기간은 상기 데이터기입기간에 후속하고, 상기 보상기간은 상기 데이터기입기간에 후속하는, 표시장치.
  11. 제8항에 있어서,
    상기 제1화소에 인가되는 바이어스제어신호의 온 전압 인가 시간은 상기 제2화소에 인가되는 바이어스제어신호의 온 전압 인가 시간의 두 배인, 표시장치.
  12. 제8항에 있어서,
    상기 복수의 화소들 각각은,
    상기 제1트랜지스터의 게이트전극과 제1초기화전압선 사이에 연결되고, 초기화기간에 상기 제1초기화전압선으로부터 인가되는 제1초기화전압을 상기 제1트랜지스터의 게이트전극으로 전달하는 제1초기화트랜지스터; 및
    상기 발광다이오드와 제2초기화전압선 사이에 연결되고, 상기 바이어스기간에 상기 제2초기화전압선으로부터 인가되는 제2초기화전압을 상기 발광다이오드의 일 전극으로 전달하는 제2초기화트랜지스터;를 더 포함하는 표시장치.
  13. 제8항에 있어서,
    상기 복수의 화소들 각각은,
    상기 제1트랜지스터의 게이트전극과 구동전압선 사이에 연결된 커패시터;를 더 포함하는, 표시장치.
  14. 제8항에 있어서,
    상기 복수의 화소들 중 제3색으로 발광하는 제3화소에 인가되는 바이어스제어신호의 온 전압 인가 시간은 상기 제1화소 또는 상기 제2화소에 인가되는 바이어스제어신호의 온 전압 인가 시간과 동일한, 표시장치.
  15. 복수의 화소들을 포함하는 표시장치에 있어서,
    상기 복수의 화소들 각각은,
    발광다이오드;
    게이트전극, 노드에 연결된 제1전극 및 상기 발광다이오드에 연결된 제2전극을 포함하고, 상기 발광다이오드에 구동전류를 전달하는 구동트랜지스터;
    데이터선 및 상기 노드 사이에 연결되고, 데이터기입기간에 상기 데이터선으로 인가되는 데이터신호를 상기 노드로 전달하는 스위칭트랜지스터;
    상기 제1트랜지스터의 게이트전극과 제2전극 사이에 연결되고, 보상기간에 상기 노드의 데이터신호를 상기 제1트랜지스터의 게이트전극으로 전달하는 보상트랜지스터; 및
    상기 발광다이오드와 제2초기화전압선 사이에 연결되고, 바이어스기간에 상기 제2초기화전압선으로부터 인가되는 제2초기화전압을 상기 발광다이오드의 일 전극으로 전달하는 제2초기화트랜지스터;를 포함하고,
    상기 복수의 화소들 중 제1색으로 발광하는 제1화소에 인가되는 제2초기화전압과 상기 복수의 화소들 중 제2색으로 발광하는 제2화소에 인가되는 제2초기화전압이 상이한, 표시장치.
  16. 제15항에 있어서,
    상기 바이어스기간은 상기 데이터기입기간에 선행하고, 상기 보상기간은 상기 데이터기입기간에 후속하는, 표시장치.
  17. 제15항에 있어서,
    상기 바이어스기간은 상기 데이터기입기간에 후속하고, 상기 보상기간은 상기 데이터기입기간에 후속하는, 표시장치.
  18. 제15항에 있어서,
    상기 복수의 화소들 각각은,
    상기 제1트랜지스터의 게이트전극과 제1초기화전압선 사이에 연결되고, 초기화기간에 상기 제1초기화전압선으로부터 인가되는 제1초기화전압을 상기 제1트랜지스터의 게이트전극으로 전달하는 제1초기화트랜지스터; 및
    상기 제1트랜지스터의 제1전극 또는 제2전극과 바이어스선 사이에 연결되고, 상기 바이어스기간에 상기 바이어스선으로부터 인가되는 바이어스전압을 상기 제1트랜지스터의 제1전극 또는 제2전극으로 전달하는 바이어스트랜지스터;를 더 포함하는, 표시장치.
  19. 제15항에 있어서,
    상기 복수의 화소들 각각은,
    상기 제1트랜지스터의 게이트전극과 구동전압선 사이에 연결된 커패시터;를 더 포함하는, 표시장치.
  20. 제15항에 있어서,
    상기 복수의 화소들 중 제3색으로 발광하는 제3화소에 인가되는 제2초기화전압은 상기 제1화소 또는 상기 제2화소에 인가되는 제2초기화전압과 동일한, 표시장치.
KR1020200026790A 2020-03-03 2020-03-03 표시장치 KR20210111945A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200026790A KR20210111945A (ko) 2020-03-03 2020-03-03 표시장치
US17/101,366 US11580906B2 (en) 2020-03-03 2020-11-23 Display device
CN202110088807.5A CN113345377A (zh) 2020-03-03 2021-01-22 显示装置
US18/153,662 US20230169923A1 (en) 2020-03-03 2023-01-12 Display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200026790A KR20210111945A (ko) 2020-03-03 2020-03-03 표시장치

Publications (1)

Publication Number Publication Date
KR20210111945A true KR20210111945A (ko) 2021-09-14

Family

ID=77467656

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200026790A KR20210111945A (ko) 2020-03-03 2020-03-03 표시장치

Country Status (3)

Country Link
US (2) US11580906B2 (ko)
KR (1) KR20210111945A (ko)
CN (1) CN113345377A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11631370B2 (en) 2021-08-11 2023-04-18 Samsung Display Co., Ltd. Display device and electronic device including the same
WO2023085904A1 (ko) * 2021-11-15 2023-05-19 삼성디스플레이주식회사 표시 장치
CN116153264A (zh) * 2023-02-20 2023-05-23 武汉天马微电子有限公司 一种显示面板的驱动方法、显示面板及显示装置
US11749196B1 (en) 2022-03-02 2023-09-05 Samsung Display Co., Ltd. Pixel and display device including pixel

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111445858A (zh) * 2020-04-20 2020-07-24 昆山国显光电有限公司 像素电路及其驱动方法、显示装置
CN117198202A (zh) * 2020-10-15 2023-12-08 厦门天马微电子有限公司 显示面板及其驱动方法以及显示装置
CN118015973A (zh) * 2020-10-20 2024-05-10 厦门天马微电子有限公司 一种显示面板、驱动方法及显示装置
CN113160740A (zh) * 2021-04-28 2021-07-23 厦门天马微电子有限公司 显示面板和显示装置
CN114220389A (zh) * 2021-12-22 2022-03-22 上海中航光电子有限公司 像素驱动电路及其驱动方法、显示面板及装置
KR20230106789A (ko) 2022-01-06 2023-07-14 삼성디스플레이 주식회사 표시패널 및 이를 구비하는 표시장치
CN114582289B (zh) 2022-04-21 2023-07-28 武汉天马微电子有限公司 显示面板及其驱动方法、显示装置
KR20240021367A (ko) * 2022-08-09 2024-02-19 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 리페어 방법
CN115331629A (zh) * 2022-08-30 2022-11-11 惠科股份有限公司 像素电路和像素驱动方法
CN115311982A (zh) * 2022-08-30 2022-11-08 武汉天马微电子有限公司 显示面板及其驱动方法和显示装置
CN115691429A (zh) * 2022-09-09 2023-02-03 厦门天马显示科技有限公司 一种显示面板及其驱动方法
CN115376451A (zh) * 2022-09-21 2022-11-22 武汉天马微电子有限公司 像素电路及其驱动方法、阵列基板、显示面板和显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100560780B1 (ko) 2003-07-07 2006-03-13 삼성에스디아이 주식회사 유기전계 발광표시장치의 화소회로 및 그의 구동방법
KR20140013586A (ko) 2012-07-25 2014-02-05 삼성디스플레이 주식회사 화소 및 이를 이용한 유기전계발광 표시장치
KR102523646B1 (ko) 2017-11-01 2023-04-21 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR102563660B1 (ko) 2018-01-15 2023-08-08 삼성디스플레이 주식회사 화소 및 이를 갖는 유기발광 표시장치
KR20210057277A (ko) * 2019-11-11 2021-05-21 삼성디스플레이 주식회사 유기 발광 표시 장치의 화소, 및 유기 발광 표시 장치
KR20210130331A (ko) * 2020-04-21 2021-11-01 삼성디스플레이 주식회사 표시장치
KR20210131509A (ko) * 2020-04-23 2021-11-03 삼성디스플레이 주식회사 화소 및 이를 포함하는 표시장치
KR20210148475A (ko) * 2020-05-28 2021-12-08 삼성디스플레이 주식회사 표시 장치
KR20220042029A (ko) * 2020-09-25 2022-04-04 삼성디스플레이 주식회사 표시 장치
KR20220086900A (ko) * 2020-12-17 2022-06-24 엘지디스플레이 주식회사 발광표시장치 및 이의 구동방법
KR20220093905A (ko) * 2020-12-28 2022-07-05 엘지디스플레이 주식회사 표시장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11631370B2 (en) 2021-08-11 2023-04-18 Samsung Display Co., Ltd. Display device and electronic device including the same
WO2023085904A1 (ko) * 2021-11-15 2023-05-19 삼성디스플레이주식회사 표시 장치
US11749196B1 (en) 2022-03-02 2023-09-05 Samsung Display Co., Ltd. Pixel and display device including pixel
CN116153264A (zh) * 2023-02-20 2023-05-23 武汉天马微电子有限公司 一种显示面板的驱动方法、显示面板及显示装置

Also Published As

Publication number Publication date
US20210280130A1 (en) 2021-09-09
US11580906B2 (en) 2023-02-14
US20230169923A1 (en) 2023-06-01
CN113345377A (zh) 2021-09-03

Similar Documents

Publication Publication Date Title
KR20210111945A (ko) 표시장치
US10761632B2 (en) Display device with touch sensor for suppressing deterioration of image quality caused by capacitor in touch sensor unit and method for manufacturing same
US20160125789A1 (en) Organic Light-Emitting Diode Display With Minimized Subpixel Crosstalk
WO2022057527A1 (zh) 显示基板及显示装置
US20210335953A1 (en) Pixel and display device comprising the same
US10355063B2 (en) Organic light emitting display panel and organic light emitting diode display device including the same
US11538893B2 (en) Display device
US20210328002A1 (en) Display device
US9929225B2 (en) Display device and a manufacturing method thereof
WO2022057528A1 (zh) 显示基板及显示装置
US11508312B2 (en) Organic light emitting display device
US11688350B2 (en) Display apparatus
KR20210099706A (ko) 화소 및 표시장치
JP2023033150A (ja) 表示装置
US11985875B2 (en) Display panel having initialization lines and display apparatus including the same
US20220068902A1 (en) Display device
US20210057510A1 (en) Display device
US20220005405A1 (en) Display device
KR20210131853A (ko) 디스플레이 모듈
KR20160042362A (ko) 유기 발광 표시 장치
WO2023028875A1 (zh) 显示面板及显示装置
US20230389378A1 (en) Display device
CN116386507A (zh) 发光显示器
KR20230091373A (ko) 표시장치 및 그의 구동방법
KR20240065459A (ko) 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right