KR20220042029A - 표시 장치 - Google Patents

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KR20220042029A
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period
voltage
data
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김현준
강장미
김혜민
박준현
정민재
표기현
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Abstract

본원 발명의 일 실시예에 따른 표시 장치는 제1 스캔 라인, 제2 스캔 라인, 제3 스캔 라인, 데이터 라인, 제1 발광 제어 라인 및 제2 발광 제어 라인에 연결되는 화소들을 포함한다. 화소들 각각은, 발광 소자, 제1 전원에 연결되는 제1 노드 및 발광 소자의 애노드에 연결되는 제2 노드에 연결되는 제2 전극 사이에 연결되고, 제3 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터, 데이터 라인과 제4 노드 사이에 연결되고, 제1 스캔 라인에 연결되는 게이트 전극을 포함하는 제2 트랜지스터, 제2 노드와 제5 노드 사이에 연결되는 제1 커패시터, 제4 노드와 제5 노드 사이에 연결되는 제2 커패시터, 제3 노드 및 제5 노드 사이에 연결되고, 제2 스캔 라인에 연결되는 게이트 전극을 포함하는 제4 트랜지스터, 및 제3 노드 및 제4 노드 사이에 연결되고, 및 제1 발광 제어 라인에 연결되는 게이트 전극을 포함하는 제6 트랜지스터를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device) 및 유기전계발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치(Display Device)의 사용이 증가하고 있다.
표시 장치는 스캔 라인들 및 데이터 라인들 각각에 연결되는 화소들과, 스캔 라인들을 구동하기 위한 스캔 구동부 및 데이터 라인들을 구동하기 위한 데이터 구동부를 구비할 수 있다.
화소는 복수의 트랜지스터들 및 커패시터들을 구비하는 화소 회로 및 발광 소자를 포함할 수 있다. 화소 회로는 스캔 라인으로부터 스캔 신호가 공급되는 경우, 데이터 라인으로부터 데이터 전압을 공급받고, 데이터 전압에 따른 구동 트랜지스터의 전류를 발광 소자에 공급할 수 있다. 발광 소자는 구동 트랜지스터의 전류에 대응하는 세기로 발광할 수 있다.
한편, 공정 편차, 열화 등의 이유로 화소들 간 구동 트랜지스터의 전기적 특성(또는, 문턱 전압)에 편차가 생겨 원하는 계조를 구현하지 못하는 문제가 발생할 수 있다. 이를 해결하기 위하여, 구동 트랜지스터의 전기적 특성 편차를, 화소 내부에서 보상하는 내부 보상 방식과, 화소 외부에서 보상하는 외부 보상 방식이 사용되고 있다.
내부 보상 방식에서, 소스 팔로워(source follower) 방식으로 구동 트랜지스터의 게이트-소스 간 전압을 설정하는 방안이 제안되고 있다. 소스 팔로워 내부 보상 방식은 구동 트랜지스터의 전기적 특성 편차를 보상하기 위해, 구동 트랜지스터의 게이트 전위를 일정하게 유지시킨 상태에서 소스 전위를 게이트 전위를 향해 상승시키는 원리를 이용한다.
다만, 소스 팔로워 방식의 화소에서, 구동 트랜지스터의 게이트 전극 및 소스 전극 사이에 배치된 스토리지 커패시터와 연결된 또 다른 커패시터를 포함하는 경우, 스토리지 커패시터 양 단의 전압차는, 커패시터들 간의 용량 비율에 따라 변동될 수 있다. 스토리지 커패시터의 양 단에 걸리는 전압이 감소하는 경우, 원하는 계조를 구현하기 위해서 더 큰 크기의 데이터 전압이 화소에 공급되어야하는 문제점이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 커패시터들에 의해 데이터 전압이 손실되는 것을 방지할 수 있는 화소를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 구동 트랜지스터의 전기적 특성(또는, 문턱 전압) 편차를 보상하는 기간을 충분히 확보하여 고해상도, 고속 구동이 가능한 화소를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상기 과제를 해결하기 위한 본원 발명의 일 실시예에 따른 표시 장치는 제1 스캔 라인, 제2 스캔 라인, 제3 스캔 라인, 데이터 라인, 제1 발광 제어 라인 및 제2 발광 제어 라인에 연결되는 화소들을 포함한다.
상기 화소들 각각은, 발광 소자, 제1 전원에 연결되는 제1 노드 및 상기 발광 소자의 애노드에 연결되는 제2 노드에 연결되는 제2 전극 사이에 연결되고, 제3 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터, 상기 데이터 라인과 상기 제4 노드 사이에 연결되고, 상기 제1 스캔 라인에 연결되는 게이트 전극을 포함하는 제2 트랜지스터, 상기 제2 노드와 제5 노드 사이에 연결되는 제1 커패시터, 상기 제4 노드와 상기 제5 노드 사이에 연결되는 제2 커패시터, 상기 제3 노드 및 상기 제5 노드 사이에 연결되고, 제2 스캔 라인에 연결되는 게이트 전극을 포함하는 제4 트랜지스터, 및 상기 제3 노드 및 상기 제4 노드 사이에 연결되고, 및 제1 발광 제어 라인에 연결되는 게이트 전극을 포함하는 제6 트랜지스터를 포함할 수 있다.
상기 제3 노드 및 제3 전원 사이에 연결되고, 상기 제2 스캔 라인에 연결되는 게이트 전극을 포함하는 제3 트랜지스터를 포함할 수 있다.
상기 제2 노드 및 제4 전원 사이에 연결되고, 제3 스캔 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터를 포함할 수 있다.
상기 제1 노드 및 상기 제1 전원 사이에 연결되고, 제2 발광 제어 라인에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 포함할 수 있다.
상기 제2 노드가 제4 전원에 의해 초기화되고, 상기 제5 노드가 제3 전원에 의해 초기화되는 초기화 기간, 상기 제1 트랜지스터의 문턱 전압이 보상되는 보상 기간, 및 상기 제3 노드에 상기 데이터 라인을 통해 인가되는 데이터 전압이 공급되는 데이터 기입 기간을 포함하는 비발광 기간, 및 상기 발광 소자가 상기 데이터 전압에 대응하여 발광하는 발광 기간을 포함할 수 있다.
상기 데이터 기입 기간은 상기 보상 기간과 중첩하되, 상기 보상 기간 동안 상기 제5 노드의 전압이 상기 제3 전원으로 유지될 수 있다.
상기 제1 내지 제7 트랜지스터들은, N 타입의 박막 트랜지스터이며, 게이트-온 전압은 논리 하이 레벨이고, 게이트-오프 전압은 논리 로우 레벨일 수 있다.
상기 제3 트랜지스터 및 상기 제4 트랜지스터는, 상기 초기화 기간, 상기 보상 기간, 및 상기 데이터 기입 기간에 턴-온 상태를 유지하고, 상기 제5 트랜지스터는, 상기 초기화 기간에 턴-온될 수 있다.
상기 제7 트랜지스터는, 상기 보상 기간에 턴-온 상태를 유지할 수 있다.
상기 제2 노드의 전압은 상기 제3 전원 및 상기 제1 트랜지스터의 문턱 전압의 전압차에 수렴하고, 상기 제1 커패시터의 양 단의 전압차는 상기 제1 트랜지스터의 문턱 전압일 수 있다.
상기 데이터 기입 기간은 상기 보상 기간과 중첩하되, 상기 제2 트랜지스터는, 상기 데이터 기입 기간에 턴-온될 수 있다.
상기 제2 커패시터의 양 단의 전압차는 상기 데이터 전압과 상기 제3 전원의 차이값일 수 있다.
상기 발광 기간에, 상기 제1 커패시터 및 상기 제2 커패시터는, 상기 제2 노드 및 상기 제3 노드 사이에 직렬 연결될 수 있다.
상기 발광 기간에, 상기 제6 트랜지스터 및 상기 제7 트랜지스터는 턴-온 상태를 유지하고, 상기 제4 트랜지스터는 턴-오프 상태를 유지할 수 있다.
상기 발광 소자의 캐소드는 제2 전원에 연결될 수 있다.
본 발명의 실시예들에 따른 화소는, 직렬로 연결된 커패시터들의 중간 노드에 직류 성분의 기준 전압을 인가함으로써, 커패시터들에 의한 데이터 전압의 손실을 방지할 수 있다.
본 발명의 실시예들에 따른 화소는, N 타입의 박막 트랜지스터로 구현하고, 직렬로 연결된 커패시터들의 중간 노드에 직류 성분의 기준 전압을 인가함으로써, 구동 트랜지스터의 전기적 특성(또는, 문턱 전압) 편차를 보상하는 기간을 충분히 확보하여 고해상도, 고속 구동을 구현할 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 화소를 설명하기 위한 도면이다.
도 3은 도 2의 화소에 공급되는 구동 신호의 일 실시예를 나타낸 도면이다.
도 4는 초기화 기간에서 화소의 동작을 설명하기 위한 도면이다.
도 5는 보상 기간에서 화소의 동작을 설명하기 위한 도면이다.
도 6은 데이터 기입 기간에서 화소의 동작을 설명하기 위한 도면이다.
도 7은 발광 기간에서 화소의 동작을 설명하기 위한 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 화소부(100), 스캔 구동부(200), 발광 구동부(300), 데이터 구동부(400), 및 타이밍 제어부(500)를 포함할 수 있다.
일 실시예에서, 표시 장치(1000)는 제1 전원(VDD), 제2 전원(VSS), 제3 전원(Vref), 및 제4 전원(Vint)의 전압을 화소부(100)에 공급하는 전원 공급부를 더 포함할 수 있다. 다만, 이는 예시적인 것으로서, 제1 전원(VDD), 제2 전원(VSS), 제3 전원(Vref), 및 제4 전원(Vint) 중 적어도 하나는 타이밍 제어부(500) 또는 데이터 구동부(400)로부터 공급될 수도 있다.
화소부(100)는 복수의 제1 스캔 라인들(SL11 내지 SL1n), 복수의 제2 스캔 라인들(SL21 내지 SL2n), 복수의 제3 스캔 라인들(SL31 내지 SL3n), 복수의 제1 발광 제어 라인들(EL11 내지 EL1n), 복수의 제2 발광 제어 라인들(EL21 내지 EL2n), 복수의 데이터 라인들(DL1 내지 DLm)을 포함하고, 제1 스캔 라인들(SL11 내지 SL1n), 제2 스캔 라인들(SL21 내지 SL2n), 제3 스캔 라인들(SL31 내지 SL3n), 제1 발광 제어 라인들(EL11 내지 EL1n), 제2 발광 제어 라인들(EL21 내지 EL2n), 및 데이터 라인들(DL1 내지 DLm)에 각각 연결되는 복수의 화소(PX)들을 포함할 수 있다. (단, n, m은 1보다 큰 정수) 화소(PX)들 각각은 구동 트랜지스터와 복수의 스위칭 트랜지스터들을 포함할 수 있다.
스캔 구동부(200)는 제1 제어 신호(SCS)에 기초하여 제1 스캔 라인들(SL11 내지 SL1n), 제2 스캔 라인들(SL21 내지 SL2n), 및 제3 스캔 라인들(SL31 내지 SL3n)을 통해 화소(PX)들에 스캔 신호를 순차적으로 공급할 수 있다. 스캔 구동부(200)는 타이밍 제어부(500)로부터 제1 제어 신호(SCS) 및 적어도 하나의 클럭 신호 등을 수신한다.
일 실시예에서, 한 프레임 기간에 하나의 스캔 라인으로 공급되는 스캔 신호는 적어도 하나의 스캔 펄스들을 포함할 수 있다. 예를 들어, 스캔 신호는 제1 스캔 라인들(SL11 내지 SL1n)에 순차적으로 공급되는 제1 스캔 신호(SS1), 제2 스캔 라인들(SL21 내지 SL2n)에 순차적으로 공급되는 제2 스캔 신호(SS2), 및 제3 스캔 라인들(SL31 내지 SL3n)에 순차적으로 공급되는 제3 스캔 신호(SS3)를 포함할 수 있다.
제1 스캔 신호(SS1)는 적어도 하나의 제1 스캔 펄스를 포함하고, 제2 스캔 신호(SS2)는 적어도 하나의 제2 스캔 펄스를 포함하며, 제3 스캔 신호(SS3)는 적어도 하나의 제3 스캔 펄스를 포함할 수 있다. 여기서, 제1 스캔 펄스, 제2 스캔 펄스, 및 제3 스캔 펄스는 화소(PX)들에 포함되는 트랜지스터를 턴 온시키는 게이트-온(gate-on) 전압일 수 있다. 예를 들어, 화소(PX)들에 포함되는 트랜지스터가 P 타입(P-channel metal oxide semiconductor; PMOS) 트랜지스터인 경우, 게이트-온 전압은 논리 로우 레벨로 설정되고, 게이트-오프 전압은 논리 하이 레벨로 설정될 수 있다. 화소(PX)들에 포함되는 트랜지스터가 N 타입(N-channel metal oxide semiconductor; NMOS) 트랜지스터인 경우, 게이트-온 전압은 논리 하이 레벨로 설정되고, 게이트-오프 전압은 논리 로우 레벨로 설정될 수 있다.
일 실시예에서, 스캔 구동부(200)는 제1 스캔 신호(SS1)(제1 스캔 펄스들)를 제1 스캔 라인들(SL11 내지 SL1n)에 순차적으로 출력하기 위해 서로 종속적으로 연결되는 제1 스테이지들, 제2 스캔 신호(SS2)(제2 스캔 펄스들)를 제2 스캔 라인들(SL21 내지 SL2n)에 순차적으로 출력하기 위해 서로 종속적으로 연결되는 제2 스테이지들, 및 제3 스캔 신호(SS3)(제3 스캔 펄스들)를 제3 스캔 라인들(SL31 내지 SL3n)에 순차적으로 출력하기 위해 서로 종속적으로 연결되는 제3 스테이지들을 포함할 수 있다.
발광 구동부(300)는 제2 제어 신호(ECS)에 기초하여 제1 발광 제어 라인들(EL11 내지 EL1n) 및 제2 발광 제어 라인들(EL21 내지 EL2n)을 통해 화소(PX)들에 발광 제어 신호를 순차적으로 공급할 수 있다. 발광 구동부(300)는 타이밍 제어부(500)로부터 제2 제어 신호(ECS) 및 클럭 신호 등을 수신한다. 발광 제어 신호는 동일 수평라인(동일 행)에 위치된 화소들에 대하여 하나의 프레임 기간을 발광 기간 및 비발광 기간으로 구분할 수 있다.
일 실시예에서, 발광 제어 신호는 제1 발광 제어 라인들(EL11 내지 EL1n)에 순차적으로 공급되는 제1 발광 제어 신호(EM1) 및 제2 발광 제어 라인들(EL21 내지 EL2n)에 순차적으로 공급되는 제2 발광 제어 신호(EM2)를 포함할 수 있다.
데이터 구동부(400)는 타이밍 제어부(500)로부터 제3 제어 신호(DCS) 및 영상 데이터(RGB)를 수신할 수 있다. 데이터 구동부(400)는 제3 제어 신호(DCS) 및 영상 데이터(RGB)에 기초하여 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들로 데이터 신호(또는, 데이터 전압)를 공급할 수 있다. 일 실시예예서, 데이터 구동부(400)는 데이터 라인들(DL1 내지 DLm)로 영상의 계조에 상응하는 데이터 신호를 공급할 수 있다. 예를 들어, 제1 스캔 신호(SS1)(제1 스캔 펄스) 각각에 동기하여 해당 화소(PX)의 데이터 신호가 해당 화소(PX)로 공급될 수 있다.
타이밍 제어부(500)는 외부로부터 공급되는 타이밍 신호들에 기초하여 스캔 구동부(200), 발광 구동부(300), 및 데이터 구동부(400)의 구동을 제어할 수 있다. 타이밍 제어부(500)는 제1 제어 신호(SCS) 및 스캔 클럭 신호 등을 포함하는 제어 신호를 스캔 구동부(200)에 공급하고, 제2 제어 신호(ECS) 및 발광 제어 클럭 신호 등을 포함하는 제어 신호를 발광 구동부(300)에 공급할 수 있다. 데이터 구동부(400)를 제어하는 제3 제어 신호(DCS)는 소스 시작 신호, 소스 출력 인에이블 신호, 소스 샘플링 클럭 등을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소를 설명하기 위한 도면이다. 설명의 편의를 위해, 제i 행, 제j 열(단, i, j는 1보다 큰 자연수)에 배치된 화소를 기준으로 설명한다.
도 1 및 도 2를 참조하면, 화소(PX)는 화소 회로(PXC) 및 화소 회로(PXC)에 연결된 발광 소자(LD)를 포함할 수 있다. 화소 회로(PXC)는 데이터 전압(Vdata)에 대응하여 제1 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 전원(VSS)으로 흐르는 전류량을 제어한다. 이를 위하여, 제1 전원(VDD)은 제2 전원(VSS)보다 높은 전압으로 설정될 수 있다. 발광 소자(LD)의 애노드는 화소 회로(PXC)에 접속되고, 캐소드 전극은 제2 전원(VSS)에 접속될 수 있다. 발광 소자(LD)는 화소 회로(PXC)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
일 실시예에 따른 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(TR1 내지 TR7), 제1 커패시터(C1) 및 제2 커패시터(C2)를 포함할 수 있다.
제1 트랜지스터(TR1)는 제1 노드(N1)에 연결되는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극, 및 제3 노드(N3)에 연결되는 게이트 전극을 포함할 수 있다. 제1 전극은 제7 트랜지스터(TR7)를 경유하여 제1 전원(VDD)과 연결되고, 제2 전극은 발광 소자(LD)의 애노드와 연결될 수 있다. 게이트 전극은 제2 트랜지스터(TR2) 및 제6 트랜지스터(TR6)를 경유하여, 데이터 라인(DL)과 연결될 수 있다. 일 실시예에 따르면, 제1 전극은 제1 트랜지스터(TR1)의 드레인 전극이고, 제2 전극은 제1 트랜지스터(TR1)의 소스 전극에 해당할 수 있다. 제1 트랜지스터(TR1)는 제3 노드(N3)(또는, 게이트 전극)의 전압에 대응한 구동 전류를 발광 소자(LD)에 공급할 수 있다. 즉, 제1 트랜지스터(TR1)는 화소(PX)의 구동 트랜지스터로서 기능할 수 있다.
제2 트랜지스터(TR2)는 제j 데이터 라인(DLj)에 연결되는 제1 전극, 제4 노드(N4)에 연결되는 제2 전극, 및 제1i 스캔 라인(SL1i)에 연결되는 게이트 전극을 포함할 수 있다. 게이트 전극은 제1i 스캔 라인(SL1i)을 통해 제1 스캔 신호(SS1)를 수신할 수 있다. 제2 트랜지스터(TR2)는 제1 스캔 신호(SS1)에 의해 턴-온되는 경우, 데이터 전압(Vdata)을 제4 노드(N4)로 전달할 수 있다.
제3 트랜지스터(TR3)는 제3 전원(Vref)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제2i 스캔 라인(SL2i)에 연결되는 게이트 전극을 포함할 수 있다. 게이트 전극은 제2i 스캔 라인(SL2i)을 통해 제2 스캔 신호(SS2)를 수신할 수 있다. 제3 트랜지스터(TR3)는 제2 스캔 신호(SS2)에 의해 턴-온되는 경우, 제3 전원(Vref)을 제3 노드(N3)로 전달할 수 있다. 이 때, 제3 전원(Vref)은 직류 성분의 특정 전압으로 설정될 수 있다.
제4 트랜지스터(TR4)는 제3 노드(N3)에 연결되는 제1 전극, 제5 노드(N5)에 연결되는 제2 전극, 및 제2i 스캔 라인(SL2i)에 연결되는 게이트 전극을 포함할 수 있다. 게이트 전극은 제2i 스캔 라인(SL2i)을 통해 제2 스캔 신호(SS2)를 수신할 수 있다. 제4 트랜지스터(TR4)는 제2 스캔 신호(SS2)에 의해 턴-온되는 경우, 제3 노드(N3)의 전압(또는, 제3 전원(Vref))을 제5 노드(N5)로 전달할 수 있다.
제5 트랜지스터(TR5)는 제2 노드(N2)에 연결되는 제1 전극, 제4 전원(Vint)에 연결되는 제2 전극, 및 제3i 스캔 라인(SL3i)에 연결되는 게이트 전극을 포함할 수 있다. 게이트 전극은 제3i 스캔 라인(SL3i)을 통해 제3 스캔 신호(SS3)를 수신할 수 있다. 제5 트랜지스터(TR5)는 제3 스캔 신호(SS3)에 의해 턴-온되는 경우, 제4 전원(Vint)을 제2 노드(N2)로 전달할 수 있다. 이 때, 제4 전원(Vint)은 그라운드 전압일 수 있다. 다만, 제4 전원(Vint)은 이에 한정되는 것은 아니고, 제3 전원(Vref)과 같이, 직류 성분의 특정 전압으로 설정될 수 있다.
제6 트랜지스터(TR6)는 제4 노드(N4)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1i 발광 제어 라인(EL1i)에 연결되는 게이트 전극을 포함할 수 있다. 게이트 전극은 제1i 발광 제어 라인(EL1i)을 통해 제1 발광 제어 신호(EM1)를 수신할 수 있다. 제6 트랜지스터(TR6)는 제1 발광 제어 신호(EM1)에 의해 턴-온되는 경우, 제4 노드(N4)의 전압(또는, 데이터 전압(Vdata))을 제3 노드(N3)로 전달할 수 있다.
제7 트랜지스터(TR7)는 제1 전원(VDD)에 연결되는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 제2i 발광 제어 라인(EL2i)에 연결되는 게이트 전극을 포함할 수 있다. 게이트 전극은 제2i 발광 제어 라인(EL2i)을 통해 제2 발광 제어 신호(EM2)를 수신할 수 있다. 제7 트랜지스터(TR7)는 제2 발광 제어 신호(EM2)에 의해 턴-온되는 경우, 제1 전원(VDD)을 제1 노드(N1)로 전달할 수 있다.
제1 커패시터(C1)는 제2 노드(N2)와 제5 노드(N5) 사이에 연결될 수 있다. 이 때, 제5 노드(N2)는 제4 트랜지스터(TR4)를 경유하여, 제1 트랜지스터(TR1)의 게이트 전극과 연결될 수 있다. 즉, 제1 커패시터(C1)는 제1 트랜지스터(TR1)의 게이트 전극과 소스 전극(또는, 제2 전극) 사이에 연결될 수 있다. 제1 커패시터(C1)는 화소(PX)의 동작 타이밍에 따라 변화하는 제2 노드(N2)의 전압과 제3 노드(N3)의 전압 간의 전압차를 저장할 수 있다.
제2 커패시터(C2)는 제4 노드(N4)와 제5 노드(N5) 사이에 연결될 수 있다. 이 때, 제4 노드(N4)는 제2 트랜지스터(TR2)를 경유하여, 제j 데이터 라인(DLj)에 연결될 수 있다. 즉, 제2 커패시터(C2)는 제j 데이터 라인(DLj)과 제5 노드(N5) 사이에 연결될 수 있다. 제2 커패시터(C2)는 제j 데이터 라인(DLj)을 통해 인가되는 데이터 전압(Vdata)(또는, 데이터 전압)을 저장할 수 있다. 이후, 제6 트랜지스터(TR6)가 턴-온되는 경우, 데이터 전압(Vdata)을 제3 노드(N3)(또는, 제1 트랜지스터(TR1)의 게이트 전극)로 제공할 수 있다.
발광 소자(LD)는 제2 노드(N2)와 제2 전원(VSS) 사이에 연결될 수 있다. 발광 소자(LD)의 캐소드(cathode)는 제2 전원(VSS)을 인가받을 수 있다. 제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위차는 화소(PX)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
도 3은 도 2의 화소에 공급되는 구동 신호의 일 실시예를 나타낸 도면이다.
도 1 내지 도 3을 참조하면, 표시 장치(1000)의 한 프레임 기간은 발광 기간(EP) 및 비발광 기간(NEP)을 포함할 수 있다. 이 때, 하나의 프레임 기간에 포함되는 비발광 기간(NEP)이 발광 기간(EP)보다 더 길게 도시되었으나, 실제로는 발광 기간(EP)의 길이가 비발광 기간(NEP)의 길이보다 긴 것으로 이해되어야 한다.
비발광 기간(NEP)은 제1 시점(t1)부터 제9 시점(t9)까지 기간으로서, 화소(PX)가 발광되지 않는 기간이며, 발광 기간(EP)은 제9 시점(t9)부터 다음 프레임 시작 전까지의 기간으로서, 화소(PX)가 제공 받은 데이터 신호에 대응하여 발광하는 기간으로 정의될 수 있다.
표시 장치(1000)는 비발광 기간(NEP) 동안 제1 트랜지스터(TR1)의 소스 전극(또는 제2 전극) 및 게이트 전극을 초기화하는 초기화 기간(P1), 제1 트랜지스터(TR1)의 전기적 특성(또는 문턱 전압(Vth))을 보상하는 보상 기간(P2), 및 제1 트랜지스터(TR1)의 게이트 전극에 데이터 신호를 기입하는 데이터 기입 기간(P3)을 포함할 수 있다. 이 때, 초기화 기간(P1)은 제3 시점(t3)부터 제4 시점(t4)까지의 기간에 대응되고, 보상 기간(P2)은 제5 시점(t5)부터 제8 시점(t8)까지의 기간에 대응되고, 데이터 기입 기간(P3)은 제6 시점(t6)부터 제7 시점(t7)까지의 기간에 각각 대응할 수 있다.
본 발명의 일 실시예에 따르면, 초기화 기간(P1)에는 제1 트랜지스터(TR1)의 게이트 전극은 제3 전원(Vref)으로 초기화되고, 소스 전극(또는 제2 전극)은 제4 전원(Vint)으로 초기화될 수 있다.
보상 기간(P2)에는 제1 트랜지스터(TR1)의 소스 전극(또는 제2 전극) 전압(Vs)이 제3 전원(Vref)과 제1 트랜지스터(TR1)의 문턱 전압(Vth)의 차이값 즉, Vref-Vth [V]에 수렴할 수 있다. 이 때, 제1 트랜지스터(TR1)의 게이트 전극의 전압(Vg)은 제3 전원(Vref)에 해당하므로, 제1 커패시터(C1)에는 제1 트랜지스터(TR1)의 문턱 전압(Vth)이 저장될 수 있다.
데이터 기입 기간(P3)에는 데이터 신호에 대응되는 데이터 전압(Vdata)이 제2 커패시터(C2)에 저장될 수 있다.
발광 기간(EP)에는 제1 트랜지스터(TR1)의 게이트 전극(또는, 제3 노드(N3))의 전압(Vg)에 대응하여 제1 트랜지스터(TR1)로부터 발광 소자(LD)로 소정의 전류가 공급될 수 있다. 이때, 발광 소자(LD)는 제1 트랜지스터(TR1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성할 수 있다.
각각의 구간들(P1, P2, P3, EP)에서 화소(PX)의 동작에 대한 보다 구체적인 설명은 도 4 내지 도 7을 참조하여 후술하도록 한다.
도 4는 초기화 기간에서 화소의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 초기화 기간(P1)에서는 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)가 논리 로우 레벨이고, 제1 스캔 신호(SS1)가 논리 로우 레벨이고, 제2 스캔 신호(SS2)가 논리 하이 레벨이고, 제3 스캔 신호(SS3)가 논리 로우 레벨에서 논리 하이 레벨로 변화할 수 있다. 이에 따라, 제1 커패시터(C1)는 제3 전원(Vref)과 제4 전원(Vint)에 의해 초기화 될 수 있다.
구체적으로, 초기화 기간(P1)에서 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)는 턴-온 상태이므로, 제3 노드(N3) 및 제5 노드(N5)에 제3 전원(Vref)이 공급될 수 있다. 또한, 초기화 기간(P1)에 제5 트랜지스터(TR5)는 턴-온 상태이므로, 제2 노드(N2)에 제4 전원(Vint)이 공급될 수 있다. 결과적으로, 제1 커패시터(C1)는 제3 전원(Vref)과 제4 전원(Vint)의 차이에 상응하는 전압으로 초기화 될 수 있다. 이 때, 초기화 기간(P1)에 제6 트랜지스터(TR6) 및 제7 트랜지스터(TR7)는 턴-오프 상태이므로, 발광 소자(LD)는 비발광 상태를 유지할 수 있다.
도 5는 보상 기간에서 화소의 동작을 설명하기 위한 도면이다.
도 5를 참조하면, 보상 기간(P2)에서는 제1 발광 제어 신호(EM1)가 논리 로우 레벨이고, 제2 발광 제어 신호(EM2)가 논리 로우 레벨에서 논리 하이 레벨로 변화되고, 제1 스캔 신호(SS1)가 논리 로우 레벨이고, 제2 스캔 신호(SS2)가 논리 하이 레벨이고, 제3 스캔 신호(SS3)가 논리 로우 레벨일 수 있다. 이에 따라, 제1 전원(VDD)과 제3 전원(Vref)에 의해서 제1 트랜지스터(TR1)의 문턱 전압(Vtht)에 상응하는 전압이 제1 커패시터(C1)에 저장될 수 있다.
구체적으로, 제1 트랜지스터(TR1)가 턴-온되는 반면에 제5 트랜지스터(TR5)가 턴-오프되며, 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)는 턴-온 상태를 유지할 수 있다. 이에 따라, 제3 노드(N3)(또는, 제1 트랜지스터(TR1)의 게이트 전극)에는 제3 전원(Vref)이 공급되고, 제2 노드(N2)(또는, 제1 트랜지스터(TR1)의 소스 전극)는 제5 트랜지스터(TR5)의 턴-오프에 의해서 전기적으로 플로팅될 수 있다. 따라서, 제1 트랜지스터(TR1)는 제3 노드(N3)(또는, 제1 트랜지스터(TR1)의 게이트 전극)의 제3 전원(Vref)에 의해 턴-온되어 소스 팔로워(sourcefollower)로 동작하여 소스 전압이 제3 전원(Vref)에서 자신의 문턱 전압(Vth)을 뺀 전압(Vref-Vth)일 때 턴-오프됨으로써 제1 트랜지스터(TR1)의 문턱 전압(Vth)에 대응되는 전압(또는 보상 전압)이 제1 커패시터(C1)에 충전될 수 있다. 즉, 제1 커패시터(C1)에는 제3 전원(Vref)과 제1 트랜지스터(TR1)의 문턱 전압(Vth)의 차이만큼의 전압 또는 제1 트랜지스터(TR1)의 문턱 전압(Vth)에 가까운 전압이 충전될 수 있다.
도 6은 데이터 기입 기간에서 화소의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 데이터 기입 기간(P3)에서는 제1 발광 제어 신호(EM1)는 논리 로우 레벨이고, 제2 발광 제어 신호(EM2)는 논리 하이 레벨이고, 제1 스캔 신호(SS1)가 논리 로우 레벨에서 논리 하이 레벨로 변화하고, 제2 스캔 신호(SS2)가 논리 하이 레벨이고, 제3 스캔 신호(SS3)가 논리 로우 레벨일 수 있다. 이에 따라, 제2 커패시터(C2)에는 데이터 전압(Vdata)이 저장될 수 있다.
구체적으로, 데이터 기입 기간(P3)에서 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)는 턴-온 상태이므로, 제5 노드(N5)에 여전히 제3 전원(Vref)이 공급될 수 있다. 또한, 데이터 기입 기간(P3)에 제6 트랜지스터(TR6)는 턴-오프 상태이므로, 제3 노드(N3)와 제4 노드(N4)는 전기적으로 개방 상태일 수 있다. 제2 트랜지스터(TR2)는 턴-온 상태이므로, 제j 번째 데이터 라인을 통해 수신한 데이터 전압(Vdata)을 제4 노드(N4)에 공급할 수 있다. 즉, 제2 커패시터(C2)에는 제3 전원(Vref)과 제4 노드(N4)의 전압의 차이만큼의 전압 또는 데이터 전압(Vdata)에 가까운 전압이 충전될 수 있다.
이와 같이, 데이터 기입 기간(P3)은 보상 기간(P2)과 중첩되나, 직렬로 연결된 제1 커패시터(C1) 및 제2 커패시터(C2) 사이의 중간 노드(또는, 제5 노드(N5))에 제3 전원(Vref)을 보상 기간(P2) 동안 계속 공급함으로써, 보상 동작 및 데이터 기입 동작을 분리할 수 있다. 즉, 제5 노드(N5)가 그라운드 노드로 기능함으로써, 제1 커패시터(C1)를 통해 제1 트랜지스터(TR1)의 문턱 전압(Vth)을 보상하고, 동시에 제2 커패시터(C2)를 통해 데이터 전압(Vdata)을 기입할 수 있다. 이로 인해, 본원 발명의 실시예에 따른 화소(PX)는 충분한 보상 기간(P2)을 확보할 수 있으므로, 표시 장치(1000)를 고해상도 및 고속으로 구동하는 효과를 기대할 수 있다.
도 7은 발광 기간에서 화소의 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 발광 기간(EP)에서는 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)는 논리 하이 레벨이고, 제1 스캔 신호(SS1), 제2 스캔 신호(SS2), 및 제3 스캔 신호(SS3)가 논리 로우 레벨일 수 있다. 이에 따라, 제1 전원(VDD)과 제1 및 제2 캐패시터(C1,C2)의 전압에 의해 발광 소자(LD)가 발광할 수 있다.
구체적으로, 발광 기간(EP)에서 제6 트랜지스터(TR6)는 턴-온 상태이므로, 제3 노드(N3)(또는, 제1 트랜지스터(TR1)의 게이트 전극)에 제2 커패시터(C2)에 저장된 데이터 전압(Vdata)을 공급할 수 있다. 또한, 제7 트랜지스터(TR7)는 턴-온 상태이므로, 제1 전원(VDD)을 제1 노드(N1)(또는, 제1 트랜지스터(TR1)의 드레인 전극)에 공급할 수 있다. 그러면, 제1 트랜지스터(TR1)는 제3 노드(N3)(또는, 제1 트랜지스터(TR1)의 게이트 전극)의 전압에 대응하여 제1 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 전원(VSS)으로 흐르는 전류량을 제어한다. 따라서, 발광 기간(EP) 동안 발광 소자(LD)는 제1 트랜지스터(TR1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다. 발광 기간(EP) 동안 제1 트랜지스터(TR1)로부터 발광 소자로 공급되는 전류(Ids)는 아래 수학식과 같이 설정된다. 이 때, 제1 트랜지스터(TR1)의 게이트 전극의 전압(Vg)은 Vdata [V]이고, 소스 전극의 전압(Vs)은 Vref-Vth [V]일 수 있다.
<수학식>
Figure pat00001
(여기서, k는 상수를 의미하고, Vgs는 제1 트랜지스터(TR1)의 게이트-소스 전압으로서, 제1 트랜지스터(TR1)의 게이트 전극의 전압(Vg)과 소스 전극의 전압(Vs)의 차전압이다.)
수학식을 참조하면, 제1 트랜지스터(TR1)로부터 발광 소자(LD)로 공급되는 전류(Ids)는 데이터 전압(Vdata)과 제3 전원(Vref)의 차전압에 대응되어 결정된다. 제3 전원(Vref)은 고정된 전압이므로 발광 소자(LD)로 공급되는 전류(Ids)는 데이터 전압(Vdata)에 대응되어 결정될 수 있다.
수학식에 기재된 바와 같이 발광 소자(LD)로 공급되는 전류(Ids)는 제1 전원(VDD) 및 제1 트랜지스터(TR1)의 문턱 전압(Vth)과 무관하게 결정된다. 따라서, 본원 발명에서는 제1 전원(VDD)의 전압강하 및 제1 트랜지스터(TR1)의 문턱 전압(Vth) 편차와 무관하게 발광 소자(LD)로 전류(Ids)가 공급되고, 이에 따라 표시 장치(1000)의 표시 품질의 신뢰성을 확보할 수 있다.
또한, 발광 기간(EP)동안 제1 커패시터(C1) 및 제2 커패시터(C2)는 제2 노드(N2)(또는, 제1 트랜지스터(TR1)의 소스 전극)와 제3 노드(N3)(또는, 제1 트랜지스터(TR1)의 게이트 전극) 사이에서 직렬 연결된 상태이므로, 커패시터들 간의 용량 비율에 따라 제1 트랜지스터(TR1)의 게이트-소스 전압(Vgs)이 변동되는 현상이 방지될 수 있다. 즉, 데이터 전압(Vdata)의 손실이 방지될 수 있다.
결과적으로, 손실된 데이터 전압(Vdata)을 보상하기 위해 화소(PX)에 더 큰 폭의 데이터 전압(Vdata)이 공급될 필요가 없으므로(즉, 데이터 스윙 레인지(Data Swing range)가 커지지 않으므로), 표시 장치(1000)를 구동하는데 요구되는 소비 전력이 줄어드는 효과를 기대할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1000: 표시 장치
100: 화소부
200: 스캔 구동부
300: 발광 구동부
400: 데이터 구동부
500: 타이밍 제어부
EP: 발광 기간
NEP: 비발광 기간

Claims (15)

  1. 제1 스캔 라인, 제2 스캔 라인, 제3 스캔 라인, 데이터 라인, 제1 발광 제어 라인 및 제2 발광 제어 라인에 연결되는 화소들을 포함하되,
    상기 화소들 각각은,
    발광 소자;
    제1 전원에 연결되는 제1 노드 및 상기 발광 소자의 애노드에 연결되는 제2 노드에 연결되는 제2 전극 사이에 연결되고, 제3 노드에 연결되는 게이트 전극을 포함하는 제1 트랜지스터;
    상기 데이터 라인과 상기 제4 노드 사이에 연결되고, 상기 제1 스캔 라인에 연결되는 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제2 노드와 제5 노드 사이에 연결되는 제1 커패시터;
    상기 제4 노드와 상기 제5 노드 사이에 연결되는 제2 커패시터;
    상기 제3 노드 및 상기 제5 노드 사이에 연결되고, 제2 스캔 라인에 연결되는 게이트 전극을 포함하는 제4 트랜지스터; 및
    상기 제3 노드 및 상기 제4 노드 사이에 연결되고, 및 제1 발광 제어 라인에 연결되는 게이트 전극을 포함하는 제6 트랜지스터;를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제3 노드 및 제3 전원 사이에 연결되고, 상기 제2 스캔 라인에 연결되는 게이트 전극을 포함하는 제3 트랜지스터를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 노드 및 제4 전원 사이에 연결되고, 제3 스캔 라인에 연결되는 게이트 전극을 포함하는 제5 트랜지스터를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 노드 및 상기 제1 전원 사이에 연결되고, 제2 발광 제어 라인에 연결되는 게이트 전극을 포함하는 제7 트랜지스터를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 노드가 제4 전원에 의해 초기화되고, 상기 제5 노드가 제3 전원에 의해 초기화되는 초기화 기간, 상기 제1 트랜지스터의 문턱 전압이 보상되는 보상 기간, 및 상기 제3 노드에 상기 데이터 라인을 통해 인가되는 데이터 전압이 공급되는 데이터 기입 기간을 포함하는 비발광 기간; 및
    상기 발광 소자가 상기 데이터 전압에 대응하여 발광하는 발광 기간;을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 데이터 기입 기간은 상기 보상 기간과 중첩하되,
    상기 보상 기간 동안 상기 제5 노드의 전압이 상기 제3 전원으로 유지되는 표시 장치.
  7. 제5 항에 있어서,
    상기 제1 내지 제7 트랜지스터들은, N 타입의 박막 트랜지스터이며, 게이트-온 전압은 논리 하이 레벨이고, 게이트-오프 전압은 논리 로우 레벨인 표시 장치.
  8. 제5 항에 있어서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터는, 상기 초기화 기간, 상기 보상 기간, 및 상기 데이터 기입 기간에 턴-온 상태를 유지하고,
    상기 제5 트랜지스터는, 상기 초기화 기간에 턴-온되는 표시 장치.
  9. 제5 항에 있어서,
    상기 제7 트랜지스터는, 상기 보상 기간에 턴-온 상태를 유지하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제2 노드의 전압은 상기 제3 전원 및 상기 제1 트랜지스터의 문턱 전압의 전압차에 수렴하고,
    상기 제1 커패시터의 양 단의 전압차는 상기 제1 트랜지스터의 문턱 전압에 상응하는 표시 장치.
  11. 제10 항에 있어서,
    상기 데이터 기입 기간은 상기 보상 기간과 중첩하되,
    상기 제2 트랜지스터는, 상기 데이터 기입 기간에 턴-온되는 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 커패시터의 양 단의 전압차는 상기 데이터 전압과 상기 제3 전원의 차이값인 표시 장치.
  13. 제5 항에 있어서,
    상기 발광 기간에, 상기 제1 커패시터 및 상기 제2 커패시터는, 상기 제2 노드 및 상기 제3 노드 사이에 직렬 연결되는 표시 장치.
  14. 제13 항에 있어서,
    상기 발광 기간에, 상기 제6 트랜지스터 및 상기 제7 트랜지스터는 턴-온 상태를 유지하고, 상기 제4 트랜지스터는 턴-오프 상태를 유지하는 표시 장치.
  15. 제1 항에 있어서,
    상기 발광 소자의 캐소드는 제2 전원에 연결되는 표시 장치.
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