KR102597024B1

KR102597024B1 - 유기 발광 표시 장치

Info

Publication number: KR102597024B1
Application number: KR1020150163981A
Authority: KR
Inventors: 이승규; 권태훈; 곽원규; 정진태
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-11-23
Filing date: 2015-11-23
Publication date: 2023-11-02
Also published as: KR20170060220A; US20170148384A1; US10380940B2

Abstract

다양한 실시예들에 따른 유기 발광 표시 장치가 제공된다. 상기 유기 발광 표시 장치는 유기 발광 다이오드, 제1 노드에 연결되는 게이트를 갖고, 상기 게이트의 전압에 따라 상기 유기 발광 다이오드에 구동 전류를 공급하는 구동 트랜지스터, 상기 제1 노드에 연결되고, 상기 제1 노드의 전압을 일정하게 유지하는 저장 커패시터, 상기 제1 노드에 연결되고, 제1 제어 신호에 의해 동시에 턴 온되고 제2 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하는 스위칭 트랜지스터, 및 상기 제2 노드에 연결되고, 상기 스위칭 트랜지스터가 턴 오프될 때 상기 제2 노드에 축적된 전하를 유입하도록 구성되는 전류 패스(current path) 회로를 포함한다.

Description

유기 발광 표시 장치{Organic light emitting display}

본 발명은 유기 발광 표시 장치에 관한 것으로서, 더욱 구체적으로는 유기 발광 표시 장치 내의 화소 회로에 관한 것이다.

유기 발광 표시 장치(Organic Light Emitting Display)는 전류에 의해 휘도가 달라지는 유기 발광 다이오드(Organic Light Emitting Diode)를 포함한다. 유기 발광 표시 장치 내의 한 화소는 유기 발광 다이오드, 게이트와 소스 사이의 전압에 따라 유기 발광 다이오드에 공급되는 전류량을 제어하는 구동 트랜지스터, 및 유기 발광 다이오드의 휘도를 제어하기 위한 데이터 전압을 구동 트랜지스터로 전달하는 스위칭 트랜지스터를 포함한다. 한 프레임 동안 유기 발광 다이오드의 휘도가 일정하게 유지되기 위해, 구동 트랜지스터의 게이트와 소스 사이의 전압이 일정하게 유지되어야 하며, 이를 위하여 화소는 구동 트랜지스터의 게이트에 연결되는 저장 커패시터를 더 포함한다.

더욱 생생한 영상을 표시하기 위해 유기 발광 표시 장치의 해상도는 점점 높아지고 있으며, 화소의 크기는 점점 작아지고 있다. 화소의 크기를 줄이기 위해 저장 커패시터의 용량도 작아지고 있다.

그에 따라, 게이트 신호의 논리 레벨 천이(transition) 또는 트랜지스터 오프 전류와 같은 노이즈에 의해 저장 커패시터 양단의 전압이 상대적으로 크게 변하는 문제가 발생하고 있다. 그 결과, 한 프레임 동안 유기 발광 다이오드의 휘도가 변하는 문제가 발생할 수 있다. 유기 발광 소자가 발광하는 동안 저장 커패시터 양단의 전압이 안정적으로 유지될 수 있어야 한다.

본 발명의 실시예들은 화소 내의 저장 커패시터 양단의 전압이 안정적으로 유지될 수 있는 화소 회로를 포함하는 유기 발광 표시 장치를 제공할 수 있다.

본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 측면에 따른 유기 발광 표시 장치는 유기 발광 다이오드, 구동 트랜지스터, 저장 커패시터, 스위칭 트랜지스터 및 전류 패스 회로를 포함한다. 상기 구동 트랜지스터는 제1 노드에 연결되는 게이트를 갖고, 상기 게이트의 전압에 따라 상기 유기 발광 다이오드에 구동 전류를 공급한다. 상기 저장 커패시터는 상기 제1 노드에 연결되고, 상기 제1 노드의 전압을 일정하게 유지한다. 상기 스위칭 트랜지스터는 상기 제1 노드에 연결되고, 제1 제어 신호에 의해 동시에 턴 온되고 제2 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함한다. 상기 전류 패스 회로는 상기 제2 노드에 연결되고, 상기 스위칭 트랜지스터가 턴 오프될 때 상기 제2 노드에 축적된 전하를 유입하도록 구성된다.

상기 유기 발광 표시 장치의 일 예에 따르면, 상기 스위칭 트랜지스터는 상기 제1 제어 신호의 라이징 에지에 응답하여 턴 오프 될 수 있다. 상기 제2 노드는 상기 제1 제어 신호의 라이징 에지에 커플링되어, 상기 스위칭 트랜지스터가 턴 오프될 때 상기 제2 노드의 전위가 상승할 수 있다.

상기 유기 발광 표시 장치의 다른 예에 따르면, 상기 스위칭 트랜지스터는 상기 제1 제어 신호에 응답하여 데이터 전압을 상기 제1 노드에 전달할 수 있다. 상기 전류 패스 회로는 제2 제어 신호에 응답하여 상기 제2 노드에 제1 전압을 인가하는 전류 패스 트랜지스터를 포함할 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 한 프레임 내에서 상기 전류 패스 트랜지스터는 상기 스위칭 트랜지스터보다 먼저 턴 오프될 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 제1 전압의 레벨은 상기 제1 노드의 전압 레벨보다 낮게 설정될 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 제2 제어 신호에 응답하여 상기 유기 발광 다이오드의 애노드에 상기 제1 전압을 인가하는 애노드 초기화 트랜지스터를 더 포함할 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 제2 제어 신호에 의해 동시에 턴 온되고 제3 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하고, 상기 제2 제어 신호에 응답하여 상기 유기 발광 다이오드의 애노드에 제1 전압을 인가하고, 한 프레임 내에서 상기 스위칭 트랜지스터보다 먼저 턴 오프되는 애노드 초기화 트랜지스터를 더 포함할 수 있다. 상기 전류 패스 회로는 상기 제2 노드와 상기 제3 노드를 전기적으로 직접 연결할 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 상기 제1 제어 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터의 소스에 전달하는 주사 트랜지스터를 더 포함할 수 있다. 상기 스위칭 트랜지스터는 상기 구동 트랜지스터의 문턱 전압을 보상하도록 상기 제1 제어 신호에 응답하여 상기 구동 트랜지스터의 게이트와 드레인를 서로 연결할 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 제2 제어 신호에 의해 동시에 턴 온되고 제3 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하고, 상기 제2 제어 신호에 응답하여 상기 제1 노드에 제1 전압을 인가하고, 한 프레임 내에서 상기 스위칭 트랜지스터보다 먼저 턴 오프되는 게이트 초기화 트랜지스터를 더 포함할 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 전류 패스 회로는 상기 제2 노드와 상기 제3 노드를 전기적으로 직접 연결할 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 서로 인접하는 제1 및 제2 화소를 더 포함할 수 있다. 상기 제1 및 제2 화소 각각은, 상기 유기 발광 다이오드, 상기 구동 트랜지스터, 상기 저장 커패시터, 상기 스위칭 트랜지스터, 상기 주사 트랜지스터, 및 상기 게이트 초기화 트랜지스터를 포함할 수 있다. 상기 전류 패스 회로는 상기 제1 화소의 제2 노드와 상기 제2 화소의 제3 노드를 전기적으로 직접 연결할 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 제3 제어 신호에 응답하여 상기 유기 발광 다이오드의 애노드에 상기 제1 전압을 인가하는 애노드 초기화 트랜지스터, 및 제4 제어 신호에 응답하여 상기 구동 트랜지스터에 구동 전압을 전달하고 상기 구동 트랜지스터로부터의 상기 구동 전류를 상기 유기 발광 다이오드에 전달하는 한 쌍의 발광 제어 트랜지스터를 더 포함할 수 있다. 턴 오프 레벨을 갖는 상기 제2 제어 신호에 의해 상기 한 쌍의 발광 제어 트랜지스터들이 턴 오프될 때, 상기 제2 제어 신호, 상기 제1 제어 신호, 및 상기 제3 제어 신호가 순차적으로 턴 온 레벨을 가질 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 전류 패스 회로는 제2 제어 신호에 응답하여 상기 제2 노드에 제1 전압을 인가하고 한 프레임 내에서 상기 스위칭 트랜지스터보다 먼저 턴 오프되는 전류 패스 트랜지스터를 포함할 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 상기 제1 제어 신호에 응답하여 데이터 전압을 제3 노드에 전달하는 주사 트랜지스터를 더 포함할 수 있다. 상기 저장 커패시터는 상기 제1 노드와 상기 제3 노드 사이에 연결될 수 있다. 상기 스위칭 트랜지스터는 상기 제1 제어 신호에 응답하여 상기 구동 트랜지스터의 문턱 전압을 보상하도록 상기 구동 트랜지스터의 게이트와 드레인를 서로 연결할 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 제2 제어 신호에 의해 동시에 턴 온되고 제4 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하고, 상기 제2 제어 신호에 응답하여 상기 유기 발광 다이오드의 애노드에 상기 제1 전압을 인가하는 애노드 초기화 트랜지스터를 더 포함할 수 있다. 상기 전류 패스 회로는 상기 제2 노드와 상기 제4 노드를 전기적으로 직접 연결할 수 있다.

상기 유기 발광 표시 장치의 또 다른 예에 따르면, 상기 유기 발광 표시 장치는 상기 제2 제어 신호에 응답하여 상기 유기 발광 다이오드의 애노드에 상기 제1 전압을 인가하는 애노드 초기화 트랜지스터, 제3 제어 신호에 응답하여 상기 제3 노드에 상기 제1 전압을 인가하는 기준 전압 인가 트랜지스터, 및 상기 제3 제어 신호에 응답하여 상기 구동 트랜지스터로부터의 상기 구동 전류를 상기 유기 발광 다이오드에 전달하는 발광 제어 트랜지스터를 더 포함할 수 있다.

본 발명의 일 측면에 따른 유기 발광 표시 장치는 유기 발광 다이오드, 구동 트랜지스터, 저장 커패시터, 및 제1 및 제2 스위칭 트랜지스터를 포함한다. 상기 구동 트랜지스터는 제1 노드에 연결되는 게이트를 갖고, 상기 게이트의 전압에 따라 상기 유기 발광 다이오드에 구동 전류를 공급한다. 상기 저장 커패시터는 상기 제1 노드에 연결된다. 상기 제1 스위칭 트랜지스터는 상기 제1 노드에 연결되고, 제2 노드를 통해 서로 직렬로 연결되고 동시에 제어되는 한 쌍의 트랜지스터들을 포함한다. 상기 제2 스위칭 트랜지스터는 상기 제2 노드에 직접 연결되는 제3 노드를 통해 서로 직렬로 연결되고 동시에 제어되는 한 쌍의 트랜지스터들을 포함한다.

상기 유기 발광 표시 장치의 일 예에 따르면, 상기 제2 스위칭 트랜지스터는 한 프레임 내에서 상기 제1 스위칭 트랜지스터보다 먼저 턴 오프될 수 있다.

상기 유기 발광 표시 장치의 다른 예에 따르면, 상기 제2 스위칭 트랜지스터의 일 단에는 상기 제1 노드의 전압 레벨보다 낮은 레벨을 갖는 제1 전압이 인가될 수 있다.

본 발명의 다양한 실시예들에 따르면, 화소 내의 저장 커패시터의 양단 전압이 안정적으로 유지될 수 있다. 따라서, 한 프레임 동안 유기 발광 소자의 휘도는 일정하게 유지될 수 있으며, 본 발명의 다양한 실시예들에 따른 유기 발광 표시 장치는 개선된 화질 특성을 가질 수 있다.

도 1은 일 실시예에 따른 유기 발광 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 화소의 개략적인 블록도이다.
도 3a는 다른 실시예에 따른 화소의 개략적인 블록도이다.
도 3b는 도 3a에 도시된 화소의 동작 타이밍도이다.
도 4는 또 다른 실시예에 따른 화소의 개략적인 블록도이다.
도 5는 또 다른 실시예에 따른 화소의 개략적인 블록도이다.
도 6은 또 다른 실시예에 따른 화소의 개략적인 블록도이다.
도 7a는 또 다른 실시예에 따른 화소의 개략적인 블록도이다.
도 7b는 도 7a에 도시된 화소의 동작 타이밍도이다.
도 8은 또 다른 실시예에 따른 인접한 2개의 화소들의 개략적인 블록도이다.
도 9는 또 다른 실시예에 따른 인접한 2개의 화소들의 개략적인 블록도이다.
도 10은 또 다른 실시예에 따른 화소의 개략적인 블록도이다.
도 11a는 또 다른 실시예에 따른 화소의 개략적인 블록도이다.
도 11b는 도 11a에 도시된 화소의 동작 타이밍도이다.
도 12는 또 다른 실시예에 따른 화소의 개략적인 블록도이다.

본 발명은 다양하게 변형되고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 도시하고 상세한 설명을 통해 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들이 상세히 설명된다. 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다. 명세서 전체에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도 1은 일 실시예에 따른 유기 발광 표시 장치의 개략적인 블록도이다.

도 1을 참조하면, 유기 발광 표시 장치(100)는 표시부(10), 스캔 구동부(20), 데이터 구동부(30), 제어부(40) 및 전압 공급부(50)를 포함한다.

표시부(10)는 매트릭스 형태로 배열되는 복수의 화소(PX)들을 포함한다. 화소(PX)는 유기 발광 다이오드, 제1 노드에 연결되는 게이트를 갖고, 상기 게이트의 전압에 따라 상기 유기 발광 다이오드에 구동 전류를 공급하는 구동 트랜지스터, 상기 제1 노드에 연결되고, 상기 제1 노드의 전압을 일정하게 유지하는 저장 커패시터, 상기 제1 노드에 연결되고, 제1 제어 신호에 의해 동시에 턴 온되고 제2 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하는 스위칭 트랜지스터, 및 상기 제2 노드에 연결되고, 상기 스위칭 트랜지스터가 턴 오프될 때 상기 제2 노드에 축적된 전하를 유입하도록 구성되는 전류 패스(current path) 회로를 포함한다.

화소(PX)는 스캔 라인들(SL1 내지 SLm) 중 대응하는 스캔 라인 및 데이터 라인들(DL1 내지 DLn) 중 대응하는 데이터 라인에 연결된다. 스캔 라인들(SL1 내지 SLm) 각각은 스캔 구동부(20)로부터 출력되는 제어 신호들을 동일 행의 화소들(PX)에게 전달하고, 데이터 라인들(DL1 내지 DLn) 각각은 데이터 구동부(30)로부터 출력되는 데이터 전압을 동일 열의 화소들(PX)에게 전달한다. 도 1에서 스캔 라인들(SL1 내지 SLm) 각각은 하나의 선으로 도시되지만, 화소(PX)에 따라 복수의 제어 신호들을 병렬로 전달하기 위한 복수의 선들을 포함할 수 있다.

화소들(PX)은 전압 공급부(50)로부터 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS) 및 기준 전압(Vref)을 공급받는다. 제1 구동 전압(ELVDD)과 제2 구동 전압(ELVSS)은 화소(PX)의 유기 발광 다이오드를 발광시키기 위한 구동 전압이며, 제1 구동 전압(ELVDD)은 제2 구동 전압(ELVSS)보다 높은 레벨을 가질 수 있다. 기준 전압(Vref)은 화소(PX)의 동작에 필요한 전압이며, 제2 구동 전압(ELVSS)와 유사한 레벨을 가질 수 있다. 기준 전압(Vref)은 화소(PX)에 따라 초기화 전압(Vinit)으로 지칭될 수 있다.

화소(PX)는 대응하는 데이터 라인을 통해 전달되는 데이터 전압에 기초하여, 제1 구동 전압(ELVDD)으로부터 유기 발광 다이오드를 경유하여 제2 구동 전압(ELVSS)으로 흐르는 전류량을 제어할 수 있다. 데이터 전압은 대응하는 데이터 라인을 통해 전달되는 신호 또는 이의 전압 레벨을 의미한다. 화소(PX)의 유기 발광 다이오드는 데이터 전압에 대응하는 휘도로 발광한다. 화소(PX)는 풀 컬러를 표시할 수 있는 화소의 일부, 예컨대, 서브 화소에 대응되지만, 설명의 편의상 서브 화소가 아닌 화소로 지칭한다.

제어부(40)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭 신호(CLK), 데이터 신호(RGB)를 수신한다. 제어부(40)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 이용하여 스캔 구동부(20)와 데이터 구동부(30)의 동작 타이밍을 제어할 수 있다. 제어부(40)는 1 수평 주사 기간(horizontal scanning period)의 데이터 인에이블 신호(DE)를 카운트하여 프레임 기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 신호(RGB)는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 갖는다.

제어부(40)는 스캔 구동부(20)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(30)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 포함하는 제어 신호들을 생성할 수 있다.

게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE) 신호 등을 포함할 수 있다. 게이트 스타트 펄스(GSP)는 첫 번째 스캔신호가 발생하는 스캔 구동부(20)에 공급된다. 게이트 시프트 클럭(GSC)은 스캔 구동부(20)에 공통으로 입력되는 클럭 신호로써 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭 신호이다. 게이트 출력 인에이블(GOE) 신호는 스캔 구동부(20)의 출력을 제어한다.

데이터 타이밍 제어신호(DDC)는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블(Source Output Enable, SOE) 신호 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(30)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(30) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(30)의 출력을 제어한다. 한편, 데이터 구동부(30)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.

스캔 구동부(20)는 제어부(40)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 표시부(10)에 포함된 픽셀들(PX)의 트랜지스터들을 동작하기 위한 제어 신호들을 순차적으로 생성한다. 스캔 구동부(20)는 스캔라인들(SL1 내지 SLm)을 통해 제어 신호들을 표시부(10)에 포함된 픽셀들(PX)에 공급한다. 화소(PX)의 설계에 따라서, 하나의 화소(PX)에 복수의 제어 신호들이 제공될 수 있다. 예를 들면, 한 화소(PX)에 한 프레임 동안 제1 내지 제4 제어 신호들이 정해진 순서에 따라 제공될 수 있다.

데이터 구동부(30)는 제어부(40)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 제어부(40)로부터 공급되는 디지털 형태의 데이터신호(RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(30)는 병렬 데이터 체계의 데이터로 변환할 때, 디지털 형태의 데이터신호(RGB)를 감마 기준전압으로 변환하여 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(30)는 데이터 라인들(DL1 내지 DLn)을 통해 데이터 전압을 표시부(10)에 포함된 픽셀들(PX)에 공급한다.

아래에서는 다양한 실시예들에 따른 화소들에 대하여 자세히 설명한다.

도 2는 일 실시예에 따른 화소의 개략적인 블록도이다.

도 2를 참조하면, 화소(PX)는 유기 발광 다이오드(OLED), 제1 및 제2 트랜지스터(TR1, TR2), 저장 커패시터(Cst) 및 전류 패스 회로(CP)를 포함한다.

제1 트랜지스터(TR1)는 제1 노드(N1)에 연결되는 게이트를 갖고, 게이트의 전압에 따라 유기 발광 다이오드(OLED)에 구동 전류(Id)를 공급한다. 구동 전류(Id)의 크기는 제1 트랜지스터(TR1)의 게이트-소스 전압에 의해 결정되지만, 제1 트랜지스터(TR1)의 소스의 전압이 고정된 경우, 구동 전류(Id)의 크기는 제1 트랜지스터(TR1)의 게이트 전압에 의해 제어될 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터로 지칭될 수 있다.

제1 트랜지스터(TR1)는 유기 발광 다이오드(OLED)의 애노드에 연결되는 드레인 및 제6 노드(N6)에 연결되는 소스를 가질 수 있다. 제6 노드(N6)에는 제1 구동 전압(ELVDD)이 인가될 수 있다.

저장 커패시터(Cst)는 제1 노드(N1)와 제5 노드(N5) 사이에 연결되며, 제1 노드(N1)의 전압, 즉, 제1 트랜지스터(TR1)의 게이트 전압을 일정하게 유지한다. 저장 커패시터(Cst)는 한 프레임 동안, 예컨대, 데이터 기입 구간 이후 발광 구간 동안, 제1 트랜지스터(TR1)의 게이트 전압을 일정하게 유지할 수 있다. 그 결과, 제1 트랜지스터(TR1)는 발광 구간 동안 일정한 구동 전류(Id)를 유기 발광 다이오드(OLED)에 공급할 수 있으며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다. 제5 노드(N5)는 제1 트랜지스터(TR1)의 소스, 즉, 제6 노드(N6)에 연결될 수 있다. 제5 노드(N5)에는 일정한 크기를 갖는 제1 구동 전압(ELVDD)이 인가될 수 있다.

제2 트랜지스터(TR2)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결되며, 제4 노드(N4)를 통해 제공되는 제어 신호(CS)에 의해 제어될 수 있다. 제2 트랜지스터(TR2)는 제어 신호(CS)에 의해 동시에 제어되고 서로 직렬로 연결되는 한 쌍의 트랜지스터(TR2a, TR2b)를 포함할 수 있다. 한 쌍의 트랜지스터들(TR2a, TR2b)의 게이트는 서로 직접 연결될 수 있다. 한 쌍의 트랜지스터들(TR2a, TR2b) 사이의 노드는 제2 노드(N2)로 정의된다. 한 쌍의 트랜지스터들(TR2a, TR2b)은 제2 노드(N2)를 통해 서로 연결된다. 제2 트랜지스터(TR2)는 스위칭 트랜지스터로 지칭될 수 있다.

제2 트랜지스터(TR2)는 도 2에 도시된 바와 같이 p형 MOSFET(metal-oxide-semiconductor field-effect transistor)일 수 있다. 제2 트랜지스터(TR2)는 제4 노드(N4)를 통해 하이 레벨의 제어 신호(CS)가 인가될 때 턴 오프되고, 로우 레벨의 제어 신호(CS)가 인가될 때 턴 온될 수 있다. 이때, 하이 레벨은 턴 오프 레벨로 지칭되고, 로우 레벨은 턴 온 레벨로 지칭될 수 있다. 본 발명은 이에 한정되지 않으며, 본 발명의 다양한 기술적 사상은 제2 트랜지스터(TR2)가 n형 MOSFET인 경우에도 동일한 방식으로 적용될 수 있다.

트랜지스터가 턴 오프될 경우, 트랜지스터를 통과하는 전류는 이상적으로 0이어야 한다. 그러나, 실제로 트랜지스터가 턴 오프되더라도 트랜지스터를 통해 흐르는 전류는 0이 아니며, 이러한 전류를 턴 오프 전류라고 지칭될 수 있다. 제2 트랜지스터(TR2)는 직렬로 연결되는 한 쌍의 트랜지스터(TR2a, TR2b)로 구성되므로, 상대적으로 턴 오프 전류가 낮다. 따라서, 저장 커패시터(Cst)에 저장된 전하가 제2 트랜지스터(TR2)를 통해 유출되는 양은 상당히 낮으며, 제1 트랜지스터(TR1)의 게이트 전압은 일정하게 유지될 수 있다.

화소(PX)의 크기가 작아지면서 저장 커패시터(Cst)의 면적도 작아지고 있다. 저장 커패시터(Cst)의 용량도 작아지며, 작은 양의 턴 오프 전류가 유입되더라도 저장 커패시터(Cst)의 양단 전압은 상대적으로 크게 변동할 수 있다. 그 결과, 제1 트랜지스터(TR1)의 게이트 전압에 변동이 생기고, 유기 발광 다이오드(OLED)의 휘도도 변할 수 있다.

제2 트랜지스터(TR2)가 p형 MOSFET인 경우, 제2 트랜지스터(TR2)는 제어 신호(CS)의 라이징 에지(rising edge)에 응답하여 턴 오프된다. 제2 트랜지스터(TR2)가 턴 오프되면, 제2 노드(N2)의 양 쪽에 위치한 트랜지스터들(TR2a, TR2b)가 턴 오프되므로, 제2 노드(N2)는 실질적으로 플로팅된다. MOSFET 특성 상, 제2 노드(N2)와 트랜지스터들(TR2a, TR2b)의 게이트 사이에는 기생 커패시턴스가 존재한다. 즉, 제2 노드(N2)가 플로팅된 상태에서, 트랜지스터들(TR2a, TR2b)의 게이트의 전위가 변동하면, 기생 커패시턴스에 의해 제2 노드(N2)의 전위는 트랜지스터들(TR2a, TR2b)의 게이트의 전위에 따라 변동한다. 제어 신호(CS)는 한 쌍의 트랜지스터들(TR2a, TR2b)의 게이트에 직접 인가되므로, 제2 노드(N2)는 기생 커패시턴스에 의해 제어 신호(CS)의 라이징 에지에 커플링되며, 제2 트랜지스터(TR2)가 턴 오프될 때 제2 노드(N2)의 전위는 제어 신호(CS)의 라이징 에지에 대응하여 상승한다.

제어 신호(CS)는 제2 트랜지스터(TR2)를 제어하기 위한 신호로서 예컨대 대략 20V의 전압 변동 폭을 갖는다. 따라서, 제2 노드(N2)의 전위 역시 제2 트랜지스터(TR2)가 턴 오프될 때 예컨대 약 20V 정도 상승할 수 있다. 제2 노드(N2)의 전위는 제1 노드(N1)의 전위보다 높아질 수 있다. 특히 유기 발광 다이오드(OLED)가 풀-화이트에 대응하는 휘도로 발광하는 경우, 제1 노드(N1)의 전압은 상승된 제2 노드(N2)의 전위에 비해 예컨대 대략 20V 정도 낮을 수 있다. 이 경우, 트랜지스터(TR2b)의 소스-드레인 사이의 전압이 예컨대 대략 20V 정도로 높을 경우, 트랜지스터(TR2b)가 턴 오프되더라도 무시할 수 없는 크기의 턴 오프 전류가 제2 노드(N2)에서 제1 노드(N1)로 흐를 수 있다. 제1 노드(N1)의 전압은 제2 노드(N2)로부터의 턴 오프 전류에 의해 높아지며, 제1 트랜지스터(TR1)의 게이트 전압의 상승에 의해 구동 전류(Id)는 감소할 수 있으며, 유기 발광 다이오드(OLED)의 휘도는 낮아질 수 있다.

본 실시예에 따르면, 제2 노드(N2)에 전류 패스 회로(CP)가 연결된다. 전류 패스 회로(CP)는 제2 트랜지스터(TR2)가 턴 오프될 때, 제2 노드(N2)에 축적된 전하를 유입하도록 구성된다. 제2 노드(N2)에 축적된 전하는 제2 노드(N2)와 트랜지스터들(TR2a, TR2b)의 게이트 사이의 기생 커패시터에 축적된 전하일 수 있다. 전술한 바와 같이, 제2 트랜지스터(TR2)가 턴 오프될 때, 제어 신호(CS)의 라이징 에지에 대응하여 실질적으로 플로팅된 제2 노드(N2)의 전위는 상승한다. 제2 노드(N2)의 전위의 상승은 제2 노드(N2)와 트랜지스터들(TR2a, TR2b)의 게이트 사이의 기생 커패시터에 전하가 축적되기 때문이다. 전류 패스 회로(CP)는 제2 노드(N2)에 축적된 전하가 턴 오프된 트랜지스터(TR2b)를 통해 제1 노드(N1)로 이동하지 않고, 전류 패스 회로(CP)로 이동하게 한다.

전류 패스 회로(CP)는 제2 노드(N2)에 축적된 전하가 제1 노드(N1)로 이동하지 않고 전류 패스 회로(CP)로 이동하도록 기준 전압(Vref)에 연결될 수 있다. 기준 전압(Vref)은 제1 노드(N1)의 전압 레벨보다 낮게 설정될 수 있다. 화소(PX)에 인가되는 데이터 전압에 따라 제1 노드(N1)의 전압은 소정의 범위 내의 전압 레벨을 가질 수 있다. 기준 전압(Vref)은 제1 노드(N1)가 가질 수 있는 전압 레벨 범위보다 낮게 설정될 수 있다.

일 예에 따르면, 전류 패스 회로(CP)는 기준 전압(Vref)을 제2 노드(N2)에 인가하는 전류 패스 트랜지스터를 포함할 수 있다. 다른 예에 따르면, 전류 패스 회로(CP)는 제2 노드(N2)를 화소(PX) 내의 특정 위치에 직접 연결하는 배선을 포함할 수 있다.

일 예에 따르면, 제3 노드(N3)는 데이터 전압을 전달하는 데이터 라인에 연결되고, 제4 노드(N4)는 주사 신호를 전달하는 스캔 라인에 연결될 수 있다. 제2 트랜지스터(TR2)는 제4 노드(N4)에 수신되는 주사 신호에 응답하여 제3 노드(N3)에 수신되는 데이터 전압을 제1 노드(N1)로 전달할 수 있다. 이 경우, 제2 트랜지스터(TR2)는 주사 트랜지스터로 지칭될 수 있다.

다른 예에 따르면, 제3 노드(N3)는 제1 트랜지스터(TR1)의 드레인에 연결되고, 제4 노드(N4)는 주사 신호를 전달하는 스캔 라인에 연결될 수 있다. 제2 트랜지스터(TR2)는 제4 노드(N4)에 수신되는 주사 신호에 응답하여 제1 트랜지스터(TR1)의 게이트와 드레인을 서로 전기적으로 연결함으로써 제1 트랜지스터(TR1)를 다이오드-연결시킬 수 있다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)를 다이오드-연결함으로써 제1 트랜지스터(TR1)의 문턱 전압이 반영된 보상 전압이 저장 커패시터(Cst)에 저장되게 할 수 있다. 이 경우, 제2 트랜지스터(TR2)는 보상 트랜지스터로 지칭될 수 있다.

도 3a는 다른 실시예에 따른 화소의 개략적인 블록도이다. 도 3b는 도 3a에 도시된 화소의 동작 타이밍도이다.

도 3a 및 도 3b을 참조하면, 화소(PX)는 유기 발광 다이오드(OLED), 제1 및 제2 트랜지스터(TR1, TR2), 저장 커패시터(Cst) 및 전류 패스 회로(CP)를 포함한다. 전류 패스 회로(CP)는 제3 트랜지스터(TR3)를 포함한다.

제1 트랜지스터(TR1)는 제1 노드(N1)에 연결되는 게이트, 제1 구동 전압(ELVDD)이 인가되는 소스, 및 유기 발광 다이오드(OLED)의 애노드에 연결되는 드레인을 갖는다. 제1 구동 전압(ELVDD)은 유기 발광 다이오드(OLED)의 발광 구간 동안 실질적으로 일정한 레벨을 갖는다. 제1 트랜지스터(TR1)는 게이트의 전압에 따라 유기 발광 다이오드(OLED)에 구동 전류(Id)를 공급한다. 구동 전류(Id)의 크기는 제1 트랜지스터(TR1)의 게이트 전압에 의해 제어될 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터로 지칭될 수 있다.

저장 커패시터(Cst)는 제1 노드(N1)와 제1 트랜지스터(TR1)의 소스 사이에 연결되며, 제1 트랜지스터(TR1)의 게이트-소스 전압을 일정하게 유지한다. 제1 트랜지스터(TR1)의 소스 전압은 유기 발광 다이오드(OLED)의 발광 구간 동안 실질적으로 일정한 레벨을 가지므로, 저장 커패시터(Cst)는 데이터 기입 구간 이후 발광 구간 동안 제1 트랜지스터(TR1)의 게이트 전압을 일정하게 유지할 수 있다. 그 결과, 제1 트랜지스터(TR1)는 발광 구간 동안 일정한 구동 전류(Id)를 유기 발광 다이오드(OLED)에 공급할 수 있으며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다.

제2 트랜지스터(TR2)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결된다. 제3 노드(N3)는 데이터 전압(Dj)이 전달되는 데이터 라인에 연결된다. 제2 트랜지스터(TR2)는 제1 제어 신호(Si)에 의해 제어된다. 제1 제어 신호(Si)는 스캔 라인을 통해 전달된다. 제2 트랜지스터(TR2)는 제1 제어 신호(Si)에 응답하여 데이터 전압(Dj)을 제1 노드(N1)에 전달한다. 제1 노드(N1)에 전달된 데이터 전압(Dj)은 저장 커패시터(Cst)에 저장되어 한 프레임 동안 유지된다. 데이터 전압(Dj)이 제2 트랜지스터(TR2)를 통해 제1 노드(N1)에 전달되어 저장 커패시터(Cst)에 저장되는 구간은 데이터 기입 구간으로 지칭될 수 있다. 제1 노드(N1)의 전압에 따라 제1 트랜지스터(TR1)으로부터 출력되는 구동 전류(Id)에 의해 유기 발광 다이오드(OLED)가 발광하는 구간은 발광 구간으로 지칭될 수 있다. 제2 트랜지스터(TR2)는 제1 제어 신호(Si)에 응답하여 제1 노드(N1)와 제3 노드(N3) 사이의 연결을 스위칭하는 스위칭 트랜지스터로 동작하며, 주사 트랜지스터로 지칭될 수 있다.

제2 트랜지스터(TR2)는 제1 제어 신호(Si)에 의해 동시에 제어되고 서로 직렬로 연결되는 한 쌍의 트랜지스터(TR2a, TR2b)를 포함할 수 있다. 한 쌍의 트랜지스터들(TR2a, TR2b)의 게이트는 서로 직접 연결되며 제1 제어 신호(Si)를 수신할 수 있다. 한 쌍의 트랜지스터들(TR2a, TR2b) 사이의 노드는 제2 노드(N2)로 정의된다. 한 쌍의 트랜지스터들(TR2a, TR2b)은 제2 노드(N2)를 통해 서로 연결된다.

제2 트랜지스터(TR2)는 p형 MOSFET(metal-oxide-semiconductor field-effect transistor)일 수 있다. 제2 트랜지스터(TR2) 외에 제1 및 제3 트랜지스터(TR1, TR3)도 p형 MOSFET일 수 있다. 제2 트랜지스터(TR2)는 하이 레벨의 제1 제어 신호(Si)에 응답하여 턴 오프되고, 로우 레벨의 제1 제어 신호(Si)에 응답하여 턴 온될 수 있다. 제2 트랜지스터(TR2)는 제1 제어 신호(Si)의 라이징 에지(rising edge)에 응답하여 턴 오프된다. 트랜지스터들(TR2a, TR2b)가 턴 오프되면, 제2 노드(N2)는 실질적으로 플로팅된다. 제2 노드(N2)와 트랜지스터들(TR2a, TR2b)의 게이트 사이에는 기생 커패시턴스가 존재한다. 제2 노드(N2)가 실질적으로 플로팅된 상태에서, 트랜지스터들(TR2a, TR2b)의 게이트의 전위가 변동하면, 기생 커패시턴스에 의해 제2 노드(N2)의 전위는 트랜지스터들(TR2a, TR2b)의 게이트의 전위에 따라 변동한다. 제2 노드(N2)는 기생 커패시턴스에 의해 제1 제어 신호(Si)의 라이징 에지에 커플링되며, 제2 트랜지스터(TR2)가 턴 오프될 때 제2 노드(N2)의 전위는 제1 제어 신호(Si)의 라이징 에지에 대응하여 상승한다.

제1 제어 신호(Si)는 제2 트랜지스터(TR2)를 제어하기 위해 예컨대 대략 20V 정도의 전압 변동 폭을 갖는다. 제1 제어 신호(Si)에 커플링되는 제2 노드(N2)의 전위도 제2 트랜지스터(TR2)가 턴 오프될 때 예컨대 대략 20V 정도 상승할 수 있다. 제2 노드(N2)의 전위는 제1 노드(N1)의 전위보다 높아질 수 있다. 트랜지스터(TR2b)가 턴 오프되더라도, 무시할 수 없는 크기의 턴 오프 전류가 제2 노드(N2)에서 제1 노드(N1)로 흐를 수 있다. 제1 노드(N1)의 전압은 제2 노드(N2)로부터의 턴 오프 전류에 의해 높아지며, 제1 트랜지스터(TR1)의 게이트 전압의 상승에 의해 구동 전류(Id)는 감소할 수 있으며, 유기 발광 다이오드(OLED)의 휘도는 낮아질 수 있다.

본 실시예에 따르면, 제2 노드(N2)에 전류 패스 회로(CP)가 연결된다. 전류 패스 회로(CP)는 제2 트랜지스터(TR2)가 턴 오프될 때 제2 노드(N2)에 축적된 전하를 유입하도록 구성된다. 제2 노드(N2)에 축적된 전하는 제2 노드(N2)와 트랜지스터들(TR2a, TR2b)의 게이트 사이의 기생 커패시터에 축적된 전하일 수 있다. 전류 패스 회로(CP)는 제2 노드(N2)에 축적된 전하가 턴 오프된 트랜지스터(TR2b)를 통해 제1 노드(N1)로 이동하지 않고, 전류 패스 회로(CP)로 이동하게 한다.

전류 패스 회로(CP)는 제2 제어 신호(Ci)에 응답하여 기준 전압(Vref)을 제2 노드(N2)에 전달하는 제3 트랜지스터(TR3)를 포함한다. 기준 전압(Vref)은 제1 노드(N1)의 전압 레벨보다 낮게 설정될 수 있다. 제3 트랜지스터(TR3)는 전류 패스 트랜지스터로 지칭될 수 있다. 제3 트랜지스터(TR3)는 트랜지스터(TR2b)와 실질적으로 동일한 특성(예컨대, 외형비(aspect ratio))을 가질 수 있다. 다른 예에 따르면, 제3 트랜지스터(TR3)는 트랜지스터(TR2b)에 비해 높은 턴 오프 전류를 가질 수 있다.

제2 제어 신호(Ci)는 한 프레임 내에서 제1 제어 신호(Si)보다 먼저 턴 온 레벨을 갖는다. 제2 제어 신호(Ci)는 주기적으로 턴 온 레벨을 가지며, 1 프레임을 턴 온 레벨을 갖는 구간 사이로 정의할 수 있다. 1 프레임이 시작되면, 제2 제어 신호(Ci)가 먼저 턴 온 레벨을 갖고, 제2 제어 신호(Ci)가 턴 오프 레벨을 가지면 제1 제어 신호(Si)가 턴 온 레벨을 가질 수 있다. 그 결과, 제3 트랜지스터(TR3)가 먼저 잠시 턴 온된 후, 제2 트랜지스터(TR2)는 제3 트랜지스터(TR3)가 턴 오프된 후 턴 온된다. 제2 트랜지스터(TR2)는 잠시 후 턴 오프된다. 전술한 바와 같이, 제2 트랜지스터(TR2)가 턴 온될 때, 데이터 전압(Dj)을 제1 노드(N1)에 전달한다.

한 프레임 내에서, 제2 트랜지스터(TR2)가 턴 오프되기 전부터 제3 트랜지스터(TR3)는 계속하여 턴 오프된다. 따라서, 제2 트랜지스터(TR2)가 턴 오프된 후, 전류 패스 회로(CP)는 실질적으로 플로팅되는 제2 노드(N2)를 턴 오프된 제3 트랜지스터(TR3)를 통해 기준 전압(Vref)의 전압원에 연결하는 회로이다. 전술한 바와 같이, 제1 제어 신호(Si)의 라이징 에지에 의해 제2 노드(N2)에는 전하가 축적되며, 제2 노드(N2)에 축적된 전하는 제1 노드(N1)로 유입될 수 있다. 그러나, 본 실시예에 따르면, 제2 노드(N2)에 축적된 전하는 턴 오프된 제3 트랜지스터(TR3)를 통해 기준 전압(Vref)의 전압원으로 이동할 수 있다. 제2 노드(N2)에서 바라볼 때 제1 노드(N1)의 전압 레벨에 비해 기준 전압(Vref)의 레벨이 낮기 때문에, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2b)를 통해 제1 노드(N1)로 이동하기보다는 턴 오프된 제3 트랜지스터(TR3)를 통해 기준 전압(Vref)의 전압원으로 이동하게 된다. 따라서, 제2 노드(N2)로부터 제1 노드(N1)로 이동하는 전하가 감소될 수 있으며, 제1 노드(N1)의 전압 변동은 감소될 수 있다. 제1 트랜지스터(T1)의 게이트 전압은 일정하게 유지될 수 있으며, 구동 전류(Id)는 일정한 크기를 갖게 되며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다.

도 4는 또 다른 실시예에 따른 화소의 개략적인 블록도이다.

도 4를 참조하면, 화소(PX)는 유기 발광 다이오드(OLED), 제1, 제2 및 제4 트랜지스터(TR1, TR2, TR4), 저장 커패시터(Cst), 및 전류 패스 회로(CP)를 포함한다. 전류 패스 회로(CP)는 제3 트랜지스터(TR3)를 포함한다.

화소(PX)는 도 3b에 도시된 타이밍도에 따라 제어될 수 있다. 도 4에 도시된 실시예에 따른 화소(PX)는 제4 트랜지스터(TR4)를 더 포함한다는 점을 제외하고는 도 3a에 도시된 실시예에 따른 화소(PX)와 실질적으로 동일하다. 도 3a를 참조로 앞에서 설명된 화소(PX)의 동일한 구성요소들에 대해서는 반복하여 설명하지 않는다.

제4 트랜지스터(TR4)는 제2 제어 신호(Ci)에 응답하여 초기화 전압(Vinit)을 유기 발광 다이오드(OLED)의 애노드에 전달할 수 있다. 유기 발광 다이오드(OLED)의 애노드에 전하가 잔류함에 따라 풀-블랙을 정확히 표시하지 못하고 미세한 빛이 방출되는 것을 방지하기 위해, 데이터 기입 구간 전에 유기 발광 다이오드(OLED)의 애노드에 초기화 전압(Vinit)이 인가될 수 있다. 유기 발광 다이오드(OLED)가 턴 오프될 수 있도록, 초기화 전압(Vinit)과 제2 구동 전압(ELVSS)의 차는 유기 발광 다이오드(OLED)의 문턱 전압보다 낮을 수 있다. 초기화 전압(Vinit)이 제4 트랜지스터(TR4)를 통해 유기 발광 다이오드(OLED)의 애노드에 전달되는 구간은 애노드 초기화 구간으로 지칭될 수 있다. 도 3b에 도시된 바와 같이, 한 프레임 내에서 애노드 초기화 구간은 데이터 기입 구간 보다 앞에 위치한다. 초기화 전압(Vinit)은 도 3a의 기준 전압(Vref)와 실질적으로 동일하며, 제1 노드(N1)의 전압 레벨보다 낮게 설정될 수 있다.

전술한 바와 같이, 제3 트랜지스터(TR3)도 제2 제어 신호(Ci)에 응답하여 동작한다. 즉, 데이터 기입 구간이 시작되기도 전에 제3 트랜지스터(TR3)는 턴 오프된다. 제1 제어 신호(Si)의 라이징 에지에 커플링되어 실질적으로 플로팅된 제2 노드(N2)에 전하가 축적되지만, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2b)를 통해 제1 노드(N1)로 이동하기보다는 턴 오프된 제3 트랜지스터(TR3)를 통해 초기화 전압(Vinit)의 전압원으로 이동하게 된다. 따라서, 제2 노드(N2)로부터 제1 노드(N1)로 이동하는 전하가 감소될 수 있으며, 제1 노드(N1)의 전압 변동은 감소될 수 있다. 제1 트랜지스터(T1)의 게이트 전압은 일정하게 유지될 수 있으며, 구동 전류(Id)는 일정한 크기를 갖게 되며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다.

도 5는 또 다른 실시예에 따른 화소의 개략적인 블록도이다.

도 5를 참조하면, 화소(PX)는 유기 발광 다이오드(OLED), 제1, 제2 및 제4 트랜지스터(TR1, TR2, TR4), 저장 커패시터(Cst), 및 전류 패스 회로(CP)를 포함한다.

화소(PX)는 도 3b에 도시된 타이밍도에 따라 제어될 수 있다. 도 4에 도시된 실시예에 따른 화소(PX)는 제3 트랜지스터(TR3)가 생략되고 제4 트랜지스터(TR4)가 직렬로 연결되는 한 쌍의 트랜지스터(TR4a, TR4b)로 이루어진다는 점을 제외하고는 도 4에 도시된 실시예에 따른 화소(PX)와 실질적으로 동일하다. 도 3a 및 도 4를 참조로 앞에서 설명된 화소(PX)의 동일한 구성요소들에 대해서는 반복하여 설명하지 않는다.

제4 트랜지스터(TR4)는 제2 제어 신호(Ci)에 응답하여 초기화 전압(Vinit)을 유기 발광 다이오드(OLED)의 애노드에 전달할 수 있다. 제4 트랜지스터(TR4)는 서로 직렬로 연결되는 한 쌍의 트랜지스터(TR4a, TR4b)를 포함할 수 있다. 트랜지스터들(TR4a, TR4b)의 게이트는 서로 직접 연결되어 제2 제어 신호(Ci)을 수신할 수 있다. 트랜지스터들(TR4a, TR4b)은 제2 제어 신호(Ci)에 의해 동시에 제어된다. 트랜지스터들(TR4a, TR4b) 사이의 노드는 제4 노드(N4)로 정의된다. 트랜지스터들(TR4a, TR4b)은 제4 노드(N4)를 통해 서로 연결된다.

전류 패스 회로(CP)는 제2 트랜지스터(TR2)의 트랜지스터들(TR2a, TR2b) 사이의 제2 노드(N2)와 제4 노드(N4)를 서로 전기적으로 직접 연결하는 배선이다. 제4 트랜지스터(TR4)는 제2 제어 신호(Ci)에 응답하여 동작한다. 즉, 데이터 기입 구간이 시작되기도 전에 제4 트랜지스터(TR4)는 턴 오프된다. 제4 트랜지스터(TR4)의 트랜지스터(TR4a)가 턴 오프되더라도, 전술한 바와 같이 턴 오프 전류가 흐른다. 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR4a)를 통해 초기화 전압(Vinit)의 전압원으로 이동할 수 있다. 트랜지스터(TR4a)는 도 4의 제3 트랜지스터(TR3)과 실질적으로 동일하게 동작한다. 트랜지스터(TR4a)는 트랜지스터(TR2b)와 실질적으로 동일한 특성(예컨대, 외형비(aspect ratio))을 가질 수 있다. 다른 예에 따르면, 트랜지스터(TR4a)는 트랜지스터(TR2b)에 비해 높은 턴 오프 전류를 가질 수 있다.

제1 제어 신호(Si)의 라이징 에지에 커플링되어 실질적으로 플로팅된 제2 노드(N2)에 전하가 축적되지만, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2b)를 통해 제1 노드(N1)로 이동하기보다는 턴 오프된 트랜지스터(TR4a)를 통해 초기화 전압(Vinit)의 전압원으로 이동하게 된다. 따라서, 제2 노드(N2)로부터 제1 노드(N1)로 이동하는 전하가 감소될 수 있으며, 제1 노드(N1)의 전압 변동은 감소될 수 있다. 제1 트랜지스터(T1)의 게이트 전압은 일정하게 유지될 수 있으며, 구동 전류(Id)는 일정한 크기를 갖게 되며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다.

도 6은 또 다른 실시예에 따른 화소의 개략적인 블록도이다.

도 6을 참조하면, 화소(PX)는 유기 발광 다이오드(OLED), 제1 내지 제3 트랜지스터(TR1, TR2, TR3), 저장 커패시터(Cst), 스위치(SW) 및 전류 패스 회로(CP)를 포함한다. 전류 패스 회로(CP)는 제4 트랜지스터(TR4)를 포함한다. 화소(PX)는 도 3b에 도시된 타이밍도에 따라 제어될 수 있다.

제1 트랜지스터(TR1)는 제1 노드(N1)에 연결되는 게이트, 스위치(SW)를 통해 제1 구동 전압(ELVDD)이 인가되는 소스, 및 유기 발광 다이오드(OLED)의 애노드에 연결되는 드레인을 갖는다. 제1 트랜지스터(TR1)는 게이트의 전압에 따라 유기 발광 다이오드(OLED)에 구동 전류(Id)를 공급한다. 구동 전류(Id)의 크기는 제1 트랜지스터(TR1)의 게이트 전압에 의해 제어될 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터로 지칭될 수 있다.

저장 커패시터(Cst)는 제1 노드(N1)에 연결되는 제1 전극과 제1 구동 전압(ELVDD)이 인가되는 제2 전극을 가지고, 제1 트랜지스터(TR1)의 게이트 전압을 일정하게 유지한다. 제1 트랜지스터(TR1)의 소스에는 스위치(SW)를 통해 제1 구동 전압(ELVDD)이 인가되므로, 저장 커패시터(Cst)는 데이터 기입 구간 이후 발광 구간 동안 제1 트랜지스터(TR1)의 게이트-소스 전압을 일정하게 유지할 수 있다.

제3 트랜지스터(TR3)는 데이터 전압(Dj)이 전달되는 데이터 라인과 제1 트랜지스터(TR1)의 소스 사이에 연결된다. 제3 트랜지스터(TR3)는 제1 제어 신호(Si)에 의해 제어된다. 제1 제어 신호(Si)는 스캔 라인을 통해 전달된다. 제3 트랜지스터(TR3)는 제1 제어 신호(Si)에 응답하여 데이터 전압(Dj)을 제1 트랜지스터(TR1)의 소스에 전달한다. 제3 트랜지스터(TR3)는 주사 트랜지스터로 지칭될 수 있다.

제2 트랜지스터(TR2)는 제1 노드(N1), 즉, 제1 트랜지스터(TR1)의 게이트와 제1 트랜지스터(TR1)의 드레인 사이에 연결된다. 제2 트랜지스터(TR2)는 제1 제어 신호(Si)에 의해 제어된다. 제2 트랜지스터(TR2)는 제1 제어 신호(Si)에 응답하여 제1 트랜지스터(TR1)의 게이트와 드레인을 서로 전기적으로 연결함으로써, 제1 트랜지스터(TR1)을 다이오드-연결할 수 있다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)를 다이오드-연결함으로써 제1 트랜지스터(TR1)의 문턱 전압이 반영된 보상 전압이 저장 커패시터(Cst)에 저장된다. 제2 트랜지스터(TR2)는 보상 트랜지스터로 지칭될 수 있다.

제1 제어 신호(Si)가 턴 온 레벨, 예컨대, 로우 레벨을 갖는 경우, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)는 턴 온 된다. 데이터 전압(Dj)은 제3 트랜지스터(TR3)를 통해 제1 트랜지스터(TR1)의 소스에 전달된다. 이때, 스위치(SW)는 개방된다. 제1 트랜지스터(TR1)는 제2 트랜지스터(TR2)에 의해 다이오드-연결되고, 순방향으로 바이어스 된다. 그 결과, 제1 노드(N1)에는 데이터 전압(Dj)에 제1 트랜지스터(TR1)의 문턱 전압(Vth, Vth는 (-)의 값)이 반영된 보상 전압(Dj+Vth)이 인가된다. 이러한 보상 전압이 저장 커패시터(Cst)의 제1 전극에 인가되고, 저장 커패시터(Cst)의 제2 전극에는 제1 구동 전압이 인가되므로, 스위치(SW)가 단락되면, 제1 트랜지스터(TR1)의 게이트-소스 전압은 'Dj+Vth-ELVDD'이 된다. 발광 구간 동안, 스위치(SW)는 단락되고, 제1 트랜지스터(TR1)로부터 출력되는 구동 전류(Id)는 게이트-소스 전압(Dj+Vth-ELVDD)에서 문턱 전압(Vth)을 차감한 값의 제곱, 즉, (Dj-ELVDD)²에 비례하는 값을 갖는다. 즉, 제1 트랜지스터(TR1)의 문턱 전압(Vth)와 관계 없이 결정되는 구동 전류(Id)가 출력된다.

제2 트랜지스터(TR2)는 p형 MOSFET일 수 있다. 제2 트랜지스터(TR2) 외에 제1, 제3 및 제4 트랜지스터(TR1, TR3, TR4)도 p형 MOSFET일 수 있다. 제2 트랜지스터(TR2)는 제1 제어 신호(Si)의 라이징 에지(rising edge)에 응답하여 턴 오프된다. 트랜지스터들(TR2a, TR2b)가 턴 오프되면, 제2 노드(N2)는 실질적으로 플로팅된다. 제2 노드(N2)와 트랜지스터들(TR2a, TR2b)의 게이트 사이에는 기생 커패시턴스가 존재한다. 제2 노드(N2)가 실질적으로 플로팅된 상태에서, 트랜지스터들(TR2a, TR2b)의 게이트의 전위가 변동하면, 기생 커패시턴스에 의해 제2 노드(N2)의 전위는 트랜지스터들(TR2a, TR2b)의 게이트의 전위에 따라 변동한다. 제2 노드(N2)는 제1 제어 신호(Si)의 라이징 에지에 커플링되며, 제2 트랜지스터(TR2)가 턴 오프될 때 제2 노드(N2)의 전위는 제1 제어 신호(Si)의 라이징 에지에 대응하여 상승한다.

제1 제어 신호(Si)는 제2 트랜지스터(TR2)를 제어하기 위해 예컨대 대략 20V 정도의 전압 변동 폭을 갖는다. 제1 제어 신호(Si)에 커플링되는 제2 노드(N2)의 전위도 제2 트랜지스터(TR2)가 턴 오프될 때 예컨대 대략 20V 정도 상승할 수 있다. 제2 노드(N2)의 전위는 제1 노드(N1)의 전위보다 높아질 수 있다. 트랜지스터(TR2a)가 턴 오프되더라도, 무시할 수 없는 크기의 턴 오프 전류가 제2 노드(N2)에서 제1 노드(N1)로 흐를 수 있다. 제1 노드(N1)의 전위는 제2 노드(N2)로부터의 턴 오프 전류에 의해 높아지며, 제1 트랜지스터(TR1)의 게이트 전압의 상승에 의해 구동 전류(Id)는 감소할 수 있으며, 유기 발광 다이오드(OLED)의 휘도는 낮아질 수 있다.

본 실시예에 따르면, 제2 노드(N2)에 전류 패스 회로(CP)가 연결된다. 전류 패스 회로(CP)는 제2 트랜지스터(TR2)가 턴 오프될 때 제2 노드(N2)에 축적된 전하를 유입하도록 구성된다. 제2 노드(N2)에 축적된 전하는 제2 노드(N2)와 트랜지스터들(TR2a, TR2b)의 게이트 사이의 기생 커패시터에 축적된 전하일 수 있다. 전류 패스 회로(CP)는 제2 노드(N2)에 축적된 전하가 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 이동하지 않고, 전류 패스 회로(CP)로 이동하게 한다.

전류 패스 회로(CP)는 제2 제어 신호(Ci)에 응답하여 초기화 전압(Vinit)을 제2 노드(N2)에 전달하는 제4 트랜지스터(TR4)를 포함한다. 초기화 전압(Vinit)은 제1 노드(N1)의 전압 레벨보다 낮게 설정될 수 있다. 제4 트랜지스터(TR4)는 전류 패스 트랜지스터로 지칭될 수 있다. 제4 트랜지스터(TR4)는 트랜지스터(TR2a)와 실질적으로 동일한 특성(예컨대, 외형비(aspect ratio))을 가질 수 있다. 다른 예에 따르면, 제4 트랜지스터(TR4)는 트랜지스터(TR2a)에 비해 높은 턴 오프 전류를 가질 수 있다.

도 3b의 타이밍도에 도시된 바와 같이, 한 프레임 내에서 제2 제어 신호(Ci)는 제1 제어 신호(Si)보다 먼저 턴 온 레벨을 갖는다. 한 프레임 내에서, 제2 트랜지스터(TR2)가 먼저 턴 온된 후, 제1 및 제3 트랜지스터(TR1, TR3)가 턴 온된다. 제1 제어 신호(Si)의 라이징 에지에 응답하여 제2 및 제3 트랜지스터(TR2, TR3)가 턴 오프되기 전에, 이미 제4 트랜지스터(TR4)는 턴 오프된다. 따라서, 전류 패스 회로(CP)는 제2 트랜지스터(TR2)가 턴 오프된 후 실질적으로 플로팅되는 제2 노드(N2)를 턴 오프된 제4 트랜지스터(TR4)를 통해 초기화 전압(Vinit)의 전압원에 연결하는 회로이다.

제1 제어 신호(Si)의 라이징 에지에 의해 제2 노드(N2)에는 전하가 축적되며, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 유입될 수 있다. 그러나, 본 실시예에 따르면, 제2 노드(N2)에 축적된 전하는 턴 오프된 제4 트랜지스터(TR4)를 통해 초기화 전압(Vinit)의 전압원으로 이동할 수 있다. 제2 노드(N2)에서 바라볼 때 제1 노드(N1)의 전압 레벨에 비해 초기화 전압(Vinit)의 레벨이 낮기 때문에, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 이동하기보다는 턴 오프된 제4 트랜지스터(TR4)를 통해 초기화 전압(Vinit)의 전압원으로 이동하게 된다. 따라서, 제2 노드(N2)로부터 제1 노드(N1)로 이동하는 전하가 감소될 수 있으며, 제1 노드(N1)의 전압 변동은 감소될 수 있다. 제1 트랜지스터(T1)의 게이트 전압은 일정하게 유지될 수 있으며, 구동 전류(Id)는 일정한 크기를 갖게 되며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다.

도 7a는 또 다른 실시예에 따른 화소의 개략적인 블록도이다. 도 7b는 도 7a에 도시된 화소의 동작 타이밍도이다.

도 7a 및 도 7b을 참조하면, 화소(PX)는 유기 발광 다이오드(OLED), 제1 내지 제7 트랜지스터(TR1-TR7), 저장 커패시터(Cst) 및 전류 패스 회로(CP)를 포함한다. 화소(PX)의 제1 내지 제3 트랜지스터(TR1-TR3) 및 저장 커패시터(Cst)는 도 6에 도시된 실시예에 따른 화소(PX)의 제1 내지 제3 트랜지스터(TR1-TR3) 및 저장 커패시터(Cst)과 실질적으로 동일하다.

제1 트랜지스터(TR1)는 제1 노드(N1)에 연결되는 게이트, 제5 트랜지스터(TR5)를 통해 제1 구동 전압(ELVDD)이 인가되는 소스, 및 제6 트랜지스터(TR6)를 통해 유기 발광 다이오드(OLED)의 애노드에 연결되는 드레인을 갖는다. 제1 트랜지스터(TR1)는 게이트의 전압에 따라 유기 발광 다이오드(OLED)에 구동 전류(Id)를 공급한다. 구동 전류(Id)의 크기는 제1 트랜지스터(TR1)의 게이트 전압에 의해 제어될 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터로 지칭될 수 있다.

저장 커패시터(Cst)는 제1 노드(N1)에 연결되는 제1 전극과 제1 구동 전압(ELVDD)이 인가되는 제2 전극을 가지고, 제1 트랜지스터(TR1)의 게이트 전압을 일정하게 유지한다.

제3 트랜지스터(TR3)는 데이터 전압(Dj)이 전달되는 데이터 라인과 제1 트랜지스터(TR1)의 소스 사이에 연결된다. 제3 트랜지스터(TR3)는 스캔 라인을 통해 전달되는 제1 제어 신호(Si)에 의해 제어된다. 제3 트랜지스터(TR3)는 제1 제어 신호(Si)에 응답하여 데이터 전압(Dj)을 제1 트랜지스터(TR1)의 소스에 전달한다. 제3 트랜지스터(TR3)는 주사 트랜지스터로 지칭될 수 있다.

제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)의 게이트와 드레인 사이에 연결된다. 제2 트랜지스터(TR2)는 제1 제어 신호(Si)에 의해 제어된다. 제2 트랜지스터(TR2)는 제1 제어 신호(Si)에 응답하여 제1 트랜지스터(TR1)의 게이트와 드레인을 서로 전기적으로 연결함으로써, 제1 트랜지스터(TR1)을 다이오드-연결할 수 있다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)를 다이오드-연결함으로써 제1 트랜지스터(TR1)의 문턱 전압이 반영된 보상 전압이 저장 커패시터(Cst)에 저장된다. 제2 트랜지스터(TR2)는 보상 트랜지스터로 지칭될 수 있다. 제2 트랜지스터(TR2)는 서로 직렬로 연결되는 한 쌍의 트랜지스터(TR2a, TR2b)를 포함할 수 있다. 트랜지스터들(TR2a, TR2b)은 제1 제어 신호(Si)에 의해 동시에 제어되고 제2 노드(N2)를 통해 서로 연결된다.

제4 트랜지스터(TR4)는 제1 노드(N1)와 초기화 전압(Vinit)의 전압원 사이에 연결된다. 제4 트랜지스터(TR4)는 제2 제어 신호(Ci)에 의해 제어된다. 제4 트랜지스터(TR4)는 제2 제어 신호(Ci)에 응답하여 제1 노드(N1)에 초기화 전압(Vinit)을 인가함으로써, 제1 트랜지스터(TR1)를 풀(full) 턴 온 시킬 수 있다. 초기화 전압(Vinit)은 제1 트랜지스터(TR1)를 풀 턴 온 시킬 수 있는 전압으로 설정될 수 있다. 제4 트랜지스터(TR4)는 게이트 초기화 트랜지스터로 지칭될 수 있다. 제4 트랜지스터(TR4)는 서로 직렬로 연결되는 한 쌍의 트랜지스터(TR4a, TR4b)를 포함할 수 있다. 트랜지스터들(TR4a, TR4b)은 제2 제어 신호(Ci)에 의해 동시에 제어되고 제3 노드(N3)를 통해 서로 연결된다.

제5 트랜지스터(TR5)는 제1 트랜지스터(TR1)의 소스와 제1 구동 전압(ELVDD)의 전압원 사이에 연결된다. 제5 트랜지스터(TR5)는 제3 제어 신호(Ei)에 의해 제어된다. 제5 트랜지스터(TR5)는 제3 제어 신호(Ei)에 응답하여 제1 트랜지스터(TR1)가 구동 전류(Id)를 생성할 수 있도록 제1 트랜지스터(TR1)에 제1 구동 전압(ELVDD)을 인가할 수 있다.

제6 트랜지스터(TR6)는 제1 트랜지스터(TR1)의 드레인과 유기 발광 다이오드(OLED) 사이에 연결된다. 제6 트랜지스터(TR6)는 제3 제어 신호(Ei)에 의해 제어된다. 제6 트랜지스터(TR6)는 제3 제어 신호(Ei)에 응답하여 제1 트랜지스터(TR1)로부터의 구동 전류(Id)가 유기 발광 다이오드(OLED)에 제공되도록 제1 트랜지스터(TR1)과 유기 발광 다이오드(OLED)를 서로 연결한다. 제5 및 제6 트랜지스터(TR5, TR6)는 발광 제어 트랜지스터로 지칭될 수 있다.

제7 트랜지스터(TR7)는 유기 발광 다이오드(OLED)와 초기화 전압(Vinit)의 전압원 사이에 연결된다. 제7 트랜지스터(TR7)는 제4 제어 신호(Bi)에 의해 제어된다. 제7 트랜지스터(TR7)는 제4 제어 신호(Bi)에 응답하여 유기 발광 다이오드(OLED)의 애노드에 초기화 전압(Vinit)을 인가함으로써, 유기 발광 다이오드(OLED)를 턴 오프시킬 수 있다. 유기 발광 다이오드(OLED)가 턴 오프될 수 있도록, 초기화 전압(Vinit)과 제2 구동 전압(ELVSS)의 차는 유기 발광 다이오드(OLED)의 문턱 전압보다 낮을 수 있다. 제7 트랜지스터(TR7)는 애노드 초기화 트랜지스터로 지칭될 수 있다.

도 7a에 도시된 바와 같이, 제1 내지 제7 트랜지스터(TR1-TR7)는 p형 MOSFET일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제7 트랜지스터(TR1-TR7) 중 적어도 하나는 n형 MOSFET일 수 있다.

도 7b를 참조하면, 제1 내지 제4 제어 신호들(Si, Ci, Ei, Bi)의 한 프레임 동안의 타이밍도가 도시된다. 도 7a에 도시된 바와 같이, 제1 내지 제7 트랜지스터(TR1-TR7)는 p형 MOSFET인 것으로 가정한다.

제3 제어 신호(Ei)가 턴 오프 레벨(로우 레벨)로 천이하면, 제2 제어 신호(Ci), 제1 제어 신호(Si) 및 제4 제어 신호(Bi)가 순차적으로 턴 오프 레벨 구간을 갖는다. 제4 제어 신호(Bi)가 턴 온 레벨(하이 레벨)로 천이한 후, 제3 제어 신호(Ei)가 턴 온 레벨(하이 레벨)로 천이한다.

제3 제어 신호(Ei)가 턴 오프 레벨인 동안, 제3 제어 신호(Ei)에 의해 제어되는 제5 및 제6 트랜지스터(TR5, TR6)는 턴 오프된다. 제1 트랜지스터(TR1)에 제1 구동 전압(ELVDD)이 인가되지 않고 제1 트랜지스터(TR1)과 유기 발광 다이오드(OLED) 사이가 개방되면서, 유기 발광 다이오드(OLED)는 비발광하게 된다. 제3 제어 신호(Ei)가 턴 오프 레벨인 구간은 비발광 구간으로 지칭될 수 있다. 반대로, 제3 제어 신호(Ei)가 턴 온 레벨인 구간은 발광 구간으로 지칭될 수 있다.

제2 제어 신호(Ci)가 턴 온 레벨인 동안, 제2 제어 신호(Ci)에 의해 제어되는 제4 트랜지스터(T4)는 턴 온된다. 제1 트랜지스터(TR1)의 게이트에 초기화 전압(Vinit)이 인가되면서, 제1 트랜지스터(TR1)는 풀 턴 온 된다. 매 프레임마다 제1 트랜지스터(TR1)가 풀 턴 온 됨에 따라, 제1 트랜지스터(TR1)의 히스테리시스(hysteresis) 특성으로 인한 부정확한 색 표현이 개선될 수 있다. 제2 제어 신호(Ci)가 턴 온 레벨인 구간은 게이트 초기화 구간으로 지칭될 수 있다.

제1 제어 신호(Si)가 턴 온 레벨인 동안, 제1 제어 신호(Si)에 의해 제어되는 제2 및 제3 트랜지스터(T2, T3)는 턴 온된다. 제3 트랜지스터(TR3)를 통해 제1 트랜지스터(TR1)의 소스에 데이터 전압(Dj)이 인가되며, 제2 트랜지스터(TR2)를 통해 제1 트랜지스터(TR1)는 다이오드-연결된다. 데이터 전압(Dj)에 제1 트랜지스터(TR1)의 문턱 전압이 반영된 보상 전압이 제1 노드(N1)에 인가되며, 이 보상 전압이 저장 커패시터(Cst)에 저장된다. 제1 제어 신호(Si)가 턴 온 레벨인 구간은 데이터 기입 구간으로 지칭될 수 있다. 이 데이터 기입 구간 동안의 회로 동작에 의해, 제1 트랜지스터(TR1)의 문턱 전압이 보상될 수 있다.

제4 제어 신호(Bi)가 턴 온 레벨인 동안, 제4 제어 신호(Bi)에 의해 제어되는 제7 트랜지스터(T7)는 턴 온된다. 제7 트랜지스터(TR7)에 의해 유기 발광 다이오드(OLED)의 애노드에 초기화 전압(Vinit)이 인가되며, 유기 발광 다이오드(OLED)는 턴 오프된다. 제4 제어 신호(Bi)가 턴 온 레벨인 구간은 애노드 초기화 구간으로 지칭될 수 있다.

비발광 구간 동안, 게이트 초기화 구간, 데이터 기입 구간 및 애노드 초기화 구간이 순차적으로 진행한다. 발광 구간이 되면, 제1 트랜지스터(TR1)는 저장 커패시터(Cst)에 저장된 보상 전압에 따라 데이터 전압(Dj)에 대응하는 구동 전류(Id)를 유기 발광 다이오드(OLED)에 제공하며, 유기 발광 다이오드(OLED)는 데이터 전압(Dj)에 대응하는 휘도로 발광한다.

다시 도 7a를 참조하면, 데이터 기입 구간의 종료 시점에, 제2 및 제3 트랜지스터(TR2, TR3)는 제1 제어 신호(Si)의 라이징 에지(rising edge)에 응답하여 턴 오프된다. 트랜지스터들(TR2a, TR2b)가 턴 오프되면, 제2 노드(N2)는 실질적으로 플로팅된다. 제2 노드(N2)와 트랜지스터들(TR2a, TR2b)의 게이트 사이에는 기생 커패시턴스가 존재한다. 제2 노드(N2)가 실질적으로 플로팅된 상태에서, 트랜지스터들(TR2a, TR2b)의 게이트의 전위가 변동하면, 기생 커패시턴스에 의해 제2 노드(N2)의 전위는 트랜지스터들(TR2a, TR2b)의 게이트의 전위에 따라 변동한다. 제2 노드(N2)는 제1 제어 신호(Si)의 라이징 에지에 커플링되며, 제2 트랜지스터(TR2)가 턴 오프될 때 제2 노드(N2)의 전위는 제1 제어 신호(Si)의 라이징 에지에 대응하여 상승한다.

제1 제어 신호(Si)는 제2 트랜지스터(TR2)를 제어하기 위해 예컨대 대략 20V 정도의 전압 변동 폭을 갖는다. 제1 제어 신호(Si)에 커플링되는 제2 노드(N2)의 전위도 제2 트랜지스터(TR2)가 턴 오프될 때 예컨대 대략 20V 정도 상승할 수 있다. 제2 노드(N2)의 전위는 제1 노드(N1)의 전위보다 높아진다. 트랜지스터(TR2a)가 턴 오프되지만, 무시할 수 없는 크기의 턴 오프 전류가 제2 노드(N2)에서 제1 노드(N1)로 흐를 수 있다. 제1 노드(N1)의 전위는 제2 노드(N2)로부터의 턴 오프 전류에 의해 높아지며, 제1 트랜지스터(TR1)의 게이트 전압의 상승에 의해 구동 전류(Id)는 감소할 수 있으며, 유기 발광 다이오드(OLED)의 휘도는 낮아질 수 있다.

전류 패스 회로(CP)는 제2 노드(N2)와 제3 노드(N3)를 서로 전기적으로 직접 연결하는 배선이다. 전술한 바와 같이, 제3 노드(N3)는 제2 제어 신호(Ci)에 응답하여 제1 노드(N1)에 초기화 전압(Vinit)을 인가하는 제4 트랜지스터(TR4)의 중간 노드이며, 트랜지스터들(TR4a, TR4b) 사이에 위치한다. 전술한 바와 같이, 제4 트랜지스터(TR4)는 한 프레임 내에서 제2 트랜지스터(TR2)가 턴 오프되기 전에 이미 턴 오프된다. 초기화 전압(Vinit)은 제1 노드(N1)의 전압 레벨보다 낮게 설정된다.

제4 트랜지스터(TR4)의 트랜지스터(TR4b)는 트랜지스터(TR2a)와 실질적으로 동일한 특성(예컨대, 외형비(aspect ratio))을 가질 수 있다. 다른 예에 따르면, 트랜지스터(TR4b)는 트랜지스터(TR2a)에 비해 높은 턴 오프 전류를 가질 수 있다.

제1 제어 신호(Si)의 라이징 에지에 의해 제2 노드(N2)에는 전하가 축적되며, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 유입될 수 있다. 그러나, 본 실시예에 따르면, 제2 노드(N2)에 축적된 전하는 턴 오프된 제4 트랜지스터(TR4)의 트랜지스터(TR4b)를 통해 초기화 전압(Vinit)의 전압원으로 이동할 수 있다. 제2 노드(N2)에서 바라볼 때 제1 노드(N1)의 전압 레벨에 비해 초기화 전압(Vinit)의 레벨이 낮기 때문에, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 이동하기보다는 턴 오프된 트랜지스터(TR4b)를 통해 초기화 전압(Vinit)의 전압원으로 이동하게 된다. 따라서, 제2 노드(N2)로부터 제1 노드(N1)로 이동하는 전하가 감소될 수 있으며, 제1 노드(N1)의 전압 변동은 감소될 수 있다. 제1 트랜지스터(T1)의 게이트 전압은 일정하게 유지될 수 있으며, 구동 전류(Id)는 일정한 크기를 갖게 되며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다.

또한, 제4 트랜지스터(TR4)는 한 프레임 내에서 제2 트랜지스터(TR2)가 턴 오프되기 전에 이미 턴 오프되므로, 제2 노드(N2)가 실질적으로 플로팅되기 전에, 제3 노드(N3)도 실질적으로 플로팅된다. 제3 노드(N3)와 트랜지스터들(TR4a, TR4b)의 게이트 사이에도 기생 커패시턴스가 존재한다. 본 실시예에 따라서, 제2 노드(N2)와 제3 노드(N3)가 서로 직접 전기적으로 연결되므로, 제2 노드(N2)에는 트랜지스터들(TR2a, TR2b)의 게이트와의 기생 커패시터뿐만 아니라 트랜지스터들(TR4a, TR4b)의 게이트와의 기생 커패시터가 존재한다. 따라서, 트랜지스터들(TR2a, TR2b)의 게이트의 전위가 변하더라도, 트랜지스터들(TR4a, TR4b)의 게이트의 전위가 변하지 않는다면, 제2 노드(N2)의 전위는 트랜지스터들(TR4a, TR4b)의 게이트와의 기생 커패시턴스에 의해 상대적으로 덜 변동하게 된다. 따라서, 제1 제어 신호(Si)가 예컨대 대략 20V 정도의 전압 변동 폭을 갖더라도, 제2 노드(N2)의 전위는 제2 트랜지스터(TR2)가 턴 오프될 때 예컨대 대략 10V 정도만 상승할 수 있다. 그 결과, 제2 노드(N2)로부터 제1 노드(N1)로 이동하는 전하가 감소될 수 있다.

도 8은 또 다른 실시예에 따른 인접한 2개의 화소들의 개략적인 블록도이다.

도 8을 참조하면, 서로 행 방향으로 인접한 제1 및 제2 화소들(PX1, PX2)이 도시된다. 제2 화소(PX2)는 제1 화소(PX1)의 우측에 위치한 화소이다. 제1 화소(PX1)에는 제1 데이터 전압(Dj)이 인가되고, 제2 화소(PX2)에는 제2 데이터 전압(Dk)이 인가된다. 제1 및 제2 화소들(PX1, PX2)은 전류 패스 회로(CP)만을 제외하고 도 7a에 도시된 화소(PX)와 실질적으로 동일하다. 중복되는 구성요소들에 대해서는 설명을 생략한다.

도 8에 도시된 바와 같이, 전류 패스 회로(CP)는 제1 화소(PX1)의 제2 노드(N2)를 제2 화소(PX2)의 제3 노드(N3)에 직접 연결하는 배선이다. 화소들(PX1, PX2)를 기판 상에 실제로 구현할 경우, 제1 화소(PX1)의 제2 노드(N2)는 제1 화소(PX1)의 제3 노드(N3)와 연결하는 것보다 인접한 제2 화소(PX2)의 제3 노드(N3)에 연결하는 것이 배치 상 유리할 수 있다. 제1 화소(PX1)와 제2 화소(PX2)에는 동일한 타이밍의 제어 신호들(Si, Ci, Bi)이 인가되므로, 제1 화소(PX1)의 제2 노드(N2)에 축적된 전하는 제1 화소(PX1)의 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 이동하기보다는 제2 화소(PX2)의 턴 오프된 트랜지스터(TR4b)를 통해 초기화 전압(Vinit)의 전압원으로 이동하게 된다. 따라서, 제1 화소(PX1)의 제2 노드(N2)로부터 제1 화소(PX1)의 제1 노드(N1)로 이동하는 전하가 감소될 수 있으며, 제1 노드(N1)의 전압 변동은 감소될 수 있다. 제1 트랜지스터(T1)의 게이트 전압은 일정하게 유지될 수 있으며, 구동 전류(Id)는 일정한 크기를 갖게 되며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다.

도 9는 또 다른 실시예에 따른 인접한 2개의 화소들의 개략적인 블록도이다.

도 9를 참조하면, 서로 행 방향으로 인접한 제1 및 제2 화소들(PX1, PX2)이 도시된다. 제2 화소(PX2)는 제1 화소(PX1)의 좌측에 위치한 화소이다. 제1 화소(PX1)에는 제1 데이터 전압(Dj)이 인가되고, 제2 화소(PX2)에는 제2 데이터 전압(Di)이 인가된다. 제1 및 제2 화소들(PX1, PX2)은 전류 패스 회로(CP)만을 제외하고 도 7a에 도시된 화소(PX)와 실질적으로 동일하다. 중복되는 구성요소들에 대해서는 설명을 생략한다.

도 9에 도시된 바와 같이, 전류 패스 회로(CP)는 제1 화소(PX1)의 제2 노드(N2)를 제2 화소(PX2)의 제3 노드(N3)에 직접 연결하는 배선이다. 화소들(PX1, PX2)를 기판 상에 실제로 구현할 경우, 제1 화소(PX1)의 제2 노드(N2)는 제1 화소(PX1)의 제3 노드(N3)와 연결하는 것보다 인접한 제2 화소(PX2)의 제3 노드(N3)에 연결하는 것이 배치 상 유리할 수 있다. 제1 화소(PX1)와 제2 화소(PX2)에는 동일한 타이밍의 제어 신호들(Si, Ci, Bi)이 인가되므로, 제1 화소(PX1)의 제2 노드(N2)에 축적된 전하는 제1 화소(PX1)의 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 이동하기보다는 제2 화소(PX2)의 턴 오프된 트랜지스터(TR4b)를 통해 초기화 전압(Vinit)의 전압원으로 이동하게 된다. 따라서, 제1 화소(PX1)의 제2 노드(N2)로부터 제1 화소(PX1)의 제1 노드(N1)로 이동하는 전하가 감소될 수 있으며, 제1 노드(N1)의 전압 변동은 감소될 수 있다. 제1 트랜지스터(T1)의 게이트 전압은 일정하게 유지될 수 있으며, 구동 전류(Id)는 일정한 크기를 갖게 되며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다.

도 10은 또 다른 실시예에 따른 화소의 개략적인 블록도이다.

도 10을 참조하면, 화소(PX)는 유기 발광 다이오드(OLED), 제1 내지 제7 트랜지스터(TR1-TR7), 저장 커패시터(Cst) 및 전류 패스 회로(CP)를 포함한다. 전류 패스 회로(CP)는 제8 트랜지스터(TR8)를 포함한다. 화소(PX)는 도 7b에 도시된 타이밍도에 따라 제어될 수 있다. 화소(PX)는 제4 트랜지스터(TR4) 및 전류 패스 회로(CP)를 제외하고는 도 7a에 도시된 화소(PX)와 실질적으로 동일하다. 동일한 구성요소들에 대해서는 반복하여 설명하지 않는다.

제4 트랜지스터(TR4)는 제2 제어 신호(Ci)에 응답하여 제1 노드(N1)에 초기화 전압(Vinit)을 인가한다. 제1 노드(N1)에 초기화 전압(Vinit)이 인가되면, 제1 트랜지스터(TR1)는 풀(full) 턴 온 된다. 초기화 전압(Vinit)은 제1 트랜지스터(TR1)를 풀 턴 온 시킬 수 있는 전압으로 설정될 수 있다. 제4 트랜지스터(TR4)는 게이트 초기화 트랜지스터로 지칭될 수 있다. 다른 예에 따르면, 제4 트랜지스터(TR4)는 서로 직렬로 연결되는 한 쌍의 트랜지스터(TR4a, TR4b)를 포함할 수 있다.

전류 패스 회로(CP)는 제2 제어 신호(Ci)에 응답하여 초기화 전압(Vinit)을 제2 노드(N2)에 전달하는 제8 트랜지스터(TR8)를 포함한다. 초기화 전압(Vinit)은 제1 노드(N1)의 전압 레벨보다 낮게 설정될 수 있다. 제8 트랜지스터(TR8)는 전류 패스 트랜지스터로 지칭될 수 있다. 제8 트랜지스터(TR8)는 트랜지스터(TR2a)와 실질적으로 동일한 특성(예컨대, 외형비(aspect ratio))을 가질 수 있다. 다른 예에 따르면, 제8 트랜지스터(TR8)는 트랜지스터(TR2a)에 비해 높은 턴 오프 전류를 가질 수 있다.

도 7b의 타이밍도에 도시된 바와 같이, 제1 제어 신호(Si)의 라이징 에지에 응답하여 제2 및 제3 트랜지스터(TR2, TR3)가 턴 오프되기 전에, 이미 제8 트랜지스터(TR8)는 턴 오프된다. 따라서, 전류 패스 회로(CP)는 제2 트랜지스터(TR2)가 턴 오프된 후 실질적으로 플로팅되는 제2 노드(N2)를 턴 오프된 제8 트랜지스터(TR8)를 통해 초기화 전압(Vinit)의 전압원에 연결하는 회로이다.

제1 제어 신호(Si)의 라이징 에지에 의해 제2 노드(N2)에는 전하가 축적되며, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 유입될 수 있다. 그러나, 본 실시예에 따르면, 제2 노드(N2)에 축적된 전하는 턴 오프된 제8 트랜지스터(TR8)를 통해 초기화 전압(Vinit)의 전압원으로 이동할 수 있다. 제2 노드(N2)에서 바라볼 때 제1 노드(N1)의 전압 레벨에 비해 초기화 전압(Vinit)의 레벨이 낮기 때문에, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 이동하기보다는 턴 오프된 제8 트랜지스터(TR8)를 통해 초기화 전압(Vinit)의 전압원으로 이동하게 된다. 따라서, 제2 노드(N2)로부터 제1 노드(N1)로 이동하는 전하가 감소될 수 있으며, 제1 노드(N1)의 전압 변동은 감소될 수 있다. 제1 트랜지스터(T1)의 게이트 전압은 일정하게 유지될 수 있으며, 구동 전류(Id)는 일정한 크기를 갖게 되며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다.

도 11a는 또 다른 실시예에 따른 화소의 개략적인 블록도이다. 도 11b는 도 11a에 도시된 화소의 동작 타이밍도이다.

도 11a 및 도 11b을 참조하면, 화소(PX)는 유기 발광 다이오드(OLED), 제1 내지 제5 트랜지스터(TR1-TR5), 저장 커패시터(Cst) 및 전류 패스 회로(CP)를 포함한다. 화소(PX)는 도 11b에 도시된 타이밍도에 따라 제어될 수 있다.

제1 트랜지스터(TR1)는 제1 노드(N1)에 연결되는 게이트, 제1 구동 전압(ELVDD)이 인가되는 소스, 및 제6 트랜지스터(TR6)를 통해 유기 발광 다이오드(OLED)의 애노드에 연결되는 드레인을 갖는다. 제1 트랜지스터(TR1)는 게이트의 전압에 따라 유기 발광 다이오드(OLED)에 구동 전류(Id)를 공급한다. 구동 전류(Id)의 크기는 제1 트랜지스터(TR1)의 게이트 전압에 의해 제어될 수 있다. 제1 트랜지스터(TR1)는 구동 트랜지스터로 지칭될 수 있다.

저장 커패시터(Cst)는 제1 노드(N1)와 제3 노드(N3) 사이에 연결된다.

제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)의 게이트와 드레인 사이에 연결된다. 제2 트랜지스터(TR2)는 제1 제어 신호(Si)에 의해 제어된다. 제2 트랜지스터(TR2)는 제1 제어 신호(Si)에 응답하여 제1 트랜지스터(TR1)의 게이트와 드레인을 서로 전기적으로 연결함으로써, 제1 트랜지스터(TR1)을 다이오드-연결할 수 있다. 제2 트랜지스터(TR2)는 제1 트랜지스터(TR1)를 다이오드-연결함으로써 제1 구동 전압(ELVDD)에서 제1 트랜지스터(TR1)의 문턱 전압(Vth, Vth는 (-)의 값)이 반영된 보상 전압(ELVDD+Vth)을 제1 노드(N1)에 인가한다. 제2 트랜지스터(TR2)는 보상 트랜지스터로 지칭될 수 있다. 제2 트랜지스터(TR2)는 서로 직렬로 연결되는 한 쌍의 트랜지스터(TR2a, TR2b)를 포함할 수 있다. 트랜지스터들(TR2a, TR2b)은 제1 제어 신호(Si)에 의해 동시에 제어되고 제2 노드(N2)를 통해 서로 연결된다.

제3 트랜지스터(TR3)는 제1 제어 신호(Si)에 응답하여, 데이터 전압(Dj)을 제3 노드(N3)에 전달한다. 제3 트랜지스터(TR3)는 주사 트랜지스터로 지칭될 수 있다.

제4 트랜지스터(TR4)는 제2 제어 신호(Ci)에 응답하여 기준 전압(Vref)을 유기 발광 다이오드(OLED)의 애노드에 인가한다. 기준 전압(Vref)이 유기 발광 다이오드(OLED)의 애노드에 인가되면, 유기 발광 다이오드(OLED)가 턴 오프되어 초기화된다. 기준 전압(Vref)과 제2 구동 전압(ELVSS)의 차는 유기 발광 다이오드(OLED)의 문턱 전압보다 낮을 수 있다. 제4 트랜지스터(TR4)는 애노드 초기화 트랜지스터로 지칭될 수 있다. 제4 트랜지스터(TR4)는 서로 직렬로 연결되는 한 쌍의 트랜지스터(TR4a, TR4b)를 포함할 수 있다. 트랜지스터들(TR4a, TR4b)은 제2 제어 신호(Ci)에 의해 동시에 제어되고 제4 노드(N4)를 통해 서로 연결된다.

제5 트랜지스터(TR5)는 제3 제어 신호(Ei)에 응답하여 기준 전압(Vref)을 제3 노드(N3)에 인가한다. 기준 전압(Vref)이 제3 노드(N3)에 인가되면, 데이터 전압(Dj)에 대응하는 전압이 제1 트랜지스터(TR1)의 게이트에 인가된다. 제5 트랜지스터(TR5)는 기준 전압 인가 트랜지스터로 지칭될 수 있다.

제6 트랜지스터(TR6)는 제3 제어 신호(Ei)에 응답하여 제1 트랜지스터(TR1)로부터의 구동 전류(Id)가 유기 발광 다이오드(OLED)에 제공되도록 제1 트랜지스터(TR1)과 유기 발광 다이오드(OLED)를 서로 연결한다. 제6 트랜지스터(TR6)는 발광 제어 트랜지스터로 지칭될 수 있다.

도 11a에 도시된 바와 같이, 제1 내지 제6 트랜지스터(TR1-TR6)는 p형 MOSFET일 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1 내지 제6 트랜지스터(TR1-TR6) 중 적어도 하나는 n형 MOSFET일 수 있다.

도 11b를 참조하면, 제1 내지 제3 제어 신호들(Si, Ci, Ei)의 한 프레임 동안의 타이밍도가 도시된다.

제3 제어 신호(Ei)가 턴 오프 레벨(로우 레벨)로 천이하면, 제2 제어 신호(Ci) 및 제1 제어 신호(Si)가 순차적으로 턴 오프 레벨 구간을 갖는다.

제3 제어 신호(Ei)가 턴 오프 레벨인 동안, 제3 제어 신호(Ei)에 의해 제어되는 제5 및 제6 트랜지스터(TR5, TR6)는 턴 오프된다. 제3 노드(N3)는 플로팅되고, 제1 트랜지스터(TR1)과 유기 발광 다이오드(OLED) 사이가 개방되면서, 유기 발광 다이오드(OLED)는 비발광하게 된다. 제3 제어 신호(Ei)가 턴 오프 레벨인 구간은 비발광 구간으로 지칭될 수 있다. 반대로, 제3 제어 신호(Ei)가 턴 온 레벨인 구간은 발광 구간으로 지칭될 수 있다.

제2 제어 신호(Ci)가 턴 온 레벨인 동안, 제2 제어 신호(Ci)에 의해 제어되는 제4 트랜지스터(T4)는 턴 온된다. 제4 트랜지스터(TR4)에 의해 유기 발광 다이오드(OLED)의 애노드에 기준 전압(Vref)이 인가되며, 유기 발광 다이오드(OLED)는 턴 오프된다. 제2 제어 신호(Ci)가 턴 온 레벨인 구간은 초기화 구간으로 지칭될 수 있다.

제1 제어 신호(Si)가 턴 온 레벨인 동안, 제1 제어 신호(Si)에 의해 제어되는 제2 및 제3 트랜지스터(T2, T3)는 턴 온된다. 제3 트랜지스터(TR3)를 통해 제3 노드(N3)에 데이터 전압(Dj)이 인가되며, 제2 트랜지스터(TR2)를 통해 제1 트랜지스터(TR1)가 다이오드-연결되면서, 제1 노드(N1)에는 제1 구동 전압(ELVDD)에 제1 트랜지스터(TR1)의 문턱 전압(Vth)이 반영된 보상 전압(ELVDD+Vth)이 인가된다. 저장 커패시터(Cst)에는 제1 노드(N1)의 전압(ELVDD+Vth)과 제3 노드(N3)의 전압(Dj)의 차에 해당하는 전압(ELVDD+Vth-Dj)이 저장된다. 제1 제어 신호(Si)가 턴 온 레벨인 구간은 데이터 기입 구간으로 지칭될 수 있다. 데이터 기입 구간 동안의 회로 동작에 의해, 제1 트랜지스터(TR1)의 문턱 전압이 보상될 수 있다.

제3 제어 신호(Ei)가 턴 온 레벨(하이 레벨)로 천이하면, 제3 제어 신호(Ei)에 의해 제어되는 제5 및 제6 트랜지스터(TR5, TR6)는 턴 온 된다. 제5 트랜지스터(TR5)에 의해 제3 노드(N3)에 기준 전압(Vref)이 인가된다. 제1 노드(N1)에는 기준 전압(Vref)과 저장 커패시터(Cst)에 저장된 전압(ELVDD+Vth-Dj)이 더해진 전압(ELVDD+Vth-Dj+Vref)이 인가된다. 제1 트랜지스터(TR1)는 게이트-소스 전압(Vth-Dj+Vref)에서 문턱 전압(Vth)을 차감한 값의 제곱, 즉, (Vref-Dj)²에 비례하는 값을 갖는다. 즉, 제1 트랜지스터(TR1)의 문턱 전압(Vth)와 관계 없이 결정되는 구동 전류(Id)가 출력된다. 제6 트랜지스터(TR6)에 의해 제1 트랜지스터(TR1)의 구동 전류(Id)는 유기 발광 다이오드(OLED)에 제공되고, 유기 발광 다이오드(OLED)는 데이터 전압(Dj)에 대응하는 휘도로 발광한다.

다시 도 11a를 참조하면, 데이터 기입 구간의 종료 시점에, 제2 및 제3 트랜지스터(TR2, TR3)는 제1 제어 신호(Si)의 라이징 에지(rising edge)에 응답하여 턴 오프된다. 트랜지스터들(TR2a, TR2b)가 턴 오프되면, 제2 노드(N2)는 실질적으로 플로팅된다. 제2 노드(N2)와 트랜지스터들(TR2a, TR2b)의 게이트 사이에는 기생 커패시턴스가 존재한다. 제2 노드(N2)가 실질적으로 플로팅된 상태에서, 트랜지스터들(TR2a, TR2b)의 게이트의 전위가 변동하면, 기생 커패시턴스에 의해 제2 노드(N2)의 전위는 트랜지스터들(TR2a, TR2b)의 게이트의 전위에 따라 변동한다. 제2 노드(N2)는 제1 제어 신호(Si)의 라이징 에지에 커플링되며, 제2 트랜지스터(TR2)가 턴 오프될 때 제2 노드(N2)의 전위는 제1 제어 신호(Si)의 라이징 에지에 대응하여 상승한다.

제1 제어 신호(Si)는 제2 트랜지스터(TR2)를 제어하기 위해 예컨대 대략 20V 정도의 전압 변동 폭을 갖는다. 제1 제어 신호(Si)에 커플링되는 제2 노드(N2)의 전위도 제2 트랜지스터(TR2)가 턴 오프될 때 예컨대 대략 20V 정도 상승할 수 있다. 제2 노드(N2)의 전위는 제1 노드(N1)의 전위보다 높아진다. 트랜지스터(TR2a)가 턴 오프되지만, 무시할 수 없는 크기의 턴 오프 전류가 제2 노드(N2)에서 제1 노드(N1)로 흐를 수 있다. 저장 커패시터(Cst)에 턴 오프 전류가 유입되면서, 저장 커패시터(Cst)에 저장된 전압은 제1 제어 신호(Si)의 라이징 에지로 인하여 증가할 수 있다. 발광 구간에, 저장 커패시터(Cst)에 저장된 전압의 상승으로 인하여, 제1 트랜지스터(TR1)의 게이트 전압의 상승할 수 있으며, 구동 전류(Id)는 감소할 수 있다. 유기 발광 다이오드(OLED)의 휘도는 낮아질 수 있다.

전류 패스 회로(CP)는 제2 노드(N2)와 제4 노드(N4)를 서로 전기적으로 직접 연결하는 배선이다. 전술한 바와 같이, 제4 노드(N4)는 제2 제어 신호(Ci)에 의해 제어되는 제4 트랜지스터(TR4)의 중간 노드이며, 트랜지스터들(TR4a, TR4b) 사이에 위치한다. 전술한 바와 같이, 제4 트랜지스터(TR4)는 한 프레임 내에서 제2 트랜지스터(TR2)가 턴 오프되기 전에 이미 턴 오프된다. 기준 전압(Vref)은 제1 노드(N1)의 전압 레벨보다 낮게 설정된다. 제4 트랜지스터(TR4)의 트랜지스터(TR4a)는 트랜지스터(TR2a)와 실질적으로 동일한 특성(예컨대, 외형비(aspect ratio))을 가질 수 있다. 다른 예에 따르면, 트랜지스터(TR4a)는 트랜지스터(TR2a)에 비해 높은 턴 오프 전류를 가질 수 있다.

제1 제어 신호(Si)의 라이징 에지에 의해 제2 노드(N2)에는 전하가 축적되며, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 유입될 수 있다. 그러나, 본 실시예에 따르면, 제2 노드(N2)에 축적된 전하는 턴 오프된 제4 트랜지스터(TR4)의 트랜지스터(TR4a)를 통해 기준 전압(Vref)의 전압원으로 이동할 수 있다. 제2 노드(N2)에서 바라볼 때 제1 노드(N1)의 전압 레벨에 비해 기준 전압(Vref)의 레벨이 낮기 때문에, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 이동하기보다는 턴 오프된 트랜지스터(TR4a)를 통해 기준 전압(Vref)의 전압원으로 이동하게 된다. 따라서, 제2 노드(N2)로부터 제1 노드(N1)로 이동하는 전하가 감소될 수 있으며, 제1 노드(N1)의 전압 변동은 감소될 수 있다. 제1 트랜지스터(T1)의 게이트 전압은 일정하게 유지될 수 있으며, 구동 전류(Id)는 일정한 크기를 갖게 되며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다.

또한, 제4 트랜지스터(TR4)는 한 프레임 내에서 제2 트랜지스터(TR2)가 턴 오프되기 전에 이미 턴 오프되므로, 제2 노드(N2)가 실질적으로 플로팅되기 전에, 제4 노드(N4)도 실질적으로 플로팅된다. 제4 노드(N4)와 트랜지스터들(TR4a, TR4b)의 게이트 사이에도 기생 커패시턴스가 존재한다. 본 실시예에 따라서, 제2 노드(N2)와 제4 노드(N4)가 서로 직접 전기적으로 연결되므로, 제2 노드(N2)에는 트랜지스터들(TR2a, TR2b)의 게이트와의 기생 커패시터뿐만 아니라 트랜지스터들(TR4a, TR4b)의 게이트와의 기생 커패시터가 존재한다. 따라서, 트랜지스터들(TR2a, TR2b)의 게이트의 전위가 변하더라도, 트랜지스터들(TR4a, TR4b)의 게이트의 전위가 변하지 않는다면, 제2 노드(N2)의 전위는 트랜지스터들(TR4a, TR4b)의 게이트와의 기생 커패시턴스에 의해 상대적으로 덜 변동하게 된다. 따라서, 제1 제어 신호(Si)가 예컨대 대략 20V 정도의 전압 변동 폭을 갖더라도, 제2 노드(N2)의 전위는 제2 트랜지스터(TR2)가 턴 오프될 때 예컨대 대략 10V 정도만 상승할 수 있다. 그 결과, 제2 노드(N2)로부터 제1 노드(N1)로 이동하는 전하가 감소될 수 있다.

도 12는 또 다른 실시예에 따른 화소의 개략적인 블록도이다.

도 12를 참조하면, 화소(PX)는 유기 발광 다이오드(OLED), 제1 내지 제6 트랜지스터(TR1-TR6), 저장 커패시터(Cst) 및 전류 패스 회로(CP)를 포함한다. 전류 패스 회로(CP)는 제7 트랜지스터(TR7)를 포함한다. 화소(PX)는 도 11b에 도시된 타이밍도에 따라 제어될 수 있다. 화소(PX)는 제4 트랜지스터(TR4) 및 전류 패스 회로(CP)를 제외하고는 도 11a에 도시된 화소(PX)와 실질적으로 동일하다. 동일한 구성요소들에 대해서는 반복하여 설명하지 않는다.

제4 트랜지스터(TR4)는 제2 제어 신호(Ci)에 응답하여 기준 전압(Vref)을 유기 발광 다이오드(OLED)의 애노드에 인가한다. 기준 전압(Vref)이 유기 발광 다이오드(OLED)의 애노드에 인가되면, 유기 발광 다이오드(OLED)가 턴 오프되어 초기화된다.

전류 패스 회로(CP)는 제2 제어 신호(Ci)에 응답하여 기준 전압(Vref)을 제2 노드(N2)에 전달하는 제7 트랜지스터(TR7)를 포함한다. 기준 전압(Vref)은 제1 노드(N1)의 전압 레벨보다 낮게 설정될 수 있다. 제7 트랜지스터(TR7)는 전류 패스 트랜지스터로 지칭될 수 있다. 제7 트랜지스터(TR7)는 트랜지스터(TR2a)와 실질적으로 동일한 특성(예컨대, 외형비(aspect ratio))을 가질 수 있다. 다른 예에 따르면, 제7 트랜지스터(TR7)는 트랜지스터(TR2a)에 비해 높은 턴 오프 전류를 가질 수 있다.

도 11b의 타이밍도에 도시된 바와 같이, 제1 제어 신호(Si)의 라이징 에지에 응답하여 제2 및 제3 트랜지스터(TR2, TR3)가 턴 오프되기 전에, 이미 제7 트랜지스터(TR7)는 턴 오프된다. 따라서, 전류 패스 회로(CP)는 제2 트랜지스터(TR2)가 턴 오프된 후 실질적으로 플로팅되는 제2 노드(N2)를 턴 오프된 제7 트랜지스터(TR7)를 통해 기준 전압(Vref)의 전압원에 연결한다.

제1 제어 신호(Si)의 라이징 에지에 의해 제2 노드(N2)에는 전하가 축적되며, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 유입될 수 있다. 그러나, 본 실시예에 따르면, 제2 노드(N2)에 축적된 전하는 턴 오프된 제7 트랜지스터(TR7)를 통해 기준 전압(Vref)의 전압원으로 이동할 수 있다. 제2 노드(N2)에서 바라볼 때 제1 노드(N1)의 전압 레벨에 비해 기준 전압(Vref)의 레벨이 낮기 때문에, 제2 노드(N2)에 축적된 전하는 턴 오프된 트랜지스터(TR2a)를 통해 제1 노드(N1)로 이동하기보다는 턴 오프된 제7 트랜지스터(TR7)를 통해 기준 전압(Vref)의 전압원으로 이동하게 된다. 따라서, 제2 노드(N2)로부터 제1 노드(N1)로 이동하는 전하가 감소될 수 있으며, 제1 노드(N1)의 전압 변동은 감소될 수 있다. 제1 트랜지스터(T1)의 게이트 전압은 일정하게 유지될 수 있으며, 구동 전류(Id)는 일정한 크기를 갖게 되며, 유기 발광 다이오드(OLED)는 일정한 휘도로 발광할 수 있다.

100: 유기 발광 표시 장치
10: 표시부
20: 스캔 구동부
30: 데이터 구동부
40: 제어부
50: 전압 공급부

Claims

유기 발광 다이오드;
제1 노드에 연결되는 게이트를 갖고, 상기 게이트의 전압에 따라 상기 유기 발광 다이오드에 구동 전류를 공급하는 구동 트랜지스터;
상기 제1 노드에 연결되는 저장 커패시터;
제1 제어 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터의 소스에 전달하는 주사 트랜지스터;
상기 제1 제어 신호에 의해 동시에 턴 온되고 제2 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하고, 상기 제1 제어 신호에 응답하여 상기 구동 트랜지스터의 상기 게이트와 드레인을 서로 연결하는 스위칭 트랜지스터;
제2 제어 신호에 의해 동시에 턴 온되고 제3 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하고, 상기 제2 제어 신호에 응답하여 상기 제1 노드에 제1 전압을 인가하고, 한 프레임 내에서 상기 스위칭 트랜지스터보다 먼저 턴 오프되는 게이트 초기화 트랜지스터;
제3 제어 신호에 응답하여 상기 유기 발광 다이오드의 애노드에 상기 제1 전압을 인가하는 애노드 초기화 트랜지스터; 및
제4 제어 신호에 응답하여 상기 구동 트랜지스터에 구동 전압을 전달하고 상기 구동 트랜지스터로부터의 상기 구동 전류를 상기 유기 발광 다이오드에 전달하는 한 쌍의 발광 제어 트랜지스터; 및
상기 제2 노드에 연결되고, 상기 제2 제어 신호에 응답하여 상기 제2 노드에 상기 제1 전압을 인가하는 전류 패스(current path) 회로를 포함하고,
턴 오프 레벨을 갖는 상기 제2 제어 신호에 의해 상기 한 쌍의 발광 제어 트랜지스터들이 턴 오프될 때, 상기 제2 제어 신호, 상기 제1 제어 신호, 및 상기 제3 제어 신호가 순차적으로 턴 온 레벨을 갖는 유기 발광 표시 장치.
제1 항에 있어서,
상기 스위칭 트랜지스터는 상기 제1 제어 신호의 라이징 에지에 응답하여 턴 오프되고,
상기 제2 노드는 상기 제1 제어 신호의 라이징 에지에 커플링되어, 상기 스위칭 트랜지스터가 턴 오프될 때 상기 제2 노드의 전위가 상승하는 유기 발광 표시 장치.
제1 항에 있어서,
상기 전류 패스 회로는 상기 제2 노드와 상기 제3 노드를 전기적으로 직접 연결하는 유기 발광 표시 장치.
제1 항에 있어서,
서로 인접하는 제1 및 제2 화소를 포함하고,
상기 제1 및 제2 화소 각각은, 상기 유기 발광 다이오드, 상기 구동 트랜지스터, 상기 저장 커패시터, 상기 스위칭 트랜지스터, 상기 주사 트랜지스터, 및 상기 게이트 초기화 트랜지스터를 포함하고,
상기 전류 패스 회로는 상기 제1 화소의 제2 노드와 상기 제2 화소의 제3 노드를 전기적으로 직접 연결하는 유기 발광 표시 장치.
제1 항에 있어서,
상기 전류 패스 회로는 상기 제2 제어 신호에 응답하여 상기 제2 노드에 상기 제1 전압을 인가하고 한 프레임 내에서 상기 스위칭 트랜지스터보다 먼저 턴 오프되는 전류 패스 트랜지스터를 포함하는 유기 발광 표시 장치.
서로 인접하는 제1 및 제2 화소; 및
상기 제1 및 제2 화소 사이에 연결되는 전류 패스 회로를 포함하고,
상기 제1 및 제2 화소 각각은,
유기 발광 다이오드;
제1 노드에 연결되는 게이트를 갖고, 상기 게이트의 전압에 따라 상기 유기 발광 다이오드에 구동 전류를 공급하는 구동 트랜지스터;
상기 제1 노드에 연결되는 저장 커패시터;
제1 제어 신호에 응답하여 데이터 전압을 상기 구동 트랜지스터의 소스에 전달하는 주사 트랜지스터;
상기 제1 제어 신호에 의해 동시에 턴 온되고 제2 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하고, 상기 제1 제어 신호에 응답하여 상기 구동 트랜지스터의 상기 게이트와 드레인을 서로 연결하는 스위칭 트랜지스터; 및
제2 제어 신호에 의해 동시에 턴 온되고 제3 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하고, 상기 제2 제어 신호에 응답하여 상기 제1 노드에 제1 전압을 인가하고, 한 프레임 내에서 상기 스위칭 트랜지스터보다 먼저 턴 오프되는 게이트 초기화 트랜지스터를 포함하고,
상기 전류 패스 회로는 상기 제1 화소의 상기 제2 노드와 상기 제2 화소의 상기 제3 노드를 전기적으로 직접 연결하는 유기 발광 표시 장치.
유기 발광 다이오드;
제1 노드에 연결되는 게이트를 갖고, 상기 게이트의 전압에 따라 상기 유기 발광 다이오드에 구동 전류를 공급하는 구동 트랜지스터;
상기 제1 노드에 연결되는 저장 커패시터;
제1 제어 신호에 응답하여 상기 제1 노드에 데이터 전압을 전달하도록 데이터 라인과 상기 제1 노드에 사이에 직접 연결되고, 상기 제1 제어 신호에 의해 동시에 턴 온되고 제2 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하는 스위칭 트랜지스터; 및
제2 제어 신호에 응답하여 상기 제2 노드에 제1 전압을 인가하는 전류 패스 트랜지스터를 포함하는 유기 발광 표시 장치.
제7 항에 있어서,
한 프레임 내에서 상기 전류 패스 트랜지스터는 상기 스위칭 트랜지스터보다 먼저 턴 오프되는 유기 발광 표시 장치.
제7 항에 있어서,
상기 제1 전압의 레벨은 상기 제1 노드의 전압 레벨보다 낮게 설정되는 유기 발광 표시 장치.
제7 항에 있어서,
상기 제2 제어 신호에 응답하여 상기 유기 발광 다이오드의 애노드에 상기 제1 전압을 인가하는 애노드 초기화 트랜지스터를 더 포함하는 유기 발광 표시 장치.
유기 발광 다이오드;
제1 노드에 연결되는 게이트를 갖고, 상기 게이트의 전압에 따라 상기 유기 발광 다이오드에 구동 전류를 공급하는 구동 트랜지스터;
상기 제1 노드에 연결되는 저장 커패시터;
제1 제어 신호에 응답하여 상기 제1 노드에 데이터 전압을 전달하도록 데이터 라인과 상기 제1 노드에 사이에 직접 연결되고, 상기 제1 제어 신호에 의해 동시에 턴 온되고 제2 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하는 스위칭 트랜지스터;
제2 제어 신호에 의해 동시에 턴 온되고 제3 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하고, 상기 제2 제어 신호에 응답하여 상기 유기 발광 다이오드의 애노드에 제1 전압을 인가하고, 한 프레임 내에서 상기 스위칭 트랜지스터보다 먼저 턴 오프되는 애노드 초기화 트랜지스터; 및
상기 제2 노드와 상기 제3 노드를 전기적으로 직접 연결하는 전류 패스 회로를 포함하는 유기 발광 표시 장치.
유기 발광 다이오드;
제1 노드에 연결되는 게이트를 갖고, 상기 게이트의 전압에 따라 상기 유기 발광 다이오드에 구동 전류를 공급하는 구동 트랜지스터;
제1 제어 신호에 의해 동시에 턴 온되고 제2 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하고, 상기 제1 제어 신호에 응답하여 상기 구동 트랜지스터의 상기 게이트와 드레인을 서로 연결하는 스위칭 트랜지스터;
데이터 라인과 제3 노드 사이에 직접 연결되고, 상기 제1 제어 신호에 응답하여 데이터 전압을 상기 제3 노드에 전달하는 주사 트랜지스터;
상기 제1 노드와 상기 제3 노드 사이에 직접 연결되는 저장 커패시터;
제2 제어 신호에 응답하여 상기 유기 발광 다이오드의 애노드에 제1 전압을 인가하는 애노드 초기화 트랜지스터; 및
상기 제2 노드에 연결되는 전류 패스(current path) 회로를 포함하고,
상기 전류 패스 회로는 상기 제2 제어 신호에 응답하여 상기 제2 노드에 상기 제1 전압을 인가하는 전류 패스 트랜지스터를 포함하는
유기 발광 표시 장치.
제12 항에 있어서,
상기 애노드 초기화 트랜지스터는 상기 제2 제어 신호에 의해 동시에 턴 온되고 제4 노드를 통해 서로 직렬로 연결되는 한 쌍의 트랜지스터들을 포함하고,
상기 전류 패스 트랜지스터는 상기 애노드 초기화 트랜지스터의 상기 한 쌍의 트랜지스터들 중 하나이고,
상기 제2 노드와 상기 제4 노드는 서로 전기적으로 직접 연결되는 유기 발광 표시 장치.
제12 항에 있어서,
상기 전류 패스 트랜지스터는 한 프레임 내에서 상기 스위칭 트랜지스터보다 먼저 턴 오프되는 유기 발광 표시 장치.
제14 항에 있어서,
제3 제어 신호에 응답하여 상기 제3 노드에 상기 제1 전압을 인가하는 기준 전압 인가 트랜지스터; 및
상기 제3 제어 신호에 응답하여 상기 구동 트랜지스터로부터의 상기 구동 전류를 상기 유기 발광 다이오드에 전달하는 발광 제어 트랜지스터를 더 포함하는 유기 발광 표시 장치.
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