KR20220093905A - 표시장치 - Google Patents

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Abstract

본 개시는 내부 보상회로를 갖는 표시장치로서, 데이터 전압 및 기준 전압을 공급하는 데이터 라인을 분리하여 구성함으로써 고속 구동이 가능하고, 발광 소자의 발광을 제어하는 트랜지스터를 복수개로 구성하고 개별 제어함으로써 구동 트랜지스터의 히스테리시스를 완화시키는 온-바이어스 스트레스 구동이 가능하다.

Description

표시장치{Display Device}
본 개시는 전계 발광 소자를 포함하는 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 이 중에서, 액티브 매트릭스 타입(active matrix type)의 유기발광 표시장치는 스스로 발광하는, 대표적인 전계 발광 다이오드인, 유기 발광 다이오드(OLED: Organic Light Emitting Diode)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
상기의 장점을 가지는 유기 발광 표시장치는 공정 편차 등의 이유로 픽셀 마다 구동 TFT의 문턱 전압(Vth) 및 이동도(mobility)와 같은 특성 차이가 발생하고, 고전위 전압(VDD)의 전압 강하가 발생하여 유기 발광 소자를 구동하는 전류량이 달라짐으로써 픽셀들 간에 휘도 편차가 발생하게 된다.
일반적으로, 초기의 구동 TFT의 특성 차이로 인해 화면에 의도치 않았던 얼룩이나 무늬가 발생되는 문제점이 있고, 유기 발광 소자를 구동하면서 발생하는 구동 TFT의 열화로 인한 특성 차이는 유기 발광 표시 패널의 수명을 감소시키거나 잔상을 발생시키는 문제점이 있다. 이에, 구동 TFT의 특성 편차를 보상하고, 고전위 전압(VDD)의 전압 강하를 보상하는 보상 회로를 도입함으로써, 픽셀 간의 휘도 편차를 줄여 화질을 향상시키고자 하는 시도가 계속되고 있다.
이에, 유기 발광 표시장치의 구동 방식을 다양하게 변경함으로써 유기 발광 표시장치의 소비전력을 저감시키고자 하였다. 이러한 구동 방식 중 하나는 유기 발광 표시장치를 구동하는 주파수를 기본 구동 주파수보다 감소시키고 발광 상태를 수평 홀딩하는 구간을 길게 제어한다.
다만 이러한 구동 방식에서 낮은 계조를 표현할 경우, 유기 발광 소자의 문턱 전압(Vth)으로 인해 정상 휘도 출력까지 일정 시간이 지연되는 문제점이 발생하였다. 이러한 출력 휘도 지연 현상은 표시 패널에 플리커를 발생시키는 원인이 된다.
본 개시는 내부 보상회로를 갖는 표시장치로서, 데이터 전압 및 기준 전압을 공급하는 데이터 라인을 분리하여 구성함으로써, 고속 구동이 가능하고 전력 소모를 절감할 수 있는 표시장치를 제공하는 것을 목적으로 한다.
또한, 실시예에 따른 표시장치는. 발광 소자의 발광을 제어하는 트랜지스터를 복수개로 구성하고 개별 제어함으로써, 구동 트랜지스터의 히스테리시스를 완화시키는 온-바이어스 스트레스를 구동하는 것을 목적으로 한다.
본 개시는 다음과 같은 다양한 실시예를 가진다.
실시예에 따른 표시장치는 다수의 스캔 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 표시패널; 상기 다수의 스캔 라인을 구동하는 스캔 구동부; 및상기 다수의 데이터 라인을 구동하는 데이터 구동부; 를 포함하고, 상기 다수의 서브픽셀 각각은 발광 소자; 고전위 전압에 연결된 제1 노드, 게이트 노드인 제2 노드, 및 상기 발광 소자의 애노드 전극에 전기적으로 연결된 제3 노드를 포함하여, 상기 발광 소자를 구동하는 구동 트랜지스터; 상기 제1 노드와 상기 고전위 전압 사이에 전기적으로 연결된 제3-1 트랜지스터; 상기 제2 노드와 제1-1 데이터 라인 사이에 전기적으로 연결된 제1-1 트랜지스터; 상기 제2 노드와 제1-2 데이터 라인 사이에 전기적으로 연결된 제1-2 트랜지스터; 상기 제3 노드와 초기화 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터; 일단이 상기 제2 노드에 연결되고 타단이 상기 애노드 전극에 연결된 제1 커패시터; 및 일단이 상기 고전위 전압에 연결되고 타단이 상기 애노드 전극에 연결된 제2 커패시터; 를 포함하는 것을 특징으로 한다.
상기 표시장치는 리프레시 구간과 수평 홀딩 구간으로 분할 구동하고, 상기 리프레시 구간은 제1 구간, 제2 구간, 제3 구간 및 제4 구간을 포함하는 것을 특징으로 한다.
상기 표시장치는 상기 제1 구간에서, 상기 제1-1 트랜지스터는 턴 오프 동작하고, 상기 제1-2 트랜지스터는 턴 온 동작하고, 상기 제2 트랜지스터는 턴 온 동작하고, 상기 제3-1 트랜지스터는 턴 오프 동작하는 것을 특징으로 한다.
상기 표시장치는 상기 제2 구간에서, 상기 제1-1 트랜지스터는 턴 오프 동작하고, 상기 제1-2 트랜지스터는 턴 온 동작하고, 상기 제2 트랜지스터는 턴 오프 동작하고, 상기 제3-1 트랜지스터는 턴 온 동작하는 것을 특징으로 한다.
상기 표시장치는 상기 제3 구간에서, 상기 제1-1 트랜지스터는 턴 온 동작하고, 상기 제1-2 트랜지스터는 턴 오프 동작하고, 상기 제2 트랜지스터는 턴 오프 동작하고, 상기 제3-1 트랜지스터는 턴 오프 동작하는 것을 특징으로 한다.
상기 표시장치는 상기 제4 구간에서, 상기 제1-1 트랜지스터, 상기 제1-2 트랜지스터, 및 상기 제2 트랜지스터는 턴 오프 동작하고, 상기 제3-1 트랜지스터는 턴 온 동작하는 것을 특징으로 한다.
상기 서브픽셀 각각은 상기 제3 노드와 상기 애노드 전극 사이에 전기적으로 연결된 제3-2 트랜지스터; 를 더 포함하는 것을 특징으로 한다.
상기 리프레시 구간은 상기 제2 구간 이전에 바이어스 구간을 더 포함하고,상기 바이어스 구간에서 상기 제1-1 트랜지스터는 턴 오프 동작하고, 상기 제1-2 트랜지스터는 턴 오프 동작하고, 상기 제2 트랜지스터는 턴 온 동작하고, 상기 제3-1 트랜지스터는 턴 오프 동작하고, 상기 제3-2 트랜지스터는 턴 오프 동작하는 것을 특징으로 한다.
상기 바이어스 구간은 상기 제1 구간 및 상기 제2 구간 사이에 있는 것을 특징으로 한다.
상기 바이어스 구간은 상기 제1 구간 이전에 있는 것을 특징으로 한다.
실시예에 따른 표시장치는 데이터 전압 및 기준 전압을 공급하는 데이터 라인을 분리하여 구성함으로써, 고속 구동이 가능하고 전력 소모를 절감할 수 있다.
또한, 실시예에 따른 표시장치는 발광 소자의 발광을 제어하는 발광 제어 트랜지스터를 복수개로 구성하고 개별 제어함으로써, 구동 트랜지스터의 히스테리시스를 완화시키는 온-바이어스 스트레스 구동이 가능하다.
도 1은 일 실시예에 따른 표시장치를 설명하기 위한 개략적인 블록도이다.
도 2는 일 실시예에 따른 표시장치의 저속 구동 모드에 의한 스캔 신호를 나타내는 파형도이다.
도 3은 비교예에 따른 4T2C 서브 픽셀의 회로 구성도이다.
도 4는 초기화 구간에서 도 3에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
도 5는 샘플링 구간에서 도 3에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
도 6은 데이터 기입 구간에서 도 3에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
도 7은 발광 구간에서 도 3에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
도 8은 일 실시예에 따른 6T2C 서브 픽셀의 회로 구성도이다.
도 9는 온-바이어스 스트레스 구간에서 도 8에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
도 10은 초기화 구간에서 도 8에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
도 11은 샘플링 구간에서 도 8에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
도 12는 데이터 기입 구간에서 도 8에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
도 13은 발광 구간에서 도 8에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 일 실시예에 따른 표시장치를 설명하기 위한 개략적인 블록도이다.
도 1에 도시된 바와 같이, 일 실시예에 따른 표시장치(100)는 표시패널(110), 타이밍 컨트롤러(120), 스캔 구동부(130) 및 데이터 구동부(140)를 포함한다. 다양한 실시예에 따라 타이밍 컨트롤러(120), 스캔 구동부(130), 데이터 구동부(140)는 하나의 드라이브 IC로 구성될 수도 있다.
표시패널(110)은 다양한 색의 빛을 발광하는 서브 픽셀들(SP)을 포함한다. 서브 픽셀들(SP)에는 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀이 포함되고 경우에 따라 백색 서브 픽셀 등이 포함되기도 한다. 한편, 백색 서브 픽셀이 포함된 표시패널(110)은 각 서브 픽셀들(SP)의 발광층이 적색, 녹색 및 청색을 발광하지 않고 백색을 발광할 수 있다. 이 경우, 백색으로 발광된 빛은 색변환필터(예: RGB 컬러필터)에 의해 적색, 녹색 및 청색으로 변환된다. 각 서브 픽셀들(SP)은 하나의 발광 소자(EL), 발광 소자에 구동 전류를 공급하는 구동 소자(DT), 구동 소자의 구동 전압을 유지시키는 커패시터, 및 적어도 하나의 스위칭 소자를 포함하여 구성될 수 있다. 발광 소자(EL)는 유기 발광 소자(OLED)일 수 있다.
표시패널(110)에 포함된 서브 픽셀들(SP)은 데이터신호(DATA) 및 스캔신호(SCAN)와 더불어 제1전원라인을 통해 공급된 고전위전압(VDD), 제2전원라인을 통해 공급된 저전위전압(VSS) 및 초기화라인을 통해 공급된 초기화전압(Vinit)을 기반으로 구동한다. 표시패널(110)은 데이터 구동부(140) 및 스캔 구동부(130) 등으로부터 공급된 구동신호에 대응하여 빛을 발광하는 서브 픽셀들(SP)을 기반으로 특정 영상을 표시하게 된다.
타이밍 컨트롤러(120)는 외부로부터 공급된 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터 구동부(140)와 스캔 구동부(130)의 동작 타이밍을 제어한다. 타이밍 컨트롤러(120)는 1 수평 기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍 컨트롤러(120)에서 생성되는 제어신호들에는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함된다.
스캔 구동부(130)는 타이밍 컨트롤러(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 게이트 구동전압의 레벨을 시프트시키면서 스캔신호를 생성한다. 스캔 구동부(130)는 표시패널(110)에 포함된 서브 픽셀들(SP)에 연결된 스캔라인들(SL1 ~ SLm)을 통해 스캔신호를 공급한다.
데이터 구동부(140)는 타이밍 컨트롤러(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 컨트롤러(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(140)는 데이터신호(DATA)를 감마 기준전압에 대응하여 디지털신호를 아날로그신호로 변환한다. 데이터 구동부(140)는 표시패널(110)에 포함된 서브 픽셀들(SP)에 연결된 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 공급한다.
일 실시예에 따른 표시장치(100)는 구동 주파수를 가변하면서 구동될 수 있다. 구체적으로, 표시장치(100)에서 타이밍 컨트롤러(120)는 리프레시 레이트(refresh rate) 조절 신호를 통해 리프레시 레이트를 조절하여 표시장치(100)가 구동되는 방식을 조절할 수 있다. 예를 들어, 표시장치(100)는 기준 리프레시 레이트보다 높거나 낮은 리프레시 레이트로 구동될 수 있다. 특히, 기준 리프레시 레이트보다 낮게 표시장치(100)를 구동하는 것을 '저속 구동'('저 리프레시 레이트(low refresh rate) 구동'이라고도 함)이라고 하며, 기준 리프레시 레이트보다 높게 표시장치(100)를 구동하는 것을 '고속 구동'이라 한다.
여기서, 저속 구동이란, 기준 리프레시 레이트인 60Hz보다 낮은 리프레시 레이트로 구동하는 것을 의미하며, 이는 1초 동안 60개의 프레임(frame)보다 적은 개수의 프레임을 출력하도록 표시장치(100)를 구동하는 것을 의미한다. 즉, 리프레시 레이트가 60Hz인 경우에는 1초 동안 60 프레임 수만큼 구동되며, 60Hz보다 낮은 리프레시 레이트로 구동되는 것을 저속 구동이라 한다. 예를 들어, 저속 구동은 리프레시 레이트가 1Hz일 수 있으며, 1Hz 저속 구동은 1초 동안 1 프레임만을 출력할 수 있다. 일 실시예에 따른 표시장치(100)는 저소비 전력 모드로 구동될 수 있으며, 저소비 전력 구동 모드에서 리프레시 레이트는 1 Hz로 낮아질 수 있다.
이하, 도 2를 참고하여, 표시장치에서 저속 구동에 대해 상세히 설명한다.
도 2는 일 실시예에 따른 표시장치의 저속 구동 모드에 의한 스캔 신호를 나타내는 파형도이다.
도 2를 참조하면, 표시장치의 소비전력을 저감하기 위해 저속 구동 모드는 단위 시간 동안 수평 홀딩 구간(Ph)을 길게 제어하고, 리프레시 구간(Pr)을 짧게 제어할 수 있다.
여기서, 수평 홀딩 구간(Ph)이란, 발광 소자(EL)들 각각에 연결된 데이터 라인(DL)들을 통해 데이터 전압(Vdata)은 공급되지 않고 기준 전압(Vref)이 인가되더라도 발광 소자(EL)들이 발광하는 기간이다.
리프레시 구간(Pr)은 수평 홀딩 구간(Ph) 동안 발광 소자(EL)가 발광할 수 있도록 발광 소자(EL)에 초기화 전압(Vinit)을 인가하는 초기화 기간, 발광 소자(EL)에 구동 전류를 공급하는 구동 소자의 문턱 전압(Vth)을 샘플링 또는 센싱하는 샘플링 기간 및 발광 소자(EL)에 연결된 커패시터에 데이터 전압(Vdata)을 저장하는 프로그래밍 기간을 포함한다.
예를 들어, 저속 구동 모드에서 1초 시간 중 리프레시 구간(Pr)을 16.6밀리초(이하, msec) 동안 유지하고, 수평 홀딩 구간(Ph)을 983.4msec 동안 유지할 수 있다. 다만 이에 한정되지 않고, 저속 구동 모드에서 리프레시 구간(Pr)은 복수의 프레임에 해당하는 기간 일 수 있다.
도 2를 참조하면, 스캔 신호는 리프레시 구간(Pr) 동안 스캔 라인(SL) 각각에 순차적으로 시프트 되어 픽셀(P)에 공급된다. 구체적으로, 스캔 신호는 제1 스캔 라인(SL1)부터 제n 스캔 라인(SLn)까지 리프레시 구간(Pr) 동안 순차적으로 시프트 되어 공급된다. 여기서, n은 표시장치에서의 전체 스캔 라인의 개수를 의미한다.
이에 따라, 리프레시 구간(Pr)에서 샘플링하고 프로그래밍한 데이터 전압(Vdata)에 의해 수평 홀딩 구간(Ph) 동안 발광 소자(EL)는 발광한다.
일 실시예에 따른 표시장치(100)는 정지 영상에서 소비 전력을 줄이기 위하여 도 2의 예와 같이 리프레시 레이트를 낮추어 픽셀들을 저속 구동할 수 있다. 이 경우, 데이터 업데이트 주기가 길어지기 때문에 픽셀에서 누설 전류가 발생되면 플리커(flicker)가 보일 수 있다. 픽셀들의 휘도가 주기적으로 변동될 때 플리커가 시인될 수 있다.
도 3은 비교예에 따른 4T2C 서브 픽셀의 회로 구성도이다.
표시패널(110)에 포함된 서브 픽셀(SP)에는 제1 내지 제3 트랜지스터(T1 ~ T3), 발광 소자(EL), 구동 트랜지스터(DT), 제1 및 제2 커패시터(C1, C2)가 포함된 4T(Transistor)2C(Capacitor)로 구성된다.
이하, 서브 픽셀(SP)에 포함된 소자들 간의 접속관계 및 이들의 역할에 대해 간략히 설명하면 다음과 같다.
구동 트랜지스터(DT)는 제1 트랜지스터(T1)와 연결된 제2 노드(N2)인 게이트 노드, 제2 트랜지스터(T2)와 연결된 제3 노드(N3)인 소스 노드 및 제3 트랜지스터(T3)와 연결된 제1 노드(N1)인 드레인 노드를 포함한다.
구체적으로, 구동 트랜지스터(DT)의 게이트 노드는 데이터 전압(Vdata) 및 기준 전압(Vref)을 공급하는 데이터 라인(DL1)에 전기적으로 연결된다. 이에, 구동 트랜지스터(DT)의 게이트 노드는 제1 트랜지스터(T1)의 소스 노드에 연결되어 데이터 전압(Vdata) 및 기준 전압(Vref)을 공급받는다. 구동 트랜지스터(DT)의 드레인 노드는 전원 배선(VL)을 통하여 고전위 전압(VDD)에 전기적으로 연결된다. 이에, 구동 트랜지스터(DT)의 드레인 노드는 제3 트랜지스터(T3)의 소스 노드에 연결되어 고전위 전압(VDD)을 공급받는다. 구동 트랜지스터(DT)의 소스 노드는 발광 소자(EL)와 전기적으로 연결된다. 구체적으로, 구동 트랜지스터(DT)의 소스 노드는 발광 소자(EL)의 애노드와 연결되고, 제2 트랜지스터(T2)의 소스 노드와 연결된다.
이에 따라, 발광 제어 신호(EM)에 의해 제3 트랜지스터(T3)가 턴 온되고 구동 트랜지스터(DT)도 턴 온 되면, 구동 트랜지스터(DT)는 게이트 노드 및 소스 노드에 인가된 전압에 기초하여 발광 소자(EL)에 흐르는 전류의 크기를 제어하여, 발광 소자(EL)의 휘도를 제어한다.
제1 트랜지스터(T1)는 제1 스캔 신호 라인(SL1_1)에 연결된 게이트 노드, 데이터 라인(DL1)에 연결된 드레인 노드 및 구동 트랜지스터(DT)와 연결된 제2 노드(N2)인 소스 노드를 포함한다. 구체적으로, 제1 트랜지스터(T1)의 게이트 노드는 제1 스캔 라인(SL1_1)에 연결되어 제1 스캔 신호(SCAN1)에 의해 턴 온되거나 턴 오프된다. 제1 트랜지스터(T1)의 드레인 노드는 데이터 라인(DL1)에 연결되어 데이터 전압(Vdata) 및 기준 전압(Vref)을 구동 트랜지스터(DT)의 게이트 노드에 전달한다.
이에 따라, 제1 스캔 신호(SCAN1)가 하이 상태인 경우, 제1 트랜지스터(T1)는 턴 온되어 데이터 전압(Vdata) 및 기준 전압(Vref)을 구동 트랜지스터(DT)의 게이트 노드에 공급한다.
제2 트랜지스터(T2)는 제2 스캔 라인(SL1_2)에 연결된 게이트 노드, 초기화 전압 라인(IL)에 연결된 드레인 노드 및 구동 트랜지스터(DT)의 소스 노드와 연결된 소스 노드를 포함한다. 구체적으로, 제2 트랜지스터(T2)의 게이트 노드는 제2 스캔 신호(SCAN2)가 하이 상태인 경우 제2 트랜지스터(T2)가 턴 온 된다. 제2 트랜지스터(T2)는 초기화 전압(Vinit)을 제3 노드(N3)에 공급한다. 이에 따라, 제2 스캔 신호(SCAN2)가 하이 상태인 경우, 제2 트랜지스터(T2)는 턴 온되어 초기화 전압(Vinit)을 제3 노드(N3)에 공급하여, 발광 소자(EL)에 기입된 데이터 전압(Vdata)을 초기화 시킨다.
제3 트랜지스터(T3)는 제3 스캔 라인(SL1_3)에 연결된 게이트 노드, 고전위 전압(VDD)에 연결된 드레인 노드 및 구동 트랜지스터(DT)의 드레인 노드와 연결된 소스 노드를 포함한다. 구체적으로, 제3 트랜지스터(T3)의 게이트 노드는 제3 스캔 라인(SL1_3)에 연결되어, 발광 제어 신호(EM)가 하이 상태인 경우 제3 트랜지스터(T3)는 턴 온 된다. 제3 트랜지스터(T3)의 드레인 노드는 고전위 전압(VDD)에 직접 연결된다. 이에 따라, 발광 제어 신호(EM)가 하이 상태인 경우, 제3 트랜지스터(T3)는 턴 온되어 고전위 전압(VDD)을 구동 트랜지스터(DT)의 드레인 노드에 공급하여, 구동 트랜지스터(DT)가 데이터 전압(Vdata)에 의해 발광 소자(EL)의 전류량을 조절한다.
2개의 커패시터는 구동 트랜지스터(DT)의 게이트 노드 또는 소스 노드에 인가되는 전압을 저장하는 저장 커패시터일 수 있다. 또한, 2개의 커패시터는 구동 트랜지스터(DT)의 소스 노드에서 직렬로 연결된다.
구체적으로, 제1 커패시터(C1)는 구동 트랜지스터(DT)의 게이트 노드인 제2 노드(N2) 및 구동 트랜지스터(DT)의 소스 노드인 제3 노드(N3)와 전기적으로 연결된다. 이에, 제1 커패시터(C1)는 제2 노드(N2) 및 제3 노드(N3)에 인가되는 전압의 차이만큼 전압을 저장한다.
제2 커패시터(C2)는 구동 트랜지스터(DT)의 소스 노드인 제3 노드(N3) 및 고전위 전압(VDD)과 전기적으로 연결된다. 또한, 제2 커패시터(C2)는 제3 노드(N3)에서 제1 커패시터(C1)와 직렬로 연결된다. 이에, 제2 커패시터(C2)는 제1 커패시터(C1)와 함께 전압 분배에 의한 전압을 저장한다.
예를 들어, 제1 커패시터(C1)는 제2 노드(N2) 및 제3 노드(N3)의 전압 차이로 구동 트랜지스터(DT)의 문턱 전압(Vth)을 저장하여 샘플링한다. 또한, 데이터 전압(Vdata)이 인가되는 경우, 제1 커패시터(C1)는 제2 커패시터(C2)와의 전압 분배에 의해 결정되는 전압을 저장하여 프로그래밍한다. 즉, 제1 커패시터(C1) 및 제2 커패시터(C2)는 소스 팔로워(source-follower) 방식으로 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링한다. 제2 노드(N2) 및 제3 노드(N3)의 전위가 변하는 경우, 제1 커패시터(C1) 및 제2 커패시터(C2)는 전압 분배를 통해 제2 노드(N2) 및 제3 노드(N3)의 전위를 각각 저장한다.
서브 픽셀(SP)은 초기화 단계(Initial), 샘플링 단계(Sampling) 및 데이터 기입 단계(Data Writing)를 거친 이후 빛을 발광(Emission)하게 되는데, 이에 대해 설명을 구체화하면 다음과 같다.
초기화 구간(Ti: Term initial)
도 4는 초기화 구간에서 도 3에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
먼저, 초기화 구간(Ti)이 시작되는 순간 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)가 라이징되어 하이 상태로 된다. 이와 동시에 발광 제어 신호(EM)는 폴링되어 로우 상태로 된다. 이에, 초기화 구간(Ti) 동안 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴 온되고, 제3 트랜지스터(T3)는 턴 오프된다. 이에 따라, 제1 트랜지스터(T1)에 의해 데이터 라인(DL)으로부터 기준 전압(Vref)이 제2 노드(N2)에 공급된다. 또한, 제2 트랜지스터(T2)에 의해 초기화 전압 라인(IL)으로부터 초기화 전압(Vinit)이 제3 노드(N3)에 공급된다. 즉, 구동 트랜지스터(DT)의 소스 노드인 제3 노드(N3)에 초기화 전압(Vinit)이 공급됨에 따라, 발광 소자(EL)에 기입된 데이터 전압(Vdata)이 초기화된다.
샘플링 구간(Ts: Term sampling)
도 5는 샘플링 구간에서 도 3에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
샘플링 구간(Ts) 동안, 제1 스캔 신호(SCAN1)는 하이 상태로 유지되고, 제2 스캔 신호(SCAN2)는 로우 상태를 유지한다. 샘플링 구간(Ts)이 시작되는 순간 발광 제어 신호(EM)는 라이징되어 샘플링 구간(Ts) 동안 하이 상태를 유지한다. 이에, 샘플링 구간(Ts) 동안 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 턴 온되고, 제2 트랜지스터(T2)는 턴 오프된다. 이에 따라, 턴 온된 제1 트랜지스터(T1)를 통해 기준 전압(Vref)이 제2 노드(N2)로 공급되고, 턴 온된 제3 트랜지스터(T3)를 통해 고전위 전압(VDD)이 구동 트랜지스터(DT)의 드레인 노드로 공급된다. 즉, 샘플링 구간(Ts) 동안 제2 노드(N2)의 전압은 기준 전압(Vref)으로 유지되고, 제3 노드(N3)의 전압은 구동 트랜지스터(DT)의 드레인-소스 간 전류(이하, Ids라고 함)에 의해 상승한다. 여기서, 소스 팔로워(source-follower) 방식에 의해 구동 트랜지스터(DT)의 게이트-소스 간 전압(이하, Vgs라 함)은 구동 트랜지스터(DT)의 문턱 전압(Vth)으로 샘플링된다. 이와 같이 샘플링된 구동 트랜지스터(DT)의 문턱 전압(Vth)은 제1 커패시터(C1)에 저장된다. 이에, 샘플링 구간(Ts) 동안 제2 노드(N2)의 전압은 기준 전압(Vref)이고, 제3 노드(N3)의 전압은 Vref-Vth이다.
데이터 기입 구간(Tw: Term data Writing)
도 6은 데이터 기입 구간에서 도 3에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
데이터 기입 구간(Tw) 동안 제1 스캔 신호(SCAN1)는 하이 상태로 유지되고, 제2 스캔 신호(SCAN2)는 로우 상태를 유지한다. 데이터 기입 구간(Tw)이 시작되는 순간 발광 제어 신호(EM)는 폴링되어 데이터 기입 구간(Tw) 동안 로우 상태를 유지한다. 이에, 데이터 기입 구간(Tw) 동안 제1 트랜지스터(T1)만 턴 온되고, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 턴 오프된다. 이에 따라, 턴 온된 제1 트랜지스터(T1)를 통해 데이터 전압(Vdata)이 제2 노드(N2)로 공급되고, 구동 트랜지스터(DT)의 드레인 노드 및 소스 노드는 플로팅 된다.
데이터 기입 구간(Tw) 동안 제2 노드(N2)에 데이터 전압(Vdata)이 공급됨으로써, 제2 노드(N2)의 전압 변화량은 제1 커패시터(C1) 및 제2 커패시터(C2) 사이에서 전압 분배된다. 제2 노드(N2)의 전압은 전압 분배된 전압값으로 결정된다.
구체적으로, 제2 노드(N2)의 전압 변화량은 Vdata-Vref이고, 직렬로 연결된 제1 커패시터(C1) 및 제2 커패시터(C2) 사이의 전압 분배로 인해, 데이터 기입 구간(Tw) 동안 제2 노드(N2)에서의 전압 변화량은 C1/(C1+C2)*(Vdata-Vref)이다. 즉, 제2 노드(N2)의 전압은 샘플링 구간(Ts)에서 결정된 Vref-Vth에 데이터 기입 구간(Tw) 동안 제2 노드(N2)에서의 전압 변화량인 C1/(C1+C2)*(Vdata-Vref)을 더한 값이 된다. 다시 말해, 데이터 기입 구간(Tw)에서 제2 노드(N2)의 전압은 (Vref-Vth)+C1/(C1+C2)*(Vdata-Vref)이고, 구동 트랜지스터(DT)의 Vgs는 (1- C1/(C1+C2))*(Vdata-Vref)+Vth로 어드레스 된다.
발광 구간 (Te: Term emission)
도 7은 발광 구간에서 도 3에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
발광 구간(Te) 동안, 제1 스캔 신호(SCAN1)는 로우 상태를 유지하고, 제2 스캔 신호(SCAN2)도 로우 상태를 유지한다. 발광 구간(Te)이 시작되는 순간 발광 제어 신호(EM)는 라이징되어 발광 구간(Te) 동안 하이 상태를 유지한다.
이에, 발광 구간(Te) 동안 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴 오프되고, 제3 트랜지스터(T3)는 턴 온된다. 이에 따라, 턴 온된 제3 트랜지스터(T3)를 통해 고전위 전압(VDD)이 구동 트랜지스터(DT)의 드레인 노드로 공급되고, Vds>Vgs>Vth가 되어 구동 트랜지스터(DT)를 통해 발광 소자(EL)로 전류가 흐른다.
구체적으로, 발광 구간(Te) 동안 구동 트랜지스터(DT)의 Vgs에 의해 발광 소자(EL)에 흐르는 전류(Id)가 조절되고, Id에 의해 발광 소자(EL)가 발광하여 휘도가 상승하게 된다. 이와 같이 발광 구간(Te) 동안 발광 소자(EL)에 흐르는 전류(Id)는 다음 [수학식 1]과 같다.
Figure pat00001
여기서, k는 픽셀 회로의 다양한 요인이 반영된 비례 상수이고, C= C1/(C1+C2)이다. [수학식 1]을 검토해보면, [수학식 1]에서 Vth가 소거되어, 발광 소자(EL)에 흐르는 전류(Id)는 구동 트랜지스터(DT)의 문턱 전압(Vth)의 영향을 받지 않는다. 따라서 각 픽셀별 구동 트랜지스터(DT)의 편차를 보상하여, 픽셀 간의 휘도 편차를 줄여 화질을 향상시킬 수 있게 된다.
그러나 도 3의 비교예에 따른 4T2C 서브 픽셀의 회로는 다음의 문제가 있다.
구동 트랜지스터(DT)의 게이트 노드(N2)에 공급되는 데이터 전압(Vdata) 및 기준 전압(Vref)이 하나의 데이터 라인(DL1)을 통하여 공급되기 때문에, 고속 구동에 대응하기 어렵고, 전력 소모가 낭비되는 단점이 있다. 왜냐하면 데이터 전압(Vdata) 및 기준 전압(Vref)으로 전압 변동량이 크기 때문에 각각의 데이터 라인(DL1)간의 기생캡 영향에 의해서 딜레이가 발생할 수 있어서 고속 구동이 어렵다. 또한 데이터 전압(Vdata) 및 기준 전압(Vref) 간의 큰 전압 변동량은 전력 손실을 발생하게 되는 문제가 있다.
도 8은 일 실시예에 따른 6T2C 서브 픽셀의 회로 구성도이다.
표시패널(110)에 포함된 서브 픽셀(SP)에는 제1 내지 제3 트랜지스터(T1 ~ T3), 발광 소자(EL), 구동 트랜지스터(DT), 제1 및 제2 커패시터(C1, C2)가 포함된 6T(Transistor)2C(Capacitor)로 구성된다.
도 8의 실시예에 따른 6T2C의 서브 픽셀은 도 3의 비교예와 대비하여 데이터 전압(Vdata) 및 기준 전압(Vref)을 공급하는 데이터 라인을 제1 데이터 라인(DL1a) 및 제2 데이터 라인(DL1b)으로 분리하였다는데 있다. 제1 데이터 라인(DL1a) 및 제2 데이터 라인(DL1b)으로 분리하여 구동할 수 있으므로, 데이터 배선의 충전 및 방전 시간이 감소하여 고속 구동 및 전력 소모를 저감할 수 있다.
또한 제3 노드(N3)와 발광 소자(EL)사이에 발광 소자(EL)의 발광을 제어하는 제3-2 트랜지스터(T3b)를 추가 구성한 점에 차이가 있다. 즉 각각의 서브 픽셀은 구동 트랜지스터(DT) 및 발광 소자(EL)와 직렬로 결합되는 제3-1 트랜지스터(T3a) 및 제3-2 트랜지스터(T3b)를 가질 수 있다. 발광 소자(EL)의 발광을 제어하는 제3-1 트랜지스터(T3a) 및 제3-2 트랜지스터(T3b)가 개별적으로 제어되는 경우, 온 바이어스 스트레스(OBS)가 서브 픽셀의 구동 트랜지스터(DT)에 효과적으로 인가될 수 있다.
이하, 도 8의 실시예에 따른 서브 픽셀(SP)에 포함된 소자들 간의 접속관계 및 이들의 역할에 대해 간략히 설명하면 다음과 같다.
구동 트랜지스터(DT)는 제2 노드(N2)인 게이트 노드, 제3 노드(N3)인 소스 노드 및 제1 노드(N1)인 드레인 노드를 포함한다.
제1 노드(N1)는 제3-1 트랜지스터(T3a)와 연결된다. 이에 구동 트랜지스터(DT)의 드레인 노드는 전원 배선(VL)을 통하여 고전위 전압(VDD)에 전기적으로 연결된다.
제2 노드(N2)는 제1-1 트랜지스터(T1a)와 제1-2 트랜지스터(T1b)와 제1 커패시터(C1)에 연결된다. 제2 노드(N2)는 제1-1 트랜지스터(T1a)의 소스 노드에 연결되어 데이터 전압(Vdata)을 공급하는 제1 데이터 라인(DL1a)에 전기적으로 연결된다. 또한 제2 노드(N2)는 제1-2 트랜지스터(T1b)의 소스 노드에 연결되어 기준 전압(Vref)을 공급하는 제2 데이터 라인(DL1b)에 전기적으로 연결된다.
제3 노드(N3)는 제2 트랜지스터(T2)와 제3-2 트랜지스터(T3b)와 연결된다. 제3 노드(N3)는 제2 트랜지스터(T2)의 소스 노드에 연결되어 초기화 전압(Vinit)을 공급하는 초기화 전압 라인(IL)에 전기적으로 연결된다. 또한 제3 노드(N3)는 제3-2 트랜지스터(T3b)의 드레인 노드에 연결된다.
제1-1 트랜지스터(T1a)는 제1-1 스캔 신호 라인(SL1_1a)에 연결된 게이트 노드, 제1 데이터 라인(DL1a)에 연결된 드레인 노드 및 구동 트랜지스터(DT)와 연결된 제2 노드(N2)인 소스 노드를 포함한다. 구체적으로 제1-1 트랜지스터(T1a)는 제1-1 스캔 신호(SCAN1a)에 의해 턴온 되거나 턴 오프된다. 제1-1 트랜지스터(T1a)의 드레인 노드는 제1 데이터 라인(DL1a)에 연결되어 데이터 전압(Vdata)을 제2 노드(N2)에 연결된 구동 트랜지스터(DT)의 게이트 노드에 공급한다.
제1-2 트랜지스터(T1b)는 제1-2 스캔 신호 라인(SL1_1b)에 연결된 게이트 노드, 제2 데이터 라인(DL1b)에 연결된 드레인 노드 및 구동 트랜지스터(DT)와 연결된 제2 노드(N2)인 소스 노드를 포함한다. 구체적으로 제1-2 트랜지스터(T1b)는 제1-2 스캔 신호(SCAN1b)에 의해 턴온 되거나 턴 오프된다. 제1-2 트랜지스터(T1b)의 드레인 노드는 제1 데이터 라인(DL1a)에 연결되어 기준 전압(Vref)을 제2 노드(N2)에 연결된 구동 트랜지스터(DT)의 게이트 노드에 공급한다.
제2 트랜지스터(T2)는 제2 스캔 라인(SL1_2)에 연결된 게이트 노드, 초기화 전압 라인(IL)에 연결된 드레인 노드 및 구동 트랜지스터(DT)의 소스 노드와 연결된 제3 노드(N3)인 소스 노드를 포함한다. 구체적으로, 제2 트랜지스터(T2)는 제2 스캔 신호(SCAN2)에 의해 턴 온 되거나 턴 오프 된다. 제2 트랜지스터(T2)의 드레인 노드는 초기화 전압 라인(IL)에 연결되어 초기화 전압(Vinit)을 제3 노드(N3)에 연결된 구동 트랜지스터(DT)의 소스 노드에 공급한다.
제3-1 트랜지스터(T3a)는 제3-1 스캔 라인에 연결된 게이트 노드, 고전위 전압(VDD)에 연결된 드레인 노드 및 구동 트랜지스터(DT)의 드레인 노드와 연결된 제1 노드(N1)인 소스 노드를 포함한다. 구체적으로 제3-1 트랜지스터(T3a)는 제1 발광 제어 신호(EM1)에 의해 턴 온 되거나 턴 오프 된다. 제3-1 트랜지스터(T3a)의 드레인 노드는 전원 배선(VL)에 연결되어 고전위 전압(VDD)을 제1 노드(N1)에 연결된 구동 트랜지스터(DT)의 드레인 노드에 공급한다.
제3-2 트랜지스터(T3b)는 제3-2 스캔 라인에 연결된 게이트 노드, 구동 트랜지스터(DT)의 소스 노드와 연결된 제3 노드(N3)인 드레인 노드 및 발광 소자와 연결된 제4 노드(N4)인 소스 노드를 포함한다. 상기 제4 노드(N4)와 연결된 발광 소자의 전극은 애노드 전극일 수 있다. 구체적으로 제3-2 트랜지스터(T3b)는 제2 발광 제어 신호(EM2)에 의해 턴 온 되거나 턴 오프 된다.
2개의 커패시터는 구동 트랜지스터(DT)의 게이트 노드 또는 소스 노드에 인가되는 전압을 저장하는 저장 커패시터일 수 있다. 또한, 2개의 커패시터는 제 4 노드(N4)에서 직렬로 연결된다.
제1 커패시터(C1)는 구동 트랜지스터(DT)의 게이트 노드인 제2 노드(N2) 및 제4 노드(N4)에 전기적으로 연결된다. 제3 노드(N3)와 제4 노드(N4)는 제3-2 트랜지스터(T3b)가 턴 온 됨에 따라 전기적으로 연결될 수 있다. 이에, 제1 커패시터(C1)는 제2 노드(N2) 및 제3 노드(N3)에 인가되는 전압의 차이만큼 전압을 저장할 수 있다.
제2 커패시터(C2)는 제4 노드(N4) 및 고전위 전압(VDD)과 전기적으로 연결된다. 제3 노드(N3)와 제4 노드(N4)는 제3-2 트랜지스터(T3b)가 턴 온 됨에 따라 전기적으로 연결될 수 있다. 또한, 제2 커패시터(C2)는 제4 노드(N4)에서 제1 커패시터(C1)와 직렬로 연결된다. 이에, 제2 커패시터(C2)는 제1 커패시터(C1)와 함께 전압 분배에 의한 전압을 저장한다.
도 8의 실시예에 따른 서브 픽셀(SP)은 온-바이어스 스트레스(OBS) 단계, 초기화 단계(Initial), 샘플링 단계(Sampling) 및 데이터 기입 단계(Data Writing)를 거친 이후 빛을 발광(Emission)하게 되는데, 이에 대해 설명을 구체화하면 다음과 같다.
온-바이어스 스트레스 구간 (OBS: On Bias Stress)
도 9는 온-바이어스 스트레스 구간에서 도 8에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
도 8의 실시예에 따른 6T2C의 서브 픽셀은 도 3의 비교예와 대비하여 제3 노드(N3)와 발광 소자(EL)사이에 발광 소자(EL)의 발광을 제어하는 제3-2 트랜지스터(T3b)를 추가 구성한 점에 특징이 있다. 발광 소자(EL)의 발광을 제어하는 제3-1 트랜지스터(T3a) 및 제3-2 트랜지스터(T3b)가 개별적으로 제어되는 경우, 온 바이어스 스트레스(OBS)가 서브 픽셀의 구동 트랜지스터(DT)에 효과적으로 인가될 수 있다.
구동 트랜지스터(DT)의 임계 전압은 구동 트랜지스터(DT)의 게이트-소스 전압 Vgs의 전류 값에 따라 변할 수 있다. 예를 들어, 구동 트랜지스터(DT) 임계 전압은 Vgs가 로우(low)로부터 하이(high)로 상승되고 있을 때 제1 평균 레벨을 나타낼 수 있지만, Vgs가 하이로부터 로우로 낮춰질 때 제1 평균 레벨과는 상이한 제2 평균 레벨을 나타낼 수 있다. Vgs 값에 대한 임계 전압의 이러한 의존성은 때때로 트랜지스터 "히스테리시스" 로 지칭된다.
온-바이어스 스트레스 단계는 이러한 "히스테리시스" 특성으로 인한 구동 트랜지스터(DT)의 문턱 전압(Vth)의 변동을 억제하기 위해 주기적으로 구동 트랜지스터(DT)에 턴 온 바이어스를 인가하여 히스테리시스에 의한 플리커 현상을 억제하기 위한 기술이다.
따라서, 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링하기 전에 구동 트랜지스터(DT)의 Vgs를 특정 전압으로 바이어스하기 위해 온-바이어스 스트레스 단계를 수행하는 것은 히스테리시스를 완화시키고 제1 프레임 응답을 개선시키는 것을 도울 수 있다. 따라서, 온-바이어스 스트레스 단계는 비 발광 페이즈들 동안 적합한 바이어스 전압을 직접 구동 트랜지스터(DT)에 인가하는 동작으로서 정의될 수 있다.
온-바이어스 스트레스 단계는 샘플링 구간 이전에 수행되어야 한다. 다양한 실시예에 따라 온-바이어스 스트레스 단계는 초기화 구간 이전에 수행되거나, 또는 초기화 구간 및 샘플링 구간 사이에서 수행될 수 있다. 본 개시는 온-바이어스 스트레스 단계가 초기화 구간 이전에 수행되는 것을 예시적으로 설명하나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
온-바이어스 스트레스 구간이 시작되는 순간 제1-1 스캔 신호(SCAN1a) 및 제1-2 스캔 신호(SCAN1b)는 로우 상태이다. 제2 스캔 신호(SCAN2)는 라이징되어 하이 상태가 된다. 이와 동시에 제1, 2 발광제어 신호는 폴링되어 로우 상태가 된다.
이에 온-바이어스 스트레스 구간 동안 제2 트랜지스터(T2)는 턴 온되고, 제1-1 트랜지스터(T1a), 제1-2 트랜지스터(T1b), 제3-1 트랜지스터(T3a), 및 제3-2 트랜지스터(T3b)는 턴 오프된다. 이에 따라 제2 트랜지스터(T2)에 의해 초기화 라인으로부터 초기화 전압(Vinit)이 제3 노드(N3)에 공급된다.
초기화 구간(Ti: Term initial)
도 10은 초기화 구간에서 도 8에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
초기화 구간(Ti)이 시작되는 순간 제1-2 스캔 신호(SCAN1b), 제2 발광 제어 신호(EM2)가 라이징 되어 하이 상태로 된다. 제2 스캔 신호(SCAN2)는 하이 상태를 유지한다. 이와 동시에 제1-1 스캔 신호(SCAN1a) 및 제1 발광 제어 신호(EM1)는 로우 상태를 유지한다.
이에, 초기화 구간(Ti) 동안 제1-2 트랜지스터(T1b), 제2 트랜지스터(T2), 및 제3-2 트랜지스터(T3b)는 턴 온되고, 제1-1 트랜지스터(T1a) 및 제3-1 트랜지스터(T3a)는 턴 오프된다. 이에 따라, 제2 데이터 라인(DL1b)으로부터 기준 전압(Vref)이 제2 노드(N2)에 공급된다. 또한, 제2 트랜지스터(T2)에 의해 초기화 전압 라인(IL)으로부터 초기화 전압(Vinit)이 제3 노드(N3)에 공급된다. 또한 초기화 전압(Vinit)은 제3-2 트랜지스터(T3b)를 통하여 제4 노드(N4)에 공급된다
즉, 구동 트랜지스터(DT)의 소스 노드인 제3 노드(N3) 및 제4 노드(N4)에 초기화 전압(Vinit)이 공급됨에 따라, 발광 소자(EL)에 기입된 데이터 전압(Vdata)이 초기화된다.
또한, 제2 노드(N2)에 인가된 전압은 기준 전압(Vref)이고, 제3 노드(N3)에 인가된 전압은 초기화 전압(Vinit)이므로, 구동 트랜지스터(DT)의 Vgs 전압은 "Vref-Vinit"특정 전압값으로 바이어스 된다. 따라서 구동 트랜지스터(DT)의 히스테리시스가 완화된다.
샘플링 구간(Ts: Term sampling)
도 11은 샘플링 구간에서 도 8에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
샘플링 구간(Ts) 동안, 제1 발광 제어 신호(EM1)가 라이징 되어 하이상태가 되고, 제1-2 스캔 신호(SCAN1b) 및 제2 발광 제어 신호(EM2)는 하이 상태를 유지한다. 이와 동시에 제1-1 스캔 신호(SCAN1a) 및 제2 스캔 신호(SCAN2)는 로우 상태를 유지한다.
이에, 샘플링 구간 동안 제1-2 트랜지스터(T1b), 제3-1 트랜지스터(T3a) 및 제3-2 트랜지스터(T3b)는 턴 온되고, 제1-1 트랜지스터(T1a) 및 제2 트랜지스터(T2)는 턴 오프된다.
이에 따라, 기준 전압(Vref)이 제2 노드(N2)로 공급되고, 고전위 전압(VDD)이 제1 노드(N1)로 공급된다. 제3-2 트랜지스터(T3b)가 턴 온 상태이므로 제3 노드(N3) 및 제4 노드(N4)는 같은 전압 값을 가진다. 샘플링 구간(Ts) 동안 제3 노드(N3) 및 제4 노드(N4)의 전압은 구동 트랜지스터(DT)의 드레인-소스 간 전류(이하, Ids라고 함)에 의해 상승한다. 여기서, 소스 팔로워(source-follower) 방식에 의해 구동 트랜지스터(DT)의 게이트-소스 간 전압(이하, Vgs라 함)은 구동 트랜지스터(DT)의 문턱 전압(Vth)으로 샘플링된다. 이와 같이 샘플링된 구동 트랜지스터(DT)의 문턱 전압(Vth)은 제1 커패시터(C1)에 저장된다. 이에, 샘플링 구간(Ts) 동안 제2 노드(N2)의 전압은 기준 전압(Vref)이고, 제3 노드(N3) 및 제4 노드(N4)의 전압은 Vref-Vth이다.
데이터 기입 구간(Tw: Term data Writing)
도 12는 데이터 기입 구간에서 도 8에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
데이터 기입 구간 동안 제1-1 스캔 신호(SCAN1a)는 라이징 되어 하이 상태가 된다. 이와 동시에 제2 발광 제어 신호(EM2)는 하이 상태를 유지하고, 제1-2 스캔 신호(SCAN1b), 제2 스캔 신호(SCAN2) 및 제1 발광 제어 신호(EM1)는 로우 상태이다.
이에 데이터 기입 구간 동안 제1-1 트랜지스터(T1a) 및 제3-1 트랜지스터(T3a)는 턴 온 상태이고, 제1-2 트랜지스터(T1b), 제3-1 트랜지스터(T3a), 및 제2 트랜지스터(T2)는 턴 오프 상태이다. 이에 따라 턴 온된 데이터 전압(Vdata)이 제2 노드(N2)로 공급되고, 제1 노드(N1) 및 제3 노드(N3)는 플로팅 된다. 제3-2 트랜지스터(T3b)가 턴 온 상태이므로 제3 노드(N3) 및 제4 노드(N4)는 같은 전압 값을 가진다.
데이터 기입 구간(Tw) 동안 제2 노드(N2)에 데이터 전압(Vdata)이 공급됨으로써, 제2 노드(N2)의 전압 변화량은 제1 커패시터(C1) 및 제2 커패시터(C2) 사이에서 전압 분배된다. 제2 노드(N2)의 전압은 전압 분배된 전압값으로 결정된다.
구체적으로, 제2 노드(N2)의 전압 변화량은 Vdata-Vref이고, 직렬로 연결된 제1 커패시터(C1) 및 제2 커패시터(C2) 사이의 전압 분배로 인해, 데이터 기입 구간(Tw) 동안 제2 노드(N2)에서의 전압 변화량은 C1/(C1+C2)*(Vdata-Vref)이다. 즉, 제2 노드(N2)의 전압은 샘플링 구간(Ts)에서 결정된 Vref-Vth에 데이터 기입 구간(Tw) 동안 제2 노드(N2)에서의 전압 변화량인 C1/(C1+C2)*(Vdata-Vref)을 더한 값이 된다. 다시 말해, 데이터 기입 구간(Tw)에서 제2 노드(N2)의 전압은 (Vref-Vth)+C1/(C1+C2)*(Vdata-Vref)이고, 구동 트랜지스터(DT)의 Vgs는 (1- C1/(C1+C2))*(Vdata-Vref)+Vth로 어드레스 된다.
발광 구간 (Te: Term emission)
도 13은 발광 구간에서 도 8에 도시된 픽셀 회로의 동작을 보여주는 도면이다.
발광 구간 동안, 제1-1 스캔 신호(SCAN1a) 및 제1-2 스캔 신호(SCAN1b)는 로우 상태를 유지하고, 제2 스캔 신호(SCAN2)도 로우 상태를 유지한다. 발광 구간이 시작되는 순간 제1 발광 제어신호는 라이징되어 발광 구간 동안 하이 상태를 유지하고, 제2 발광 제어신호 또한 발광 구간 동안 하이 상태를 유지한다.
이에, 발광 구간(Te) 동안 제1-1 트랜지스터(T1a), 제1-2 트랜지스터(T1b) 및 제2 트랜지스터(T2)는 턴 오프되고, 제3-1 트랜지스터(T3a) 및 제3-2 트랜지스터(T3b)는 턴 온된다. 이에 따라, 고전위 전압(VDD)이 구동 트랜지스터(DT)의 드레인 노드(N1)로 공급되고, Vds>Vgs>Vth가 되어 구동 트랜지스터(DT)를 통해 발광 소자(EL)로 전류가 흐른다.
구체적으로, 발광 구간(Te) 동안 구동 트랜지스터(DT)의 Vgs에 의해 발광 소자(EL)에 흐르는 전류(Id)가 조절되고, Id에 의해 발광 소자(EL)가 발광하여 휘도가 상승하게 된다. 이와 같이 발광 구간(Te) 동안 발광 소자(EL)에 흐르는 전류(Id)는 도 7에서 설명한 [수학식 1]과 같다.
Figure pat00002
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시장치
110: 표시패널
120: 타이밍 컨트롤러
130: 스캔 구동부
140: 데이터 구동부

Claims (10)

  1. 다수의 스캔 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 표시패널;
    상기 다수의 스캔 라인을 구동하는 스캔 구동부; 및
    상기 다수의 데이터 라인을 구동하는 데이터 구동부; 를 포함하고,
    상기 다수의 서브픽셀 각각은
    발광 소자;
    고전위 전압에 연결된 제1 노드, 게이트 노드인 제2 노드, 및 상기 발광 소자의 애노드 전극에 전기적으로 연결된 제3 노드를 포함하여, 상기 발광 소자를 구동하는 구동 트랜지스터;
    상기 제1 노드와 상기 고전위 전압 사이에 전기적으로 연결된 제3-1 트랜지스터;
    상기 제2 노드와 제1-1 데이터 라인 사이에 전기적으로 연결된 제1-1 트랜지스터;
    상기 제2 노드와 제1-2 데이터 라인 사이에 전기적으로 연결된 제1-2 트랜지스터;
    상기 제3 노드와 초기화 전압 라인 사이에 전기적으로 연결된 제2 트랜지스터;
    일단이 상기 제2 노드에 연결되고 타단이 상기 애노드 전극에 연결된 제1 커패시터; 및
    일단이 상기 고전위 전압에 연결되고 타단이 상기 애노드 전극에 연결된 제2 커패시터; 를 포함하는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서, 상기 표시장치는 리프레시 구간과 수평 홀딩 구간으로 분할 구동하고,
    상기 리프레시 구간은 제1 구간, 제2 구간, 제3 구간 및 제4 구간을 포함하는 것을 특징으로 하는 표시장치.
  3. 제2항에 있어서, 상기 표시장치는 상기 제1 구간에서
    상기 제1-1 트랜지스터는 턴 오프 동작하고,
    상기 제1-2 트랜지스터는 턴 온 동작하고,
    상기 제2 트랜지스터는 턴 온 동작하고,
    상기 제3-1 트랜지스터는 턴 오프 동작하는 것을 특징으로 하는 표시장치.
  4. 제2항에 있어서, 상기 표시장치는 상기 제2 구간에서
    상기 제1-1 트랜지스터는 턴 오프 동작하고,
    상기 제1-2 트랜지스터는 턴 온 동작하고,
    상기 제2 트랜지스터는 턴 오프 동작하고,
    상기 제3-1 트랜지스터는 턴 온 동작하는 것을 특징으로 하는 표시장치.
  5. 제2항에 있어서, 상기 표시장치는 상기 제3 구간에서
    상기 제1-1 트랜지스터는 턴 온 동작하고,
    상기 제1-2 트랜지스터는 턴 오프 동작하고,
    상기 제2 트랜지스터는 턴 오프 동작하고,
    상기 제3-1 트랜지스터는 턴 오프 동작하는 것을 특징으로 하는 표시장치.
  6. 제2항에 있어서, 상기 표시장치는 상기 제4 구간에서
    상기 제1-1 트랜지스터, 상기 제1-2 트랜지스터, 및 상기 제2 트랜지스터는 턴 오프 동작하고,
    상기 제3-1 트랜지스터는 턴 온 동작하는 것을 특징으로 하는 표시장치.
  7. 제2항에 있어서,
    상기 서브픽셀 각각은
    상기 제3 노드와 상기 애노드 전극 사이에 전기적으로 연결된 제3-2 트랜지스터; 를 더 포함하는 것을 특징으로 하는 표시장치.
  8. 제7항에 있어서,
    상기 리프레시 구간은 상기 제2 구간 이전에 바이어스 구간을 더 포함하고,
    상기 바이어스 구간에서
    상기 제1-1 트랜지스터는 턴 오프 동작하고,
    상기 제1-2 트랜지스터는 턴 오프 동작하고,
    상기 제2 트랜지스터는 턴 온 동작하고,
    상기 제3-1 트랜지스터는 턴 오프 동작하고,
    상기 제3-2 트랜지스터는 턴 오프 동작하는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서
    상기 바이어스 구간은
    상기 제1 구간 및 상기 제2 구간 사이에 있는 것을 특징으로 하는 표시장치.
  10. 제8항에 있어서,
    상기 바이어스 구간은
    상기 제1 구간 이전에 있는 것을 특징으로 하는 표시장치.
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