KR20180025482A - 유기발광 표시장치 - Google Patents

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Abstract

본 발명은 화소를 구성하는 TFT들 중에서 하나의 스위치 TFT만을 NMOS형 TFT로 구현하고, 구동 TFT와 나머지 스위치 TFT들 중에서 적어도 일부 TFT를 PMOS형 TFT로 구현함으로써 TFT 공정 스텝을 간소화하고 고정세 화소 구현에 적합한 유기발광 표시장치를 제공한다.

Description

유기발광 표시장치{Organic Light Emitting Display}
본 발명은 유기발광 표시장치에 관한 것이다.
액티브 매트릭스 타입의 유기발광 표시장치는 스스로 발광하는 유기발광다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
자발광 소자인 OLED는 도 1과 같이 애노드전극 및 캐소드전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. 애노드전극과 캐소드전극에 전원전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다.
유기발광 표시장치는 OLED를 각각 포함한 화소들을 매트릭스 형태로 배열하고 영상 데이터의 계조에 따라 화소들의 휘도를 조절한다. 화소들 각각은 게이트-소스 간 전압에 따라 OLED에 흐르는 구동전류를 제어하는 구동 TFT(Thin Film Transistor)와, 구동 TFT의 게이트-소트 간 전압을 프로그래밍하기 위한 하나 이상의 스위치 TFT를 포함하며, 구동전류에 비례하는 OLED의 발광량으로 표시 계조(휘도)를 조절한다.
이러한 유기발광 표시장치에서 입력 영상의 변화가 적은 경우 소비 전력을 줄이기 위하여 화소들을 저속 구동하는 기술이 알려져 있다. 저속 구동시에는 영상 데이터의 리프레쉬(refresh) 주기가 길어지기 때문에, 화소들에 충전된 영상 데이터가 타겟 레벨로 유지되지 못하고 누설될 수 있다. 이러한 영상 데이터의 누설을 최소화하기 위해 종래 저속 구동 기술에서는 화소의 일부 TFT를 오프 커런트(Off current) 특성이 좋은 옥사이드(Oxide) TFT로 형성하고, 상기 화소에서 상기 일부 TFT를 제외한 나머지 TFT를 LTPS(Low Temperature Poly Silicon) TFT로 형성하고 있다. 종래 기술에서는 구동 TFT의 게이트전극에 연결된 TFT를 옥사이드 TFT로 형성하고, 나머지 TFT들을 LTPS TFT로 형성하고 있다.
도 2는 옥사이드 TFT와 LTPS TFT를 포함한 종래 일 화소 회로를 보여준다. 그리고, 도 3은 도 2의 구동 파형을 보여준다. 도 2 및 도 3을 참조하면, 화소(PXL)는 OLED(Organic Light Emitting Diode), 다수의 TFT들(Thin Film Transistor)(ST1~ST3, DT) 및 2개의 커패시터들(Cst1,Cst2)를 포함한다. 도 2에서 "Coled"는 OLED의 기생 용량을 나타낸다.
TFT들(ST1~ST3, DT)은 n 타입 MOSFET(이하, NMOS라 함)으로 구현된다. 그리고, 저속 구동을 위해, 제1 스위치 TFT(ST1)는 오프 커런트 특성이 좋은 NMOS형 옥사이드 TFT로 구성되고, 나머지 TFT들(ST2,ST3,DT)은 응답 특성이 좋은 NMOS형 LTPS TFT로 구성된다.
화소(PXL)는 스캐닝 기간과 에미션 기간(Tem)을 통해 구동된다. 스캐닝 기간은 대략 1 수평 기간(1H)으로 설정될 수 있으며, 초기화 기간(Ti), 샘플링 기간(Ts), 프로그래밍 기간(Tw)을 포함한다.
초기화 기간(Ti) 동안, 데이터 라인(DL)에 소정의 기준 전압(Vref)이 공급된다. 초기화 기간(Ti) 동안 게이트 노드(Ng)의 전압은 기준 전압(Vref)으로 초기화되고, 소스 노드(Ns)의 전압은 소정의 초기화 전압(Vinit)으로 초기화된다.
샘플링 기간(Ts) 동안, 게이트 노드(Ng)의 전위는 기준전압(Vref)으로 유지되는데 반해, 소스 노드(Ns)의 전위는 드레인-소스 간 전류(Ids)에 의해 상승한다. 이러한 소스 팔로워(source-follower) 방식에 따라 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)은 구동 TFT(DT)의 문턱 전압(Vth)으로서 샘플링되며, 이렇게 샘플링된 문턱전압(Vth)은 제1 커패시터(Cst1)에 저장된다. 샘플링 기간(Ts)이 종료되는 시점에서 게이트 노드(Ng)의 전압은 기준 전압(Vref)이 되고, 소스 노드(Ns)의 전압은 기준전압(Vref)과 문턱 전압(Vth)의 차이 만큼의 전압이 된다.
프로그래밍 기간(Tw) 동안, 데이터 전압(Vdata)이 게이트 노드(Ng)에 인가되고, 게이트 노드(Ng)의 전압 변화분(Vdata-Vref)에 대한 커패시터들(Cst1,Cst2) 간의 전압 분배 결과가 소스 노드(Ns)에 반영됨으로써, 원하는 구동 전류에 대응되는 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)이 프로그래밍된다.
발광 기간(Tem) 동안, 상기 구동 전류에 따라 OLED가 발광되어 영상 데이터에 대응되는 휘도가 구현된다.
상기에 기술한 저속 구동용 화소 회로의 경우 다음과 같은 문제점이 있다.
첫째, TFT를 NMOS형으로 형성하는 경우에는 LDD (lightly doped drain)구조를 형성하기 위한 공정 스텝이 추가되어야 한다. LDD는 NMOS형에서 폴리(POLY)와 실리콘(Silicon) 아래의 N+ 경계면에서 강한 전계 효과가 발생하는 것을　방지하기 위한 구조로서, 이를 위해서는 추가 마스크 공정이 필요하다.
둘째, 저속 구동용 화소의 경우 데이터라인을 통해 데이터전압과 기준전압을 번갈아 공급받아야 하기 때문에, 데이터라인을 구동하는 소스 드라이버의 트랜지션(Transition) 횟수가 증가하여 소비전력을 줄이는 데 한계가 있다.
따라서, 본 발명의 목적은 화소를 구성하는 TFT들을 옥사이드 TFT와 LTPS TFT로 구성하되, TFT들 중에서 일부 TFT를 NMOS형으로 형성하고 나머지 TFT를 PMOS형으로 형성하여 TFT 공정 스텝을 간소화하고 고정세 화소 구현에 적합한 유기발광 표시장치를 제공하는 데 있다.
본 발명의 다른 목적은 TFT를 PMOS형으로 구현할 때 생기는 블랙 휘도 증가 문제를 최소화할 수 있도록 한 유기발광 표시장치를 제공하는 데 있다.
상기 목적을 해결하기 위하여, 본 발명에 따른 유기발광 표시장치는 유기발광소자를 갖는 유기발광 표시장치로서, 상기 유기발광소자를 발광시키기 위해 상기 유기발광소자에 구동 전류를 인가하는 구동 TFT와, 상기 구동 TFT의 턴 온에 관여하는 다수의 스위치 TFT들과, 상기 구동 TFT의 게이트전극에 접속되어 상기 구동 TFT의 턴 온 전압을 저장하는 제1 커패시터를 포함하고, 상기 스위치 TFT들 중에서, 하나의 TFT는 NMOS형 TFT로 구현되고, 나머지 TFT 및 상기 구동 TFT는 PMOS형 TFT로 구현되거나, 또는 상기 PMOS형 TFT와 상기 NMOS형 TFT의 조합으로 구현된다.
본 발명은 화소를 구성하는 TFT들을 옥사이드 TFT와 LTPS TFT로 구성하되, NMOS형과 PMOS형을 적절히 배치하여 TFT 공정 스텝을 간소화하고 고정세 화소 구현에 적합한 유기발광 표시장치를 제공할 수 있다.
나아가, 본 발명은 화소의 게이트노드에 제2 커패시터를 연결하거나, 또는 고전위 구동전압을 하향 설정함으로써, LTPS TFT를 PMOS형으로 구현할 때 생기는 블랙 휘도 증가 문제를 최소화할 수 있다.
나아가, 본 발명은 데이터전압과 초기화전압의 공급 패스를 전기적으로 분리하여 소스 드라이버의 트랜지션(Transition) 횟수를 줄임으로써, 소비전력을 경감할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일반적인 OLED 구조를 보여주는 도면이다.
도 2는 옥사이드 TFT와 LTPS TFT를 포함한 종래 일 화소 회로를 보여주는 도면이다.
도 3은 도 2의 구동 파형을 보여주는 도면이다.
도 4는 본 발명의 실시예에 따른 유기발광 표시장치를 보여주는 블록도이다.
도 5는 본 발명의 화소 어레이를 보여 주는 도면이다.
도 6은 도 5에 도시된 화소의 일 접속 구성을 보여 주는 도면이다.
도 7은 도 5에 도시된 화소에 입력되는 구동 신호들을 보여주는 도면이다.
도 8은 도 7의 초기화 기간 동안 화소의 동작 상태를 보여주는 등가회로도이다.
도 9는 도 7의 샘플링 기간 동안 화소의 동작 상태를 보여주는 등가회로도이다.
도 10은 도 7의 발광 기간 동안 화소의 동작 상태를 보여주는 등가회로도이다.
도 11은 도 6의 화소에서 제2 커패시터의 유무에 따른 구동 TFT의 게이트-소스 간 전압을 보여주는 파형도이다.
도 12는 도 5에 도시된 화소의 다른 접속 구성을 보여 주는 도면이다.
도 13은 도 12의 화소에서 전원전압의 조정 유무에 따른 구동 TFT의 게이트-소스 간 전압을 보여주는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 4는 본 발명의 실시예에 따른 유기발광 표시장치를 보여준다. 그리고, 도 5는 본 발명의 화소 어레이를 보여준다.
도 4 및 도 5를 참조하면, 본 발명에 따른 유기발광 표시장치는 화소들(PXL)이 구비된 표시패널(10), 화소들(PXL)에 연결된 신호라인들을 구동하는 표시패널 구동회로, 및 표시패널 구동회로를 제어하는 타이밍 콘트롤러(11)를 포함한다.
표시패널 구동회로(12,13)는 표시패널(10)의 화소들(PXL)에 입력 영상 데이터(DATA)를 기입한다. 표시패널 구동회로(12,13)는 화소들(PXL)에 연결된 데이터라인들(14)을 구동하는 소스 드라이버(12)와, 화소들(PXL)에 연결된 게이트라인들(15)을 구동하는 게이트 드라이버(13)를 포함한다.
표시패널 구동회로(12,13)는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수만큼 변화가 없을 때, 즉, 정지 영상이 일정 시간 이상 입력될 때 표시패널 구동 회로(12,13)를 동작시키기 위한 구동 주파수를 낮추어 화소들(PXL)에 대한 영상 데이터 기입 주기를 길게 제어함으로써 소비 전력을 줄인다. 저속 구동 모드에서는 표시패널(10)에서 영상 데이터(DATA)가 업데이트되는 재생속도(refresh rate)가 기본 구동 모드에 비해 느리다. 다시 말해, 기본 구동 모드에서 구동 주파수가 M Hz일때, 저속 구동 모드에서 구동 주파수는 M Hz 보다 낮다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로(12,13)에 입력되지 않을 때 표시패널 구동 회로(12,13)는 저속 구동 모드로 동작할 수 있다.
표시패널(10)에는 다수의 데이터 라인들(14)과 다수의 게이트 라인들(15)이 교차되고, 화소들(PXL)이 매트릭스 형태로 배치된다. 표시패널(10)의 화소 어레이(Pixel array)에는 다수의 수평 화소 라인들(HL1~HL4)이 구비되며, 각 수평 화소 라인(HL1~HL4) 상에는 수평으로 이웃하며 게이트 라인들(15)에 공통으로 연결된 다수의 화소들(PXL)이 배치된다. 화소 어레이에는 초기화 전압(Vinit)을 화소들(PXL)에 공급하는 초기화전압 공급라인(16), 고전위 구동 전압(EVDD)을 화소들(PXL)에 공급하는 EVDD 공급라인, 저전위 구동 전압(EVSS)을 화소들(PXL)에 공급하는 EVSS 공급라인이 더 포함될 수 있다.
게이트 라인들(15)은 제1 스캔 신호(SC1)가 공급되는 제1 게이트 라인(15a), 제2 스캔 신호(SC2)가 공급되는 제2 게이트 라인(15b), 및 에미션 신호(EM)가 공급되는 제3 게이트 라인(15c)을 포함한다. 제n 수평 화소 라인에 배치된 각 화소(PXL)에는 제n 수평 화소 라인에 할당된 제1 및 제2 스캔 신호(SC1(n),SC2(n))와 에미션 신호(EM(n)) 이외에 제n-1 수평 화소 라인에 할당된 제1 스캔 신호(SC1)가 더 공급될 수 있다. 이를 위해, 제1 수평 화소 라인(HL1) 상에 배치된 화소들(PXL)은, 제1 스캔 신호(SC1(1))가 공급되는 제1 게이트 라인(15a), 제2 스캔 신호(SC2(1))가 공급되는 제2 게이트 라인(15b), 및 에미션 신호(EM(1))가 공급되는 제3 게이트 라인(15c)에 공통으로 연결됨과 아울러, 제1 스캔 신호(SC1(0))가 공급되는 제0 수평 화소 라인(미도시)의 제1 게이트 라인(15a)에 공통으로 더 연결된다. 마찬가지로 제4 수평 화소 라인(HL4) 상에 배치된 화소들(PXL)은, 제1 스캔 신호(SC1(4))가 공급되는 제1 게이트 라인(15a), 제2 스캔 신호(SC2(4))가 공급되는 제2 게이트 라인(15b), 및 에미션 신호(EM(4))가 공급되는 제3 게이트 라인(15c)에 공통으로 연결됨과 아울러, 제1 스캔 신호(SC1(3))가 공급되는 제3 수평 화소 라인(HL3)의 제1 게이트 라인(15a)에 공통으로 더 연결된다.
화소들(PXL) 각각은 컬러 구현을 위하여 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소, 및 백색 서브 화소 중 어느 하나일 수 있다. 화소들(PXL) 각각에는 하나의 데이터 라인(14), 하나의 초기화전압 공급라인(16), 하나의 제1 게이트 라인(15a), 하나의 제2 게이트 라인(15b), 하나의 제3 게이트 라인(15c), EVDD 공급라인, 및 EVSS 공급라인 등이 연결될 수 있다.
소스 드라이버(12)는 기본 구동 모드에서 매 프레임 마다 타이밍 콘트롤러(11)로부터 수신되는 입력 영상 데이터(DATA)를 데이터 전압(Vdata)으로 변환한 후, 그 데이터 전압(Vdata)을 데이터 라인들(14)에 공급한다. 소스 드라이버(12)는 입력 영상 데이터(DATA)를 감마 보상 전압으로 변환하는 디지털 아날로그 컨버터(Digital to Analog Converter, 이하 "DAC"라 함)를 이용하여 데이터 전압(Vdata)을 출력한다. 소스 드라이버(12)는 저속 구동 모드에서 타이밍 콘트롤러(11)의 제어 하에 그 구동 주파수가 낮아진다. 예를 들어, 소스 드라이버(12)는 기본 구동 모드에서 1 프레임 주기로 입력 영상의 데이터 전압(Vdata)을 출력하는 반면, 저속 구동 모드에서는 수 프레임 주기로 입력 영상의 데이터 전압(Vdata)을 출력하고 일부 프레임들에서 휴지 구동할 수 있다(즉, 데이터 전압(Vdata)의 출력이 차단될 수 있다). 따라서, 저속 구동 모드에서 소스 드라이버(12)의 구동 주파수와 소비 전력이 기본 구동 모드 보다 대폭 낮아진다.
소스 드라이버(12)와 표시패널(10)의 데이터 라인들(14) 사이에는 멀티플렉서(미도시)가 더 배치될 수 있다. 멀티플렉서는 소스 드라이버(12)에서 하나의 출력 채널을 통해 출력되는 데이터 전압을 복수개의 데이터라인들로 분배함으로써, 데이터라인의 개수 대비 소스 드라이버(12)의 출력 채널 개수를 줄일 수 있다. 멀티플렉서는 표시장치의 해상도, 용도에 따라 생략 가능하다.
소스 드라이버(12)는 초기화 전압(Vinit)을 생성하여 초기화전압 공급라인(16)에 공급하고, 고전위 구동 전압(EVDD)을 생성하여 EVDD 공급라인에 공급하며, 저전위 구동 전압(EVSS)을 생성하여 EVSS 공급라인에 공급할 수 있다. 이를 위해, 소스 드라이버(12)는 전원 생성부(미도시)를 더 포함할 수 있다. 전원 생성부는 소스 드라이버(12) 외부에 장착된 후에 도전성 필름 등을 통해 소스 드라이버에 전기적으로 연결될 수도 있다. 초기화 기간 동안에 불필요한 OLED의 발광이 방지되도록, 초기화 전압(Vinit)은 저전위 구동 전압(EVSS)보다 낮은 전압으로 선택될 수 있다.
게이트 드라이버(13)는 타이밍 콘트롤러(11)의 제어 하에 스캔 신호들(SC1, SC2)을 출력하여 데이터 전압이 충전되는 화소들(PXL)을 선택한다. 게이트 드라이버(13)는 쉬프트 레지스터부(Shift register)로 구현되어 제1 스캔 신호(SC1)를 쉬프트시킴으로써, 제1 스캔 신호(SC1)를 제1 게이트 라인들(15a)에 순차적으로 공급할 수 있다. 또한, 게이트 드라이버(13)는 쉬프트 레지스터부(Shift register)로 구현되어 제2 스캔 신호(SC2)를 쉬프트시킴으로써, 제2 스캔 신호(SC2)를 제2 게이트 라인들(15b)에 순차적으로 공급할 수 있다.
게이트 드라이버(13)는 타이밍 콘트롤러(11)의 제어 하에 에미션 신호(EM)를 출력하여 데이터 전압이 충전되는 화소들(PXL)의 발광 타이밍을 제어한다. 게이트 드라이버(13)는 쉬프트 레지스터부와 인버터부를 포함하여 에미션 신호(EM)를 쉬프트시킴으로써, 그 신호들을 게이트 라인들(15c)에 순차적으로 공급할 수 있다.
게이트 드라이버(13)는 GIP(Gate-driver In Panel) 공정으로 화소 어레이와 함께 표시패널(10)의 기판 상에 직접 형성될 수 있으나 그에 한정되지 않는다. 게이트 드라이버(13)는 IC 타입으로 제작된 후 도전성 필름을 통해 표시패널(10)에 접합될 수도 있다.
타이밍 콘트롤러(11)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 디지털 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다.
타이밍 콘트롤러(11)는 표시패널 구동회로(12,13)의 구동 주파수를 가변하는 저속 구동 제어 모듈을 포함할 수 있다. 전술한 바와 같이 저속 구동 모드는 정지 영상에만 한정되지 않는다는 것에 주의하여야 한다.
타이밍 콘트롤러(11)는 기본 구동 모드에서 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수*i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동회로(12,13)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(11)는 저속 구동 모드에서 표시패널 구동 회로(12,13)의 구동 주파수를 낮춘다. 예를 들어, 타이밍 콘트롤러(11)는 화소들(PXL)에 대한 영상 데이터(DATA)의 기입 주기가 1초가 되도록 표시패널 구동회로(12,13)의 구동 주파수를 1 Hz 수준으로 낮출 수 있다. 저속 구동 모드의 주파수는 1 Hz에 한정되지 않는다. 저속 구동 모드에서, 표시패널(10)의 화소들(PXL)은 1 프레임 중의 대부분의 시간 동안 새로운 데이터 전압을 충전하지 않고 이미 충전된 데이터 전압을 유지할 수 있다.
타이밍 콘트롤러(11)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 소스 드라이버(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC)와, 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 생성한다. 타이밍 콘트롤러(11)는 기본 구동 모드와 저속 구동 모드에서 타이밍 제어 신호들(DDC,GDC)을 다르게 생성할 수 있다.
데이터 타이밍 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함한다. 소스 스타트 펄스는 소스 드라이버(12)의 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭은 데이터 샘플링 타이밍을 쉬프트시키는 클럭이다. 타이밍 콘트롤러(11)와 소스 드라이버(12)사이의 신호 전송 인터페이스가 mini LVDS(Low Voltage Differential Signaling) 인터페이스라면, 소스 스타트 펄스와 소스 샘플링 클럭은 생략될 수 있다.
게이트 타이밍 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock), 에미션 쉬프트 클럭(Emission Shift Clock), 게이트 출력 인에이블신호(Gate Output Enable) 등을 포함한다. GIP 회로의 경우에, 게이트 출력 인에이블신호(Gate Output Enable)는 생략될 수 있다. 게이트 스타트 펄스는 매 프레임 기간마다 프레임 기간의 초기에 발생되어 게이트 드라이버(13) 각각의 쉬프트 레지스터부에 입력된다. 게이트 스타트 펄스는 매 프레임 기간 마다 스캔 신호(SC1,SC2)와 에미션 신호(EM)가 출력되는 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭은 게이트 드라이버(13)의 쉬프트 레지스터부에 입력되어 쉬프트 레지스트부의 쉬프트 타이밍(shift timing)을 제어한다. 에미션 쉬프트 클럭은 게이트 드라이버(13)의 인버터부에 입력되어 인버터부의 쉬프트 타이밍(shift timing)을 제어한다.
도 6은 도 5에 도시된 화소(PXL)의 일 접속 구성을 보여준다. 그리고, 도 7은 도 5에 도시된 화소에 입력되는 구동 신호들을 보여준다.
도 6 및 도 7을 참조하면, 본 발명의 화소들(PXL) 각각은 유기발광소자(Organic Light Emitting Diode, OLED), 다수의 TFT들(Thin Film Transistor)(ST1~ST6, DT) 및 2개의 커패시터들(Cst1,Cst2)를 포함한다.
본 발명의 화소들(PXL)에서, 제3 스위치 TFT(ST3)는 오프 커런트 특성이 좋은 옥사이드 TFT로 구현될 수 있다. 제3 스위치 TFT(ST3)를 옥사이드 TFT로 구현하면 저속 구동 모드에서 누설 전류로 인해 게이트노드(Ng)의 전위가 변하는 것을 최대한 억제할 수 있다. 다시 말해, 제3 스위치 TFT(ST3)를 옥사이드 TFT로 구현하면 저속 구동 모드에서 누설 전류로 인한 화소(PXL)의 충전 전압 감소를 최소화할 수 있다.
본 발명의 화소들(PXL)에서, 나머지 TFT들(DT,ST1~ST2,ST4~ST6)은 LTPS TFT로 구현될 수 있고, 이를 통해 원한는 응답 특성을 확보할 수 있다.
본 발명의 화소들(PXL)에서, 스위치 TFT들 중, 적어도 하나의 TFT는 NMOS형 옥사이드 TFT로 구현되고, 나머지 TFT는 PMOS형 LTPS TFT로 구현될 수 있다. 본 발명의 실시예에서는 옥사이드 TFT로 구현되는 제3 스위치 TFT(ST3)가 NMOS형으로 설명되고, LTPS TFT로 구현되는 나머지 스위치 TFT들(ST1,ST2,ST4~ST6)이 모두 PMOS형으로 설명되고 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 본 발명의 기술적 사상은 LTPS TFT로 구현되는 나머지 스위치 TFT들(ST1,ST2,ST4~ST6)이 PMOS형과 NMOS형이 혼합된 하이브리드 타입으로 설계되는 것에도 적용될 수 있다. 다시 말해, 제3 스위치 TFT(ST3)는 NMOS형 TFT로 구현되고, 제3 스위치 TFT(ST3)를 제외한 나머지 TFT들(DT,ST1~ST2,ST4~ST6)은 PMOS형 TFT로 구현되거나 또는, PMOS형 TFT와 NMOS형 TFT의 조합으로 구현될 수 있다. 즉, 제3 스위치 TFT(ST3)는 NMOS형 옥사이드 TFT로 구현되고, 나머지 TFT들(DT,ST1~ST2,ST4~ST6)은 PMOS형 LTPS TFT로 구현되거나 또는, PMOS형 LTPS TFT와 NMOS형 LTPS TFT의 조합으로 구현될 수 있다.
본 발명과 같이 LTPS TFT로 구현되는 적어도 하나 이상의 스위치 TFT들(ST1,ST2,ST4~ST6)을 PMOS형으로 설계하면, TFT 공정 스텝을 간소화할 수 있다. PMOS형 TFT에서는 NMOS형 TFT와 달리 추가적인 마스크 공정을 통해 LDD (lightly doped drain)구조를 생성할 필요가 없다. 그 이유는, PMOS형 LTPS TFT의 경우에는 다수 캐리어가 정공(Hole)이고, 정공은 전자에 비해 전자 이동도가 낮기 때문에 LDD 구조가 없더라도 N+ 경계면에서 전류 누설이 크지 않기 때문이다. 따라서, PMOS형 TFT에서는 LDD 구조를 형성하기 위한 마스크 공정이 추가될 필요가 없으므로, 그 만큼 공정 스텝이 간소화될 수 있다.
이하, 제n 수평 화소 라인 상에 배치된 각 화소(PXL)의 접속 구성을 구체적으로 설명한다.
OLED는 구동 TFT(DT)의 게이트-소스 간 전압에 따라 조절되는 전류량으로 발광한다. OLED의 캐소드 전극은 EVSS 공급라인을 통해 저전위 구동 전압(EVSS)의 입력단에 연결된다. OLED는 애노드 전극과 캐소드 전극 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다.
구동 TFT(DT)는 게이트-소스 간 전압(Vgs)에 따라 OLED에 흐르는 전류를 조절하는 구동 소자이다. 이러한 구동 TFT(DT)를 PMOS형 LTPS TFT로 구현하면, OLED의 전류양을 크게 하여 효율을 높일 수 있고 소비 전력을 개선할 수 있다. 구동 TFT(DT)는 게이트 노드(Ng)에 접속된 게이트 전극, 드레인노드(Nd)에 접속된 드레인 전극, 및 소스 노드(Ns)에 접속된 소스 전극을 포함한다.
제1 스위치 TFT(ST1)는 제n-1 수평 화소 라인에 입력되는 전단 제1 스캔 신호(SC1(n-1))에 따라 초기화전압 공급라인(16)과 드레인노드(Nd) 사이의 전류 패스를 형성하는 스위치 소자로서, PMOS형 LTPS TFT로 구현될 수 있다. 제1 스위치 TFT(ST1)의 게이트전극은 전단 제1 스캔 신호(SC1(n-1))가 인가되는 전단 제1 게이트라인(15a')에 접속되고, 제1 스위치 TFT(ST1)의 소스전극은 초기화전압 공급라인(16)에 접속되며, 제1 스위치 TFT(ST1)의 드레인전극은 드레인노드(Nd)에 접속된다. 제1 스위치 TFT(ST1)는 초기화 기간(Ti) 동안에만 턴 온 되고, 샘플링 기간 및 발광기간 (Ts,Te)에서 턴 오프 상태를 유지한다.
제2 스위치 TFT(ST2)는 제n-1 수평 화소 라인에 입력되는 전단 제1 스캔 신호(SC1(n-1))에 따라 드레인노드(Nd)와 OLED 애노드전극 사이의 전류 패스를 형성하는 스위치 소자로서, PMOS형 LTPS TFT로 구현될 수 있다. 제2 스위치 TFT(ST2)의 게이트전극은 전단 제1 스캔 신호(SC1(n-1))가 인가되는 전단 제1 게이트라인(15a')에 접속되고, 제2 스위치 TFT(ST2)의 소스전극은 드레인노드(Nd)에 접속되며, 제2 스위치 TFT(ST2)의 드레인전극은 OLED의 애노드전극에 접속된다. 제2 스위치 TFT(ST2)는 초기화 기간(Ti) 동안에만 턴 온 되고, 샘플링 기간 및 발광기간(Ts,Te)에서 턴 오프 상태를 유지한다.
제3 스위치 TFT(ST3)는 제n 수평 화소 라인에 입력되는 현재단 제2 스캔 신호(SC2(n))에 따라 게이트노드(Ng)와 드레인노드(Nd) 사이의 전류 패스를 형성하는 스위치 소자로서, NMOS형 옥사이드 TFT로 구현된다. 제3 스위치 TFT(ST3)의 게이트전극은 현재단 제2 스캔 신호(SC2(n))가 인가되는 현재단 제2 게이트라인(15b)에 접속되고, 제3 스위치 TFT(ST3)의 소스전극은 게이트노드(Ng)에 접속되며, 제3 스위치 TFT(ST3)의 드레인전극은 드레인노드(Nd)에 접속된다. 제3 스위치 TFT(ST3)는 초기화 기간(Ti)과 샘플링 기간(Ts)에서 턴 온 되고, 발광 기간(Te)에서 턴 오프 상태를 유지한다.
제4 스위치 TFT(ST4)는 제n 수평 화소 라인에 입력되는 현재단 제2 스캔 신호(SC2(n))에 따라 드레인노드(Nd)와 OLED 애노드전극 사이의 전류 패스를 형성하는 스위치 소자로서, PMOS형 LTPS TFT로 구현될 수 있다. 제4 스위치 TFT(ST4)의 게이트전극은 현재단 제2 스캔 신호(SC2(n))가 인가되는 현재단 제2 게이트라인(15b)에 접속되고, 제4 스위치 TFT(ST4)의 소스전극은 드레인노드(Nd)에 접속되며, 제4 스위치 TFT(ST4)의 드레인전극은 OLED의 애노드전극에 접속된다. 제4 스위치 TFT(ST4)는 초기화 기간(Ti)과 샘플링 기간(Ts)에서 턴 오프 되고, 발광 기간(Te)에서 턴 온 상태를 유지한다.
제5 스위치 TFT(ST5)는 제n 수평 화소 라인에 입력되는 현재단 제1 스캔 신호(SC1(n))에 따라 데이터라인(14)과 소스노드(Ns) 사이의 전류 패스를 형성하는 스위치 소자로서, PMOS형 LTPS TFT로 구현될 수 있다. 제5 스위치 TFT(ST5)의 게이트전극은 현재단 제1 스캔 신호(SC1(n))가 인가되는 현재단 제1 게이트라인(15a)에 접속되고, 제5 스위치 TFT(ST5)의 소스전극은 데이터라인(14)에 접속되며, 제5 스위치 TFT(ST5)의 드레인전극은 소스노드(Ns)에 접속된다. 제5 스위치 TFT(ST5)는 초기화 기간(Ti)과 발광 기간(Te)에서 턴 오프 되고, 샘플링 기간(Ts)에서 턴 온 상태를 유지한다.
제6 스위치 TFT(ST6)는 제n 수평 화소 라인에 입력되는 현재단 에미션 신호(EM(n))에 따라 고전위 구동 전압(EVDD)의 입력단과 소스노드(Ns) 사이의 전류 패스를 형성하는 스위치 소자로서, PMOS형 LTPS TFT로 구현될 수 있다. 제6 스위치 TFT(ST6)의 게이트전극은 현재단 에미션 신호(EM(n))가 인가되는 현재단 제3 게이트라인(15c)에 접속되고, 제6 스위치 TFT(ST6)의 소스전극은 EVDD 공급 라인을 통해 고전위 구동 전압(EVDD)의 입력단에 접속되며, 제6 스위치 TFT(ST6)의 드레인전극은 소스노드(Ns)에 접속된다. 제6 스위치 TFT(ST6)는 초기화 기간(Ti)과 샘플링 기간(Ts)에서 턴 오프 되고, 발광 기간(Te)에서 턴 온 상태를 유지한다.
제1 커패시터(Cst1)는 게이트 노드(Ng)와 고전위 구동 전압(EVDD)의 입력단 사이에 접속되어 구동 TFT(DT)의 게이트-소스간 전압(Vgs)을 유지한다.
이러한 제n 수평 화소 라인 상에 배치된 각 화소(PXL)는, 현재단 제1 스캔 신호(SC1(n))가 인가되는 현재단 제1 게이트라인(15a)과 게이트노드(Ng) 사이에 접속된 제2 커패시터(Cst2)를 더 구비한다.
제2 커패시터(Cst2)는 발광 기간(Te)의 시작 시점에서 제3 스위치 TFT(ST3)의 턴 오프 시에 게이트노드(Ng)의 전위 변화를 최소화한다. 게이트노드(Ng)와 현재단 제2 게이트라인(15b)는 기생 커패시터를 통해 커플링 되어 있으므로, 발광 기간(Te)의 시작 시점에서 제3 스위치 TFT(ST3)를 턴 오프 시키기 위해 현재단 제2 스캔 신호(SC2(n))가 로우 레벨(L)로 폴링되면, 게이트노드(Ng)의 전위도 킥 백(Kick back)의 영향으로 떨어질 수 있다. 이때, 제2 커패시터(Cst2)를 이용하여 게이트노드(Ng)를 현재단 제1 게이트라인(15a)에 더 커플링 시키고, 현재단 제1 게이트라인(15a)에 하이 레벨(H)로 라이징되는 현재단 제1 스캔 신호(SC1(n))를 인가하면, 게이트노드(Ng)에 가해지는 킥 백 영향이 억제된다. 게이트노드(Ng)에 가해지는 킥 백 영향이 억제되면, LTPS TFT를 PMOS형으로 구현할 때 생기는 블랙 휘도 증가 문제를 최소화할 수 있다. 이에 대해서는 도 11을 통해 후술한다.
이러한 제n 수평 화소 라인 상에 배치된 각 화소(PXL)는, 초기화 기간(Ti), 상기 초기화 기간(Ti)에 이은 샘플링 기간(Ts), 및 상기 샘플링 기간(Ts)에 이은 발광 기간(Te)을 통해 구동될 수 있다.
초기화 기간(Ti)에서, 전단 제1 스캔 신호(SC1(n-1))는 로우 레벨(L)로 입력되고, 현재단 제1 스캔 신호(SC1(n))와 현재단 제2 스캔 신호(SC2(n))와 상기 현재단 에미션 신호(EM(n))는 하이 레벨(H)로 입력된다. 샘플링 기간(Ts)에서, 현재단 제1 스캔 신호(SC1(n))는 로우 레벨(L)로 입력되고, 전단 제1 스캔 신호(SC1(n-1))와 현재단 제2 스캔 신호(SC2(n))와 상기 현재단 에미션 신호(EM(n))는 하이 레벨(H)로 입력된다. 그리고, 발광 기간(Te)에서, 전단 제1 스캔 신호(SC1(n-1))와 현재단 제1 스캔 신호(SC1(n))는 하이 레벨(H)로 입력되고, 현재단 제2 스캔 신호(SC2(n))와 현재단 에미션 신호(EM(n))는 로우 레벨(L)로 입력된다. 여기서, 하이 레벨(H)은 NMOS형 옥사이드 TFT를 턴 온 시키는 전압 레벨임과 동시에, PMOS형 LTPS TFT를 턴 오프 시키는 전압 레벨이다. 그리고, 로우 레벨(L)은 NMOS형 옥사이드 TFT를 턴 오프 시키는 전압 레벨임과 동시에, PMOS형 LTPS TFT를 턴 온 시키는 전압 레벨이다.
도 8 내지 도 10은 각각 도 7의 초기화 기간(Ti), 샘플링 기간(Ts), 및 발광 기간(Te) 동안 화소(PXL)의 동작 상태를 보여주는 등가회로도이다.
도 8을 참조하면, 초기화 기간(Ti)에서, 전단 제1 스캔 신호(SC1(n-1))는 로우 레벨(L)로 입력되어 제1 및 제2 스위치 TFT(ST1,ST2)를 턴 온 시키고, 현재단 제2 스캔 신호(SC2(n))는 하이 레벨(H)로 입력되어 제3 스위치 TFT(ST3)를 턴 온 시킴과 동시에 제4 스위치 TFT(ST4)를 턴 오프 시킨다. 초기화 기간(Ti)에서, 현재단 제1 스캔 신호(SC1(n))는 하이 레벨(H)로 입력되어 제5 스위치 TFT(ST5)를 턴 오프 시킨다. 초기화 기간(Ti)에서, 현재단 에미션 신호(EM(n))는 하이 레벨(H)로 입력되어 제6 스위치 TFT(ST6)를 턴 오프 시킨다.
그 결과, 초기화 기간(Ti)에서 게이트노드(Ng), 드레인노드(Nd), 및 OLED의 애노드전극은 초기화 전압(Vinit)으로 초기화된다.
도 9를 참조하면, 샘플링 기간(Ts)에서, 전단 제1 스캔 신호(SC1(n-1))는 하이레벨(H)로 입력되어 제1 및 제2 스위치 TFT(ST1,ST2)를 턴 오프 시키고, 현재단 제2 스캔 신호(SC2(n))는 하이 레벨(H)로 입력되어 제3 스위치 TFT(ST3)를 턴 온 시킴과 동시에 제4 스위치 TFT(ST4)를 턴 오프 시킨다. 샘플링 기간(Ts)에서, 현재단 제1 스캔 신호(SC1(n))는 로우 레벨(L)로 입력되어 제5 스위치 TFT(ST5)를 턴 온 시킨다. 샘플링 기간(Ts)에서, 현재단 에미션 신호(EM(n))는 하이 레벨(H)로 입력되어 제6 스위치 TFT(ST6)를 턴 오프 시킨다.
그 결과, 샘플링 기간(Ts)에서 소스노드(Ns)에는 데이터라인(14)으로부터 데이터전압(Vdata)이 인가되며, 게이트노드(Ng)와 드레인노드(Nd)가 쇼트되어 구동 TFT(DT)가 다이오드 커넥션(Diode connection) 된다. 구동 TFT(DT)의 다이오드 커넥션으로 인해 제1 커패시터(Cst1)에는 "Vdata-Vth"가 샘플링되어 저장된다. 구체적으로, 구동 TFT(DT)가 다이오드 커넥션된 상태에서 소스노드(Ns)에 초기화 전압(Vinit)보다 높은 데이터전압(Vdata)이 인가되면, 구동 TFT(DT)에는 전류가 흐른다(구동 TFT(DT)의 게이트-소스 간 전압은 "Vdata-Vinit"으로서 구동 TFT(DT)의 문턱전압(Vth)보다 크기 때문에 구동 TFT(DT)가 턴 온 되고 전류가 흐르는 것이다). 이러한 전류에 의해 게이트노드(Ng)와 드레인노드(Nd)의 전위는 초기화 전압(Vinit)에서 "Vdata-Vth"까지 상승한다. 게이트노드(Ng)와 드레인노드(Nd)의 전위가 "Vdata-Vth"이 되면, 구동 TFT(DT)의 게이트-소스 간 전압이 구동 TFT(DT)의 문턱전압(Vth)이 되고, 구동 TFT(DT)가 턴 오프된다. 이렇게 구동 TFT(DT)가 턴 오프되는 시점에서, 게이트노드(Ng)의 전위는 "Vdata-Vth"가 되어 제1 커패시터(Cst1)의 일측 전극에 인가되는 것이다.
도 10을 참조하면, 발광 기간(Te)에서, 전단 제1 스캔 신호(SC1(n-1))는 하이레벨(H)로 입력되어 제1 및 제2 스위치 TFT(ST1,ST2)를 턴 오프 시키고, 현재단 제2 스캔 신호(SC2(n))는 로우 레벨(L)로 입력되어 제3 스위치 TFT(ST3)를 턴 오프 시킴과 동시에 제4 스위치 TFT(ST4)를 턴 온 시킨다. 발광 기간(Te)에서, 현재단 제1 스캔 신호(SC1(n))는 하이 레벨(H)로 입력되어 제5 스위치 TFT(ST5)를 턴 오프 시킨다. 발광 기간(Te)에서, 현재단 에미션 신호(EM(n))는 로우 레벨(L)로 입력되어 제6 스위치 TFT(ST6)를 턴 온 시킨다.
그 결과, 고전위 구동전압(EVDD)의 입력단, 구동 TFT(DT), OLED 및 저전위 구동전압(EVSS)의 입력단을 연결하는 전류 패스가 형성된다. 구동 TFT(DT)에는 샘플링 기간(Ts)에서 셋팅된 게이트-소스 간 전압(Vgs)에 따른 구동전류가 흐른다. 이 구동전류는 구동 TFT(DT)의 문턱전압(Vth)과는 무관하며 "EVDD-Vdata"의 제곱근에 비례하는 값을 갖는다.
구체적으로 설명하면, 발광 기간(Te)에서 구동 TFT(DT)에 흐르는 구동 전류(Ids)는 아래의 수학식 1과 같이 표현된다.
[수학식 1]
Ids = 1/2*(u*C*W/L)*(Vgs-Vth)2
수학식 1에서, u는 전자 이동도를, C는 게이트 절연막의 정전 용량을, W 는 구동 TFT의 채널 폭을, 그리고 L은 구동 TFT의 채널 길이를 각각 나타낸다. 그리고, Vgs는 구동 TFT의 게이트-소스 간 전압을 나타내고, Vth는 구동 TFT의 문턱전압을 나타낸다. 발광 기간(Te)에서 구동 TFT의 게이트노드-소스노드 간 전압(Vgs)은 "EVDD-Vdata+Vth"이 되므로, 상기 수학식 1의 (Vgs-Vth)2은 (EVDD-Vdata)2이 된다.
상기 수학식 1에서 문턱전압(Vth) 인자가 소거되므로, 구동 TFT(DT)의 문턱전압(Vth)이 OLED의 구동 전류에 미치는 영향이 제거된다.
도 11은 도 6의 화소(PXL)에서 제2 커패시터(Cst2)의 유무에 따른 구동 TFT(DT)의 게이트-소스 간 전압(Vgs)을 보여주는 파형도이다.
도 11을 참조하면, 제2 커패시터(Cst2)의 유무는 구동 TFT(DT)의 문턱전압(Vth)을 보상하는 데에는 영향을 미치지 않는다. 다시 말해, 게이트노드(Ng)의 전위는, 초기화 기간(Ti)에서 제2 커패시터(Cst2)의 유무에 상관없이 초기화 전압(Vinit)으로 초기화되고, 샘플링 기간(Ts)에서 제2 커패시터(Cst2)의 유무에 상관없이 "Vdata-Vth"으로 셋팅된다.
제2 커패시터(Cst2)의 유무는 발광 기간(Te)에서의 게이트-소스 간 전압(Vgs)에 영향을 미친다.
제2 커패시터(Cst2)가 없는 경우에는 게이트노드(Ng)의 전위가 킥 백의 영향으로 많이 떨어지므로 게이트-소스 간 전압(Vgs1) 즉, 고전위 구동전압(EVDD)에서 게이트노드(Ng)의 전압을 뺀 값이 커진다. 게이트-소스 간 전압(Vgs1)에 비례하여 구동 전류의 크기와 발광량이 결정되므로, 풀 블랙 계조 구현시 게이트-소스 간 전압(Vgs1)이 크면 블랙 휘도가 높아져 대비비(Contrast Ratio)가 나빠지는 문제가 있다.
반면, 제2 커패시터(Cst2)가 있는 경우에는 하이 레벨(H)로 라이징되는 현재단 제1 스캔 신호(SC1(n))를 통해 킥 백 영향을 완화할 수 있으므로, 게이트노드(Ng)의 전위가 적게 떨어지고, 그에 따라 게이트-소스 간 전압(Vgs2) 즉, 고전위 구동전압(EVDD)에서 게이트노드(Ng)의 전압을 뺀 값이 작아진다. 풀 블랙 계조 구현시 게이트-소스 간 전압(Vgs2)이 작으면 블랙 휘도가 낮아지고 대비비(Contrast Ratio)가 좋아진다.
제2 커패시터(Cst2)의 용량은 제1 커패시터(Cst1)의 용량에 비해 작게 설계됨이 바람직하다. 제2 커패시터(Cst2)의 용량이 클수록 킥 백 영향을 방지하는 효과는 향상되지만, 그 경우 제1 스캔 신호(SC1(n))에 따라 오히려 게이트노드(Ng)의 전위가 불안정해질 수 있다. 킥 백 영향을 줄이면서도 화상 품위를 유지하는 정도를 고려할 때, 제1 커패시터(Cst1)의 용량의 대략 5% 정도의 크기로 제2 커패시터(Cst2)를 설계하는 것이 바람직하다.
도 12는 도 5에 도시된 화소(PXL)의 다른 접속 구성을 보여준다. 그리고, 도 13은 도 12의 화소(PXL)에서 전원전압의 조정 유무에 따른 구동 TFT의 게이트-소스 간 전압을 보여준다.
도 12에 도시된 화소(PXL)는 도 6에 도시된 화소(PXL)와 비교하여 제2 커패시터(Cst2)가 제거된 것을 제외하고 나머지 구성은 동일하다. 도 12에 도시된 화소(PXL)는 도 7의 구동 신호들을 입력 받아 구동됨으로써 구동 TFT(DT)의 문턱전압(Vth)과 무관한 구동 전류로 OLED는 발광될 수 있다.
다만, 도 12의 화소(PXL)는 제2 커패시터(Cst2)가 없기 때문에 전술한 대비비(Contrast Ratio) 특성이 나빠지는 문제가 있을 수 있다. 이에, 본 발명은 풀 블랙 계조 구현시, 발광 기간(Te) 동안 고전위 구동 전압(EVDD)에서 게이트노드(Ng)의 전압을 뺀 값이 구동 TFT(DT)의 문턱전압(Vth)보다 작아지도록, 고전위 구동 전압(EVDD)의 레벨을 낮게 설정한다. 이렇게 고전위 구동 전압(EVDD)의 레벨을 하향 설정하면, 게이트-소스 간 전압(Vgs2)이 하향 설정 전의 게이트-소스 간 전압(Vgs1)에 비해 줄어들며, 그 결과 블랙 휘도가 낮아지고 대비비(Contrast Ratio)가 좋아질 수 있다. 도면에 도시하지 않았지만, 본 발명은 대비비 향상을 위해 고전위 구동 전압(EVDD) 뿐만 아니라 저전위 구동 전압(EVSS)도 함께 하향 설정할 수 있다.
전술한 바와 같이,
본 발명은 화소를 구성하는 TFT들을 옥사이드 TFT와 LTPS TFT로 구성하되, NMOS형과 PMOS형을 적절히 배치하여 TFT 공정 스텝을 간소화하고 고정세 화소 구현에 적합한 유기발광 표시장치를 제공할 수 있다.나아가, 본 발명은 화소의 게이트노드에 제2 커패시터를 연결하거나, 또는 고전위 구동전압을 하향 설정함으로써, LTPS TFT를 PMOS형으로 구현할 때 생기는 블랙 휘도 증가 문제를 최소화할 수 있다.
더 나아가, 본 발명은 데이터전압과 초기화전압의 공급 패스를 전기적으로 분리하여 소스 드라이버의 트랜지션(Transition) 횟수를 줄임으로써, 소비전력을 경감할 수 있다.
이와 같은 효과를 창출하는 본 발명의 실시예에 따른 유기발광 표시장치는 다수의 화소들(PXL)이 구비되고, 각 화소(PXL)가 데이터라인(14), 초기화전압 공급라인(16)에 연결된 표시패널(10)을 구비한다. 여기서, 제n 수평 화소 라인 상에 배치된 각 화소(PXL)는, 게이트노드(Ng), 드레인노드(Nd), 및 소스노드(Ns)에 각각 게이트전극, 드레인전극 및 소스전극이 접속된 구동 TFT(DT)와, 제n-1 수평 화소 라인에 입력되는 전단 제1 스캔 신호(SC1(n-1))에 따라 상기 초기화전압 공급라인(16)과 상기 드레인노드(Nd) 사이의 전류 패스를 형성하는 제1 스위치 TFT(ST1)와, 상기 전단 제1 스캔 신호(SC1(n-1))에 따라 상기 드레인노드(Nd)와 OLED 사이의 전류 패스를 형성하는 제2 스위치 TFT(ST2)와, 상기 제n 수평 화소 라인에 입력되는 현재단 제2 스캔 신호(SC2(n))에 따라 상기 게이트노드(Ng)와 상기 드레인노드(Nd) 사이의 전류 패스를 형성하는 제3 스위치 TFT(ST3)와, 상기 현재단 제2 스캔 신호(SC2(n))에 따라 상기 드레인노드(Nd)와 OLED 사이의 전류 패스를 형성하는 제4 스위치 TFT(ST4)와, 상기 제n 수평 화소 라인에 입력되는 현재단 제1 스캔 신호(SC1(n))에 따라 상기 데이터라인(14)과 상기 소스노드(Ns) 사이의 전류 패스를 형성하는 제5 스위치 TFT(ST5)와, 상기 제n 수평 화소 라인에 입력되는 현재단 에미션 신호(EM(n))에 따라 고전위 구동 전압(EVDD)의 입력단과 상기 소스노드(Ns) 사이의 전류 패스를 형성하는 제6 스위치 TFT(ST6)와, 상기 게이트노드(Ng)와 상기 고전위 구동 전압(EVDD)의 입력단 사이에 접속된 제1 커패시터(Cst1)를 구비하고, 상기 제3 스위치 TFT(ST3)는 NMOS형 TFT로 구현되고, 나머지 TFT들(DT,ST1~ST2,ST4~ST6)은 PMOS형 TFT로 구현된다.
상기 제1 스위치 TFT(ST1) 및 상기 제2 스위치 TFT(ST1)의 각 게이트전극은 상기 전단 제1 스캔 신호(SC1(n-1))가 인가되는 전단 제1 게이트라인(15a')에 접속되고, 상기 제3 스위치 TFT(ST3) 및 상기 제4 스위치 TFT(ST4)의 각 게이트전극은 상기 현재단 제2 스캔 신호(SC2(n))가 인가되는 현재단 제2 게이트라인(15b)에 접속되고, 상기 제5 스위치 TFT(ST5)의 게이트전극은 상기 현재단 제1 스캔 신호(SC1(n))가 인가되는 상기 현재단 제1 게이트라인(15a)에 접속되며, 상기 제6 스위치 TFT(ST6)의 게이트전극은 상기 현재단 에미션 신호(EM(n))가 인가되는 상기 현재단 제3 게이트라인(15c)에 접속된다.
초기화 기간(Ti)에서, 상기 전단 제1 스캔 신호(SC1(n-1))는 로우 레벨(L)로 입력되고, 상기 현재단 제1 스캔 신호(SC1(n))와 상기 현재단 제2 스캔 신호(SC2(n))와 상기 현재단 에미션 신호(EM(n))는 하이 레벨(H)로 입력되며, 상기 초기화 기간(Ti)에 이은 샘플링 기간(Ts)에서, 상기 현재단 제1 스캔 신호(SC1(n))는 로우 레벨(L)로 입력되고, 상기 전단 제1 스캔 신호(SC1(n-1))와 상기 현재단 제2 스캔 신호(SC2(n))와 상기 현재단 에미션 신호(EM(n))는 하이 레벨(H)로 입력되며, 상기 샘플링 기간(Ts)에 이은 발광 기간(Te)에서, 상기 전단 제1 스캔 신호(SC1(n-1))와 상기 현재단 제1 스캔 신호(SC1(n))는 하이 레벨(H)로 입력되고, 상기 현재단 제2 스캔 신호(SC2(n))와 상기 현재단 에미션 신호(EM(n))는 로우 레벨(L)로 입력된다.
상기 제n 수평 화소 라인 상에 배치된 각 화소(PXL)는, 상기 현재단 제1 스캔 신호(SC1(n))가 인가되는 현재단 제1 게이트라인(15a)과 상기 게이트노드(Ng) 사이에 접속된 제2 커패시터(Cst2)를 더 구비한다.
상기 제2 커패시터(Cst2)의 용량은 상기 제1 커패시터(Cst1)의 용량에 비해 작게 설계된다.
풀 블랙 계조 구현시, 상기 발광 기간(Te) 동안 상기 고전위 구동 전압(EVDD)에서 상기 게이트노드의 전압을 뺀 값이 상기 구동 TFT의 문턱전압보다 작아지도록, 상기 고전위 구동 전압(EVDD)이 하향 설정된다.
또한, 본 발명의 실시예에 따른 유기발광 표시장치는 유기발광소자를 갖는 유기발광 표시장치로서, 상기 유기발광소자를 발광시키기 위해 상기 유기발광소자에 구동 전류를 인가하는 구동 TFT와, 상기 구동 TFT의 턴 온에 관여하는 다수의 스위치 TFT들과, 상기 구동 TFT의 게이트전극에 접속되어 상기 구동 TFT의 턴 온 전압을 저장하는 제1 커패시터를 포함하고, 상기 스위치 TFT들 중에서, 적어도 하나의 TFT는 NMOS형 TFT로 구현되고, 나머지 TFT는 PMOS형 TFT로 구현된다.
상기 스위치 TFT들은, 상기 구동 TFT의 게이트전극과 드레인전극 사이에 연결된 제3 스위치 TFT(ST3)와, 상기 구동 TFT의 소스전극에 연결된 제5 스위치 TFT(ST5)를 포함하고, 상기 제3 스위치 TFT(ST3)와 상기 제5 스위치 TFT(ST5)는, 상기 NMOS형 TFT와 PMOS형 TFT 중에서 선택적으로 서로 다르게 구현된다.
상기 제5 스위치 TFT(ST5)의 게이트전극은 제1 스캔 신호(SC1(n))가 공급되는 제1 게이트 라인(15a)에 접속되고, 상기 제3 스위치 TFT(ST3)의 게이트전극은 제2 스캔 신호(SC2(n))가 공급되는 제2 게이트 라인(15b)에 접속되며, 상기 구동 TFT에 상기 구동 전류가 흐르는 발광 기간에서 상기 제1 스캔 신호(SC1(n))와 상기 제2 스캔 신호(SC2(n))는 서로 반대 위상의 오프 레벨로 입력되고, 상기 구동 TFT의 게이트전극과 상기 제1 게이트 라인(15a) 사이에는, 상기 제3 스위치 TFT(ST3)의 턴 오프에 따른 킥 백 영향을 최소화하기 위한 제2 스토리지 커패시터가 접속된다.
상기 제2 커패시터(Cst2)의 용량은 상기 제1 커패시터(Cst1)의 용량에 비해 작게 설계된다.
풀 블랙 계조 구현시, 상기 구동 TFT에 상기 구동 전류가 흐르는 발광 기간 동안 상기 구동 TFT의 게이트-소스 간 전압이 상기 구동 TFT의 문턱전압보다 작아지도록, 상기 고전위 구동 전압(EVDD)이 하향 설정된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10 : 표시패널 11 : 타이밍 콘트롤러
12 : 소스 드라이버 13 : 게이트 드라이버

Claims (13)

  1. 다수의 화소들(PXL)이 구비되고, 각 화소(PXL)가 데이터라인(14), 초기화전압 공급라인(16)에 연결된 표시패널(10)을 구비하고,
    제n 수평 화소 라인 상에 배치된 각 화소(PXL)는,
    게이트노드(Ng), 드레인노드(Nd), 및 소스노드(Ns)에 각각 게이트전극, 드레인전극 및 소스전극이 접속된 구동 TFT(DT);
    제n-1 수평 화소 라인에 입력되는 전단 제1 스캔 신호(SC1(n-1))에 따라 상기 초기화전압 공급라인(16)과 상기 드레인노드(Nd) 사이의 전류 패스를 형성하는 제1 스위치 TFT(ST1);
    상기 전단 제1 스캔 신호(SC1(n-1))에 따라 상기 드레인노드(Nd)와 OLED 사이의 전류 패스를 형성하는 제2 스위치 TFT(ST2);
    상기 제n 수평 화소 라인에 입력되는 현재단 제2 스캔 신호(SC2(n))에 따라 상기 게이트노드(Ng)와 상기 드레인노드(Nd) 사이의 전류 패스를 형성하는 제3 스위치 TFT(ST3);
    상기 현재단 제2 스캔 신호(SC2(n))에 따라 상기 드레인노드(Nd)와 OLED 사이의 전류 패스를 형성하는 제4 스위치 TFT(ST4);
    상기 제n 수평 화소 라인에 입력되는 현재단 제1 스캔 신호(SC1(n))에 따라 상기 데이터라인(14)과 상기 소스노드(Ns) 사이의 전류 패스를 형성하는 제5 스위치 TFT(ST5);
    상기 제n 수평 화소 라인에 입력되는 현재단 에미션 신호(EM(n))에 따라 고전위 구동 전압(EVDD)의 입력단과 상기 소스노드(Ns) 사이의 전류 패스를 형성하는 제6 스위치 TFT(ST6); 및
    상기 게이트노드(Ng)와 상기 고전위 구동 전압(EVDD)의 입력단 사이에 접속된 제1 커패시터(Cst1)를 구비하고,
    상기 제3 스위치 TFT(ST3)는 NMOS형 TFT로 구현되고,
    상기 제3 스위치 TFT(ST3)를 제외한 나머지 TFT들(DT,ST1~ST2,ST4~ST6)은 PMOS형 TFT로 구현되거나 또는, PMOS형 TFT와 NMOS형 TFT의 조합으로 구현되는 유기발광 표시장치.
  2. 제 1 항에 있어서,
    상기 제1 스위치 TFT(ST1) 및 상기 제2 스위치 TFT(ST2)의 각 게이트전극은 상기 전단 제1 스캔 신호(SC1(n-1))가 인가되는 전단 제1 게이트라인(15a')에 접속되고,
    상기 제3 스위치 TFT(ST3) 및 상기 제4 스위치 TFT(ST4)의 각 게이트전극은 상기 현재단 제2 스캔 신호(SC2(n))가 인가되는 현재단 제2 게이트라인(15b)에 접속되고,
    상기 제5 스위치 TFT(ST5)의 게이트전극은 상기 현재단 제1 스캔 신호(SC1(n))가 인가되는 상기 현재단 제1 게이트라인(15a)에 접속되며,
    상기 제6 스위치 TFT(ST6)의 게이트전극은 상기 현재단 에미션 신호(EM(n))가 인가되는 상기 현재단 제3 게이트라인(15c)에 접속되는 유기발광 표시장치.
  3. 제 1 항에 있어서,
    초기화 기간(Ti)에서, 상기 전단 제1 스캔 신호(SC1(n-1))는 로우 레벨(L)로 입력되고, 상기 현재단 제1 스캔 신호(SC1(n))와 상기 현재단 제2 스캔 신호(SC2(n))와 상기 현재단 에미션 신호(EM(n))는 하이 레벨(H)로 입력되며,
    상기 초기화 기간(Ti)에 이은 샘플링 기간(Ts)에서, 상기 현재단 제1 스캔 신호(SC1(n))는 로우 레벨(L)로 입력되고, 상기 전단 제1 스캔 신호(SC1(n-1))와 상기 현재단 제2 스캔 신호(SC2(n))와 상기 현재단 에미션 신호(EM(n))는 하이 레벨(H)로 입력되며,
    상기 샘플링 기간(Ts)에 이은 발광 기간(Te)에서, 상기 전단 제1 스캔 신호(SC1(n-1))와 상기 현재단 제1 스캔 신호(SC1(n))는 하이 레벨(H)로 입력되고, 상기 현재단 제2 스캔 신호(SC2(n))와 상기 현재단 에미션 신호(EM(n))는 로우 레벨(L)로 입력되는 유기발광 표시장치.
  4. 제 1 항에 있어서,
    상기 제n 수평 화소 라인 상에 배치된 각 화소(PXL)는,
    상기 현재단 제1 스캔 신호(SC1(n))가 인가되는 현재단 제1 게이트라인(15a)과 상기 게이트노드(Ng) 사이에 접속된 제2 커패시터(Cst2)를 더 구비하는 유기발광 표시장치.
  5. 제 4 항에 있어서,
    상기 제2 커패시터(Cst2)의 용량은 상기 제1 커패시터(Cst1)의 용량에 비해 작게 설계되는 유기발광 표시장치.
  6. 제 3 항에 있어서,
    풀 블랙 계조 구현시, 상기 발광 기간(Te) 동안 상기 고전위 구동 전압(EVDD)에서 상기 게이트노드의 전압을 뺀 값이 상기 구동 TFT의 문턱전압보다 작아지도록, 상기 고전위 구동 전압(EVDD)이 하향 설정되는 유기발광 표시장치.
  7. 제 1 항에 있어서,
    상기 제3 스위치 TFT(ST3)는 NMOS형 옥사이드 TFT로 구현되고,
    상기 나머지 TFT들(DT,ST1~ST2,ST4~ST6)은 PMOS형 LTPS TFT로 구현되거나 또는, PMOS형 LTPS TFT와 NMOS형 LTPS TFT의 조합으로 구현되는 유기발광 표시장치.
  8. 유기발광소자를 갖는 유기발광 표시장치에 있어서,
    상기 유기발광소자를 발광시키기 위해 상기 유기발광소자에 구동 전류를 인가하는 구동 TFT(DT);
    상기 구동 TFT의 턴 온에 관여하는 다수의 스위치 TFT들; 및
    상기 구동 TFT의 게이트전극에 접속되어 상기 구동 TFT의 턴 온 전압을 저장하는 제1 커패시터(Cst1)를 포함하고,
    상기 스위치 TFT들 중에서, 하나의 TFT는 NMOS형 TFT로 구현되고,
    나머지 TFT 및 상기 구동 TFT는 PMOS형 TFT로 구현되거나, 또는 상기 PMOS형 TFT와 상기 NMOS형 TFT의 조합으로 구현된 유기발광 표시장치.
  9. 제 8 항에 있어서,
    상기 스위치 TFT들은, 상기 구동 TFT의 게이트전극과 드레인전극 사이에 연결된 제3 스위치 TFT(ST3)와, 상기 구동 TFT의 소스전극에 연결된 제5 스위치 TFT(ST5)를 포함하고,
    상기 제3 스위치 TFT(ST3)와 상기 제5 스위치 TFT(ST5)는, 상기 NMOS형 TFT와 PMOS형 TFT 중에서 선택적으로 서로 다르게 구현된 유기발광 표시장치.
  10. 제 9 항에 있어서,
    상기 제5 스위치 TFT(ST5)의 게이트전극은 제1 스캔 신호(SC1(n))가 공급되는 제1 게이트 라인(15a)에 접속되고, 상기 제3 스위치 TFT(ST3)의 게이트전극은 제2 스캔 신호(SC2(n))가 공급되는 제2 게이트 라인(15b)에 접속되며,
    상기 구동 TFT에 상기 구동 전류가 흐르는 발광 기간에서 상기 제1 스캔 신호(SC1(n))와 상기 제2 스캔 신호(SC2(n))는 서로 반대 위상의 오프 레벨로 입력되고,
    상기 구동 TFT의 게이트전극과 상기 제1 게이트 라인(15a) 사이에는, 상기 제3 스위치 TFT(ST3)의 턴 오프에 따른 킥 백 영향을 최소화하기 위한 제2 스토리지 커패시터가 접속되는 유기발광 표시장치.
  11. 제 10 항에 있어서,
    상기 제2 커패시터(Cst2)의 용량은 상기 제1 커패시터(Cst1)의 용량에 비해 작게 설계되는 유기발광 표시장치.
  12. 제 9 항에 있어서,
    풀 블랙 계조 구현시, 상기 구동 TFT에 상기 구동 전류가 흐르는 발광 기간 동안 상기 구동 TFT의 게이트-소스 간 전압이 상기 구동 TFT의 문턱전압보다 작아지도록, 상기 고전위 구동 전압(EVDD)이 하향 설정되는 유기발광 표시장치.
  13. 제 8 항에 있어서,
    상기 스위치 TFT들 중에서, 상기 하나의 TFT는 NMOS형 옥사이드 TFT로 구현되고,
    상기 나머지 TFT 및 상기 구동 TFT는 PMOS형 LTPS TFT로 구현되거나 또는, PMOS형 LTPS TFT와 상기 NMOS형 LTPS TFT의 조합으로 구현된 유기발광 표시장치.
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