KR20220094952A - 화소 회로 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 개시는 화소 회로 및 화소 회로를 포함하는 표시장치에 관한 것으로, 구동 트랜지스터에 데이터 전압을 인가하는 트랜지스터를 통하여 온 바이어스 스트레스(OBS) 구동을 함으로써, 네로우 베젤 표시장치를 구현할 수 있다.

Description

화소 회로 및 이를 포함하는 표시장치{PIXEL CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 개시는 화소 회로 및 화소 회로를 포함하는 표시장치에 관한 것으로, 구동 트랜지스터에 데이터 전압을 인가하는 트랜지스터를 통하여 온 바이어스 스트레스(OBS) 구동을 함으로써, 네로우 베젤 표시장치를 구현할 수 있다.
액티브 매트릭스 타입의 전계발광 표시장치는 스스로 발광하는 발광소자를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
표시장치는 복수의 게이트 라인에 게이트 펄스를 공급하는 게이트 구동부를 포함하고, 게이트 구동부는 시프트 레지스터(Shift Register)를 이용하여 복수의 게이트 라인에 인가되는 게이트 펄스를 순차적으로 시프트(Shift)할 수 있다.
그리고, 표시장치는 시프트 레지스터를 픽셀 어레이와 함께 표시패널의 기판 상에 실장함으로써, GIP(Gate in Panel) 구조를 가질 수 있다. 표시장치는 시프트 레지스터를 기판의 좌우 베젤 영역에 배치하여, 더블 피딩 방식 또는 인터레이싱 방식을 통해 게이트 펄스를 공급할 수 있다.
표시장치에 대한 연구는 기술적인 면과, 디자인적인 면으로 구분될 수 있다. 특히, 최근에는, 수요자들에게 보다 어필할 수 있는 디자인적인 면에서의 연구개발의 필요성이 특히 부각되고 있다. 네로우 베젤 기술은, 표시장치의 표시패널 중에서 화상이 출력되지 않는 좌우 테두리 부분을 최소화시킴으로써 화상이 출력되는 부분을 상대적으로 증대시키는 것이다. 이에 따라, 표시장치의 테두리 부분을 좁게 형성하는 네로우 베젤(Narrow bezel) 기술에 대한 연구도 활발히 진행되고 있다.
본 개시의 목적은 구동 트랜지스터의 경시적 변화를 보상하면서 베젤 영역을 줄일 수 있는 전계발광 표시장치를 제공하는데 있다.
본 개시는 다음과 같은 실시예를 가진다.
실시예에 따른 화소 회로는 발광 소자; 제1 전극, 제2 전극 및 게이트 전극을 갖고, 상기 발광 소자에 구동 전류를 공급하는 구동 트랜지스터; 상기 구동 트랜지스터의 상기 제2 전극과 상기 게이트 전극을 연결하도록 구성된 제1 트랜지스터; 상기 구동 트랜지스터의 상기 제1 전극과 데이터 라인 사이를 연결하도록 구성된 제2 트랜지스터;를 포함하고, 상기 제2 트랜지스터는 상기 제1 트랜지스터가 턴 오프 상태에 있는 동안 활성화되어 온 바이어스 스트레스 페이즈를 수행하고, 상기 온 바이어스 스트레스 페이즈에 이어서, 상기 제2 트랜지스터는 상기 제1 트랜지스터가 턴 온 상태에 있는 동안 활성화되어 상기 구동 트랜지스터의 문턱 전압 샘플링 및 데이터 전압 프로그래밍 페이즈를 수행하는 것을 특징으로 한다.
상기 온 바이어스 스트레스 페이즈 동안 상기 데이터 라인에 공급되는 전압은, 상기 데이터 전압보다 더 큰 것을 특징으로 한다.
상기 화소 회로는 초기화 전압이 제공되는 제3 전원 라인: 및 상기 구동 트랜지스터의 상기 제2 전극과 상기 제3 전원 라인을 연결하도록 구성된 제5 트랜지스터; 를 추가로 포함하는 것을 특징으로 한다.
상기 제5 트랜지스터는 상기 온 바이어스 스트레스 페이즈 보다 먼저 턴 온 동작하여, 상기 구동 트랜지스터의 게이트 전극에 상기 초기화 전압을 인가하는 초기화 페이즈를 수행하는 것을 특징으로 한다.
상기 화소 회로는 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제3 트랜지스터; 및 상기 구동 트랜지스터의 상기 제2 전극에 및 상기 발광 소자 사이에 개재된 제4 트랜지스터;를 추가로 포함하고, 상기 제3 트랜지스터 및 제4 트랜지스터는 상기 구동 트랜지스터의 문턱 전압 샘플링 및 데이터 전압 프로그래밍 페이즈 이후 발광 구간 동안 턴 온 동작하는 것을 특징으로 한다.
상기 발광 소자는 애노드 전극 및 캐소드 전극을 포함하고, 상기 화소 회로는 애노드 리셋 전압이 제공되는 제2 전원 라인; 및 상기 애노드 전극과 상기 제2 전원 라인은 연결하도록 구성된 제6 트랜지스터; 를 추가로 포함한다.
상기 제6 트랜지스터는 상기 제5 트랜지스터와 동시에 턴 온 동작하는 것을 특징으로 한다.
실시예에 따른 표시장치는 복수의 화소가 매트릭스 형태로 배치된 표시패널; 상기 복수의 화소에 연결된 데이터 라인을 통하여 상기 복수의 화소에 데이터 전압 및 OBS 전압을 공급하는 데이터 구동부; 및 상기 데이터 구동부의 동작 타이밍을 제어하는 타이밍 컨트롤러; 를 포함하고, 상기 데이터 구동부는 직류 전압인 OBS 전압을 출력하는 전원 공급부; 상기 전원 공급부와 상기 데이터 라인을 연결하는 스위칭 소자; 및 상기 데이터 라인에 연결되어 데이터 전압을 출력하는 버퍼를 포함하고, 상기 타이밍 컨트롤러는 제1 구간 동안 상기 스위칭 소자를 턴 온 제어하고, 제2 구간 동안 상기 스위칭 소자를 턴 오프 제어하여, 상기 데이터 구동부가 제1 구간 동안 상기 OBS 전압을 상기 데이터 라인에 출력되도록 제어하는 것을 특징으로 한다.
상기 OBS 전압은 상기 데이터 전압보다 더 큰 것을 특징으로 한다.
상기 화소는 발광 소자; 제1 전극, 제2 전극 및 게이트 전극을 갖고, 상기 발광 소자에 구동 전류를 공급하는 구동 트랜지스터; 상기 구동 트랜지스터의 상기 제2 전극과 상기 게이트 전극을 연결하도록 구성된 제1 트랜지스터; 상기 구동 트랜지스터의 상기 제1 전극과 데이터 라인 사이를 연결하도록 구성된 제2 트랜지스터;를 포함하고, 상기 제1 구간 동안 상기 제1 트랜지스터는 턴 오프 동작하고, 상기 제2 트랜지스터는 턴 온 동작하고, 상기 제2 구간 동안 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴 온 동작하는 것을 특징으로 한다.
상기 화소는 초기화 전압이 제공되는 제3 전원 라인: 및 상기 구동 트랜지스터의 상기 제2 전극과 상기 제3 전원 라인을 연결하도록 구성된 제5 트랜지스터; 를 추가로 포함하는 것을 특징으로 한다.
상기 제5 트랜지스터는 상기 제1 구간 보다 먼저 턴 온 동작하여, 상기 구동 트랜지스터의 게이트 전극에 상기 초기화 전압을 인가하는 초기화 페이즈를 수행하는 것을 특징으로 한다.
상기 화소는 상기 구동 트랜지스터의 상기 제1 전극에 연결된 제3 트랜지스터; 및 상기 구동 트랜지스터의 상기 제2 전극에 및 상기 발광 소자 사이에 개재된 제4 트랜지스터;를 추가로 포함하고, 상기 제3 트랜지스터 및 제4 트랜지스터는 상기 구동 트랜지스터의 문턱 전압 샘플링 및 데이터 전압 프로그래밍 페이즈 이후 발광 구간 동안 턴 온 동작하는 것을 특징으로 한다.
상기 발광 소자는 애노드 전극 및 캐소드 전극을 포함하고, 상기 화소는
애노드 리셋 전압이 제공되는 제2 전원 라인; 및 상기 애노드 전극과 상기 제2 전원 라인은 연결하도록 구성된 제6 트랜지스터; 를 추가로 포함하는 것을 특징으로 한다.
상기 제6 트랜지스터는 상기 제5 트랜지스터와 동시에 턴 온 동작하는 것을 특징으로 한다.
본 개시는 화소 회로 및 화소 회로를 포함하는 표시장치에 관한 것으로, 구동 트랜지스터에 데이터 전압을 인가하는 트랜지스터를 통하여 온 바이어스 스트레스(OBS) 구동을 함으로써, 네로우 베젤 표시장치를 구현할 수 있다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다.
도 2는 본 명세서의 일 실시예에 따른 게이트 구동부의 회로 구성을 나타낸 도면이다.
도 3은 다이오드 접속 방식의 문턱전압 보상 화소 구조의 일부를 보여주는 회로도이다.
도 4는 구동 트랜지스터의 히스테리시스 특성에 의한 구동 트랜지스터의 구동 전류의 계단 파형을 보여주는 그래프이다.
도 5는 도 4의 제1 프레임 기간의 문턱전압 보상 기간과 발광 기간의 구동 트랜지스터의 게이트-소스간 전압에 따른 드레인-소스간 전류를 보여주는 그래프이다.
도 6은 비교예에 따른 전계 발광 표시장치의 화소 회로의 회로도이다.
도 7 내지 도 11은 도 6의 화소 회로 및 발광 소자의 구동을 설명하기 위한 도면이다.
도 12는 실시예에 따른 게이트 구동부를 구성하는 스테이지의 세부 블록도이다.
도 13은 실시예에 따른 전계 발광 표시장치의 화소 회로의 회로도이다.
도 14는 도 13의 실시예에 따른 화소 회로에 대한 OBS 구동을 설명하기 위한 도면이다.
도 15는 도 13의 실시예에 따른 화소 회로에 대한 샘플링 구간을 설명하기 위한 도면이다.
도 16은 데이터 라인에 공급되는 OBS 전압 및 데이터 전압(Vdata)의 제어를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명에서 표시패널의 기판 상에 형성되는 픽셀 회로는 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT(Thin Film Transistor)로 구현될 수 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다.
이하에서, 게이트 온 전압(Gate On Voltage)은 TFT가 턴-온(turn-on)될 수 있는 게이트 신호의 전압이다. 게이트 오프 전압(Gate Off Voltage)은 TFT가 턴-오프(turn-off)될 수 있는 전압이다. PMOS에서 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)이다. NMOS에서 게이트 온 전압은 VGH이고, 게이트 오프 전압은 VGL이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 1은 본 명세서의 일 실시예에 따른 전계발광 표시장치의 블록도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 전계발광 표시장치는 표시패널(100)과 표시패널 구동 회로를 포함한다.
표시패널(100)은 입력 영상의 데이터를 표시하는 표시 영역(DA)을 포함한다. 표시 영역(DA)에는 화소 어레이가 배치된다. 그리고, 화소 어레이는 복수의 데이터 라인(DL), 데이터 라인(DL)과 교차하는 게이트 라인(GL), 및 데이터 라인(DL)과 게이트 라인(GL)에 의해 정의된 영역에 있는 화소들을 포함한다. 화소들의 배치 형태는 매트릭스 형태, 동일한 색을 발광하는 화소를 공유하는 형태, 스트라이프 형태, 다이아몬드 형태 등 발광 영역에 따라 다양하게 형성될 수 있다.
화소들 각각은 컬러 구현을 위해 적색 서브 화소, 녹색 서브 화소, 청색 서브 화소로 나뉘어질 수 있다. 또는 화소들 각각은 백색 서브 화소를 더 포함할 수도 있고, 동일한 색을 구현하는 서브 화소를 복수개 포함할 수도 있다. 서브 화소(SP)는 화소 회로를 포함한다. 전계발광 표시장치의 경우에 화소 회로는 발광 소자, 복수의 트랜지스터들, 및 커패시터를 포함한다. 발광 소자는 유기발광 다이오드(OLED)로 구성될 수 있다. 화소 회로는 데이터 라인(DL)과 게이트 라인(GL)에 연결된다. 도 1에서 원 안에 표시된 "DL(m-2), DL(m-1), DL(m)"은 데이터 라인들이고, "GL(n-2), GL(n-1), GL(n)"은 게이트 라인들이다.
표시패널 구동 회로는 데이터 구동부(110)와 게이트 구동부(120)를 구비한다. 게이트 구동부(120)는 GIP 형태로 구성될 수 있다. 표시패널 구동 회로는 타이밍 컨트롤러(timing controller, TCON)(130)의 제어하에 입력 영상의 데이터를 표시패널(100)의 화소들에 기입한다. 그리고, 표시패널 구동 회로는 타이밍 컨트롤러(130)의 제어 하에 구동되는 데이터 구동부(110)와 게이트 구동부(120)를 구비한다.
데이터 구동부(110)는 수직 표시 구간(VA) 내에서 표시패널(100)의 모든 화소행들의 화소들에 공급될 데이터 전압을 출력한다. 표시패널(100)의 화소 어레이가 n*m개의 화소들을 포함할 때, 표시패널(100)은 m개의 데이터 라인(DL)을 포함하고, n개의 게이트 라인(GL)을 포함한다. 따라서, 수직 표시 구간(VA)은 n*m개의 화소들을 포함한다.
데이터 전압은 디스플레이용 비디오 데이터 전압과 센싱용 데이터 전압으로 나뉘어질 수 있다. 디스플레이용 데이터 전압은 입력 영상의 데이터 전압이다. 센싱용 데이터 전압은 서브 화소의 전기적 특성을 센싱하기 위한 데이터 전압으로, 입력 영상의 데이터와 무관하게 미리 설정된 특정 전압이다. 센싱된 전압은 화소 어레이 밖의 외부 회로에서 입력 영상의 데이터를 변조하는 방식의 외부 보상에 사용되어 구동 소자의 전기적 특성 변화를 보상할 수 있다.
게이트 구동부(120)는 표시패널(100)에서 영상이 표시되지 않는 베젤 영역(BZ)에 형성될 수 있다. 게이트 구동부(120)는 타이밍 컨트롤러(130)의 제어 하에 게이트 신호를 출력하여 게이트 라인(GL)을 통해 데이터 전압이 충전되는 화소들을 선택한다. 게이트 구동부(120)는 하나 이상의 쉬프트 레지스터(shift register)를 이용하여 게이트 신호를 출력하고 쉬프트한다. 게이트 구동부(120)는 수직 표시 구간(VA) 내에서 미리 설정된 특정 게이트 라인까지 일정한 쉬프트 타이밍으로 게이트 라인들에 공급되는 게이트 신호를 쉬프트한다. 그 다음 게이트 구동부(120)는 특정 게이트 라인에 특정 전압의 게이트 신호를 공급한다. 그리고 게이트 구동부(120)는 일정한 쉬프트 타이밍으로 나머지 게이트 라인들에 공급되는 게이트 신호를 쉬프트한다.
타이밍 컨트롤러(130)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호, 수평 동기신호, 클럭 신호, 및 데이터 인에이블신호 등을 포함한다. 호스트 시스템은 TV(television), 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터, 모바일 기기, 웨어러블 기기 중 어느 하나일 수 있다. 모바일 기기와 웨어러블 기기에서 데이터 구동부(110), 타이밍 콘트롤러(130), 레벨 쉬프터(level shifter, 140) 등은 하나의 드라이브 IC에 집적될 수 있다.
타이밍 컨트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DDC), 및 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GDC)를 발생한다.
레벨 쉬프터(140)는 타이밍 컨트롤러(130)로부터 출력된 게이트 타이밍 제어 신호(GDC)의 전압을 게이트 온 전압과 게이트 오프 전압으로 변환하여 게이트 구동부(120)에 공급한다. 게이트 타이밍 제어 신호(GDC)의 로우 레벨 전압(low level voltage)은 게이트 온 전압(gate on voltage)으로 변환되고, 게이트 타이밍 제어 신호(GDC)의 하이 레벨 전압(high level voltage)은 게이트 오프 전압(gate off voltage)으로 변환된다.
게이트 타이밍 제어신호(GDC)는 스타트 신호, 클럭 등을 포함한다. 스타트 신호는 매 프레임 기간 마다 프레임 기간의 초기에 1회 발생되어 게이트 구동부(120)에 입력된다. 스타트 신호는 매 프레임 기간 마다 게이트 구동부(120)의 스타트 타이밍을 제어한다. 클럭은 게이트 구동부(120)로부터 출력되는 게이트 신호의 쉬프트 타이밍을 제어한다.
도 2는 본 명세서의 일 실시예에 따른 게이트 구동부의 회로 구성을 나타낸 도면이다.
구체적으로, 도 2는 게이트 구동부(120)에서 쉬프트 레지스터의 회로 구성을 개략적으로 보여주는 도면이다.
게이트 구동부(120)의 쉬프트 레지스터는 종속적으로 연결된 스테이지들(ST(n-1) 내지 ST(n+2))을 포함한다. 쉬프트 레지스터는 게이트 스타트 신호(GVST) 또는 이전 스테이지로부터 수신된 캐리 신호(CAR1 내지 CAR4)를 스타트 신호로서 입력받고 클럭(CLK)의 타이밍에 맞추어 출력(Gout(n-1) 내지 Gout(n+1))을 발생한다. 이하에서, 스타트 신호는 게이트 스타트 신호(GVST) 또는 이전 스테이지로부터 발생되어 그 다음 스테이지의 스타트 신호 입력 단자에 인가되는 캐리 신호(CAR1 내지 CAR4)를 의미한다.
게이트 구동부(120)는 스캔 구동부 및 에미션 구동부를 포함하고, 스캔 구동부는 스캔 신호의 종류에 따라 복수개 존재할 수 있다. 예를 들면 스캔 구동부는 화소 회로가 구동 트랜지스터의 문턱 전압을 보상하기 위한 내부 보상회로를 포함하는 경우, 보상회로의 구동과 관련한 스캔 신호를 추가로 포함할 수 있다. 또한 표시장치는 구동 트랜지스터의 히스테리시스 효과를 완화하기 위해서 온 바이어스 스트레스(OBS) 페이즈를 포함하여 구동될 수 있는데, 이 경우 구동 방법에 따라 게이트 구동부(120)는 OBS 구동부가 추가로 포함될 수 있다. 그리고, 스캔 구동부, 에미션 구동부, OBS 구동부는 각각 도 2에 도시된 바와 마찬가지로 복수개의 스테이지들로 구성된다. 스캔 구동부, 에미션 구동부, 및 OBS 구동부를 구성하는 복수의 스테이지들은 각각 한 개의 화소행에 스캔 신호, 에미션 신호, OBS 신호를 인가할 수 있다.
전계발광 표시장치의 경우에 서브 화소들의 열화를 줄이고 수명을 연장하기 위하여 내부 보상 방법 또는 외부 보상 방법이 적용될 수 있다. 구동 소자의 문턱 전압, 구동 소자의 전자 이동도, 및 OLED의 문턱 전압 등과 같은 화소의 전기적 특성은 구동 전류를 결정하는 요소가 되므로 모든 화소들에서 동일해야 한다. 하지만, 공정 편차, 경시 변화 등 다양한 원인에 의해 화소들 간에 전기적 특성이 달라질 수 있다. 또한, 발광 소자에서 발생한 열에 의한 표시패널의 휘도 불균일이 발생할 수 있다. 이러한 화소의 전기적 특성 편차 및 휘도 불균일은 표시패널의 화질 저하와 수명 단축을 초래할 수 있다. 예를 들어, 구동 소자는 구동 트랜지스터를 의미한다.
내부 보상 방법은 화소 회로 내에 배치된 보상 회로를 이용하여 구동 소자의 게이트-소스 간 전압을 샘플링하여, 구동 소자의 문턱 전압을 센싱하고 문턱 전압만큼 데이터 전압을 보상한다.
외부 보상 방법은 서브 화소에 연결된 센싱 경로를 통해 구동 소자의 전기적 특성에 따라 변하는 화소의 전압을 센싱하고, 센싱된 전압을 바탕으로 화소 어레이 밖의 외부 회로에서 입력 영상의 데이터를 변조함으로써 구동 소자의 전기적 특성 변화를 보상한다.
도 3은 다이오드 접속 방식의 문턱전압 보상 화소 구조의 일부를 보여주는 회로도이다.
도 3에는 발광소자에 전류를 공급하는 구동 트랜지스터(DT)와, 구동 트랜지스터(DT)의 게이트 노드(Ng)와 드레인 노드(Nd) 사이에 접속된 스위치 트랜지스터(ST), 드레인 노드(Nd)에 연결되어 구동 트랜지스터(DT)로부터 구동 전류를 공급받는 발광소자(ELD)가 나타나 있다. 스위치 트랜지스터(ST)는 구동 트랜지스터(DT)에 데이터 전압이 공급되는 기간 동안 구동 트랜지스터(DT)의 게이트 노드(Ng)와 드레인 노드(Nd)를 접속시켜, 구동 트랜지스터(DT)가 다이오드(diode)로 구동하게 한다.
스위치 트랜지스터(ST)가 턴-온되는 기간 동안 게이트 노드(Ng)와 드레인 노드(Nd)가 접속되므로, 게이트 노드(Ng)와 드레인 노드(Nd)는 실질적으로 동등한 전위를 갖는다. 이때, 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압 차(Vgs)가 문턱전압보다 큰 경우, 구동 트랜지스터(DT)는 게이트 노드(Ng)와 소스 노드(Ns) 간의 전압 차(Vgs)가 구동 트랜지스터(DT)의 문턱전압(Vth)에 도달할 때까지 전류 패스를 형성하며, 그에 따라 구동 트랜지스터(DT)의 게이트 노드(Ng)의 전압은 방전된다. 즉, 구동 트랜지스터(DT)의 소스 노드(Ns)에 데이터 전압(Vdata)이 공급된 경우, 구동 트랜지스터(DT)의 게이트 노드(Ng)의 전압은 데이터 전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)을 합한 전압(Vdata+Vth)까지 상승한다. 이로 인해, 다이오드 접속 방식은 구동 트랜지스터(DT)의 구동 전류(Id)는 구동 트랜지스터(DT)의 문턱전압(Vth)에 의존하지 않는다. 따라서 구동 트랜지스터(DT)는 문턱전압(Vth)이 서브 화소마다 편차가 있더라도 균일한 구동 전류(Id)를 발광소자(ELD)에 공급할 수 있게 된다.
도 4는 구동 트랜지스터의 히스테리시스 특성에 의한 구동 트랜지스터의 구동 전류의 계단 파형을 보여주는 그래프이다.
도 4를 참조하면, 화소가 블랙 계조를 표시하다가 화이트 계조를 표시하고자 할 때, 구동 트랜지스터(DT)의 구동 전류(Id)는 히스테리시스(hysteresis) 특성에 의해 계단과 같이 상승한다. 도 3에서 제1 프레임 기간(FR1)은 유기발광소자가 블랙 계조로 발광하는 블랙 계조 표시기간, 제2 내지 제4 프레임 기간(FR2~FR4)은 유기발광소자가 화이트 계조로 발광하는 화이트 계조 표시기간에 해당한다. 즉, 화소가 블랙 계조를 표시하다가 화이트 계조를 표시하는 첫 번째 프레임인 제2 프레임 기간(FR2) 동안 원하는 휘도로 발광되지 못하는 DFF(Dim First Frame) 현상이 발생할 수 있다.
구체적으로, 구동 트랜지스터(DT)의 구동 전류(Id) 곡선은 온 바이어스 스트레스(on bias stress)에 의해 변화할 수 있다. 구동 트랜지스터(DT)의 구동 전류(Id) 곡선은 구동 트랜지스터(DT)가 온 바이어스 스트레스를 받는 경우, 도 5와 같이 우측으로 쉬프트될 수 있다.
화소가 블랙 계조를 표시하는 경우 구동 트랜지스터(DT)의 구동 전류(Id)는 작으며, 이로 인해 구동 트랜지스터(DT)가 받는 온 바이어스 스트레스는 작다. 화소가 화이트 계조를 표시하는 경우 구동 트랜지스터(DT)의 구동 전류(Id)는 크며, 이로 인해 구동 트랜지스터(DT)가 받는 온 바이어스 스트레스는 크다. 따라서, 화소가 블랙 계조를 표시하다가 화이트 계조를 표시하는 경우 온 바이어스 스트레스에 의해 구동 트랜지스터(DT)의 구동 전류(Id) 곡선이 변화할 수 있다. 이로 인해, 문턱전압 보상 기간 동안 구동 트랜지스터(DT)의 구동 전류(Id) 곡선(C1, 이하 "제1 Id 곡선"이라 칭함)과 발광 기간 동안 구동 트랜지스터(DT)의 구동 전류(Id) 곡선(C2, 이하 "제2 Id 곡선"이라 칭함)은 도 5와 같이 차이가 있을 수 있다.
도 5와 같이, 제1 Id 곡선(C1)에서 제1 전류 값(Id1)을 갖는 구동 트랜지스터(DT)의 게이트-소스간 전압은 Vgs1이다. 그리고 제2 Id 곡선(C2)에서 제1 Id 전류 값(Id1)을 갖는 구동 트랜지스터(DT)의 게이트-소스간 전압은 Vgs2 이다. Vgs1은 Vgs2에 비해 낮다. 즉, 제1 Id 곡선(C1)과 제2 Id 곡선(C2)의 차이로 인해, 발광 기간과 문턱전압 보상 기간에서 동일한 구동 트랜지스터(DT)의 드레인-소스간 전류 값을 갖는 구동 트랜지스터(DT)의 게이트-소스간 전압들(Vgs1, Vgs2)에는 차이가 있을 수 있다. 즉, 발광 기간 동안 구동 트랜지스터(DT)를 통해 제1 전류 값(Id1)의 드레인-소스간 전류가 흐르기 위해서는 구동 트랜지스터(DT)의 게이트-소스간 전압이 "Vgs2"를 가져야 하나, 문턱전압 센싱 기간 동안 샘플링된 구동 트랜지스터(DT)의 게이트-소스간 전압은 "Vgs1"에 해당한다.
따라서, 화소가 블랙 계조를 표시하다가 화이트 계조를 표시하는 첫 번째 프레임인 제2 프레임 기간(FR2)의 발광 기간 동안 구동 트랜지스터(DT)는 문턱전압 보상 기간의 게이트-소스간 전압(Vgs1)에 의해 제1 전류 값(Ids1) 보다 낮은 제2 전류 값(Id2)을 유기발광 다이오드에 공급하게 된다. 이에 따라, 화소가 블랙 계조를 표시하다가 화이트 계조를 표시하는 첫 번째 프레임인 제2 프레임 기간(FR2) 동안 유기발광소자는 원하는 휘도로 발광되지 못하는 DFF(Dim First Frame) 현상이 발생할 수 있다. 특히, 소비전력을 낮추기 위해 저주파수로 구동할 때, DFF 현상이 발생하는 경우 시청자에게 뚜렷하게 시인될 수 있으므로, 화상 품질이 저하될 수 있다. 예를 들어, 저주파수로 구동하는 경우는 정지 영상을 표시하거나 특정 영역에 지속적으로 화면이 표시되는 경우일 수 있다.
본 개시에 따른 표시장치는 구동 트랜지스터(DT)의 히스테리시스 특성으로 인한 화질 불량인 DFF를 방지하기 위하여, 온 바이어스 스트레스 구간을 포함하여 구동될 수 있다. 구동 트랜지스터(DT)의 문턱 전압(Vth)를 샘플링하기 전에 구동 트랜지스터의 Vgs를 특정 전압으로 바이어스하기 위한 온 바이어스 스트레스(이하, OBS) 페이즈를 수행할 수 있다. OBS 페이즈 수행을 통하여 구동 트랜지스터(DT)의 히스테리시스 특성을 완화시킬 수 있다. OBS 페이즈는 비발광 기간 동안 적합한 바이어스 전압을 구동 트랜지스터(DT)에 직접 인가하는 동작이라고 할 수 있다.
도 6은 비교예에 따른 전계 발광 표시장치의 화소 회로의 회로도이다.
복수의 서브화소(SP) 각각은 구동 트랜지스터(DT)를 갖는 화소 회로, 및 화소 회로에 연결된 발광 소자(ELD)를 포함할 수 있다.
화소 회로는 발광 소자(ELD)에 흐르는 구동 전류(Id)를 제어하여 발광 소자(ELD)를 구동할 수 있다. 화소 회로는 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터들(T1 내지 T6) 및 저장 커패시터(Cst)를 포함할 수 있다. 트랜지스터들(DT, T1 내지 T6) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 제1 전극 및 제2 전극 중 다른 하나는 드레인 전극일 수 있다.
트랜지스터들(DT, T1 내지 T6) 각각은 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다. 이하에서는, 제1 트랜지스터(T1)는 NMOS 트랜지스터이고, 그외 나머지 트랜지스터들(DT, T2 내지 T6)은 PMOS 트랜지스터인 것으로 예시하여 설명한다. 따라서 제1 트랜지스터(T1)는 하이 전압이 인가되어 턴온 동작하고, 그외 나머지 트랜지스터들(DT, T2 내지 T6)은 로우 전압이 인가되어 턴온 동작한다.
발광 소자(ELD)는 화소 전극(혹은 애노드 전극) 및 캐소드 전극을 포함할 수 있다. 발광 소자(ELD)의 화소 전극은 제5 노드(N5)에 연결되고, 캐소드 전극은 제2 전원전압(ELVSS)에 연결될 수 있다.
구동 트랜지스터(DT)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극 및 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 구동 트랜지스터(DT)는 제1 노드(N1)의 전압(또는, 후술하는 커패시터(Cst)에 저장된 데이터 전압)에 기초하여 구동 전류(Id)를 발광 소자(ELD)에 제공할 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1 스캔 신호(SC1)를 수신하는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 스캔 신호(SC1)에 응답하여 턴온되고, 데이터 전압(Vdata)을 제1 노드(N1)로 전달할 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1) 및 제3 노드(N3) 사이에 다이오드 연결됨으로써 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링 할 수 있다.
커패시터(Cst)는 제1 노드(N1)와 제4 노드(N4) 사이에 연결되거나 형성될 수 있다. 커패시터(Cst)는 제공되는 데이터 전압(Vdata)을 저장하거나 유지시킬 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DL)에 연결되는(또는, 데이터 전압(Vdata)을 수신하는) 제1 전극, 제2 노드(N2)에 연결되는 제2 전극, 및 제3 스캔 신호(SC3)를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제3 스캔 신호(SC3)에 응답하여 턴온되고, 데이터 전압(Vdata)을 제2 노드(N2)에 전달할 수 있다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 제1 전원전압(ELVDD) 및 발광 소자(ELD) 사이에 연결되고, 구동 트랜지스터(DT)에 의해 생성되는 구동 전류(Id)가 이동하는 전류 이동 경로를 형성할 수 있다. 제1 전원전압(ELVDD)은 제1 전원라인 VL1을 통하여 공급될 수 있다.
제3 트랜지스터(T3)는 제4 노드(N4)에 연결되어 제1 전원전압(ELVDD)를 수신하는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극, 및 발광 제어 신호(EM)를 수신하는 게이트 전극을 포함할 수 있다.
유사하게, 제4 트랜지스터(T4)는 제3 노드(N3)에 연결되는 제1 전극, 제4 노드(N5)(또는, 발광 소자(ELD)의 화소 전극)에 연결되는 제2 전극, 및 발광 제어 신호(EM)를 수신하는 게이트 전극을 포함할 수 있다.
제3 및 제4 트랜지스터들(T3, T4)은 발광 제어 신호(EM)에 응답하여 턴온되고, 이 경우, 구동 전류(Id)가 발광 소자(ELD)에 제공되며, 발광 소자(ELD)는 구동 전류(Id)에 대응하는 휘도를 가지고 발광할 수 있다.
제5 트랜지스터(T5)는 제3 노드(N3)에 연결되는 제1 전극, 제1 바이어스 전압(V1)을 수신하는 제2 전극, 및 제2 스캔 신호(SC2)를 수신하는 게이트 전극을 포함할 수 있다. 여기에서 V1 전압은 추가 수평라인(AHL)을 통하여 게이트 구동부(120)로부터 각 서브 화소에 공급될 수 있다. V1 전압은 하이레벨 전압 V1_H 및 로우레벨 전압 V1_L 두개의 전압 레벨을 가질 수 있다. 하이레벨 전압 V1_H은 구동 트랜지스터(DT)의 OBS 페이즈에 필요한 전압이다. 로우레벨 전압 V1_L은 구동 트랜지스터(DT)의 게이트 노드를 초기화하는 초기화 페이즈 및 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링하는 샘플링 페이즈에 필요한 전압이다.
제6 트랜지스터(T6)는 제5 노드(N5)에 연결되는 제1 전극, 애노드 리셋 전압(V2)을 수신하는 제2 전극, 및 제2 스캔 신호(SC2)를 수신하는 게이트 전극을 포함할 수 있다.
제6 트랜지스터(T6)는 애노드 리셋 전압 V2를 이용하여 발광 소자(ELD)의 화소 전극(또는 애노드 전극)을 초기화시킬 수 있다. 애노드 리셋 전압 V2는 제2 전원라인 VL2를 통하여 공급 받을 수 있다. 발광 소자(ELD)는 화소 전극과 캐소드 전극 사이에 형성되는 기생 커패시터를 가질 수 있다. 그리고 발광 소자(ELD)가 발광하는 동안 기생 커패시터가 충전되어 발광 소자(ELD)의 화소 전극이 특정 전압을 가질 수 있다. 따라서, 제6 트랜지스터(T6)를 통해 애노드 리셋 전압(V2)을 발광 소자(ELD)의 화소 전극에 인가함으로써 발광 소자(ELD)에 축적된 전하량을 초기화시킬 수 있다.
도 7 내지 도 11은 도 6의 화소 회로 및 발광 소자의 구동을 설명하기 위한 도면이다.
도 7은 제1 OBS 구간이다. 앞서 설명한 바와 같이 OBS 페이즈는 비발광 기간 동안 적합한 바이어스 전압을 구동 트랜지스터(DT)에 직접 인가하는 동작이라고 할 수 있다. OBS 페이즈 수행을 통하여 구동 트랜지스터(DT)의 히스테리시스 특성을 완화시킬 수 있다.
도 7에서 제2 스캔 신호(SC2)는 로우가 입력되며, 제5, 6 트랜지스터(T5, T6)는 턴온된다. 제5 트랜지스터(T5)가 턴온 됨에 따라 V1 전압이 제3 노드(N3)에 연결된 구동 트랜지스터(DT)의 제2 전극에 인가된다. 제2 노드(N2)에 연결된 구동 트랜지스터(DT)의 제1 전극의 전압은 V1 전압으로 상승한다. 구동 트랜지스터(DT)는 PMOS 트랜지스터일 수 있으며, 이때 제1 전극은 소스 전극일 수 있다. 이때 구동 트랜지스터(DT)의 게이트 소스간 전압 Vgs는
Vgs = Vdata(n-1) - |Vth| - V1이 된다.
V1은 구동 트랜지스터(DT)의 드레인 전극인 제3 노드(N3)에 공급됨으로써, 발광 기간에서 발광 소자(ELD)의 애노드 전극인 제5 노드(N5) 전압의 충전 시간 또는 충전 지연을 감소시킬 수 있다. 구동 트랜지스터(DT)는 더 강한 포화(Saturation) 상태를 유지하게 된다. V1이 커질 수록 구동 트랜지스터(DT)의 드레인 전극인 제3 노드(N3)의 전압이 커질 수 있고, 구동 트랜지스터(DT)의 게이트-소스 전압 또는 드레인-소스 전압이 감소할 수 있다. 따라서 OBS 전압 V1은 적어도 데이터 전압(Vdata) 보다 큰 것이 바람직하다. 따라서 OBS 페이즈 구간에서 V1은 데이터 전압보다 큰 V1_H 전압이어야 한다. 이때 구동 트랜지스터(DT)를 통과하는 드레인 소스 전류(Id)의 크기가 감소할 수 있고, 포지티브 바이어스 스트레스 상황에서 구동 트랜지스터(DT)의 스트레스를 저감시켜 제3 노드(N3) 전압의 충전 지연을 해소할 수 있다. 다시 말하면 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링하기 전에 구동 트랜지스터에 OBS 전압인 V1_H를 직접 인가함으로써, 구동 트랜지스터(DT)의 히스테리시스를 완화시킬 수 있다. 따라서, OBS는 비 발광 기간들 동안 적합한 바이어스 전압(예를 들면 V1=V1_H)을 직접 구동 트랜지스터(DT)에 인가하는 동작으로서 정의될 수 있다.
또한 제1 OBS 구간에서 제6 트랜지스터(T6)가 턴온됨에 따라 제5 노드(N5)에 연결된 발광 소자(ELD)의 화소 전극(또는 애노드 전극)은 애노드 리셋 전압 V2로 초기화된다.
도 8은 초기화 구간이다. 초기화 구간은 구동 트랜지스터(DT)의 게이트 전극의 전압을 초기화하는 구간이다.
도 8에서 제1 스캔 신호(SC1)는 하이 전압이며 제1 트랜지스터(T1)는 턴온 동작한다. 제2스캔 신호(SC2)는 로우 전압이며 제5, 6 트랜지스터(T5, T6)는 턴온 동작한다. 제1, 5 트랜지스터(T1, T5)가 턴온 동작함에 따라 제1 노드(N1)에 연결된 구동 트랜지스터(DT)의 게이트 전극의 전압은 V1 전압으로 초기화 된다. 그리고 제6 트랜지스터(T6)가 턴온 동작함에 따라 발광 소자(ELD)의 화소 전극(또는 애노드 전극)은 V2 전압으로 초기화된다.
도 9는 샘플링 구간 및 프로그래밍 구간이다. 샘플링 구간은 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링하는 구간이고, 프로그래밍 구간은 제1 노드(N1)에 연결된 커패시터(Cst)에 데이터 전압을 저장하는 구간이다. 샘플링 구간과 프로그래밍 구간은 개념상 구별된다. 화소 회로의 구조 및 구동 방식에 따라 샘플링 구간 및 프로그래밍 구간은 순차적으로 구동될 수 있다.
도 9에서 제3 스캔 신호(SC3)는 로우가 입력되고, 제2 트랜지스터(T2)는 턴온 동작한다. 제2 트랜지스터(T2)가 턴온됨에 따라 현재 프레임(n)의 Vdata(n)의 전압은 제2 노드(N2)에 연결된 구동 트랜지스터(DT)의 소스 전극에 Vdata(n)가 인가된다. 그리고 제1 트랜지스터(T1)은 온상태를 유지한다. 제1 트랜지스터(T1)가 온상태에서 구동 트랜지스터(DT)는 다이오드 연결 상태이므로 제1 노드(N1)에 연결된 구동 트랜지스터(DT)의 게이트 전극 전압은 Vdata(n) - |Vth|가 된다. 즉, 제1 트랜지스터(T1)는 제1 노드(N1) 및 제3 노드(N3) 사이에 다이오드 연결됨으로써 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링 할 수 있다.
도 10은 제2 OBS 구간이다. 제2 OBS 구간에서 화소 회로의 구동은 제1 OBS 구간에서와 동일하므로 자세한 설명은 생략한다. 이처럼 OBS 구간은 샘플링 구간의 전 후에서 두 번 수행될 수 있다.
도 11은 발광 구간이다. 발광 구간은 샘플링 된 문턱 전압(Vth)을 상쇄하고 샘플링 된 데이터 전압에 상응하는 구동 전류로 발광 소자(ELD)를 발광시키는 구간이다.
도 11에서 발광 제어 신호(EM)는 로우 전압이며, 제3, 4 트랜지스터(T3, T4)는 턴온 동작한다.
제3 트랜지스터(T3)가 온 동작함에 따라 제4 노드(N4)에 연결된 제1 전원전압(ELVDD)은 제3 트랜지스터(T3)를 통하여 제2 노드(N2)에 연결된 구동 트랜지스터(DT)의 소스 전극에 인가된다. 구동 트랜지스터(DT)가 제4 트랜지스터(T4)를 경유하여 발광 소자(ELD)에 공급하는 구동 전류(Id)는 구동 트랜지스터(DT)의 문턱 전압(Vth)의 값에 무관하게 되어, 구동 트랜지스터(DT)의 문턱 전압(Vth)이 보상되어 동작한다.
도 12는 실시예에 따른 게이트 구동부를 구성하는 스테이지의 세부 블록도이다.
실시예에 따른 표시장치는 게이트 구동부가 표시패널의 기판 상에 실장된 GIP(Gate In Panel) 구조를 가질 수 있다. 게이트 구동부를 구성하는 시프트 레지스터는 표시패널에서 영상이 표시되지 않는 베젤 영역(BZ)에 형성될 수 있다. 구체적으로 시프트 레지스터는 기판의 좌우 베젤 영역에 배치하여, 더블 피딩 방식 또는 인터레이싱 방식을 통해 게이트 펄스를 공급할 수 있다.
시프트 레지스터는 종속적으로 연결된 스테이지들(ST)을 포함한다. 각각의 스테이지는 스캔 신호를 생성하는 스캔 신호 생성 블록(SC)을 포함한다.
발광 소자의 애노드 전극을 초기화 및 구동 트랜지스터의 문턱 전압을 샘플링하여 보상구동을 하기 위하여, 화소 회로는 전원전압 및 발광 소자 사이의 전류 패스를 스위칭 하는 발광 제어 트랜지스터를 포함할 수 있다. 이 경우 게이트 구동부를 구성하는 각각의 스테이지는 발광 제어 신호를 생성하는 발광 제어 신호 생성 블록(EM)을 추가로 포함할 수 있다.
또한, 구동 트랜지스터의 히스테리 특성을 완화하기 위하여 OBS 페이즈를 포함하여 화소 회로를 구동하는 경우, OBS 전압 및 초기화 전압의 파형을 생성하기 위한 바이어스 블록(V1)을 추가로 포함할 수 있다.
이렇게 발광 소자의 애노드 전극 초기화, 구동 트랜지스터의 문턱 전압 샘플링, OBS 페이즈 등을 추가로 구동하는 경우, 게이트 구동부의 각각의 스테이지는 블록이 늘어날 수 밖에 없다. 게이트 구동부의 각각의 스테이지가 GIP 구조로 형성되는 경우, 각각의 스테이지 블록의 증가는 베젤(BZ) 영역의 크기 증가를 가져오고, 이는 표시장치의 심미감을 저해하는 요소로 작용한다.
본 개시는 구동 트랜지스터의 경시적 변화를 보상하는 OBS 구동을 유지하면서, 베젤 영역을 줄일 수 있는 전계발광 표시장치를 제공하기 위한 것이다.
도 13은 실시예에 따른 전계 발광 표시장치의 화소 회로의 회로도이다.
도 13의 실시예에 따른 화소 회로는 도 6의 비교예와 대비하여, 제5 트랜지스터(T5)의 연결 구성이 다르다는데 차이가 있다.
제5 트랜지스터(T5)는 제3 노드(N3)에 연결되는 제1 전극, 제1 바이어스 전압(V1)을 수신하는 제2 전극, 및 제2 스캔 신호(SC2)를 수신하는 게이트 전극을 포함할 수 있다.
여기에서 V1 전압은 도 6의 비교예와 달리, 제3 전원 라인 VL3을 통하여 각 서브 화소에 공급된다. 도 6의 비교예와 달리 V1 전압은 하나의 전압 레벨을 가지는 DC 전압이다. 따라서 도 6의 비교예와 달리, V1 전압 파형을 생성하기 위한 별도의 구성이 게이트 구동부에 포함될 필요가 없게 된다. 즉, 게이드 구동부가 V1 전압 파형을 생성하기 위한 바이어스 블록(V1)을 구비할 필요가 없다. 따라서 베젤(BZ) 영역의 크기를 감소시킬 수 있다.
실시예에 따른 표시장치에서, 구동 트랜지스터의 경시적 변화를 보상하는 OBS 구동은 제2 트랜지스터(T2)를 통하여 이루어진다. OBS 페이즈 구동은 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링하는 샘플링 페이즈 전후에 걸쳐서 이루어질 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DL)을 통하여 OBS 전압 및 데이터 전압(Vdata)를 공급받는다.
이하에서는 제2 트랜지스터(T2)를 통하여 이루어지는 OBS 구동에 대해서 설명한다.
도 14는 도 13의 실시예에 따른 화소 회로에 대한 OBS 구동을 설명하기 위한 도면이다.
OBS 구동은 샘플링 구간 전후에 걸쳐서 제1 OBS 페이즈(OBS1) 및 제2 OBS 페이즈(OBS2)을 포함할 수 있다. OBS 페이즈는 비발광 기간 동안 적합한 바이어스 전압을 구동 트랜지스터(DT)에 직접 인가하는 동작이라 할 수 있다.
실시예에 따른 OBS 페이즈 구동은 제1 OBS 페이즈(OBS1) 및 제2 OBS 페이즈(OBS2)을 포함할 수 있다. 실시예에 따른 OBS 페이즈 구동은 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링하는 샘플링 페이즈 전후에 걸쳐서 이루어질 수 있다.
OBS 페이즈에서 발광 제어 신호(EM)는 하이 레벨 전압을 유지한다. 제1 스캔 신호(SC1) 및 제3 스캔 신호(SC3)는 로우 레벨 전압이다. 제2 스캔 신호(SC2)는 하이 레벨 전압이다.
제1 트랜지스터(T1), 제3 내지 제6 트랜지스터(T3 내지 T6)는 턴 오프 동작한다.
OBS 페이즈에서 스위칭 소자(SW)는 턴 온 동작하고, 데이터 라인(DL)에 OBS 전압이 인가된다.
제2 트랜지스터(T2)는 턴 온 동작하여 데이터 라인(DL)을 통하여 공급받는 OBS 전압을 구동 트랜지스터(DT)에 연결된 제2 노드(N2)에 전달한다.
제2 트랜지스터(T2)가 턴온 됨에 따라 OBS 전압이 제2 노드(N2)에 연결된 구동 트랜지스터(DT)의 제1 전극에 인가된다. 제3 노드(N3)에 연결된 구동 트랜지스터(DT)의 제2 전극의 전압은 OBS 전압으로 상승한다. 구동 트랜지스터(DT)는 PMOS 트랜지스터일 수 있으며, 이때 제1 전극은 소스 전극일 수 있다. 이때 구동 트랜지스터(DT)의 게이트 소스간 전압 Vgs는
Vgs = Vdata(n-1) - |Vth| - OBS가 된다.
구동 트랜지스터(DT)는 더 강한 포화(Saturation) 상태를 유지하게 된다. OBS 전압이 커질 수록 구동 트랜지스터(DT)의 드레인 전극인 제3 노드(N3)의 전압이 커질 수 있고, 구동 트랜지스터(DT)의 게이트-소스 전압 또는 드레인-소스 전압이 감소할 수 있다. 따라서 OBS 전압은 적어도 데이터 전압(Vdata) 보다 큰 것이 바람직하다. 이때 구동 트랜지스터(DT)를 통과하는 드레인 소스 전류(Id)의 크기가 감소할 수 있고, 포지티브 바이어스 스트레스 상황에서 구동 트랜지스터(DT)의 스트레스를 저감시켜 제3 노드(N3) 전압의 충전 지연을 해소할 수 있다. 다시 말하면 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링하기 전에 구동 트랜지스터에 OBS 전압을 직접 인가함으로써, 구동 트랜지스터(DT)의 히스테리시스를 완화시킬 수 있다.
도 15는 도 13의 실시예에 따른 화소 회로에 대한 샘플링 구간을 설명하기 위한 도면이다.
샘플링 구간에 대한 설명은 도 9에서와 유사하다. 샘플링 구간은 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링하는 구간이고, 프로그래밍 구간은 제1 노드(N1)에 연결된 커패시터(Cst)에 데이터 전압을 저장하는 구간이다. 샘플링 구간과 프로그래밍 구간은 개념상 구별된다. 화소 회로의 구조 및 구동 방식에 따라 샘플링 구간 및 프로그래밍 구간은 순차적으로 구동될 수 있다.
샘플링 구간에서 발광 제어 신호(EM)는 하이 레벨 전압을 유지한다. 제1 스캔 신호(SC1) 및 제2 스캔 신호(SC2)는 하이 레벨 전압이다. 제3 스캔 신호(SC3)는 로우 레벨 전압이다.
제3 내지 제6 트랜지스터(T3 내지 T6)는 턴 오프 동작한다.
샘플링 구간에서 스위칭 소자(SW)는 턴 오프 동작하고, 데이터 라인(DL)에 데이터 전압(Vdata)이 인가된다.
제1 트랜지스터(T1) 및 제2 트랜지스터(T2)는 턴 온 동작하여 데이터 라인(DL)을 통하여 공급받는 데이터 전압(Vdata)을 구동 트랜지스터(DT)에 연결된 제2 노드(N2)에 전달한다.
제1 트랜지스터(T1)가 온상태에서 구동 트랜지스터(DT)는 다이오드 연결 상태이므로 제1 노드(N1)에 연결된 구동 트랜지스터(DT)의 게이트 전극 전압은 Vdata(n) - |Vth|가 된다. 즉, 제1 트랜지스터(T1)는 제1 노드(N1) 및 제3 노드(N3) 사이에 다이오드 연결됨으로써 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링 할 수 있다.
도 16은 데이터 라인에 공급되는 OBS 전압 및 데이터 전압(Vdata)의 제어를 설명하기 위한 도면이다.
각각의 서브화소(SP)는 데이터 라인(DL)에 연결되어 데이터 전압(Vdata) 또는 OBS 전압을 공급받는다.
데이터 구동부(110)는 출력단에 버퍼(BUF)를 포함하여 구성될 수 있다. 상기 버퍼(BUF)는 데이터 라인(DL)에 연결되어 데이터 전압(Vdata)를 출력한다. 또한 데이터 구동부(110)는 직류 전압인 OBS 전압을 출력하는 전원 공급부(115) 및 전원 공급부(115)의 출력을 제어하는 스위칭 소자(SW)를 더 포함하여 구성될 수 있다.
실시예에 따른 전원 공급부(115)는 직류 전압인 OBS 전압을 출력하기 위한 구성으로 DC/DC 컨버터, 또는 전압을 안정시키는 전압 레귤레이터로 구성될 수 있다. 전압 레귤레이터는 라니어 레귤레이터 타입으로 구성될 수 있다.
데이터 구동부(110)는 타이밍 컨트롤러(130)로부터 공급된 데이터 제어 신호(DCS)에 따라 영상 데이터(RGB)를 데이터 전압(Vdata)으로 변환하고, 변환된 데이터 전압(Vdata)을 데이터 라인(DL)을 통해 서브화소(SP)에 공급한다.
타이밍 컨트롤러(130)는 제1 구간 동안 스위칭 소자(SW)를 턴 온 제어하고, 제2 구간 동안 상기 스위칭 소자를 턴 오프 제어하여, 데이터 구동부(110)가 제1 구간 동안 상기 OBS 전압을 데이터 라인(DL)에 출력되도록 제어할 수 있다. 스위칭 소자(SW)는 타이밍 컨트롤러(130)의 제어를 받아 온/오프 동작할 수 있다.
타이밍 컨트롤러(130)는 스위칭 소자(SW)의 게이트 전극에 OBS 전압 인에이블 신호(O_EN)를 인가할 수 있다. 타이밍 컨트롤러(130)는 제1 구간에서 데이터 구동부(110)가 데이터 라인(DL)을 통하여 각각의 서브 화소(SP)에 OBS 전압을 공급하도록 제어할 수 있다. 그리고 타이밍 컨트롤러(130)는 스위칭 소자(SW)를 제어하여 제2 구간에서 데이터 구동부(110)가 데이터 라인(DL)을 통하여 각각의 서브 화소(SP)에 데이터 전압(Vdata)을 공급하도록 제어할 수 있다.
이상 설명한 바와 같이, 본 개시는 구동 트랜지스터의 경시적 변화를 보상하는 OBS 구동을 유지하면서, 베젤 영역을 줄일 수 있는 전계발광 표시장치를 제공하기 위한 것이다.
본 개시에 따른 화소 회로는 구동 트랜지스터에 데이터 전압(Vdata)을 인가하는 제2 트랜지스터를 통하여 OBS 구동을 하기 때문에, OBS 구동을 위한 별도의 블록을 게이트 구동부에 구성할 필요가 없다. 따라서 네로우 베젤 구현이 가능하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (15)

  1. 발광 소자;
    제1 전극, 제2 전극 및 게이트 전극을 갖고, 상기 발광 소자에 구동 전류를 공급하는 구동 트랜지스터;
    상기 구동 트랜지스터의 상기 제2 전극과 상기 게이트 전극을 연결하도록 구성된 제1 트랜지스터;
    상기 구동 트랜지스터의 상기 제1 전극과 데이터 라인 사이를 연결하도록 구성된 제2 트랜지스터;를 포함하고,
    상기 제2 트랜지스터는 상기 제1 트랜지스터가 턴 오프 상태에 있는 동안 활성화되어 온 바이어스 스트레스 페이즈를 수행하고,
    상기 온 바이어스 스트레스 페이즈에 이어서, 상기 제2 트랜지스터는 상기 제1 트랜지스터가 턴 온 상태에 있는 동안 활성화되어 상기 구동 트랜지스터의 문턱 전압 샘플링 및 데이터 전압 프로그래밍 페이즈를 수행하는 것을 특징으로 하는, 화소 회로.
  2. 제1항에 있어서,
    상기 온 바이어스 스트레스 페이즈 동안 상기 데이터 라인에 공급되는 전압은, 상기 데이터 전압보다 더 큰 것을 특징으로 하는, 화소 회로.
  3. 제1항에 있어서,
    상기 화소 회로는
    초기화 전압이 제공되는 제3 전원 라인: 및
    상기 구동 트랜지스터의 상기 제2 전극과 상기 제3 전원 라인을 연결하도록 구성된 제5 트랜지스터; 를 추가로 포함하는 것을 특징으로 하는, 화소 회로.
  4. 제3항에 있어서,
    상기 제5 트랜지스터는 상기 온 바이어스 스트레스 페이즈 보다 먼저 턴 온 동작하여, 상기 구동 트랜지스터의 게이트 전극에 상기 초기화 전압을 인가하는 초기화 페이즈를 수행하는 것을 특징으로 하는, 화소 회로.
  5. 제1항에 있어서,
    상기 화소 회로는
    상기 구동 트랜지스터의 상기 제1 전극에 연결된 제3 트랜지스터; 및
    상기 구동 트랜지스터의 상기 제2 전극에 및 상기 발광 소자 사이에 개재된 제4 트랜지스터;를 추가로 포함하고,
    상기 제3 트랜지스터 및 제4 트랜지스터는 상기 구동 트랜지스터의 문턱 전압 샘플링 및 데이터 전압 프로그래밍 페이즈 이후 발광 구간 동안 턴 온 동작하는 것을 특징으로 하는, 화소 회로.

  6. 제4항에 있어서,
    상기 발광 소자는 애노드 전극 및 캐소드 전극을 포함하고,
    상기 화소 회로는
    애노드 리셋 전압이 제공되는 제2 전원 라인; 및
    상기 애노드 전극과 상기 제2 전원 라인은 연결하도록 구성된 제6 트랜지스터; 를 추가로 포함하는 것을 특징으로 하는, 화소 회로.
  7. 제6항에 있어서,
    상기 제6 트랜지스터는 상기 제5 트랜지스터와 동시에 턴 온 동작하는 것을 특징으로 하는, 화소 회로.
  8. 복수의 화소가 매트릭스 형태로 배치된 표시패널;
    상기 복수의 화소에 연결된 데이터 라인을 통하여 상기 복수의 화소에 데이터 전압 및 OBS 전압을 공급하는 데이터 구동부; 및
    상기 데이터 구동부의 동작 타이밍을 제어하는 타이밍 컨트롤러; 를 포함하고,
    상기 데이터 구동부는
    직류 전압인 OBS 전압을 출력하는 전원 공급부;
    상기 전원 공급부와 상기 데이터 라인을 연결하는 스위칭 소자; 및
    상기 데이터 라인에 연결되어 데이터 전압을 출력하는 버퍼를 포함하고,
    상기 타이밍 컨트롤러는
    제1 구간 동안 상기 스위칭 소자를 턴 온 제어하고, 제2 구간 동안 상기 스위칭 소자를 턴 오프 제어하여,
    상기 데이터 구동부가 제1 구간 동안 상기 OBS 전압을 상기 데이터 라인에 출력되도록 제어하는 것을 특징으로 하는 표시장치.
  9. 제8항에 있어서,
    상기 OBS 전압은 상기 데이터 전압보다 더 큰 것을 특징으로 하는, 표시장치.
  10. 제8항에 있어서,
    상기 화소는
    발광 소자;
    제1 전극, 제2 전극 및 게이트 전극을 갖고, 상기 발광 소자에 구동 전류를 공급하는 구동 트랜지스터;
    상기 구동 트랜지스터의 상기 제2 전극과 상기 게이트 전극을 연결하도록 구성된 제1 트랜지스터;
    상기 구동 트랜지스터의 상기 제1 전극과 데이터 라인 사이를 연결하도록 구성된 제2 트랜지스터;를 포함하고,
    상기 제1 구간 동안 상기 제1 트랜지스터는 턴 오프 동작하고, 상기 제2 트랜지스터는 턴 온 동작하고,
    상기 제2 구간 동안 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴 온 동작하는 것을 특징으로 하는, 표시장치.
  11. 제10항에 있어서,
    상기 화소는
    초기화 전압이 제공되는 제3 전원 라인: 및
    상기 구동 트랜지스터의 상기 제2 전극과 상기 제3 전원 라인을 연결하도록 구성된 제5 트랜지스터; 를 추가로 포함하는 것을 특징으로 하는, 표시장치.
  12. 제11항에 있어서,
    상기 제5 트랜지스터는 상기 제1 구간 보다 먼저 턴 온 동작하여, 상기 구동 트랜지스터의 게이트 전극에 상기 초기화 전압을 인가하는 초기화 페이즈를 수행하는 것을 특징으로 하는, 표시장치.
  13. 제10항에 있어서,
    상기 화소는
    상기 구동 트랜지스터의 상기 제1 전극에 연결된 제3 트랜지스터; 및
    상기 구동 트랜지스터의 상기 제2 전극에 및 상기 발광 소자 사이에 개재된 제4 트랜지스터;를 추가로 포함하고,
    상기 제3 트랜지스터 및 제4 트랜지스터는 상기 구동 트랜지스터의 문턱 전압 샘플링 및 데이터 전압 프로그래밍 페이즈 이후 발광 구간 동안 턴 온 동작하는 것을 특징으로 하는, 표시장치.
  14. 제12항에 있어서,
    상기 발광 소자는 애노드 전극 및 캐소드 전극을 포함하고,
    상기 화소는
    애노드 리셋 전압이 제공되는 제2 전원 라인; 및
    상기 애노드 전극과 상기 제2 전원 라인은 연결하도록 구성된 제6 트랜지스터; 를 추가로 포함하는 것을 특징으로 하는, 표시장치.
  15. 제14항에 있어서,
    상기 제6 트랜지스터는 상기 제5 트랜지스터와 동시에 턴 온 동작하는 것을 특징으로 하는, 화소 회로.
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