CN109308864B - 栅极驱动电路及包括其的显示装置 - Google Patents

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Abstract

公开了一种包括栅极驱动电路的显示装置。所述显示装置包括：包括显示区域和非显示区域的基板；位于所述显示区域中的像素电路；和位于所述非显示区域中的一对扫描驱动电路，所述一对扫描驱动电路产生彼此反转的输出信号。所述像素电路包括至少一个n型晶体管和至少一个p型晶体管，所述一对扫描驱动电路中的一个扫描驱动电路包括：第一晶体管和第三晶体管，所述第一晶体管和所述第三晶体管的每一个包括连接至第一节点的栅极电极；和第二晶体管和第四晶体管，所述第二晶体管和所述第四晶体管的每一个包括连接至第二节点的栅极电极，所述第一晶体管和所述第二晶体管彼此串联连接，所述第三晶体管和所述第四晶体管彼此串联连接。

Description

栅极驱动电路及包括其的显示装置
相关申请的交叉引用
本申请要求于2017年7月28日在韩国知识产权局提交的韩国专利申请No.10-2017-0096143的优先权，通过引用将该申请的内容结合在此。
技术领域
本发明涉及一种栅极驱动电路及包括其的显示装置，更详细地说，涉及一种通过减少构成栅极驱动电路的晶体管的数量来实现窄边框显示装置的栅极驱动电路及包括其的显示装置。
背景技术
目前，各种显示装置被开发并且在商业上可获得。例如，显示装置的例子包括液晶显示(LCD)装置、场发射显示(FED)装置、电泳显示(EPD)装置、电润湿显示(EWD)装置、有机发光显示(OLED)装置、量子点显示(QD)装置等。
随着用于实现显示装置的各种技术得到发展并且制造出各种产品，用于实现消费者期望的设计的技术而不是用于操作显示装置的技术得到发展。这些技术之一是用于将显示屏最大化。这是因为通过将围绕显示屏的非显示区域(即，边框)最小化并将显示屏的尺寸最大化，用户在显示屏中的沉浸感增强，并且产品的设计多样化。
用于给构成显示屏的像素阵列传输驱动信号的多个驱动电路设置在边框中。当从每个驱动电路提供的信号驱动像素电路时，像素阵列发光。设置栅极驱动电路用来给像素电路的栅极线传输栅极信号，设置数据驱动电路用来给像素电路的数据线传输数据信号。栅极驱动电路可包括：用于控制像素电路的扫描晶体管或开关晶体管的栅极电极的扫描驱动电路、以及用于控制发光晶体管的栅极电极的发光驱动电路。因此，通过减小设置栅极驱动电路和数据驱动电路的区域来减小边框。
发明内容
因此，本发明旨在提供一种基本上克服了由于相关技术的限制和缺点而导致的一个或多个问题的栅极驱动电路及包括其的显示装置。
随着显示装置的分辨率增加和功耗增加，正在开发用于降低显示装置的功耗的技术。为了降低功耗，可通过在特定时段期间降低帧率以低速驱动像素。例如，在移动模块中，在实际使用模式中执行基于60Hz或120Hz的正常驱动，在待机模式中执行基于1Hz的驱动，由此降低功耗。
在低速驱动中，数据更新周期变长，由于该原因，当在像素中发生漏电流时，可发生闪烁。因此，截止周期较长的开关晶体管由截止电流较低的n型氧化物晶体管实现时，在低速驱动中减小了漏电流，由此降低闪烁。此外，像素电路的驱动晶体管迁移率较高，因而可由具有低功耗和优良可靠性的p型多晶硅晶体管实现。就是说，包括具有n型晶体管和p型晶体管二者的像素电路的显示面板需要用于分别控制n型晶体管和p型晶体管的单独扫描驱动电路。此外，用于导通n型晶体管的导通电压不同于用于导通p型晶体管的导通电压，因而扫描驱动电路之一应当包括反相器。因为除了扫描驱动电路和发光驱动电路以外，显示面板还进一步包括反相器，所以栅极驱动电路占据的面积增加，由于该原因，难以实现窄边框显示装置。
因此，由于上述问题，发明了一种具有减小尺寸的栅极驱动电路及包括其的显示装置。
本发明的一个方面旨在提供一种栅极驱动电路，在不使用反相器的情况下，所述栅极驱动电路给包括n型晶体管和p型晶体管的显示装置中的n型晶体管或p型晶体管的栅极电极提供栅极电压。
本发明的另一个方面旨在提供一种包括n型晶体管和p型晶体管的显示装置，其中减少了用于给n型晶体管或p型晶体管的栅极电极提供栅极电压的栅极驱动电路的元件数量，因而提高了栅极驱动电路的可靠性。
本发明的目的不限于前述目的，而是本领域技术人员将从下面的描述清楚地理解到未在此描述的其他目的。
在下面的描述中将部分列出本发明的附加优点和特征，这些优点和特征的一部分根据下面的解释对于本领域普通技术人员将变得显而易见或者可通过本发明的实施领会到。通过说明书、权利要求书以及附图中具体指出的结构可实现和获得本发明的这些目的和其他优点。
为了实现这些和其他优点并根据本发明的目的，如在此具体化和概括描述的，提供了一种显示装置，包括：包括显示区域和非显示区域的基板；位于所述显示区域中的像素电路；和位于所述非显示区域中的一对扫描驱动电路，所述一对扫描驱动电路产生彼此反转的输出信号，其中所述像素电路包括至少一个n型晶体管和至少一个p型晶体管。所述一对扫描驱动电路中的一个扫描驱动电路包括：第一晶体管和第三晶体管，所述第一晶体管和所述第三晶体管的每一个包括连接至第一节点的栅极电极；和第二晶体管和第四晶体管，所述第二晶体管和所述第四晶体管的每一个包括连接至第二节点的栅极电极，所述第一晶体管和所述第二晶体管彼此串联连接，并且所述第三晶体管和所述第四晶体管彼此串联连接。施加至被所述第三晶体管和所述第四晶体管共用的节点的第二输出信号是通过反转施加至被所述第一晶体管和所述第二晶体管共用的节点的第一输出信号而获得的信号。因此，用于给n型晶体管和p型晶体管提供栅极信号的栅极驱动电路的元件数量被最小化，并且减小了设置栅极驱动电路的面积，由此实现窄边框显示装置。
在本发明的另一个方面中，提供了一种栅极驱动电路，包括：位于基板上的第一扫描驱动电路和第二扫描驱动电路。所述第一扫描驱动电路和所述第二扫描驱动电路的每一个包括多个第一扫描级和多个第二扫描级，所述多个第一扫描级中的第n个(其中n是自然数)第一扫描级和所述多个第二扫描级中的第n个第二扫描级各自包括相同的电路，所述相同的电路包括彼此串联连接的第一晶体管和第二晶体管，所述第n个第一扫描级包括连接至所述第一晶体管的栅极电极的第三晶体管和连接至所述第二晶体管的栅极电极的第四晶体管，并且所述第n个第一扫描级的输出信号是通过反转所述第n个第二扫描级的输出信号而产生的。因此，用于产生彼此反转的输出信号的栅极驱动电路的元件数量被最小化，以提高栅极驱动电路的可靠性。
在本发明的另一个方面中，提供了一种显示装置，包括：包括显示区域和非显示区域的基板；位于所述显示区域中的像素电路；和位于所述非显示区域中的栅极驱动电路。所述栅极驱动电路包括扫描驱动电路，所述扫描驱动电路包括多个扫描级，所述多个扫描级的每一个包括：第一晶体管和第三晶体管，所述第一晶体管和所述第三晶体管的每一个包括连接至Q节点的栅极电极；和第二晶体管和第四晶体管，所述第二晶体管和所述第四晶体管的每一个包括连接至QB节点的栅极电极，并且在被彼此串联连接的所述第三晶体管和所述第四晶体管共用的节点中产生的输出信号是通过反转在被彼此串联连接的所述第一晶体管和所述第二晶体管共用的节点中产生的输出信号而获得的信号。因此，用于给n型晶体管和p型晶体管提供栅极信号的栅极驱动电路的元件数量被最小化，以提高可靠性，并且减小了设置栅极驱动电路的面积，由此实现窄边框显示装置。
除了本发明的前述目的以外，还将在下述本发明的详细说明书和权利要求中描述本发明的其他目的和特征。
应当理解，本发明前面的一般性描述和下面的详细描述都是例示性的和解释性的，旨在对要求保护的本发明提供进一步的解释。
附图说明
被包括用来给本发明提供进一步理解并并入本申请构成本申请一部分的附图图解了本发明的实施方式，并与说明书一起用于解释本发明的原理。在附图中：
图1是图解根据本发明实施方式的显示装置的框图；
图2A是图解根据本发明实施方式的像素电路的示图；
图2B是显示图2A中所示的像素电路的驱动信号波形的示图；
图3是图解根据本发明实施方式的栅极驱动电路的框图；
图4是根据本发明实施方式的第一扫描驱动电路的框图；
图5是图解根据本发明第一实施方式的第一扫描驱动电路的电路图；
图6是图5中所示的第一扫描驱动电路的波形图；
图7是图解根据本发明第二实施方式的第一扫描驱动电路的电路图；
图8是图7中所示的第一扫描驱动电路的波形图；
图9是图解根据本发明第三实施方式的第一扫描驱动电路的电路图；
图10是图9中所示的第一扫描驱动电路的波形图。
具体实施方式
现在将详细参照本发明的实施方式，附图中图解了这些实施方式的一些例子。只要可能，将在整个附图中使用相同的参考标记表示相同或相似的部分。
将通过参照附图描述的下列实施方式阐明本发明的优点和特征以及其实现方法。然而，本发明可以以不同的形式实施，不应解释为限于在此列出的实施方式。而是，提供这些实施方式是为了使该公开内容全面和完整，并将本发明的范围充分地传递给本领域技术人员。此外，本发明仅由权利要求的范围限定。
为了描述本发明的实施方式而在附图中公开的形状、尺寸、比例、角度和数量仅仅是示例，因而本发明不限于图示的细节。相似的参考标记通篇表示相似的要素。在下面的描述中，当确定对相关已知功能或构造的详细描述会不必要地使本发明的重点模糊不清时，将省略该详细描述。在本申请中使用“包括”、“具有”和“包含”进行描述的情况下，可添加其他部分，除非使用了“仅”。单数形式的术语可包括复数形式，除非有相反指示。
在解释一要素时，尽管没有明确说明，但该要素应解释为包含误差范围。
在描述位置关系时，例如，当两部分之间的位置关系被描述为“在……上”、“在……上方”、“在……下方”和“在……之后”时，可在两部分之间设置一个或多个其他部分，除非使用了“正好”或“直接”。
在描述时间关系时，例如当时间顺序被描述为“在……之后”、“随后”、“接下来”和“在……之前”时，可包括不连续的情况，除非使用了“正好”或“直接”。
将理解到，尽管在此可使用术语“第一”、“第二”等来描述各种要素，但这些要素不应被这些术语限制。这些术语仅仅是用来彼此区分要素。例如，在不背离本发明的范围的情况下，第一要素可能被称为第二要素，类似地，第二要素可能被称为第一要素。
本领域技术人员能够充分理解到，本发明各实施方式的特征可彼此部分或整体地结合或组合，且可在技术上彼此进行各种互操作和驱动。本发明的实施方式可彼此独立实施，或者以相互依赖的关系共同实施。
在本发明中，设置在显示面板的基板上的像素电路和栅极驱动电路的每一个可由n型或p型晶体管实现。例如，晶体管可由具有金属氧化物半导体场效应晶体管(MOSFET)结构的晶体管实现。晶体管可以是包括栅极、源极和漏极的三电极器件。源极可以是给晶体管提供载流子的电极。在晶体管中，载流子可从源极开始流动。漏极可以是载流子经由其从晶体管流到外部的电极。例如，在晶体管中，载流子可从源极流到漏极。在n型晶体管中，因为载流子是电子，所以源极电压可低于漏极电压，以便使电子从源极流到漏极。在n型晶体管中，因为电子从源极流到漏极，所以电流可从漏极流到源极。在p型晶体管中，因为载流子是空穴，所以源极电压高于漏极电极，以便使空穴从源极流到漏极。在p型晶体管中，因为空穴从源极流到漏极，所以电流可从源极流到漏极。晶体管的源极和漏极可不是固定的，可根据施加的电压在之间进行转换。
在下面的内容中，栅极导通电压可以是用于导通晶体管的栅极信号的电压。栅极截止电压可以是用于截止晶体管的电压。在p型晶体管中，栅极导通电压可以是逻辑低电压VL，栅极截止电压可以是逻辑高电压VH。在n型晶体管中，栅极导通电压可以是逻辑高电压，栅极截止电压可以是逻辑低电压。
下文中，将参照附图描述根据本发明实施方式的栅极驱动电路及包括其的显示面板。
图1是图解根据本发明实施方式的显示装置100的框图。图1是例如图解包括能够外部补偿的像素电路的显示装置的框图，显示装置的元件不限于此。
显示装置100可包括显示面板10、驱动集成电路(IC)20、存储器30和主机系统40。
在显示面板10中，显示输入图像的屏幕可包括连接至多条信号线的多个像素P。每个像素P可包括用于实现彩色的红色子像素、绿色子像素和蓝色子像素，并且可进一步包括白色子像素，但不限于此。设置像素P以显示画面的区域可称为显示区域DA，显示区域DA以外的区域可称为非显示区域。非显示区域可称为边框。
信号线可包括给像素P提供模拟数据电压Vdata的多条数据线、以及给像素P提供栅极信号的多条栅极线。基于像素电路的构造，栅极信号可包括两个或更多个信号。下述的像素电路可包括第一扫描信号Scan1、第二扫描信号Scan2和发光信号EM。信号线可进一步包括用于感测像素P的电特性的多条感测线。
显示面板10的像素P可以以矩阵方式布置，以构成像素阵列，但不限于此。除矩阵方式以外，像素P还可以以诸如像素共用方式、条纹方式和菱形方式之类的各种方式布置。每个像素P可连接至至少一条数据线、至少一条感测线和至少一条栅极线。每个像素P可被从电源发生器提供高电平电源电压和低电平电源电压。电源发生器可通过高电平电源电压线给像素P提供高电平电源电压。此外，电源发生器可通过低电平电源电压线给像素P提供低电平电源电压。电源发生器可包括在驱动IC 20中。
驱动IC 20可包括数据驱动电路28和时序控制器21，数据驱动电路28基于像素P的电特性感测结果，利用像素P的预定补偿值调制输入图像数据，并且产生与通过调制产生的调制数据V-DATA对应的数据电压，时序控制器21控制数据驱动电路28的操作时序和栅极驱动电路15的操作时序。驱动IC 20的数据驱动电路28可给输入图像数据增加所述预定补偿值以产生补偿数据，将补偿数据转换为数据电压Vdata，并且将数据电压Vdata提供至数据线。数据驱动电路28可包括数据驱动器25、补偿器26和补偿存储器27。
数据驱动器25可包括感测单元22和数据电压发生器23，但不限于此。
时序控制器21可从主机系统40输入的图像信号产生时序信号。例如，时序控制器21可基于垂直同步信号、水平同步信号、点时钟信号和数据使能信号产生用于控制栅极驱动电路15的操作时序的栅极时序控制信号GTC和用于控制数据驱动器25的操作时序的数据时序控制信号DTC。
数据时序控制信号DTC可包括源极起始脉冲、源极采样时钟和源极输出使能信号，但不限于此。源极起始脉冲可控制数据电压发生器23的数据采样起始时序。源极采样时钟可以是针对上升沿或下降沿控制数据采样时序的时钟信号。源极输出使能信号可控制数据电压发生器23的输出时序。
栅极时序控制信号GTC可包括栅极起始脉冲和栅极移位时钟，但不限于此。栅极起始脉冲可施加至产生第一个输出的级并且可激活该级的操作。栅极移位时钟可以是输入至多个级的公共时钟信号，并且可以是用于将栅极起始脉冲移位的时钟信号。
在屏幕上呈现输入图像的正常驱动模式中，数据电压发生器23可通过使用将数字信号转换为模拟信号的数字-模拟转换器(DAC)产生与输入图像对应的数据电压Vdata，并且可通过数据线将数据电压提供至像素P。
在出货之前或者在产品被驱动的同时用于测量像素P的电特性偏差的感测模式中，数据电压发生器23可转换从灰度-亮度测量系统接收的测试数据，以产生感测数据电压，并且可通过相应数据线将感测数据电压提供至显示面板10的感测目标像素P。灰度-亮度测量系统可感测每个像素P的电特性，基于感测结果计算用于补偿像素P之间的电特性偏差(特别是，驱动晶体管的阈值电压偏差)的像素P的补偿值，并且将像素P的补偿值存储在存储器30中或更新之前存储的值。存储器30可由补偿存储器27作为一个存储器而实现。此外，存储器30可以是闪存，但不限于此。
当执行感测模式时，应用于感测模式的灰度-亮度测量系统可电连接至存储器30。
在正常驱动模式中，当电力施加至显示装置100时，补偿值可从存储器30加载到驱动IC 20的补偿存储器27中。驱动IC 20的补偿存储器27可以是双倍速率同步动态随机存取存储器(DDR SDRAM)或同步动态随机存取存储器(SDRAM)，但不限于此。
感测单元22可基于驱动晶体管的电流采样驱动晶体管的源极电压，以感测驱动晶体管的电特性。在出货之前的老化工艺中，感测单元22可感测每个像素P的电特性并且可将感测的电特性传输至灰度-亮度测量系统。
补偿器26可利用从补偿存储器27读取的补偿值调制输入图像数据并且可将调制数据V-DATA传输至数据电压发生器23。
主机系统40可以是电视(TV)系统、机顶盒、导航系统、个人电脑(PC)、家庭影院系统、移动系统、可穿戴系统和虚拟现实系统之一。图1图解了移动系统的构造，可基于主机系统40修改显示装置的驱动电路的构造。
图2A是图解根据本发明实施方式的像素电路的示图。图2B是显示图2A中所示的像素电路的驱动信号波形的示图。在图2B中，1H表示在像素中写入数据的一个水平周期。
图2A的像素电路可包括发光器件EL、驱动晶体管DT、电容器C、第一开关晶体管ST1、第二开关晶体管ST2和第三开关晶体管ST3。第一开关晶体管ST1可由n型晶体管实现，驱动晶体管DT、第二开关晶体管ST2和第三开关晶体管ST3各自可由p型晶体管实现。在图2A中，图解了第一开关晶体管ST1由n型晶体管实现的示例，但本实施方式不限于此。下面要描述的图3到10可应用于其中第一开关晶体管ST1、第二开关晶体管ST2、第三开关晶体管ST3和驱动晶体管DT由诸如n型晶体管和p型晶体管之类的两种晶体管实现的情形。此外，在图2A中，例如图解了每一个都由四个晶体管和一个电容器实现的外部补偿像素电路和内部补偿像素电路，但不限于此。在其他实施方式中，外部补偿像素电路或内部补偿像素电路可由诸如n型晶体管和p型晶体管之类的两种晶体管实现。
在图2A中，可通过使用外部补偿方法补偿驱动晶体管DT的阈值电压，并且可通过使用内部补偿方法补偿驱动晶体管DT的迁移率偏差。
参照图2A，第一开关晶体管ST1可以是氧化物晶体管。氧化物晶体管可由截止电流较低的包括氧化物半导体层的晶体管实现。截止电流可以是在晶体管的截止状态中在晶体管的源极与漏极之间流动的漏电流。在截止电流较低的晶体管中，尽管截止状态较长，但因为漏电流较小，所以当以低速驱动驱动像素时，每个像素的亮度偏差减小。例如，低速驱动可以是1Hz驱动。
驱动晶体管DT、第二开关晶体管ST2和第三开关晶体管ST3的每一个可以是多晶硅晶体管。多晶硅晶体管可由具有较高迁移率的包括由低温多晶硅(LTPS)形成的半导体层的晶体管实现。
在根据本发明实施方式的显示装置中，当显示静止图像时，可通过降低帧率以低速驱动像素，从而降低功耗。在该情形中，数据更新周期变长，由于该原因，当在像素中发生漏电流时，可发生闪烁。当像素的亮度周期性地变化时，用户可感觉到闪烁。当具有较长截止周期的第一开关晶体管ST1使用包括氧化物半导体层的晶体管时，通过减小低速驱动中的漏电流，减少了闪烁。
参照图2A和2B，第一扫描信号Scan1、第二扫描信号Scan2和发光信号EM可施加至像素电路。第一扫描信号Scan1、第二扫描信号Scan2和发光信号EM的每一个可在逻辑高电压VH与逻辑低电压VL之间摆动。在一个帧周期中的初始化时间Tp和补偿时间Tc，第一扫描信号Scan1可生成为栅极导通电压VH，并且在保持时间Th期间和保持时间Th之后，第一扫描信号Scan1可生成为栅极截止电压VL。在初始化时间Tp和补偿时间Tc，第二扫描信号Scan2可生成为栅极导通电压VL，并且在保持时间Th期间和保持时间Th之后，第二扫描信号Scan2可生成为栅极截止电压VH。在初始化时间Tp和发光时间Te期间以及发光时间Te之后，发光信号EM可生成为栅极导通电压VL，并且在补偿时间Tc和保持时间Th，发光信号EM可生成为栅极截止电压VH。在发光时间Te之后的预定时间，发光信号EM可生成为栅极截止电压VH。
发光器件EL可包括设置在阳极与阴极之间的有机化合物层。有机化合物层可包括空穴注入层HIL、空穴传输层HTL、发光层EML、电子传输层ETL和电子注入层EIL，但不限于此。发光器件EL的阴极可连接至低电平电源电压VSS，阳极可连接至驱动晶体管DT的漏极电极。
驱动晶体管DT可以是根据栅极-源极电压调整流入发光器件EL中的电流的驱动器件。驱动晶体管DT可包括连接至第一节点DTG的栅极电极、连接至第二节点DTD的漏极电极、以及连接至第三节点DTS的源极电极。第一节点DTG可连接至驱动晶体管DT的栅极电极、电容器C的一个电极和第一开关晶体管ST1的源极电极。电容器C可连接在第一节点DTG与第三节点DTS之间。高电平电源电压VDD可通过第三节点DTS施加至驱动晶体管DT。
第一开关晶体管ST1可在初始化时间Tp和补偿时间Tc根据第一扫描信号Scan1导通，以将数据电压Vdata提供至第一节点DTG。第一开关晶体管ST1可包括被施加第一扫描信号Scan1的栅极电极、被施加数据电压Vdata的漏极电极、以及通过第一节点DTG与驱动晶体管DT的栅极电极连接的源极电极。
第二开关晶体管ST2可在初始化时间Tp和补偿时间Tc根据第二扫描信号Scan2导通，以在感测线与第二节点DTD之间形成电流通路。第二开关晶体管ST2可包括被施加第二扫描信号Scan2的栅极电极、被施加基准电压Vref的源极电极、以及通过第二节点DTD与驱动晶体管DT的漏极电极和发光器件EL的阳极连接的漏极电极。基准电压Vref可以是低于高电平电源电压VDD和数据电压Vdata的电压。
第三开关晶体管ST3可连接在驱动晶体管DT的源极电极与施加高电平电源电压VDD的高电平电源电压线之间，并且响应于发光信号EM，第三开关晶体管ST3可在驱动晶体管DT与高电平电源电压线之间提供电流通路。第三开关晶体管ST3可在初始化时间Tp和发光时间Te根据发光信号EM的栅极导通电压VL导通，以通过第三节点DTS将高电平电源电压VDD提供至驱动晶体管DT的源极电极。第三开关晶体管ST3可在补偿时间Tc和保持时间Th根据发光信号EM的栅极截止电压VH截止，以阻挡高电平电源电压VDD与第三节点DTS之间的电流通路。第三开关晶体管ST3可包括被施加发光信号EM的栅极电极、通过第三节点DTS与驱动晶体管DT的源极电极连接的漏极电极、以及通过高电平电源电压线被施加高电平电源电压VDD的源极电极。
在初始化时间Tp，第一到第三开关晶体管ST1到ST3可根据第一扫描信号Scan1、第二扫描信号Scan2和发光信号EM的每一个的栅极导通电压VH/VL全部导通。此时，数据电压Vdata可施加至第一节点DTG，基准电压Vref可施加至第二节点DTD。在初始化时间Tp，第二节点DTD的电压可被初始化为基准电压Vref，第三节点DTS的电压可被初始化为高电平电源电压VDD。在初始化时间Tp，因为源极电压是阈值电压Vth或高于栅极电压，所以驱动晶体管DT可导通。
随后，可在补偿时间Tc实时补偿驱动晶体管DT的迁移率。因为第一扫描信号Scan1保持栅极导通电压VH，所以第一开关晶体管ST1可保持导通状态，并且因为第二扫描信号Scan2保持栅极导通电压VL，所以第二开关晶体管ST2可保持导通状态。发光信号EM可反转为栅极截止电压VH，因而第三开关晶体管ST3可截止。在补偿时间Tc，连接至驱动晶体管DT的栅极电极的第一节点DTG可保持与数据线的连接，因而驱动晶体管DT的栅极电压可保持为数据电压Vdata。此外，连接至驱动晶体管DT的漏极电极的第二节点DTD可保持与感测线的连接，因而驱动晶体管DT的漏极电压可保持为基准电压Vref。此外，连接至驱动晶体管DT的源极电极的第三节点DTS可从高电平电源电压VDD断开。在补偿时间Tc，驱动晶体管DT可保持导通状态，因而，基于驱动晶体管DT的迁移率，驱动晶体管DT的源极电压的放电量可增加。详细地说，在补偿时间Tc，驱动晶体管DT的源极电压可基于驱动晶体管DT的迁移率而变化。
在每个像素中，在实时迁移率补偿时间Tc，可保持驱动晶体管DT的恒定栅极电压，并且驱动晶体管DT的源极电压可基于驱动晶体管DT的迁移率而变化，由此实时补偿像素的驱动晶体管之间的迁移率偏差。
在保持时间Th期间，第一扫描信号Scan1和第二扫描信号Scan2可反转为栅极截止电压VH、VL，因而第一开关晶体管ST1和第二开关晶体管ST2可截止。此外，发光信号EM可保持栅极截止电压VH，因而第三开关晶体管ST3可保持截止状态。在保持时间Th期间，由于驱动晶体管DT的源极电极与漏极电极之间的电流，驱动晶体管DT的源极电压(DTS电压)可降低，并且驱动晶体管DT的漏极电压(DTD电压)可增加。就是说，在保持时间Th，驱动晶体管DT的源极电压(DTS电压)和漏极电压(DTD电压)可达到饱和至相同电平。在保持时间Th，由于电容器C的耦合，驱动晶体管DT的栅极电压(DTG电压)可根据源极电压(DTS电压)的变化而降低。
在发光时间Te，发光信号EM可使得电流流入发光器件EL中，由此使得像素发光。
在图2A的像素电路中，因为给像素电路输入第一扫描信号Scan1、第二扫描信号Scan2和发光信号EM，所以栅极驱动电路应当提供第一扫描信号Scan1、第二扫描信号Scan2和发光信号EM。因此，栅极驱动电路可包括第一扫描驱动电路、第二扫描驱动电路和发光驱动电路。在该情形中，因为第一扫描信号Scan1的栅极导通电压和第二扫描信号Scan2的栅极导通电压应当输入不同的晶体管中，所以提供第一扫描信号Scan1的第一扫描驱动电路可产生通过反转从第二扫描驱动电路输出的第二扫描信号Scan2所获得的信号。
图3是图解根据本发明实施方式的栅极驱动电路的框图。图3显示了施加至图2A的像素电路的栅极信号。图3的栅极驱动电路可应用于图1中所示的显示面板。
栅极驱动电路可包括第一扫描驱动电路、第二扫描驱动电路和发光驱动电路。第一扫描驱动电路、第二扫描驱动电路和发光驱动电路的每一个可包括多个级，每个级包括移位寄存器。在图3中，例如图解了多个级中的第(n-2)级、第(n-1)级、第n级和第(n+1)级。
第一扫描驱动电路可包括多个第一扫描级Scan1(n-2)到Scan1(n+1)和多条线，通过所述多条线提供输入至第一扫描级的第一栅极时钟信号1 G1CLK1、第一栅极时钟信号2G1CLK2、第一时钟信号CLK1、第二时钟信号CLK2、第一栅极低电压VGL1、第二栅极低电压VGL2、栅极高电压VGH和第一栅极起始电压G1VST。第一扫描级可基于第一栅极时钟信号1G1CLK1和第一栅极时钟信号2 G1CLK2移位第一栅极起始电压G1VST，以输出输出信号。第一扫描级的每一个可输出两个输出信号。例如，第n个第一扫描级Scan1(n)可输出第一输出信号和第二输出信号，第一输出信号被作为第(n+1)个第一扫描级Scan1(n+1)的起始信号而输入，第二输出信号被输入至第n像素行P(n)的栅极线。详细地说，第n个第一扫描级Scan1(n)的第二输出信号可对应于第n像素行P(n)的第一扫描信号Scan1。
第二扫描驱动电路可包括多个第二扫描级Scan2(n-2)到Scan2(n+1)和多条线，通过所述多条线提供输入至第二扫描级的第二栅极时钟信号1 G2CLK1、第二栅极时钟信号2G2CLK2、第一栅极低电压VGL1、栅极高电压VGH和第二栅极起始电压G2VST。第二扫描级可基于第二栅极时钟信号1 G2CLK1和第二栅极时钟信号2 G2CLK2移位第二栅极起始电压G2VST，以输出一个输出信号。例如，第n个第二扫描级Scan2(n)的输出信号可输入作为第(n+1)个第二扫描级Scan2(n+1)的起始信号，并且同时可输入至第n像素行P(n)的栅极线。详细地说，第n个第二扫描级Scan2(n)的输出信号可对应于第n像素行P(n)的第二扫描信号Scan2。
第二扫描信号Scan2可输入至p型晶体管的栅极电极，并且第一扫描信号Scan1可输入至n型晶体管的栅极电极。n型晶体管的栅极导通电压VGH可以是通过反转p型晶体管的栅极导通电压VGL所获得的电压。就是说，可通过反转第一扫描信号Scan1产生第二扫描信号Scan2。因此，可通过反转每个第二扫描级的输出信号来实现第一扫描级。在该情形中，每个第一扫描级的第一输出信号可与每个第二扫描级的输出信号相同，因而可由构成每个第二扫描级的电路配置第一扫描级。此外，通过额外使用第一时钟信号CLK1和第二时钟信号CLK2，第一扫描级可产生通过反转从每个第二扫描级输出的信号所获得的输出信号。
发光驱动电路可包括多个发光级EM(n-2)到EM(n+1)和多条线，通过所述多条线提供输入至发光级的发光时钟信号1 EMCLK1、发光时钟信号2 EMCLK2、发光低电压VEL、发光高电压VEH和发光起始电压EMVST。发光级可基于发光时钟信号1 EMCLK1和发光时钟信号2EMCLK2移位发光起始电压EMVST，以输出一个输出信号。例如，第n个发光级EM(n)的输出信号可输入作为第(n+1)个发光级EM(n+1)的起始信号，并且可输入至第n像素行P(n)的栅极线。详细地说，第n个发光级EM(n)的输出信号可对应于第n像素行P(n)的发光信号EM。
栅极驱动电路被举例说明为接收第一栅极时钟信号1 G1CLK1和第一栅极时钟信号2 G1CLK2、第二栅极时钟信号1 G2CLK1和第二栅极时钟信号2 G2CLK2、以及发光时钟信号1 EMCLK1和发光时钟信号2 EMCLK2进行操作的双相位电路，但不限于此。
图4是根据本发明实施方式的第一扫描驱动电路的框图。详细地说，图4显示了输入至第一扫描级和从第一扫描级输出的信号。
如上所述，第一扫描级可输出第一输出信号Gout1和第二输出信号Gout2。第一扫描级可包括第一扫描级1 16和第一扫描级2 17，第一扫描级1 16是第一扫描级的输出第一输出信号Gout1的元件，第一扫描级2 17是第一扫描级的输出第二输出信号Gout2的另一元件。
第一扫描级1 16可基于第一栅极起始电压G1VST、第一栅极时钟信号1 G1CLK1、第一栅极时钟信号2 G1CLK2、第一栅极低电压VGL1和栅极高电压VGH进行操作。
第一扫描级1 16可基于第一栅极起始电压G1VST、第一栅极时钟信号1 G1CLK1、第一栅极时钟信号2 G1CLK2、第一栅极低电压VGL1和栅极高电压VGH，通过输出第一输出信号Gout1的输出端输出对应于逻辑高电压或逻辑低电压的信号。第一输出信号Gout1可输入作为后端级的起始信号。
第一扫描级2 17可基于第一时钟信号CLK1或第二时钟信号CLK2、第二栅极低电压VGL2、以及施加至第一扫描级1 16的Q节点和QB节点的信号进行操作。参照图3，第一时钟信号CLK1和第二时钟信号CLK2可交替输入至多个第一扫描级的每一个。
第一扫描级2 17可基于第一时钟信号CLK1、第二栅极低电压VGL2、以及施加至第一扫描级1 16的Q节点和QB节点的信号，通过输出第二输出信号Gout2的输出端输出对应于逻辑高电压或逻辑低电压的信号。第二输出信号Gout2可输入至像素阵列的栅极线。详细地说，第二输出信号Gout2可对应于第一扫描信号Scan1并且可输入至作为n型晶体管的第一开关晶体管ST1的栅极电极。
当第一输出信号Gout1是逻辑高电压时，第二输出信号Gout2可以是逻辑低电压，并且当第一输出信号Gout1是逻辑低电压时，第二输出信号Gout2可以是逻辑高电压。
图5是图解根据本发明第一实施方式的第一扫描驱动电路的电路图。详细地说，第一扫描驱动电路构成多个第一扫描级的每一个，图5的电路图是图4的详细电路图。图6是图5中所示的第一扫描驱动电路的波形图，其是当QB节点在一个水平周期1H期间操作时的电路图。
参照图5，构成第一扫描级的多个晶体管全部可以是p型晶体管。第一扫描级每一个可包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。第一晶体管T1的栅极电极可连接至Q节点Q，第二晶体管T2的栅极电极可连接至QB节点QB。Q节点Q可将第一晶体管T1的栅极电极充电，QB节点QB可将第二晶体管T2的栅极电极放电。在该情形中，因为构成第一扫描级的晶体管是p型晶体管，所以充电可表示晶体管的导通电压，放电可表示晶体管的截止电压。
第一栅极时钟信号1 G1CLK1可施加至第一晶体管T1的第一电极，栅极高电压VGH可施加至第二晶体管T2的第一电极。第一晶体管T1和第二晶体管T2可彼此串联连接，因而第一晶体管T1的第二电极和第二晶体管T2的第二电极可彼此连接，以共用产生第一输出信号Gout1的节点。此外，可设置第一电容器，第一电容器可包括连接至Q节点Q的第一电极以及被第一晶体管T1的第二电极和第二晶体管T2的第二电极共用的第二电极。
第三晶体管T3的栅极电极可连接至Q节点Q和第一晶体管T1的栅极电极，第四晶体管T4的栅极电极可连接至QB节点QB和第二晶体管T2的栅极电极。
第一时钟信号CLK1可施加至第三晶体管T3的第一电极，第二栅极低电压VGL2可施加至第四晶体管T4的第一电极。第三晶体管T3和第四晶体管T4可彼此串联连接，因而第三晶体管T3的第二电极和第四晶体管T4的第二电极可彼此连接，以共用产生产生第二输出信号Gout2的节点。
如上所述，第一栅极起始电压G1VST、第一栅极时钟信号1 G1CLK1、第一栅极时钟信号2 G1CLK2、第一时钟信号CLK1、栅极高电压VGH、第一栅极低电压VGL1和第二栅极低电压VGL2可施加至每个第一扫描级。
参照图6，第一扫描级的驱动波形分为第一阶段step1、第二阶段step2、第三阶段step3和第四阶段step4，并将进行描述。
在第一阶段step1中，第一栅极起始电压G1VST、第一栅极时钟信号2G1CLK2和第一时钟信号CLK1可具有逻辑高电压VH，第一栅极时钟信号1G1CLK1可以是通过反转第一栅极时钟信号2 G1CLK2所获得的信号并且可具有逻辑低电压VL。在该情形中，因为逻辑高电压VH施加至Q节点Q，所以第一晶体管T1和第三晶体管T3可截止，并且因为逻辑低电压VL施加至QB节点QB，所以第二晶体管T2和第四晶体管T4可导通，由此第一输出信号Gout1可以是栅极高电压VGH，第二输出信号Gout2可以是第二栅极低电压VGL2。栅极高电压VGH可以是与逻辑高电压VH相同的电压，第二栅极低电压VGL2可以是等于或高于逻辑低电压VL的电压。在该情形中，第二栅极低电压VGL2和逻辑低电压VL的每一个可以是负电压。
在第二阶段step2中，第一栅极起始电压G1VST、第一栅极时钟信号2 G1CLK2和第一时钟信号CLK1可反转为逻辑低电压VL，并且第一栅极时钟信号1 G1CLK1可反转为逻辑高电压VH。在该情形中，因为第一栅极起始电压G1VST的逻辑低电压VL施加至Q节点Q，所以第一晶体管T1和第三晶体管T3可导通，并且QB节点QB可保持逻辑低电压VL，由此第二晶体管T2和第四晶体管T4可保持导通状态。因此，因为输出第一栅极时钟信号1 G1CLK1和栅极高电压VGH，所以第一输出信号Gout1可以是逻辑高电压VH，并且因为输出第一时钟信号CLK1和第二栅极低电压VGL2，所以第二输出信号Gout2可以是逻辑低电压VL。
在第三阶段step3中，第一栅极起始电压G1VST、第一栅极时钟信号2G1CLK2和第一时钟信号CLK1可反转为逻辑高电压VH，并且第一栅极时钟信号1 G1CLK1可反转为逻辑低电压VL。在该情形中，第一栅极时钟信号1G1CLK1的逻辑低电压VL可通过导通的第一晶体管T1施加至第一晶体管T1的第二电极，因而由于第一电容器C1的自举(bootstrap)，浮置的Q节点Q的电压可降低至低于逻辑低电压VL的电压。因此，第一晶体管T1稳定地保持导通状态，因而第一输出信号Gout1稳定地保持逻辑低电压VL。第三晶体管T3也可通过施加至Q节点Q的电压导通，因而可输出第一时钟信号CLK1，由此第二输出信号Gout2可变为逻辑高电压VH。同时，逻辑高电压VH可施加至QB节点QB，因而第二晶体管T2和第四晶体管T4可截止。
在第四阶段step4中，第一栅极起始电压G1VST可保持逻辑高电压VH，并且第一栅极时钟信号1 G1CLK1、第一栅极时钟信号2 G1CLK2和第一时钟信号CLK1可反转。在该情形中，因为第一栅极起始电压G1VST的逻辑高电压VH施加至Q节点Q，所以第一晶体管T1和第三晶体管T3可截止，并且第一栅极低电压VGL1可施加至QB节点QB，由此第二晶体管T2和第四晶体管T4可导通。因此，第一输出信号Gout1可以是栅极高电压VGH，并且第二输出信号Gout2可以是第二栅极低电压VGL2。第一栅极低电压VGL1可以是等于逻辑低电压VL且低于第二栅极低电压VGL2的电压。
因为第四晶体管T4是p型晶体管，所以当连接至QB节点QB的第四晶体管T4的栅极电极与源极电极(即，第一电极)之间的电压差的绝对值小于第四晶体管T4的阈值电压的绝对值时，第四晶体管T4可不导通，因而可不输出第二输出信号Gout2，或者第二输出信号Gout2的输出可延迟。因此，第八晶体管T8可导通，因而当第一栅极低电压VGL1施加至QB节点QB时，高于第一栅极低电压VGL1的第二栅极低电压VGL2可施加至第四晶体管T4的第一电极，从而导通第四晶体管T4。在该情形中，第一栅极低电压VGL1和第二栅极低电压VGL2的每一个可以是负(-)电压。例如，第一栅极低电压VGL1的绝对值可大于第二栅极低电压VGL2的绝对值。
图5例如图解了其中QB节点QB仅在一个水平周期1H期间具有逻辑高电压VH的电路。在第二阶段step2和第四阶段step4中，因为Q节点Q和QB节点QB全部具有逻辑低电压VL，所以第三晶体管T3和第四晶体管T4可导通，因而由于第一时钟信号CLK1和第二栅极低电压VGL2，第二输出信号Gout2可稳定地变为逻辑低电压VL。此外，每一个第一扫描级可提供彼此反转的第一输出信号Gout1和第二输出信号Gout2。
因此，在本发明的第一实施方式中，因为设置有栅极电极连接至Q节点Q的第一晶体管T1和第三晶体管T3以及栅极电极连接至QB节点QB的第二晶体管T2和第四晶体管T4，所以在不使用反相器驱动电路的情况下可产生反转的输出波形，由此减小了栅极驱动电路的尺寸。
此外，除了用于产生彼此反转的第一输出信号Gout1和第二输出信号Gout2的连接至Q节点Q的第一晶体管T1和第三晶体管T3以及连接至QB节点QB的第二晶体管T2和第四晶体管T4以外，下面将描述连接至Q节点Q和QB节点QB以将Q节点Q和QB节点QB充电/放电的电路。
被提供第一栅极时钟信号2 G1CLK2的线可连接至第五晶体管T5的栅极电极，被提供第一栅极起始电压G1VST的线可连接至第五晶体管T5的第一电极，并且QA节点QA可连接至第五晶体管T5的第二电极。
被提供第一栅极时钟信号1 G1CLK1的线可连接至第六晶体管T6的栅极电极，QA节点QA和第五晶体管T5的第二电极可连接至第六晶体管T6的第一电极，并且第七晶体管T7的第一电极可连接至第六晶体管T6的第二电极。
QB节点QB可连接至第七晶体管T7的栅极电极，第六晶体管T6的第二电极可连接至第七晶体管T7的第一电极，并且被提供栅极高电压VGH的线可连接至第七晶体管T7的第二电极。
被提供第一栅极时钟信号2 G1CLK2的线和第五晶体管T5的栅极电极可连接至第八晶体管T8的栅极电极，被提供第一栅极低电压VGL1的线可连接至第八晶体管T8的第一电极，并且QB节点、第二晶体管T2的栅极电极和第七晶体管T7的栅极电极可连接至第八晶体管T8的第二电极。
QA节点QA、第五晶体管T5的第二电极和第六晶体管T6的第一电极可连接至第九晶体管T9的栅极电极，被提供第一栅极时钟信号2 G1CLK2的线、第五晶体管T5的栅极电极和第八晶体管T8的栅极电极可连接至第九晶体管T9的第一电极，并且QB节点QB、第八晶体管T8的第二电极、第二晶体管T2的栅极电极和第七晶体管T7的栅极电极可连接至第九晶体管T9的第二电极。
被提供第一栅极低电压VGL1的线可连接至第十晶体管T10的栅极电极，QA节点QA、第五晶体管T5的第二电极和第六晶体管T6的第一电极可连接至第十晶体管T10的第一电极，并且Q节点Q和第一晶体管T1的栅极电极可连接至第十晶体管T10的第二电极。
因为第一栅极低电压VGL1施加至第十晶体管T10的栅极电极，所以第十晶体管T10可保持导通状态。因此，相同的电压可施加至QA节点QA和Q节点Q。在与扫描级提供输出信号的时间对应的第三阶段step3中，由于自举，Q节点Q的电压可降低至低于逻辑低电压VL的电压。例如，在省略第十晶体管T10的情形中，Q节点Q可变为与QA节点QA相同的节点，并且第五晶体管T5、第六晶体管T6和第九晶体管T9可连接至QA节点QA。因为连接至QA节点QA的第五晶体管T5、第六晶体管T6和第九晶体管T9受自举影响，所以第五晶体管T5、第六晶体管T6和第九晶体管T9的每一个的阈值特性可被偏置。因此，因为设置第十晶体管T10，所以提高了基于偏压应力的第五晶体管T5、第六晶体管T6和第九晶体管T9的可靠性。在一些情形中，第十晶体管T10可作为抵抗偏压应力的缓冲器总是保持导通状态，因而可省略。
各扫描级可包括第一电容器C1和第二电容器C2。第一电容器C1的第一电极可连接至Q节点Q，第一电容器C1的第二电极可连接至输出第一输出信号Gout1的节点。第二电容器C2的第一电极可连接至QB节点QB，第二电容器C2的第二电极可连接至被提供栅极高电压VGH的线。
参照图5和6，当第一栅极时钟信号2 G1CLK2是逻辑低电压VL时，第五晶体管T5可导通，以将第一栅极起始电压G1VST施加至Q节点Q。在其中第一栅极时钟信号2 G1CLK2是逻辑低电压VL的第二阶段step2中，因为第一栅极起始电压G1VST是逻辑低电压VL，所以逻辑低电压VL可施加至Q节点Q，因而第一晶体管T1和第三晶体管T3可导通。同时，第八晶体管T8和第九晶体管T9可导通，因而逻辑低电压VL可施加至QB节点QB。因此，在第二阶段step2中，第二晶体管T2和第四晶体管T4可导通。
在第三阶段step3中，在第五晶体管T5和第八晶体管T8截止并且因而Q节点Q浮置的状态中，由于施加至第一晶体管T1的第二电极的逻辑低电压VL，Q节点Q的电压可降低至低于逻辑低电压VL的电压。栅极电极连接至Q节点Q的第九晶体管T9可导通，因而第一栅极时钟信号2 G1CLK2的逻辑高电压VH可施加至QB节点QB。分别包括连接至QB节点QB的栅极电极的第二晶体管T2、第四晶体管T4和第七晶体管T7可截止，并且第六晶体管T6可通过第一栅极时钟信号1 G1CLK1导通。因此，逻辑高电压VH稳定地施加至Q节点Q。
在一个帧周期中，第一输出信号Gout1在一个水平周期1H期间可以是逻辑低电压VL，并且在其他周期期间，第一输出信号Gout1可保持逻辑高电压VH。同样，在一个帧周期中，第二输出信号Gout2在一个水平周期1H期间可以是逻辑高电压VH，并且在其他周期期间，第二输出信号Gout2可保持逻辑低电压VL。在第一输出信号Gout1保持逻辑高电压VH并且第二输出信号Gout2保持逻辑低电压VL时，第八晶体管T8可通过第一栅极时钟信号2G1CLK2反复导通或截止。在第八晶体管T8导通时，第一栅极低电压VGL1可施加至QB节点QB，以导通第二晶体管T2和第四晶体管T4，在第八晶体管T8截止时，第二电容器C2可将QB节点QB的电压保持为第一栅极低电压VGL1。
第一栅极时钟信号2 G1CLK2和第一时钟信号CLK1可以是从不同振荡器产生的信号，并且这些时钟信号的相位可不同。
图7是图解根据本发明第二实施方式的第一扫描驱动电路的电路图。详细地说，第一扫描驱动电路构成多个第一扫描级的每一个，图7的电路图是图4的详细电路图。图8是图7中所示的第一扫描驱动电路的波形图，其是当QB节点在一个水平周期1H期间操作时的波形图。图7图解了图5的第一扫描驱动电路的变形实施方式，因而省略或将简要描述图5的重复描述。例如，下面将参照图7描述第n个第一扫描级。
参照图7，如上面参照图5所述，高于第一栅极低电压VGL1的第二栅极低电压VGL2可施加至第四晶体管T4的第一电极，用来导通第四晶体管T4。第二栅极低电压VGL2可基于第四晶体管T4的条件而变化。例如，当第四晶体管T4劣化并且因而第四晶体管T4的阈值电压负向偏移时，第二栅极低电压VGL2应当使用与第四晶体管T4的阈值电压偏移程度成比例的高电压。由于该原因，更多应力施加至第四晶体管T4，导致可靠性的降低。因此，在本发明的第二实施方式中，辅助晶体管Ta和辅助电容器Ca可额外连接至QB节点QB，因而防止第二栅极低电压VGL2增加。此外，通过使用辅助电容器Ca的自举，QB节点QB的电压可降低至低于逻辑低电压VL的电压，因而第四晶体管T4可导通，并且可稳定地输出第二输出信号Gout2。
图7图解了其中进一步给图5的电路增加辅助晶体管Ta和辅助电容器Ca的实施方式。辅助晶体管Ta的栅极电极可连接至第(n+1)个第一扫描级的第一输出信号Gout1(n+1)，辅助晶体管Ta的第一电极可连接至第一栅极时钟信号2 G1CLK2，辅助晶体管Ta的第二电极可连接至QB节点QB、第二晶体管T2的栅极电极、第四晶体管T4的栅极电极和第七晶体管T7的栅极电极。辅助电容器Ca的第一电极可连接至辅助晶体管Ta的栅极电极和第(n+1)个第一扫描级的第一输出信号Gout1(n+1)，辅助电容器Ca的第二电极可连接至辅助晶体管Ta的第二电极、QB节点QB、第二晶体管T2的栅极电极、第四晶体管T4的栅极电极和第七晶体管T7的栅极电极。
参照图7和8，在第四阶段step4中，辅助晶体管Ta可导通，因而第一栅极时钟信号2G1CLK2可输入至QB节点QB，同时，由于辅助电容器Ca的自举，通过第(n+1)个第一扫描级的第一输出信号Gout1(n+1)，QB节点QB的电压可低于逻辑低电压VL。因此，第四晶体管T4的栅极电极与第二电极之间的电压差可增加，因而逻辑低电压VL可稳定地作为第n个第一扫描级的第二输出信号Gout2(n)而输出。
根据本发明的第二实施方式，因为进一步设置辅助晶体管Ta和辅助电容器Ca，所以在第四阶段step4中逻辑低电压VL可稳定地输出作为第n个第一扫描级的第二输出信号Gout2(n)。
图9是图解根据本发明第三实施方式的第一扫描驱动电路的电路图。详细地说，第一扫描驱动电路构成多个第一扫描级的每一个，图9的电路图是图4的详细电路图。图10是图9中所示的第一扫描驱动电路的波形图，其是当QB节点在两个水平周期2H期间操作时的电路图。
参照图9，第一扫描级每一个可包括第一晶体管T1、第二晶体管T2、第三晶体管T3和第四晶体管T4。第一晶体管T1的栅极电极可连接至Q节点Q，第二晶体管T2的栅极电极可连接至QB节点QB。Q节点Q可将第一晶体管T1的栅极电极充电，QB节点QB可将第二晶体管T2的栅极电极放电。在该情形中，因为构成第一扫描级的晶体管是p型晶体管，所以充电可表示晶体管的导通电压，放电可表示晶体管的截止电压。
第一栅极时钟信号1 G1CLK1可施加至第一晶体管T1的第一电极，栅极高电压VGH可施加至第二晶体管T2的第一电极。第一晶体管T1和第二晶体管T2可彼此串联连接，因而第一晶体管T1的第二电极和第二晶体管T2的第二电极可彼此连接，以共用产生第一输出信号Gout1的节点。此外，可设置第一电容器，第一电容器可包括连接至Q节点Q的第一电极以及被第一晶体管T1的第二电极和第二晶体管T2的第二电极共用的第二电极。
第三晶体管T3的栅极电极可连接至Q节点Q和第一晶体管T1的栅极电极，第四晶体管T4的栅极电极可连接至QB节点QB和第二晶体管T2的栅极电极。
第一时钟信号CLK1可施加至第三晶体管T3的第一电极，第二栅极低电压VGL2可施加至第四晶体管T4的第一电极。第三晶体管T3和第四晶体管T4可彼此串联连接，因而第三晶体管T3的第二电极和第四晶体管T4的第二电极可彼此连接，以共用产生产生第二输出信号Gout2的节点。
第一栅极起始电压G1VST、第一栅极时钟信号1 G1CLK1、第一栅极时钟信号2G1CLK2、第一时钟信号CLK1、栅极高电压VGH、第一栅极低电压VGL1和第二栅极低电压VGL2可施加至根据本发明第三实施方式的每个第一扫描级。
参照图10，第一扫描级的驱动波形分为第一阶段step1、第二阶段step2、第三阶段step3和第四阶段step4，并将进行描述。
在第一阶段step1中，第一栅极起始电压G1VST、第一栅极时钟信号2G1CLK2和第一时钟信号CLK1可具有逻辑高电压VH，第一栅极时钟信号1G1CLK1可以是通过反转第一栅极时钟信号2 G1CLK2所获得的信号并且可具有逻辑低电压VL。在该情形中，因为逻辑高电压VH施加至Q节点Q，所以第一晶体管T1和第三晶体管T3可截止，并且因为逻辑低电压VL施加至QB节点QB，所以第二晶体管T2和第四晶体管T4可导通，由此第一输出信号Gout1可以是栅极高电压VGH，第二输出信号Gout2可以是第二栅极低电压VGL2。栅极高电压VGH可以是与逻辑高电压VH相同的电压，第二栅极低电压VGL2可以是等于或高于逻辑低电压VL的电压。
在第二阶段step2中，第一栅极起始电压G1VST、第一栅极时钟信号2G1CLK2和第一时钟信号CLK1可反转为逻辑低电压VL，并且第一栅极时钟信号1 G1CLK1可反转为逻辑高电压VH。在该情形中，因为第一栅极起始电压G1VST的逻辑低电压VL施加至Q节点Q，所以第一晶体管T1和第三晶体管T3可导通，并且栅极高电压VGH可施加至QB节点QB，由此第二晶体管T2和第四晶体管T4可截止。因此，因为输出第一栅极时钟信号1 G1CLK1和栅极高电压VGH，所以第一输出信号Gout1可保持逻辑高电压VH，并且第二输出信号Gout2可保持第二栅极低电压VGL2。
在第三阶段step3中，第一栅极起始电压G1VST、第一栅极时钟信号2G1CLK2和第一时钟信号CLK1可反转为逻辑高电压VH，并且第一栅极时钟信号1 G1CLK1可反转为逻辑低电压VL。在该情形中，第一栅极时钟信号1G1CLK1的逻辑低电压VL可通过导通的第一晶体管T1施加至第一晶体管T1的第二电极，因而由于第一电容器C1的自举，浮置的Q节点Q的电压可降低至低于逻辑低电压VL的电压。因此，第一晶体管T1稳定地保持导通状态，因而第一输出信号Gout1稳定地保持逻辑低电压VL。第三晶体管T3也可通过施加至Q节点Q的电压导通，因而可输出第一时钟信号CLK1，由此第二输出信号Gout2可变为逻辑高电压VH。同时，逻辑高电压VH可施加至QB节点QB，因而第二晶体管T2和第四晶体管T4可截止。
在第四阶段step4中，第一栅极起始电压G1VST可保持逻辑高电压VH，并且第一栅极时钟信号1 G1CLK1、第一栅极时钟信号2 G1CLK2和第一时钟信号CLK1可反转。在该情形中，因为第一栅极起始电压G1VST的逻辑高电压VH施加至Q节点Q，所以第一晶体管T1和第三晶体管T3可截止，并且第一栅极时钟信号2 G1CLK2的逻辑低电压VL可施加至QB节点QB，由此第二晶体管T2和第四晶体管T4可导通。因此，第一输出信号Gout1可以是栅极高电压VGH，并且第二输出信号Gout2可以是第二栅极低电压VGL2。第一栅极低电压VGL1可以是等于逻辑低电压VL且低于第二栅极低电压VGL2的电压。
因为第四晶体管T4是p型晶体管，所以当连接至QB节点QB的第四晶体管T4的栅极电极与源极电极(即，第一电极)之间的电压差的绝对值小于第四晶体管T4的阈值电压的绝对值时，第四晶体管T4可不导通，因而可不输出第二输出信号Gout2，或者第二输出信号Gout2的输出可延迟。因此，第八晶体管T8和第九晶体管T9可导通，因而当第一栅极时钟信号2 G1CLK2的逻辑低电压VL施加至QB节点QB时，高于逻辑低电压VL的第二栅极低电压VGL2可是施加至第四晶体管T4的第一电极，从而导通第四晶体管T4。在该情形中，逻辑低电压VL和第二栅极低电压VGL2的每一个可以是负值。如上所述，逻辑低电压VL可以是等于第一栅极低电压VGL1的电压。
因此，在本发明的第三实施方式中，因为提供了栅极电极连接至Q节点Q的第一晶体管T1和第三晶体管T3以及栅极电极连接至QB节点QB的第二晶体管T2和第四晶体管T4，所以在不使用反相器驱动电路的情况下可产生反转的输出波形，由此减小了栅极驱动电路的尺寸。
此外，除了用于产生彼此反转的第一输出信号Gout1和第二输出信号Gout2的连接至Q节点Q的第一晶体管T1和第三晶体管T3以及连接至QB节点QB的第二晶体管T2和第四晶体管T4以外，下面将描述连接至Q节点Q和QB节点QB以将Q节点Q和QB节点QB充电/放电的电路。
图9例如图解了其中QB节点QB在两个水平周期2H期间具有逻辑高电压VH的电路。在第二阶段step2和第三阶段step3中，因为QB节点QB保持逻辑高电压VH，所以第二晶体管T2和第四晶体管T4可截止，因而可通过第一晶体管T1和第三晶体管T3提供第一输出信号Gout1和第二输出信号Gout2。此外，每个第一扫描级可提供彼此反转的第一输出信号Gout1和第二输出信号Gout2。
第一栅极起始电压G1VST可连接至第五晶体管T5的栅极电极和第一电极，并且Q节点Q可连接至第五晶体管T5的第二电极。
被提供第一栅极低电压VGL1的线可连接至第六晶体管T6的栅极电极，并且Q节点Q和第五晶体管T5的第二电极可连接至第六晶体管T6的第一电极，并且TA节点TA可连接至第六晶体管T6的第二电极。
QB节点QB可连接至第七晶体管T7的栅极电极，TA节点TA和第六晶体管T6的第二电极可连接至第七晶体管T7的第一电极，并且被提供栅极高电压VGH的线可连接至第七晶体管T7的第二电极。
F节点F可连接至第八晶体管T8的栅极电极，被提供第一栅极时钟信号2G1CLK2的线可连接至第八晶体管T8的第一电极，并且第九晶体管T9的第一电极可连接至第八晶体管T8的第二电极。
被提供第一栅极时钟信号2 G1CLK2的线和第八晶体管T8的第一电极可连接至第九晶体管T9的栅极电极，第八晶体管T8的第二电极可连接至第九晶体管T9的第一电极，并且QB节点QB和第七晶体管T7的栅极电极可连接至第九晶体管T9的第二电极。
第一栅极起始电压G1VST可施加至第十晶体管T10的栅极电极，QB节点QB和第七晶体管T7的栅极电极可连接至第十晶体管T10的第一电极，并且被提供栅极高电压VGH的线和第七晶体管T7的第二电极可连接至第十晶体管T10的第二电极。
被提供第一栅极时钟信号1 G1CLK1的线可连接至第十一晶体管T11的栅极电极和第一电极，并且第八晶体管T8的栅极电极和F节点F可连接至第十一晶体管T11的第二电极。
被提供第一栅极起始电压G1VST的线和第十晶体管T10的栅极电极可连接至第十二晶体管T12的栅极电极。F节点F、第八晶体管T8的栅极电极和第十一晶体管T11的第二电极可连接至第十二晶体管T12的第一电极。被提供栅极高电压VGH的线、第十晶体管T10的第二电极和第七晶体管T7的第二电极可连接至第十二晶体管T12的第二电极。
被提供复位信号Reset的线可连接至第十三晶体管T13的栅极电极，Q节点Q、第五晶体管T5的第二电极和第六晶体管T6的第一电极可连接至第十三晶体管T13的第一电极。被提供第一输出信号Gout1的线和第一晶体管T1的第二电极可连接至第十三晶体管T13的第二电极。复位信号Reset可通过在驱动第一扫描级之前或第一扫描级的驱动结束之后施加逻辑低电压VL，将第一输出信号Gout1初始化。当逻辑低电压VL施加作为复位信号Reset时，第十三晶体管T13和第十四晶体管T14可导通，因而栅极高电压VGH可输出作为第一输出信号Gout1，由此将第一输出信号Gout1初始化。
第十三晶体管T13的栅极电极和被提供复位信号Reset的线可连接至第十四晶体管T14的栅极电极，Q节点Q、第五晶体管T5的第二电极和第六晶体管T6的第一电极可连接至第十四晶体管T14的第一电极。被提供栅极高电压VGH的线、第二晶体管T2的第一电极、第十二晶体管T12的第二电极、第十晶体管T10的第二电极和第七晶体管T7的第二电极可连接至第十四晶体管T14的第二电极。
每个第一扫描级可包括第一电容器C1、第二电容器C2、第三电容器C3和第四电容器C4。第一电容器C1的第一电极可连接至Q节点Q，第一电容器C1的第二电极可连接至输出第一输出信号Gout1的节点。第二电容器C2的第一电极可连接至QB节点QB，第二电容器C2的第二电极可连接至被提供栅极高电压VGH的线。第三电容器C3的第一电极可连接至F节点F，第三电容器C3的第二电极可连接至被提供栅极高电压VGH的线。第四电容器C4的第一电极可连接至Q节点Q，第四电容器C4的第二电极可连接至被提供栅极高电压VGH的线。
参照图9和10，在第二阶段step2中，第五晶体管T5可通过第一栅极起始电压G1VST导通，并且第一栅极起始电压G1VST可施加至Q节点Q。因为第一晶体管T1通过第一栅极起始电压G1VST导通，所以逻辑高电压VH可施加至第一电容器C1的第二电极，并且逻辑低电压VL(其是Q节点Q的电压)可施加至第一电容器C1的第一电极，由此第一电容器C1可被充电上与逻辑高电压VH和逻辑低电压VL之间的电压差对应的电压。同样，第一电极连接至Q节点Q的第四电容器C4也可被充电上与逻辑高电压VH和逻辑低电压VL之间的电压差对应的电压。在该情形中，逻辑高电压VH可等于栅极高电压VGH。
第十晶体管T10和第十二晶体管T12也可通过第一栅极起始电压G1VST导通，因而栅极高电压VGH可施加至QB节点QB和F节点F。第九晶体管T9可通过第一栅极时钟信号2G1CLK2导通，但F节点F的栅极高电压VGH可使第八晶体管T8截止，由此使得第一栅极时钟信号2 G1CLK2的逻辑低电压VL不施加至QB节点QB。此外，第二电容器C2和第三电容器C3可通过QB节点QB和F节点F的每一个的栅极高电压VGH放电。
在其中第一栅极时钟信号2 G1CLK2为逻辑低电压VL的第二阶段step2中，因为第一栅极起始电压G1VST为逻辑低电压VL，所以逻辑低电压VL可施加至Q节点Q，因而第一晶体管T1和第三晶体管T3可导通。同时，第十晶体管T10可导通，因而逻辑高电压VH可施加至QB节点QB，由此第二晶体管T2和第四晶体管T4可截止。因此，在第二阶段step2中，通过第一晶体管T1和第三晶体管T3施加的电压可输出作为第一输出信号Gout1和第二输出信号Gout2。
在第三阶段step3中，第五晶体管T5和第十晶体管T10可截止，因而Q节点Q和QB节点QB可浮置。第一栅极时钟信号1 G1CLK1的逻辑低电压VL可施加至处于导通状态的第一晶体管T1的第二电极，因而由于第一电容器C1的自举，Q节点Q的电压可降低至低于逻辑低电压VL的电压，由此逻辑低电压VL可被稳定地提供，作为第一输出信号Gout1和第二输出信号Gout2。Q节点Q的电压可被第四电容器C4保持。第十一晶体管T11可通过第一栅极时钟信号1G1CLK1导通，以将逻辑低电压VL施加至F节点F，因而第三电容器C3可被充电上与逻辑低电压VL和栅极高电压VGH之间的电压差对应的电压。
第六晶体管T6可根据第一栅极低电压VGL1总是保持导通状态。第六晶体管T6防止在Q节点Q被自举时TA节点TA自举，因而减小了施加至第七晶体管T7的应力，由此提高了第七晶体管T7的可靠性。
因为逻辑高电压VH保持在浮置的QB节点QB中，所以第七晶体管T7、第二晶体管T2和第四晶体管T4可保持截止状态。因此，在第三阶段step3中，通过第一晶体管T1和第三晶体管T3施加的电压可输出作为第一输出信号Gout1和第二输出信号Gout2。
在第四阶段step4中，第九晶体管T9可通过第一栅极时钟信号2 G1CLK2的逻辑低电压VL导通，并且第八晶体管T8在第三阶段step3中可通过被充电到第三电容器C3中的逻辑低电压VL而导通，由此第一栅极时钟信号2 G1CLK2的逻辑低电压VL可施加至QB节点QB。第七晶体管T7可通过QB节点QB导通，因而栅极高电压VGH可通过总是保持导通状态的第六晶体管T6施加至Q节点Q，由此第一晶体管T1和第三晶体管T3可截止。此外，第二晶体管T2和第四晶体管T4可通过QB节点QB导通。施加至QB节点QB的逻辑低电压VL可施加至第二电容器C2的第一电极，因而第二电容器C2可被充电上与逻辑低电压VL和栅极高电压VGH之间的电压差对应的电压，由此QB节点QB可在一个帧周期期间保持逻辑低电压VL。因此，在第四阶段step4中，通过第二晶体管T2和第四晶体管T4施加的电压可输出作为第一输出信号Gout1和第二输出信号Gout2。
下面将描述根据本发明实施方式的栅极驱动电路及包括其的显示装置。
在本发明的实施方式中，一种显示装置，包括：包括显示区域和非显示区域的基板；位于所述显示区域中的像素电路；和位于所述非显示区域中的一对扫描驱动电路，所述一对扫描驱动电路产生彼此反转的输出信号。所述像素电路包括至少一个n型晶体管和至少一个p型晶体管。所述一对扫描驱动电路中的一个扫描驱动电路包括：第一晶体管和第三晶体管，所述第一晶体管和所述第三晶体管的每一个包括连接至第一节点的栅极电极；和第二晶体管和第四晶体管，所述第二晶体管和所述第四晶体管的每一个包括连接至第二节点的栅极电极，所述第一晶体管和所述第二晶体管彼此串联连接，并且所述第三晶体管和所述第四晶体管彼此串联连接。施加至被所述第三晶体管和所述第四晶体管共用的节点的第二输出信号是通过反转施加至被所述第一晶体管和所述第二晶体管共用的节点的第一输出信号而获得的信号。因此，减少了用于给n型晶体管和p型晶体管提供栅极信号的栅极驱动电路的元件数量，以提高可靠性，并且减小了设置栅极驱动电路的面积，由此实现窄边框显示装置。
根据一个或多个实施方式，栅极时钟信号可输入至所述第一晶体管的一个电极，第一时钟信号可输入至所述第三晶体管的一个电极，并且所述栅极时钟信号和所述第一时钟信号可以是彼此反转的时钟信号。
根据一个或多个实施方式，栅极高电压可提供至所述第二晶体管的一个电极，并且第二栅极低电压可提供至所述第四晶体管的一个电极。
根据一个或多个实施方式，被施加所述第二输出信号的节点可连接至所述至少一个n型晶体管的栅极电极，第一栅极低电压可输入至产生所述第一输出信号的所述一个扫描驱动电路，并且所述第二栅极低电压可高于所述第一栅极低电压。
根据一个或多个实施方式，所述像素电路可包括驱动晶体管和扫描晶体管，所述驱动晶体管可以是p型晶体管，所述扫描晶体管可以是n型晶体管。
根据一个或多个实施方式，所述扫描晶体管可包括氧化物半导体层，并且所述扫描晶体管可将输入至所述扫描晶体管的一个电极的数据电压施加至所述驱动晶体管的栅极电极。
在本发明的实施方式中，一种栅极驱动电路包括：位于基板上的第一扫描驱动电路和第二扫描驱动电路。所述第一扫描驱动电路和所述第二扫描驱动电路各自包括多个第一扫描级和多个第二扫描级，所述多个第一扫描级中的第n个(其中n是自然数)第一扫描级和所述多个第二扫描级中的第n个第二扫描级各自包括相同的电路，所述相同的电路包括彼此串联连接的第一晶体管和第二晶体管，所述第n个第一扫描级包括连接至所述第一晶体管的栅极电极的第三晶体管和连接至所述第二晶体管的栅极电极的第四晶体管，并且所述第n个第一扫描级的输出信号是通过反转所述第n个第二扫描级的输出信号而产生的。因此，减小了用于产生彼此反转的输出信号的栅极驱动电路的元件数量，以提高栅极驱动电路的可靠性。
根据一个或多个实施方式，输入至所述第一晶体管的一个电极的时钟信号和输入至所述第三晶体管的一个电极的时钟信号可以是彼此反转的信号。
根据一个或多个实施方式，栅极高电压可提供至所述第二晶体管的一个电极，并且第二栅极低电压可提供至所述第四晶体管的一个电极。
根据一个或多个实施方式，所述第n个第一扫描级可被提供第一栅极低电压，并且所述第一栅极低电压的绝对值可大于所述第二栅极低电压的绝对值。
根据一个或多个实施方式，所述第n个第一扫描级可进一步包括辅助电容器和辅助晶体管，所述辅助电容器的第一电极可连接至所述辅助晶体管的栅极电极和第(n+1)个第一扫描级，所述辅助电容器的第二电极可连接至所述第四晶体管的栅极电极和所述辅助晶体管的第二电极，并且所述辅助晶体管的第一电极可连接至栅极时钟信号。
在本发明的另一个实施方式中，一种显示装置包括：包括显示区域和非显示区域的基板；位于所述显示区域中的像素电路；和位于所述非显示区域中的栅极驱动电路。所述栅极驱动电路包括扫描驱动电路，所述扫描驱动电路包括多个扫描级，所述多个扫描级的每一个包括：第一晶体管和第三晶体管，所述第一晶体管和所述第三晶体管各自包括连接至Q节点的栅极电极；和第二晶体管和第四晶体管，所述第二晶体管和所述第四晶体管各自包括连接至QB节点的栅极电极，并且在被彼此串联连接的所述第三晶体管和所述第四晶体管共用的节点中产生的输出信号是通过反转在被彼此串联连接的所述第一晶体管和所述第二晶体管共用的节点中产生的输出信号而获得的信号。因此，减少了用于给n型晶体管和p型晶体管提供栅极信号的栅极驱动电路的元件数量，以提高可靠性，并且减小了设置栅极驱动电路的面积，由此实现窄边框显示装置。
根据一个或多个实施方式，所述多个扫描级可连接至输入时钟信号的线，所述时钟信号在每一个水平周期在逻辑高电压或逻辑低电压之间摆动，并且所述QB节点在两个水平周期期间保持栅极高电压或栅极低电压。
根据一个或多个实施方式，一时钟信号可输入至所述第一晶体管的一个电极，一时钟信号可输入至所述第三晶体管的一个电极，并且这些时钟信号可以是彼此反转的。
根据一个或多个实施方式，栅极高电压可提供至所述第二晶体管的一个电极，并且第二栅极低电压可提供至所述第四晶体管的一个电极。
根据一个或多个实施方式，所述多个扫描级可被提供第一栅极低电压，并且所述第二栅极低电压可高于所述第一栅极低电压。
根据一个或多个实施方式，所述像素电路可包括驱动晶体管和扫描晶体管，所述驱动晶体管可以是p型晶体管，所述扫描晶体管可以是n型晶体管，并且所述多个扫描级的每一个可连接至所述扫描晶体管的栅极电极。
根据一个或多个实施方式，所述扫描晶体管可包括氧化物半导体层。
如上所述，根据本发明的实施方式，因为设置有分别包括连接至Q节点的栅极电极的第一晶体管和第三晶体管以及分别包括连接至QB节点的栅极电极的第二晶体管和第四晶体管，所以在不使用反相器驱动电路的情况下可产生反转的输出波形，因而减小了栅极驱动电路的尺寸。
此外，根据本发明的实施方式，输入至包括与QB节点连接的栅极电极的第四晶体管的一个电极的第二栅极低电压可使用高于输入至扫描驱动电路的第一栅极低电压的电压，由此解决了因第四晶体管不导通或延迟导通而使得第二输出信号的输出被延迟的问题。
此外，根据本发明的实施方式，因为辅助晶体管和辅助电容器额外连接至QB节点，所以防止了第二栅极低电压由于第四晶体管的阈值电压的负向偏移而增加。此外，通过使用辅助电容器的自举将QB节点的电压降低至低于逻辑低电压的电压，第四晶体管可导通，并且可稳定地输出第二输出信号。
此外，根据本发明的实施方式，因为扫描驱动电路配置成仅在第三阶段中具有逻辑高电压并且在第二阶段和第四阶段中具有逻辑低电压(即，在其中一个水平周期(1H)期间驱动QB节点的情形中)，所以第四晶体管可在其中输出被反转的第二输出信号(即，逻辑高电压)的第三阶段之前的第二阶段以及第三阶段之后的第四阶段中导通，因而更稳定地施加逻辑低电压。
在不背离本发明的精神或范围的情况下，能够在本发明中进行各种修改和变化，这对于所属领域技术人员来说是显而易见的。因而，本发明旨在覆盖落入所附权利要求范围及其等同范围内的本发明的修改和变化。

Claims (17)

1.一种显示装置，包括：
包括显示区域和非显示区域的基板；
位于所述显示区域中的像素电路；和
位于所述非显示区域中的一对扫描驱动电路，所述一对扫描驱动电路产生彼此反转的输出信号，
其中所述像素电路包括至少一个n型晶体管和至少一个p型晶体管，
所述一对扫描驱动电路中的一个扫描驱动电路包括：
第一晶体管和第三晶体管，所述第一晶体管和所述第三晶体管的每一个包括连接至第一节点的栅极电极；和
第二晶体管和第四晶体管，所述第二晶体管和所述第四晶体管的每一个包括连接至第二节点的栅极电极，
所述第一晶体管和所述第二晶体管彼此串联连接，并且所述第三晶体管和所述第四晶体管彼此串联连接，
其中施加至被所述第三晶体管和所述第四晶体管共用的节点的第二输出信号与施加至被所述第一晶体管和所述第二晶体管共用的节点的第一输出信号彼此反转。
2.根据权利要求1所述的显示装置，其中栅极时钟信号输入至所述第一晶体管的一个电极，第一时钟信号输入至所述第三晶体管的一个电极，并且所述栅极时钟信号和所述第一时钟信号是彼此反转的时钟信号。
3.根据权利要求1所述的显示装置，其中栅极高电压提供至所述第二晶体管的一个电极，并且第二栅极低电压提供至所述第四晶体管的一个电极。
4.根据权利要求3所述的显示装置，其中：
被施加所述第二输出信号的节点连接至所述至少一个n型晶体管的栅极电极，
第一栅极低电压输入至产生所述第一输出信号的所述一个扫描驱动电路，并且
所述第二栅极低电压高于所述第一栅极低电压。
5.根据权利要求1所述的显示装置，其中：
所述像素电路包括驱动晶体管和扫描晶体管，并且
所述驱动晶体管是p型晶体管，所述扫描晶体管是n型晶体管。
6.根据权利要求5所述的显示装置，其中所述扫描晶体管包括氧化物半导体层，并且所述扫描晶体管将输入至所述扫描晶体管的一个电极的数据电压施加至所述驱动晶体管的栅极电极。
7.一种栅极驱动电路，包括：
位于基板上的第一扫描驱动电路和第二扫描驱动电路，
其中：
所述第一扫描驱动电路包括多个第一扫描级，并且所述第二扫描驱动电路包括多个第二扫描级，
所述多个第一扫描级中的第n个第一扫描级和所述多个第二扫描级中的第n个第二扫描级的每一个包括相同的电路，所述相同的电路包括彼此串联连接的第一晶体管和第二晶体管，其中n是自然数，
所述第n个第一扫描级包括连接至所述第一晶体管的栅极电极的第三晶体管和连接至所述第二晶体管的栅极电极的第四晶体管，并且
所述第n个第一扫描级的输出信号是通过反转所述第n个第二扫描级的输出信号而产生的。
8.根据权利要求7所述的栅极驱动电路，其中输入至所述第一晶体管的一个电极的时钟信号和输入至所述第三晶体管的一个电极的时钟信号是彼此反转的信号。
9.根据权利要求7所述的栅极驱动电路，其中栅极高电压提供至所述第二晶体管的一个电极，并且第二栅极低电压提供至所述第四晶体管的一个电极。
10.根据权利要求9所述的栅极驱动电路，其中：
所述第n个第一扫描级被提供第一栅极低电压，并且
所述第一栅极低电压的绝对值大于所述第二栅极低电压的绝对值。
11.根据权利要求7所述的栅极驱动电路，其中：
所述第n个第一扫描级进一步包括辅助电容器和辅助晶体管，
所述辅助电容器的第一电极连接至所述辅助晶体管的栅极电极和第(n+1)个第一扫描级，
所述辅助电容器的第二电极连接至所述第四晶体管的栅极电极和所述辅助晶体管的第二电极，并且
所述辅助晶体管的第一电极连接至栅极时钟信号。
12.一种显示装置，包括：
包括显示区域和非显示区域的基板；
位于所述显示区域中的像素电路；和
位于所述非显示区域中的栅极驱动电路，
其中：
所述栅极驱动电路包括扫描驱动电路，
所述扫描驱动电路包括多个扫描级，
所述多个扫描级的每一个包括：
第一晶体管和第三晶体管，所述第一晶体管和所述第三晶体管的每一个包括连接至Q节点的栅极电极；和
第二晶体管和第四晶体管，所述第二晶体管和所述第四晶体管的每一个包括连接至QB节点的栅极电极，
在被彼此串联连接的所述第三晶体管和所述第四晶体管共用的节点中产生的输出信号与在被彼此串联连接的所述第一晶体管和所述第二晶体管共用的节点中产生的输出信号彼此反转，并且
栅极高电压提供至所述第二晶体管的一个电极，并且第二栅极低电压提供至所述第四晶体管的一个电极。
13.根据权利要求12所述的显示装置，其中所述多个扫描级连接至输入时钟信号的线，所述时钟信号在每一个水平周期在逻辑高电压或逻辑低电压之间摆动，并且所述QB节点在两个水平周期期间保持栅极高电压或栅极低电压。
14.根据权利要求12所述的显示装置，其中一时钟信号输入至所述第一晶体管的一个电极，一时钟信号输入至所述第三晶体管的一个电极，并且这些时钟信号是彼此反转的。
15.根据权利要求12所述的显示装置，其中：
所述多个扫描级被提供第一栅极低电压，并且
所述第二栅极低电压高于所述第一栅极低电压。
16.根据权利要求12所述的显示装置，其中：
所述像素电路包括驱动晶体管和扫描晶体管，
所述驱动晶体管是p型晶体管，所述扫描晶体管是n型晶体管，并且
所述多个扫描级的每一个连接至所述扫描晶体管的栅极电极。
17.根据权利要求16所述的显示装置，其中所述扫描晶体管包括氧化物半导体层。
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