KR20230046712A - 게이트 구동회로와 이를 포함한 표시장치 - Google Patents

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Abstract

본 발명은 게이트 구동회로와 이를 포함한 표시장치에 관한 것으로, 게이트 온 전압과 제1 게이트 오프 전압 사이에 스윙하는 제1 스캔 펄스를 출력하는 제1 출력부, 상기 게이트 온 전압과 제2 게이트 오프 전압 사이에 스윙하는 제2 스캔 펄스를 출력하는 제2 출력부, 및 상기 제1 및 제2 출력부들을 제어하는 제어부를 포함한다. 상기 제1 게이트 오프 전압이 상기 제2 게이트 오프 전압 보다 높거나 낮은 전압 레벨로 설정된다.

Description

게이트 구동회로와 이를 포함한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 게이트 픽셀 회로와 이를 포함한 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.
전계 방출 표시장치의 픽셀 회로는 발광 소자로 이용되는 OLED, OLED를 구동하기 위한 구동 소자, 구동 소자의 게이트-소스간 전압을 저장하는 커패시터, 그리고 다수의 스위치 소자들을 포함할 수 있다. 이러한 픽셀 회로에서 커패시터에 연결된 오프 상태의 스위치 소자를 통해 누설 전류가 발생하여 커패시터의 전압이 방전될 수 있다. 이로 인하여, 픽셀들의 휘도가 저하되고 픽셀들의 홀딩(holding) 특성이 저하될 수 있다.
본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다.
본 발명은 스위치 소자들의 누설 전류로 인한 픽셀들의 휘도 저하를 방지하고 픽셀들의 홀딩 특성을 개선하도록 한 게이트 구동회로와 이를 포함한 표시장치를 제공한다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 게이트 구동회로는 스타트 펄스 또는 캐리 신호, 시프트 클럭, 게이트 온 전압, 제1 게이트 오프 전압, 및 제2 게이트 오프 전압이 인가되는 제N-1(N은 자연수) 신호 전달부; 및 상기 제N-1 신호 전달부로부터의 캐리 신호, 상기 시프트 클럭, 상기 게이트 온 전압, 상기 제1 게이트 오프 전압, 및 상기 제2 게이트 오프 전압이 인가되는 제N 신호 전달부를 포함한다.
상기 제N-1 및 제N 신호 전달부들 각각은 상기 게이트 온 전압과 상기 제1 게이트 오프 전압 사이에 스윙하는 제1 스캔 펄스를 출력하는 제1 출력부; 상기 게이트 온 전압과 상기 제2 게이트 오프 전압 사이에 스윙하는 제2 스캔 펄스를 출력하는 제2 출력부; 및 상기 제1 및 제2 출력부들을 제어하는 제어부를 포함한다.
상기 제1 게이트 오프 전압이 상기 제2 게이트 오프 전압 보다 높거나 낮은 전압 레벨로 설정된다.
본 발명의 일 실시예에 따른 표시장치는 복수의 데이터 라인들, 복수의 게이트 라인들, 정전압이 인가되는 복수의 전원 라인들, 및 복수의 서브 픽셀들을 포함한 픽셀 어레이; 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부; 및 시프트 레지스터를 이용하여 상기 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동부를 포함한다.
상기 시프트 레지스터는 상기 제N-1 신호 전달부와 상기 제N 신호 전달부를 포함한다.
본 발명은 픽셀 회로를 구성하는 스위치 소자들을 제어하는 스캔 펄스의 게이트 오프 전압을 상기 스위치 소자들의 구동 특성에 최적화된 전압 레벨로 분리함으로써 픽셀 회로의 누설 전류에 최적화된 전압과 홀딩 특성을 개선할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 표시패널의 단면 구조를 보여 주는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 4는 본 발명의 픽셀 회로에 적용 가능한 다양한 픽셀 회로들을 보여 주는 회로도이다.
도 5는 도 4에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동회로를 나타낸다.
도 7a 및 도 7b는 상이한 전압 레벨을 가지는 스캔 펄스의 게이트 오프 전압을 보여 주는 도면들이다.
도 8은 도 6에 도시된 제N-1 신호 전달부의 일 예를 보여 주는 회로도이다.
도 9는 도 6에 도시된 신호 전달부의 입출력 신호와 제어 노드 전압을 보여 주는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
실시예 설명에서, 제1, 제2 등이 다양한 구성 요소들을 서술하기 위해서 사용되지만, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성 요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
여러 실시예들의 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명의 표시패널 상에 형성되는 픽셀 회로와 게이트 구동부는 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 구현될 수 있다. 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다.
트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.
게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH/VEH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL/VEL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL/VEL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH/VEL)일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입하기 위한 표시패널 구동부(110, 120), 및 표시패널 구동부(110, 120)를 제어하기 위한 타이밍 콘트롤러(130), 표시패널(100)의 구동에 필요한 전원을 발생하는 전원부(150)를 포함한다.
표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이(AA)를 포함한다. 픽셀 어레이(AA)는 복수의 데이터 라인들(DL), 데이터 라인들(DL)과 교차되는 복수의 게이트 라인들(GL), 정전압(또는 직류 전압)이 인가되는 전원 라인들, 및 데이터 라인들(DL)과 게이트 라인들(GL)에 의해 정의된 매트릭스 형태로 배치되는 픽셀들을 포함한다.
픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀들(101)로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 발광 소자(OLED)를 구동하는 픽셀 회로를 포함한다. 또한, 서브 픽셀들(101)은 컬러 필터를 포함할 수 있으나 생략될 수 있다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다.
표시패널(100)은 X 축 방향의 폭, Y축 방향의 길이, 그리고 Z축 방향의 두께를 갖는다. 픽셀 어레이(AA)는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인은 로우 라인(row line) 방향(X축 방향)을 따라 배치된 1 라인에 배치된 픽셀들을 포함한다. 픽셀 어레이(AA)는 m(m은 자연수) 개의 픽셀 라인들(L1~Lm)을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들을 공유하고, 서로 다른 데이터 라인(DL)에 연결된다. 컬럼 방향(Y축 방향)을 따라 세로 방향으로 배치된 서브 픽셀들(101)은 동일한 데이터 라인을 공유한다. 1 수평 기간 동안, 1 픽셀 라인에 배치된 픽셀들에 픽셀 데이터의 데이터 전압이 충전된다.
표시패널(100)의 화면 상에 터치 센서들이 배치될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이(AA)에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
표시패널(100)은 단면 구조에서 볼 때, 기판(10) 상에 적층된 회로층(12), 발광 소자층(14), 및 봉지층(encapsulation layer)(16)을 포함할 수 있다.
회로층(12)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로, 게이트 라인들에 연결된 게이트 구동부(120) 등을 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다.
발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색(R) 발광 소자, 녹색(G) 발광 소자, 및 청색(B) 발광 소자를 포함할 수 있다. 발광 소자층(14)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(14)의 발광 소자들(EL)은 유기막 및 보호막을 포함한 보호층에 의해 덮여질 수 있다.
봉지층(16)은 회로층(12)과 발광 소자층(14)을 밀봉하도록 상기 발광 소자층(14)을 덮는다. 봉지층(16)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.
봉지층(16) 상에 터치 센서층이 배치될 수 있다. 터치 센서층은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층은 터치 센서들의 용량을 형성하는 금속 배선 패턴들과 절연막들을 포함할 수 있다. 금속 배선 패턴들 사이에 터치 센서의 용량이 형성될 수 있다. 터치 센서층 상에 편광판이 배치될 수 있다. 편광판은 터치 센서층과 회로층(12)의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판은 선편광판과 위상지연필름이 접합된 편광판 또는 원편광판으로 구현될 수 있다. 편광판 상에 커버 글래스(Cover glass)가 접착될 수 있다.
표시패널(100)은 봉지층(16) 상에 적층된 터치 센서층과, 컬러 필터층을 더 포함할 수 있다. 컬러 필터층은 적색, 녹색, 및 청색 컬러 필터와, 블랙 매트릭스 패턴을 포함할 수 있다. 컬러 필터층은 회로층과 터치 센서층으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 색순도를 높일 수 있다. 이 실시예는 편광판에 비하여 광 투과율이 높은 컬러 필터층(20)을 표시패널에 적용하여 표시패널(PNL)의 광투과율을 향상시키고 표시패널(PNL)의 두께와 유연성을 개선할 수 있다. 컬러 필터층 상에 커버 글래스가 접착될 수 있다.
표시패널(100)은 플라스틱 기판, 금속 기판 등의 유연한 기판 상에 픽셀들이 배치된 플렉시블 표시패널로 구현될 수 있다. 플렉시블 디스플레이는 플렉시블 표시패널을 감거나 접고 구부리는 방법으로 화면의 크기와 형태가 가변될 수 있다. 플렉시블 디스플레이는 슬라이더블 디스플레이(slidable display), 롤러블 디스플레이(rollable display), 벤더블(bendable) 디스플레이, 폴더블 디스플레이(foldable display) 등을 포함할 수 있다.
표시패널(100)의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다.
내부 보상 기술은 픽셀들 각각에 내장된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 그 문턱 전압만큼 구동 소자의 게이트 -소스간 전압(Vgs)을 보상한다. 외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화)만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다.
표시패널 구동부는 내부 보상 기술 및/또는 외부 보상 기술을 적용하여 픽셀들을 구동할 수 있다.
표시패널 구동부는 입력 영상의 픽셀 데이터를 서브 픽셀들(101)에 기입하여 표시패널(100)의 화면 상에 입력 영상을 재현한다. 표시패널 구동부는 데이터 구동부(110)와, 게이트 구동부(120)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(DL) 사이에 배치된 디멀티플렉서(Demultiplexer, 112)를 더 포함할 수 있다.
표시패널 구동부는 타이밍 콘트롤러(130)의 제어 하에 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 시간 만큼 변화가 없을 때 표시장치의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.
데이터 구동부(110)는 타이밍 콘트롤러(130)로부터 입력 영상의 픽셀 데이터를 디지털 신호로 수신 받는다. 데이터 구동부(110)는 입력 영상의 픽셀 데이터를 디지털-아날로그 변환기(Digital to Analog Converter, 이하 “DAC”라 함)를 이용하여 감마 보상 전압으로 변환하여 데이터 전압을 발생한다. 데이터 구동부(110)는 감마 보상 전압을 출력하는 분압 회로를 포함할 수 있다. 분압 회로는 전원부(150)로부터의 감마 기준 전압(GMA)을 분압하여 계조별 감마 보상 전압을 발생하여 DAC에 제공한다. 데이터 구동부(110)의 채널들로부터 출력된 데이터 전압은 디멀티플렉서(112)를 통해 표시패널(100)의 데이터 라인들(DL)에 공급될 수 있다.
디멀티플렉서(112)는 데이터 구동부(110)의 채널들을 통해 출력되는 데이터 전압을 복수의 데이터 라인들(DL)에 시분할하여 분배한다. 디멀티플렉서(112)로 인하여 데이터 구동부(110)의 채널수가 감소될 수 있다. 디멀티플렉서(112)는 생략될 수 있다. 이 경우, 데이터 구동부(110)의 채널들은 데이터 라인들(DL)에 직접 연결된다.
게이트 구동부(120)는 픽셀 어레이(AA)의 TFT 어레이와 함께 표시패널(100)의 회로층(12)에 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. GIP 회로는 표시패널(100)의 베젤 영역(Bezel, BZ)에 배치되거나, GIP 회로의 적어도 일부가 픽셀 어레이(AA)에 분산 배치될 수 있다.
게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(GL)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(GL)에 순차적으로 공급할 수 있다. 게이트 신호의 전압은 게이트 오프 전압(VGH)과 게이트 온 전압(VGL) 사이에서 스윙(swing)한다. 게이트 신호는 스캔 펄스와, 픽셀들의 발광 시간을 제어하는 발광 제어 펄스(이하, “EM 펄스”라 함)를 포함할 수 있다. 게이트 라인들은 스캔 펄스가 인가되는 게이트 라인들과, EM 펄스가 인가되는 게이트 라인들을 포함한다. 스캔 펄스와 EM 펄스의 게이트 온 전압은 서로 동일하거나 상이한 전압으로 설정될 수 있다. 또한, 스캔 펄스와 EM 펄스의 게이트 온 전압은 서로 동일하거나 상이한 전압으로 설정될 수 있다. 게이트 라인들은 스캔 펄스가 순차적으로 인가되는 스캔 라인들과 EM 펄스가 순차적으로 인가되는 EM 라인들로 나뉘어질 수 있다.
게이트 구동부(120)는 표시패널(100)의 좌우측 베젤들 각각에 배치되어 게이트 라인들(GL)에 더블 피딩(double feeding) 방식으로 게이트 신호를 공급할 수 있다. 더블 피딩 방식은 양측의 게이트 구동부(120)가 동기되어 하나의 게이트 라인의 양측 끝단에서 게이트 신호가 동시에 인가될 수 있다. 다른 실시예로, 게이트 구동부(120)는 표시패널(100)의 좌우측 베젤들 중 어느 일측에 배치되어 게이트 라인들(GL)에 싱글 피딩(single feeding) 방식으로 게이트 신호를 공급할 수 있다.
게이트 구동부(120)는 제1 게이트 구동부(121)와 제2 게이트 구동부(122)를 포함할 수 있다. 제1 게이트 구동부(121)는 제1 시프트 레지스터를 이용하여 스캔 펄스를 출력하고, 시프트 클럭에 따라 스캔 펄스를 시프트한다. 제2 게이트 구동부(122)는 제2 시프트 레지스터를 이용하여 EM 펄스를 출력하고, 시프트 클럭에 따라 EM 펄스를 시프트한다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 픽셀 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 1 픽셀 라인의 픽셀들에 기입될 1 라인 데이터와 동기된다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)는 생략될 수 있다.
호스트 시스템은 TV(Television) 시스템, 네비게이션 시스템, 개인용 컴퓨터(PC), 태블릿/노트불 컴퓨터, 차량 시스템, 모바일 시스템, 웨어러블 시스템의 메인 회로 보드를 포함할 수 있다. 모바일 시스템이나 웨어러블 시스템에서 타이밍 콘트롤러(130)와 데이터 구동부(110), 및 전원부(150)는 하나의 드라이브 집적 회로(Drive IC)에 집적될 수 있다.
타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다.
타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호, 디멀티플렉서(112)의 동작 타이밍을 제어하기 위한 스위치 제어 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호를 발생한다.
게이트 타이밍 신호는 스타트 펄스, 시프트 클럭 등을 포함할 수 있다. 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어 신호의 전압 레벨은 도면에서 생략된 레벨 시프터(level shifter)를 통해 게이트 오프 전압(VGH/VEH)과 게이트 온 전압(VGL/VEL)으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어 신호의 로우 레벨 전압(low level voltage)을 게이트 온 전압(VGL)으로 변환하고, 게이트 타이밍 제어 신호의 하이 레벨 전압(high level voltage)을 게이트 오프 전압(VGH)으로 변환할 수 있다.
전원부(150)는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter), 프로그래머블 감마 IC(Programmable gamma IC, P-GMA IC) 등을 포함할 수 있다. 전원부(150)는 호스트 시스템으로부터의 직류 입력 전압을 조정하여 표시패널 구동부와 표시패널(100)의 구동에 필요한 정전압(또는 직류 전압)을 발생한다. 전원부(150)는 감마 기준 전압, 게이트 오프 전압(VGH/VEH). 게이트 온 전압(VGL/VEL), 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 초기화 전압(Vini) 등의 정전압을 출력할 수 있다. 프로그래머블 감마 IC는 레지스터 설정값(register setting)에 따라 감마 기준 전압을 가변할 수 있다. 감마 기준 전압(GMA)은 데이터 구동부(110)에 공급된다. 게이트 오프 전압(VGH, VEH)과 게이트 온 전압(VGL, VEL)은 레벨 시프터와 게이트 구동부(120)에 공급된다. 스캔 펄스의 게이트 오프 전압(VGH)은 전압 레벨이 상이한 제1 및 제2 게이트 오프 전압으로 분리될 수 있다. 픽셀 구동 전압(ELVDD), 저전위 전원 전압(ELVSS), 및 초기화 전압(Vini)은 전원 라인들을 통해 픽셀 회로들에 공통으로 공급된다. 픽셀 구동 전압(ELVDD)은 초기화 전압(Vini) 보다 높은 전압으로 설정되고, 저전위 전원 전압(VSS)은 초기화 전압(Vini) 이하의 전압으로 설정될 수 있다.
도 3은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 3을 참조하면, 픽셀 회로는 발광 소자(OLED), 발광 소자(OLED)에 전류를 공급하는 구동 소자(DT), 구동 소자(DT)에 연결된 제1 구동부(32), 및 제2 구동부(34)에 연결된 제2 구동부(34)를 포함한다.
발광 소자(EL)는 애노드 전극, 캐소드 전극, 및 이 전극들 사이에 연결된 유기 화합물층을 포함할 수 있다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(EL)의 양단 전압이 발광 소자(EL)의 문턱 전압 이상일 때, 발광 소자(EL)가 턴-온되어 발광 소자(EL)에 전류가 흐른다. 이 때, 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 발광층(EML)에서 여기자가 발생되어 가시광이 방출될 수 있다.
구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하여 발광 소자(EL)를 구동한다.
제1 구동부(32)는 구동 소자(DT)의 게이트 전극에 연결된 커패시터와, 하나 이상의 스위치 소자를 포함한다. 제1 구동부(32)에 픽셀 데이터의 데이터 전압(Vdata)과 픽셀 구동 전압(ELVDD)이 인가된다. 제1 구동부(32)는 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 커패시터에 저장하고, 데이터 전압(Vdata)을 커패시터에 충전한다. 커패시터에는 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압이 충전될 수 있다.
제2 구동부(34)는 하나 이상의 스위치 소자를 포함한다. 제2 구동부(34)에 초기화 전압(Vini)이 공급된다. 제2 구동부(34)는 초기화 전압(Vini)을 제1 구동부(32)와 발광 소자(EL)의 애노드 전극에 인가하여 제1 구동부(32)의 커패시터와 발광 소자(EL)의 애노드 전압을 초기화한다.
구동 소자(DT)와 제1 및 제2 구동부들(32, 34)의 스위치 소자들 각각은 트랜지스터로 구현될 수 있다. 제1 및 제2 구동부들(32, 34)은 다양하게 구현될 수 있다. 일 예로, 제1 및 제2 구동부들(32, 34)은 도 4에 도시된 회로로 구현될 수 있으나 이에 한정되지 않는다.
도 4는 내부 보상 회로가 적용된 픽셀 회로의 일 예를 보여 주는 회로도이다. 도 5는 도 4에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 4에 도시된 픽셀 회로는 제N(N은 양의 정수) 픽셀 라인의 서브 픽셀에 배치될 수 있다. 제N 픽셀 라인의 픽셀 회로는 제N 스캔 펄스[SCAN(N)]에 동기되는 데이터 전압(Vdata)을 충전한다. 제N-1 픽셀 라인의 픽셀 회로는 제N 스캔 펄스[SCAN(N)]에 앞서 발생되는 제N-1 스캔 펄스[SCAN(N-1)]에 동기되는 데이터 전압(Vdata)을 충전한다.
도 4 및 도 5를 참조하면, 픽셀 회로는 발광 소자(EL), 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 제1 구동부(32), 및 제2 구동부(34)를 포함한다.
제1 구동부(32)는 커패시터(Cst), 제1 스위치 소자(M1), 및 제2 스위치 소자(M2)를 포함할 수 있다. 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하여 커패시터에 저장하고, 데이터 전압(Vdata)을 커패시터에 충전한다.
제2 구동부(34)는 제5 스위치 소자(M5)와, 제6 스위치 소자(M3)를 포함할 수 있다. 제2 구동부(34)는 초기화 전압(Vini)을 제1 구동부(32)와 발광 소자(EL)의 애노드 전극에 인가하여 커패시터(Cst)와 발광 소자(EL)의 애노드 전압을 초기화한다.
픽셀 회로는 제3 구동부(36)를 더 포함할 수 있다. 제3 구동부(36)는 하나 이상의 스위치 소자(M3, M4)를 포함할 수 있다. 제3 구동부(36)의 스위치 소자(M3, M4)는 EM 펄스에 응답하여 픽셀 구동 전압(ELVDD)과 발광 소자(EL) 간의 전류 패스를 스위칭한다.
픽셀 회로의 구동 소자(DT)와 스위치 소자들(M1~M6) 각각은 p 채널 트랜지스터로 구현될 수 있으나, 이에 한정되지 않는다. 스위치 소자들(M1~M6) 각각은 자신의 게이트 전극에 인가되는 게이트 온 전압(VGL, VEL)에 따라 턴-온되는 반면, 게이트 오프 전압(VGH, VEH)에 따라 턴-오프된다.
픽셀 회로는 픽셀 데이터의 데이터 전압(Vdata)이 인가되는 데이터 라인(DL), 게이트 신호들[SCAN(N-1), SCAN(N), EM(N)]이 인가되는 게이트 라인들(GL1, GL2, GL3), 및 정전압(ELVDD, ELVSS, Vini)이 인가되는 전원 라인들(PL1, PL2, PL3)에 연결된다. 제1 및 제2 게이트 라인들(GL1, GL2)은 스캔 펄스가 인가되는 스캔 라인들이고, 제3 게이트 라인(GL3)은 EM 펄스가 인가되는 EM 라인이다.
픽셀 회로는 도 5에 도시된 바와 같이 초기화 기간(Tini), 샘플링 기간(Tsam), 및 발광 기간(Tem)으로 나뉘어 구동될 수 있다. 도 5에서 DTG는 구동 소자(DT)의 게이트 전압 즉, 제2 노드(n2)의 전압이다.
제N 스캔 펄스[SCAN(N)]는 샘플링 기간(Tsam)에 게이트 온 전압(VGL)으로 발생되어 제1 게이트 라인(GL1)에 인가된다. 제N 스캔 펄스[SCAN(N)]는 제N 픽셀 라인의 픽셀들에 인가되는 데이터 전압(Vdata)과 동기된다. 제N-1 스캔 펄스[SCAN(N-1)]는 샘플링 기간에 앞선 초기화 기간(Tini)에 게이트 온 전압(VGL)으로 발생되어 제2 게이트 라인(GL2)에 인가된다. 제N-1 스캔 펄스[SCAN(N)]는 제N-1 픽셀 라인의 픽셀들에 인가되는 데이터 전압(Vdata)과 동기된다. EM 펄스[EM(N)]는 초기화 기간(Tin) 및 샘플링 기간(Tsam)에 게이트 오프 전압(VEH)으로 발생되어 제3 게이트 라인(GL3)에 인가된다. EM 펄스[EM(N)]는 발광 기간(Tem)에 게이트 온 전압(VEL)으로 반전된다. EM 펄스[EM(N)]는 제N-1 및 제N 픽셀 라인들의 픽셀들에 동시에 인가될 수 있다.
초기화 기간(Tini) 동안, 제2 게이트 라인(GL2)에 게이트 온 전압(VGL)의 제N-1 스캔 펄스[SCAN(N-1)]가 인가되고, 제3 게이트 라인(GL3)에 게이트 오프 전압(VGH)의 EM 펄스가 인가된다. 이 때, 제1 게이트 라인(GL1)은 게이트 오프 전압(VGH)이다. 초기화 기간(Tini) 동안, 제N-1 스캔 펄스[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 제5 스위치 소자(M5)가 턴-온된다. 초기화 기간(Tini)에 제2 노드(n2)에 초기화 전압(Vini)이 인가되어 커패시터(Cst)가 초기화된다.
샘플링 기간 동안(Tsam), 게이트 온 전압(VGL)의 제N 스캔 펄스[SCAN(N)]가 제1 게이트 라인(GL1)에 인가된다. 이 때, 제2 게이트 라인(GL2)과 제3 게이트 라인(GL3)은 게이트 오프 전압(VGH, VEH)이다. 샘플링 기간(Tsam) 동안, 제N 스캔 펄스[SCAN(N)]의 게이트 온 전압(VGL)에 따라 제1 및 제2 스위치 소자들(M1, M2)이 턴-온되고, 그 결과 구동 소자(DT)가 턴-온되어 구동 소자(DT)의 문턱 전압(Vth)이 샘플링된다. 커패시터(Cst1)에 샘플링된 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 저장된다. 샘플링 기간 동안(Tsam), 제6 스위치 소자(M6)가 턴-온되어 제4 노드(n4)의 전압을 초기화 전압(Vini)으로 초기화하여 발광 소자(EL)의 발광을 억제한다.
발광 기간(Tem)이 시작될 때, 제3 게이트 라인(GL3)에 인가되는 EM 펄스[EM(N)]은 게이트 온 전압(VEL)으로 반전된다. 발광 기간(Tem) 동안, 제1 및 제2 게이트 라인들(GL1, GL2)은 게이트 오프 전압(VGH)을 유지한다. 발광 기간(Tem) 동안, 제3 및 제4 스위치 소자들(M3, M4)이 턴-온되어 픽셀 구동 전압(ELVDD)과 저전위 전원 전압(VSS) 사이에 전류 패스(current path)가 형성되어 발광 소자(EL)가 발광될 수 있다. 발광 기간(Tem) 동안, 저 계조의 휘도를 정밀하게 표현하기 위하여, EM 펄스[EM(N)]가 게이트 온 전압(VEL)과 게이트 오프 전압(VEH) 사이에서 소정의 듀티비(duty ratio)로 반전될 수 있다. 이 경우, 제3 및 제4 스위치 소자들(M3, M4)이 발광 기간(Tem) 동안 EM 펄스[EM(N)]의 듀티비에 따라 온/오프를 반복할 수 있다.
발광 소자(EL)는 전술한 바와 같이, 애노드 전극, 캐소드 전극, 및 이 전극들 사이에 연결된 유기 화합물층을 포함할 수 있다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL)을 포함할 수 있으나 이에 한정되지 않는다. 발광 소자(EL)의 애노드 전극은 제4 노드(n4)에 연결된다. 발광 소자(EL)의 캐소드 전극은 저전위 전원 전압(ELVSS)이 인가되는 제2 전원 라인(PL2)에 연결된다.
구동 소자(DT)는 제2 노드(n2)에 연결된 게이트 전극, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함하여 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)를 구동하는 전류를 발생한다.
커패시터(Cst1)는 픽셀 구동 전압(ELVDD)이 인가되는 제1 전원 라인(PL1)과 제2 노드(n2) 사이에 연결된다.
제1 스위치 소자(M1)는 제N 스캔 펄스[SCAN(N)]에 응답하여 샘플링 기간(Tsam)에 제2 노드(n2)를 제3 노드(n3)에 연결한다. 제1 스위치 소자(M1)의 게이트 전극은 제N 스캔 펄스[SCAN(N)]가 인가되는 제1 게이트 라인(GL1)에 연결된다. 제1 스위치 소자(M1)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.
제1 스위치 소자(M1)는 1 프레임 기간에서 제N 스캔 펄스[SCAN(N)]가 게이트 온 전압(VGL)으로 발생되는 아주 짧은 1 수평 기간(1H) 동안 턴-온되기 때문에 오프 상태에서 누설 전류가 발생될 수 있다. 제1 스위치 소자(M1)의 누설 전류를 억제하기 위하여, 제1 스위치 소자(M1)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트(dual gate) 구조의 트랜지스터로 구현될 수 있다.
제2 스위치 소자(M2)는 제N 스캔 펄스[SCAN(N)]에 응답하여 샘플링 기간(Tsam)에 픽셀 데이터의 데이터 전압(Vdata)을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M2)의 게이트 전극은 제1 게이트 라인(GL1)에 연결된다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 제2 스위치 소자(M2)의 제2 전극은 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된다.
제3 스위치 소자(M3)는 EM 펄스[EM(N)]가 인가되는 제3 게이트 라인(GL3)의 게이트 온 전압(VEL)에 응답하여 발광 기간(Tem)에 턴-온되어 픽셀 구동 전압(ELVDD)을 제1 노드(n)에 인가한다. 제3 스위치 소자(M3)의 게이트 전극은 제3 게이트 라인(GL3)에 연결된다. 제3 스위치 소자(M3)의 제1 전극은 픽셀 구동 전압(ELVDD)가 인가되는 제1 전원 라인(PL1)에 연결되고, 제2 전극은 제1 노드(n1)에 연결된다.
제4 스위치 소자(M4)는 EM 펄스[EM(N)]가 인가되는 제3 게이트 라인(GL3)의 게이트 온 전압(VEL)에 응답하여 발광 기간(Tem)에 턴-온되어 제3 노드(n3)를 제4 노드(n4)에 연결한다. 제4 스위치 소자(M4)의 게이트 전극은 제3 게이트 라인(GL3)에 연결된다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
제5 스위치 소자(M5)는 초기화 기간(Tini) 동안 제N-1 스캔 펄스[SCAN(N-1)]에 응답하여 제2 노드(n2)에 초기화 전압(Vini)을 공급한다. 제5 스위치 소자(M5)의 게이트 전극은 제N-1 스캔 펄스[SCAN(N-1)]가 인가되는 제2 게이트 라인(GL2)에 연결된다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 초기화 전압(Vini)이 인가되는 제3 전원 라인(PL3)에 연결된다. 제5 스위치 소자(M5)의 누설 전류를 억제하기 위하여, 제5 스위치 소자(M5)는 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터로 구현될 수 있다.
제6 스위치 소자(M6)는 샘플링 기간(Tsam) 동안 제N 스캔 펄스[SCAN(N)]에 응답하여 초기화 전압(Vini)을 제4 노드(n4)에 공급한다. 제6 스위치 소자(M6)의 게이트 전극은 제N 스캔 펄스[SCAN(N)]가 인가되는 제1 게이트 라인(GL1)에 연결된다. 제6 스위치 소자(M6)의 제1 전극은 제3 전원 라인(PL3)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.
제1 구동부(32)의 제1 및 제2 스위치 소자들(M1, M2)을 제어하는 제N 스캔 펄스[SCAN(N)]의 게이트 오프 전압과, 제2 구동부(34)의 제5 및 제6 스위치 소자들(M5, M6)에 인가되는 게이트 오프 전압이 상이하게 설정될 수 있다. 예를 들어, 이하의 실시예에서 설명되는 바와 같이, 제1 구동부(32)에 인가되는 게이트 오프 전압(VGH)은 제1 게이트 오프 전압(VGH1)으로 설정되고, 제2 구동부(34)에 인가되는 게이트 오프 전압(VGH)은 제2 게이트 오프 전압(VGH2)으로 설정되고, 그 반대로 설정될 수 있다. 제3 구동부(34)를 제어하는 발광 제어 펄스[EM(N)]의 게이트 오프 전압은 제1 게이트 오프 전압(VGH1) 또는 제2 게이트 오프 전압(VGH2)일 수 있다.
제1 구동부(32)의 스위치 소자들(M1, M2)의 오프 상태를 제어하는 게이트 오프 전압(VGH)은 픽셀 데이터의 계조값에 대응하는 데이터 전압(Vdata)의 동적 범위(Dynamic range)에서 턴-온될 수 있는 전압으로 설정된다. 제2 구동부(34)의 스위치 소자들(M5, M6)의 오프 상태를 제어하는 게이트 오프 전압(VGH)은 발광 기간(Tem) 동안 누설 전류가 발생되지 않도록 그 전압이 설정된다. 제1 구동부(32)와 제2 구동부(34) 중 어느 하나에 최적화된 전압 레벨로 게이트 오프 전압(VGH)을 설정하면, 일부 계조의 데이터 전압에서 제2 스위치 소자(T2)가 오동작하여 샘플링 기간(Tsam)에 턴-오프되거나 제2 구동부(34)에서 누설 전류가 증가하여 커패시터(Cst)의 전압이 방전되어 픽셀들의 휘도와 홀딩 특성이 저하될 수 있다.
표시장치의 에이징(aging) 방법에 따라 제1 구동부(32)와 제2 구동부(34) 각각에 인가되는 게이트 오프 전압(VGH)의 최적 레벨이 달라질 수 있다. 예를 들어, 제1 구동부(32)에 인가되는 게이트 오프 전압(VGH)이 제2 게이트 구동부(34)에 인가되는 게이트 오프 전압(VGH) 보다 높은 전압으로 설정될 때 제1 및 제2 구동부들(32, 34) 각각의 구동 특성이 최적화될 수 있다. 이와 반대로, 제1 구동부(32)에 인가되는 게이트 오프 전압(VGH)이 제2 게이트 구동부(34)에 인가되는 게이트 오프 전압(VGH) 보다 낮은 전압으로 설정될 때 제1 및 제2 구동부들(32, 34) 각각의 구동 특성이 최적화될 수 있다. 이를 위하여, 본 발명의 실시예에 따른 게이트 구동회로는 제1 구동부(32)에 인가되는 게이트 오프 전압(VGH)과 제2 구동부(34)에 인가되는 게이트 오프 전압을 서로 상이한 전압으로 출력한다. 트랜지스터들의 누설 전류에 따라 서브 픽셀들 각각의 휘도가 변하기 때문에 에이징 공정 후에 서브 픽셀들의 휘도 측정 결과를 바탕으로 제1 구동부(32)에 인가되는 게이트 오프 전압(VGH)과 제2 구동부(34)에 인가되는 게이트 오프 전압 각각의 최적 레벨을 도출할 수 있다.
도 6은 본 발명의 실시예에 따른 게이트 구동회로를 나타낸다.
도 6을 참조하면, 게이트 구동회로는 스캔 펄스를 순차적으로 출력하는 제1 게이트 구동부(121)의 시프트 레지스터를 포함한다.
시프트 레지스터는 캐리 신호 라인(60)을 통해 종속적으로 연결된 신호 전달부들[ST(N-1)~ST(N)]을 포함한다. 시프트 레지스터는 스타트 펄스(GVST)와 시프트 클럭(GCLK1, GCLK2)을 입력 받아 시프트 클럭(GCLK1, GCLK2)에 따라 스캔 펄스[SRO1(N-1)~SRO2(N)]를 출력하고 순차적으로 시프트한다. 시프트 클럭(GCLK1, GCLK2)은 캐리 신호 라인(60)을 통해 신호 전달부들[ST(i-1)~GST(i+2)]에 입력된다. 시프트 클럭(GCLK1, GCLK2)은 도 6의 예에서 순차적으로 시프트되는 2 상(phase) 클럭일 수 있으나, 이에 한정되지 않는다. 예를 들어, 시프트 클럭(GCLK1, GCLK2)은 n(n은 2 이상의 자연수) 상 클럭일 수 있다.
신호 전달부들[ST(N-1)~ST(N)] 각각은 제어부(62, 64), 제1 출력부(72, 76), 및 제2 출력부(74, 78)를 포함한다.
제어부(62, 64)는 스타트 펄스(GVST) 또는 이전 신호 전달부로부터의 캐리 신호(CAR)를 입력 받는 스타트 신호 입력 노드, 시프트 클럭(GCLK1, GCLK2)이 인가되는 클럭 라인(84, 85)에 연결된 클럭 입력 노드를 포함한다. 제어부(62, 64)는 도 7에 도시된 바와 같이 게이트 온 전압(VGL)이 인가되는 VGL 노드, 및 제1 게이트 오프 전압(VGH1)이 인가되는 제1 VGH 노드를 더 포함할 수 있다. 제어부(62, 64)는 제1 및 제2 제어 노드를 충방전하여 제1 출력부(72, 76)와 제2 출력부(74, 78)로부터 출력되는 제1 및 제2 스캔 펄스[SRO1(N-1), SRO1(N), SRO2(N-1), SRO2(N)] 각각의 라이징(rising) 및 폴링(falling) 타이밍을 제어한다.
제N-1 신호 전달부[ST(N-1)]로부터 출력되는 제1 및 제2 스캔 펄스[SRO1(N-1), SRO2(N-1)]는 도 7a 및 도 7b에 도시된 바와 같이 게이트 온 전압(VGL)이 서로 동일하고, 게이트 오프 전압(VGH1, VGH2)이 상이할 수 있다. 제1 스캔 펄스[SRO1(N-1)]와 제2 스캔 펄스[SRO2(N-1)]는 동일한 위상의 펄스로 발생되어 라이징 시점과 폴링 시점이 서로 동일하게 될 수 있다. 제N-1 신호 전달부[ST(N-1)]는 제1 및 제2 스캔 펄스[SRO1(N-1), SRO2(N-1)]를 출력함과 동시에 캐리 신호(CAR)를 출력한다. 캐리 신호(CAR)는 제1 스캔 펄스[SRO1(N-1)]가 출력되는 제1 출력 노드 또는 제2 스캔 펄스[SRO2(N-1)]가 출력되는 제2 출력 노드에 연결된 캐리 신호 라인(60)을 통해 다음 신호 전달부[ST(N)]의 스타트 신호 입력 노드에 입력될 수 있다.
제N 신호 전달부[ST(N)]는 제N-1 신호 전달부[ST(N-1)]로부터의 캐리 신호(CAR)에 응답하여 제N-1 신호 전달부[ST(N-1)]로부터 출력되는 스캔 펄스들[SRO1(N-1), SRO2(N-1)]에 이어서 제1 및 제2 스캔 펄스[SRO1(N), SRO2(N)]를 출력한다. 제N 신호 전달부[ST(N)]로부터 출력되는 제1 및 제2 스캔 펄스[SRO1(N), SRO2(N)]는 도 7a 및 도 7b에 도시된 바와 같이 게이트 온 전압(VGL)이 서로 동일하고, 게이트 오프 전압(VGH1, VGH2)이 상이할 수 있다. 제1 스캔 펄스[SRO1(N)]와 제2 스캔 펄스[SRO2(N)]는 동일한 위상의 펄스로 발생되어 라이징 시점과 폴링 시점이 서로 동일하게 될 수 있다. 제N 신호 전달부[ST(N)]는 제1 및 제2 스캔 펄스[SRO1(N), SRO2(N)]를 출력함과 동시에 캐리 신호(CAR)를 출력한다. 캐리 신호(CAR)는 제1 스캔 펄스[SRO1(N)]가 출력되는 제1 출력 노드 또는 제2 스캔 펄스[SRO2(N)]가 출력되는 제2 출력 노드에 연결된 캐리 신호 라인(60)을 통해 도면에서 생략된 다음 신호 전달부의 스타트 신호 입력 노드에 입력될 수 있다.
제1 스캔 펄스[SRO1(N-1), SRO1(N)]는 제1 구동부(32) 또는 제2 구동부(34)에 인가될 수 있다. 제1 스캔 펄스[SRO1(N-1), SRO1(N)]가 픽셀 회로의 제1 구동부(32)에 인가되는 경우, 제2 스캔 펄스[SRO2(N-1), SRO2(N)]는 픽셀 회로의 제2 구동부(34)에 인가될 수 있다. 이와 반대로, 제1 스캔 펄스[SRO1(N-1), SRO1(N)]가 픽셀 회로의 제2 구동부(34)에 인가되는 경우, 제2 스캔 펄스[SRO2(N-1), SRO2(N)]는 픽셀 회로의 제1 구동부(32)에 인가될 수 있다.
제1 출력부(72, 76)는 제어부(62, 64)의 제어 하에 제1 스캔 펄스[SRO1(N-1), SRO1(N)]를 출력한다. 제1 출력부(72, 76)는 제1 게이트 오프 전압(VGH1)이 인가되는 VGH1 라인(81)과, 게이트 온 전압(VGL)이 인가되는 VGL 라인(83)에 연결되어 도 7a 및 도 7b에 도시된 바와 같이 게이트 온 전압(VGL)과 제1 게이트 오프 전압(VGH1) 사이에서 스윙(swing)하는 제1 스캔 펄스[SRO1(N-1), SRO1(N)]를 출력한다.
제2 출력부(74, 78)는 제어부(62, 64)의 제어 하에 제2 스캔 펄스[SRO2(N-1), SRO2(N)]를 출력한다. 제2 출력부(74, 78)는 제2 게이트 오프 전압(VGH2)이 인가되는 VGH2 라인(82)과, 게이트 온 전압(VGL)이 인가되는 VGL 라인(83)에 연결되어 게이트 온 전압(VGL)과 제2 게이트 오프 전압(VGH2) 사이에서 스윙하는 제2 스캔 펄스[SRO2(N-1), SRO2(N)]를 출력한다.
도 4에 도시된 픽셀 회로의 경우, 제1 구동부(32)에 인가되는 제N 스캔 펄스의 게이트 오프 전압(VGH)이 제1 게이트 오프 전압(VGH1)이고, 제2 구동부(34)에 인가되는 제N-1 및 제N 스캔 펄스의 게이트 오프 전압(VGH)이 제2 게이트 오프 전압(VGH2)이거나, 그 반대로 설정될 수 있다.
제N-1 신호 전달부[ST(N-1)]로부터 출력되는 제1 스캔 펄스[SRO1(N-1)]와 제N 신호 전달부[ST(N)]로부터 출력되는 제1 스캔 펄스[SRO1(N)]가 제2 구동부(34)의 스위치 소자들(M5, M6)의 게이트 전극에 인가될 수 있다. 이 경우, 제N 신호 전달부[ST(N)]로부터 출력되는 제2 스캔 펄스[SRO2(N)]가 제1 구동부(32)의 스위치 소자들(M1, M2)의 게이트 전극에 인가될 수 있다. 이 경우, 제1 구동부(32)에 인가되는 제N 스캔 펄스가 제N 신호 전달부[ST(N)]로부터 출력되는 제1 스캔 펄스[SRO1(N)]이고, 제2 구동부(34)에 인가되는 제N-1 스캔 펄스가 제N-1 신호 전달부[ST(N-1)]로부터 출력되는 제2 스캔 펄스[SRO2(N-1)]이고, 제2 구동부(34)에 인가되는 제N 스캔 펄스가 제N 신호 전달부[ST(N)]로부터 출력되는 제2 스캔 펄스[SRO2(N)]일 수 있다.
반대로, 제N-1 신호 전달부[ST(N-1)]로부터 출력되는 제2 스캔 펄스[SRO2(N-1)]와 제N 신호 전달부[ST(N-1)]로부터 출력되는 제2 스캔 펄스[SRO2(N)]가 제2 구동부(34)의 스위치 소자들(M5, M6)의 게이트 전극에 인가될 수 있다. 이 경우, 제N 신호 전달부[ST(N)]로부터 출력되는 제1 스캔 펄스[SRO1(N)]가 제1 구동부(32)의 스위치 소자들(M1, M2)의 게이트 전극에 인가될 수 있다. 이 경우, 제1 구동부(32)에 인가되는 제N 스캔 펄스가 제N 신호 전달부[ST(N)]로부터 출력되는 제2 스캔 펄스[SRO2(N)]이고, 제2 구동부(34)에 인가되는 제N-1 스캔 펄스가 제N-1 신호 전달부[ST(N-1)]로부터 출력되는 제1 스캔 펄스[SRO1(N-1)]이고, 제2 구동부(34)에 인가되는 제N 스캔 펄스가 제N 신호 전달부[ST(N)]로부터 출력되는 제1 스캔 펄스[SRO1(N)]일 수 있다.
도 7a 및 도 7b에 도시된 바와 같이, 제1 게이트 오프 전압(VGH1)은 제2게이트 오프 전압(VGH2) 보다 높거나 낮은 전압으로 설정될 수 있다. 도 7a 및 도 7b에서, “SRO1”은 도 6에 도시된 제1 스캔 펄스[SRO1(N-1), SRO1(N)]이고, “SRO2”는 도 6에 도시된 제2 스캔 펄스[SRO2(N-1), SRO2(N)]이다.
도 8은 도 6에 도시된 제N-1 신호 전달부[ST(N-1)]의 일 예를 보여 주는 회로도이다. 도 8에서 생략된 다른 신호 전달부들은 도 8과 실질적으로 동일한 회로로 구현될 수 있다. 도 9는 도 6에 도시된 신호 전달부의 입출력 신호와 제어 노드 전압을 보여 주는 파형도이다. 신호 전달부의 회로는 도 8에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 도 8에서 제어부(62)를 구성하는 회로에서 일부 트랜지스터가 생략되거나 트랜지스터가 추가될 수 있다.
도 8 및 도 9를 참조하면, 제어부(62)는 복수의 트랜지스터들(T1A~T6)을 포함한다. 제어부(62)는 제1 및 제2 시프트 클럭(GCLK2)이 입력되는 클럭 입력 노드들, 스타트 펄스(GVST) 또는 이전 신호 전달부로부터의 캐리 신호(CAR)가 입력되는 스타트 신호 입력 노드, 게이트 온 전압(VGL)이 인가되는 VGL 노드, 및 제1 게이트 오프 전압(VGH1)이 인가되는 VGH1 노드를 더 포함한다. 제1 클럭 입력 노드는 제1 클럭 라인(84)에 연결된다. 제2 클럭 입력 노드는 제2 클럭 라인(85)에 연결된다. 스타트 신호 입력 노드는 스타트 펄스(GVST)가 인가되는 라인 또는 캐리 신호 라인(60)에 연결된다. VGL 노드는 VGL 라인(83)에 연결된다.
제1 트랜지스터(T1)는 하나의 트랜지스터 또는, 두 개의 트랜지스터들이 직렬로 연결된 듀얼 게이트 구조의 트랜지스터들(T1A, T1B)로 구현될 수 있다. 제1 트랜지스터(T1)는 제2 시프트 클럭(GCLK2)의 게이트 온 전압(VGL)에 따라 턴-온된다. 제1 트랜지스터(T1)가 턴-온될 때, 스타트 펄스(GVST) 또는 캐리 신호(CAR)의 전압이 제1-1 제어 노드(Q')에 전달되어 제1-1 제어 노드(Q')가 게이트 온 전압(VGL)으로 변한다. 제1 트랜지스터(T1)는 제2 시프트 클럭(GCLK2)이 인가되는 제2 클럭 입력 노드에 연결된 게이트 전극, 스타트 펄스(GVST) 또는 캐리 신호(CAR)가 인가되는 제1 전극, 및 제1-1 제어 노드(Q)에 연결된 제2 전극을 포함한다.
제2 트랜지스터(T2)는 제1 시프트 클럭(GCLK1)의 게이트 온 전압(VGL)에 따라 턴-온되어 제1-1 제어 노드(Q')를 제3 트랜지스터(T3)의 제1 전극에 연결한다. 제2 트랜지스터(T2)는 제1 시프트 클럭(GCLK1)이 인가되는 제1 클럭 입력 노드에 연결된 게이트 전극, 제1-1 제어 노드(Q')에 연결된 제1 전극, 및 제3 트랜지스터(T3)의 제1 전극에 연결된 제2 전극을 포함한다. 제3 트랜지스터(T3)는 제2 제어 노드(QB)의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 트랜지스터(T2)의 제2 전극을 VGH1 노드에 연결한다. 제3 트랜지스터(T3)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제2 트랜지스터(T2)의 제2 전극에 연결된 제1 전극, 및 VGH1 노드에 연결된 제2 전극을 포함한다. 제2 및 제3 트랜지스터(T2, T3)가 모두 턴-온될 때 제1-1 제어 노드(Q')의 전압은 제1 게이트 오프 전압(VGH1)이다. 제2 제어 노드(QB)는 다음 신호 전달부[ST(N)]의 제11 트랜지스터(T11)의 게이트 전극에 연결될 수 있다.
제4 트랜지스터(T4)는 제2 시프트 클럭(GCLK2)의 게이트 온 전압(VGL)에 따라 턴-온되어 VGL 노드를 제2 제어 노드(QB)에 연결한다. 제4 트랜지스터(T4)가 턴-온될 때, 제2 제어 노드(Q)의 전압이 게이트 온 전압(VGL)으로 변한다. 제4 트랜지스터(T4)는 제2 시프트 클럭(GCLK2)이 인가되는 제2 클럭 입력 노드에 연결된 게이트 전극, VGL 노드에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다.
제5 트랜지스터(T5)는 제1-1 제어 노드(Q')의 전압이 게이트 온 전압(VGL)일 때 턴-온되어 제2 클럭 노드를 제2 제어 노드(QB)에 연결한다. 제5 트랜지스터(T5)는 제1-1 제어 노드(Q')에 연결된 게이트 전극, 제2 클럭 입력 노드에 연결된 제1 전극, 및 제2 제어 노드(QB)에 연결된 제2 전극을 포함한다.
제6 트랜지스터(T6)는 게이트 온 전압(VGL)에 따라 턴-온되어 제1-1 제어 노드(Q')를 제1-2 제어 노드(Q)에 연결한다. 제6 트랜지스터(T6)가 턴-온될 때 제1-2 제어 노드(Q)의 전압이 게이트 온 전압(VGL)으로 충전될 수 있다. 제6 트랜지스터(T6)는 VGL 노드에 연결된 게이트 전극, 제1-1 제어 노드(Q')에 연결된 제1 전극, 및 제1-2 제어 노드(Q)에 연결된 제2 전극을 포함한다.
신호 전달부는 제1-2 제어 노드(Q)와 제1 출력 노드(OUT1) 사이에 연결된 제1 커패시터(C_Q)와, 제2 제어 노드(QB)와 VGH1 노드 사이에 연결된 제2 커패시터(C_QB)를 더 포함할 수 있다. 제1 출력 노드(OUT1)가 게이트 온 전압(VGL)으로 충전될 때 제1 커패시터(C_Q)를 통해 부트스트랩핑(Bootstrapping)이 발생되어 도 9에서 제4 시간(4)과 같이 제1-2 제어 노드(Q)의 전압이 부스팅(Boosting)될 수 있다. 제2 커패시터(C_QB)는 제2 제어 노드(QB)의 전압의 리플(ripple)을 억제한다.
제1 출력부(72)는 제1-2 제어 노드(Q)와 제2 제어 노드(QB)의 전압에 응답하여 게이트 온 전압(VGL)과 제1 게이트 오프 전압(VGH1) 사이에서 스윙하는 제1 스캔 펄스(SRO1)를 출력한다. 제1 출력부(72)는 제7 및 제8 트랜지스터들(T7, T8)을 포함한다.
제7 트랜지스터(T7)는 제1 스캔 펄스(SRO1)를 라이징(rising)시키는 풀업 트랜지스터이다. 제7 트랜지스터(T7)는 제1-2 제어 노드(Q)에 연결된 게이트 전극, 제1 클럭 입력 노드에 연결된 제1 전극, 및 제1 출력 노드(OUT1)에 연결된 제2 전극을 포함한다.
제8 트랜지스터(T8)는 제1 스캔 펄스(SRO1)를 폴링(falling)시키는 풀다운 트랜지스터이다. 제8 트랜지스터(T8)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제1 출력 노드(OUT1)에 연결된 제1 전극, 및 VGH1 노드에 연결된 제2 전극을 포함한다.
제2 출력부(74)는 제1-2 제어 노드(Q)와 제2 제어 노드(QB)의 전압에 응답하여 게이트 온 전압(VGL)과 제2 게이트 오프 전압(VGH2) 사이에서 스윙하는 제2 스캔 펄스(SRO2)를 출력한다. 제2 출력부(74)는 제9 내지 제11 트랜지스터들(T9, T10, T11)을 포함한다.
제9 트랜지스터(T9)는 제2 스캔 펄스(SRO2)를 라이징(rising)시키는 풀업 트랜지스터이다. 제9 트랜지스터(T9)는 제1-2 제어 노드(Q)에 연결된 게이트 전극, 제2 출력 노드(OUT2)에 연결된 제1 전극, 및 제1 출력 노드(OUT1)에 연결된 제2 전극을 포함한다.
제10 트랜지스터(T10)는 제2 스캔 펄스(SRO2)를 폴링시키는 풀다운 트랜지스터이다. 제10 트랜지스터(T10)는 제2 제어 노드(QB)에 연결된 게이트 전극, 제11 트랜지스터(T11)를 통해 제2 게이트 오프 전압(VGH)이 인가되는 제2 전극에 연결된 제1 전극, 및 제2 출력 노드(OUT1)에 연결된 제2 전극을 포함한다.
도 9에서 제3 시간(3)과 같이 제1-1 제어 노드(Q')와 제1-2 제어 노드(Q)가 동시에 게이트 온 전압(VGL)으로 충전될 때 제8 내지 제10 트랜지스터들(T8~T10)이 동시에 턴-온되어 VGH1 노드와 VGH2 노드가 단락(short circuit)될 있다. 제11 트랜지스터(T11)는 제1-1 제어 노드(Q')와 제1-2 제어 노드(Q)가 동시에 게이트 온 전압(VGL)으로 충전될 때 이전 신호 전달부로부터의 제2 제어 노드[QB(n-1)]의 전압에 따라 턴-오프되어 제2 게이트 오프 전압(VGH)을 차단한다. 제11 트랜지스터(T11)는 이전 신호 전달부의 제2 제어 노드[QB(n-1)]에 연결된 게이트 전극, VGH2 노드에 연결된 제1 전극, 및 제10 트랜지스터(T10)의 제1 전극에 연결된 제2 전극을 포함한다. 제11 트랜지스터(T11)는 삭제 가능하다. 이 경우, 제10 트랜지스터(10)의 제1 전극에 제2 게이트 오프 전압(VGH2)이 인가된다.
도 9에서, 제1 스캔 펄스(SR01)와 제2 스캔 펄스(SR02)는 바뀔 수 있다. 다시 말하여, 제1 출력부(72)는 제2 스캔 펄스(SRO2)를 출력하고, 제2 출력부(74)는 제1 스캔 펄스(SRO1)를 출력할 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
31: 제1 구동부 32: 제2 구동부
DT: 구동 소자 EL: 발광 소자
ST(N-1), ST(N): 신호 전달부 62, 64: 제어부
72, 76: 제1 출력부 74, 78: 제2 출력부

Claims (19)

  1. 스타트 펄스 또는 캐리 신호, 시프트 클럭, 게이트 온 전압, 제1 게이트 오프 전압, 및 제2 게이트 오프 전압이 인가되는 제N-1(N은 자연수) 신호 전달부; 및
    상기 제N-1 신호 전달부로부터의 캐리 신호, 상기 시프트 클럭, 상기 게이트 온 전압, 상기 제1 게이트 오프 전압, 및 상기 제2 게이트 오프 전압이 인가되는 제N 신호 전달부를 포함하고,
    상기 제N-1 및 제N 신호 전달부들 각각은,
    상기 게이트 온 전압과 상기 제1 게이트 오프 전압 사이에 스윙하는 제1 스캔 펄스를 출력하는 제1 출력부;
    상기 게이트 온 전압과 상기 제2 게이트 오프 전압 사이에 스윙하는 제2 스캔 펄스를 출력하는 제2 출력부; 및
    상기 제1 및 제2 출력부들을 제어하는 제어부를 포함하고,
    상기 제1 게이트 오프 전압이 상기 제2 게이트 오프 전압 보다 높거나 낮은 전압 레벨로 설정되는 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 제N-1 신호 전달부로부터 출력되는 상기 제1 및 제2 스캔 펄스는 동일한 위상으로 발생되는 게이트 구동회로.
  3. 제 1 항에 있어서,
    상기 제N 신호 전달부는 상기 제N-1 신호 전달부로부터의 캐리 신호에 응답하여 상기 제N-1 신호 전달부로부터 출력되는 상기 제1 및 제2 스캔 펄스에 이어서, 상기 제1 및 제2 스캔 펄스를 출력하고,
    상기 제N 신호 전달부로부터 출력되는 상기 제1 및 제2 스캔 펄스는 동일한 위상으로 발생되는 게이트 구동회로.
  4. 제 1 항에 있어서,
    상기 제어부는,
    제2 시프트 클럭이 인가되는 제2 클럭 입력 노드에 연결된 게이트 전극, 스타트 펄스 또는 캐리 신호가 인가되는 제1 전극, 및 제1-1 제어 노드에 연결된 제2 전극을 포함한 제1 트랜지스터;
    제1 시프트 클럭이 인가되는 제1 클럭 입력 노드에 연결된 게이트 전극, 상기 제1-1 제어 노드에 연결된 제1 전극, 및 제2 전극을 포함한 제2 트랜지스터;
    제2 제어 노드에 연결된 게이트 전극, 상기 제2 트랜지스터의 제2 전극에 연결된 제1 전극, 및 상기 제1 게이트 오프 전압이 인가되는 VGH1 노드에 연결된 제2 전극을 포함한 제3 트랜지스터;
    상기 제2 클럭 입력 노드에 연결된 게이트 전극, 상기 게이트 온 전압이 인가되는 VGL 노드에 연결된 제1 전극, 및 상기 제2 제어 노드에 연결된 제2 전극을 포함한 제4 트랜지스터;
    상기 제1-1 제어 노드에 연결된 게이트 전극, 상기 제2 클럭 입력 노드에 연결된 제1 전극, 및 상기 제2 제어 노드에 연결된 제2 전극을 포함한 제5 트랜지스터; 및
    상기 VGL 노드에 연결된 게이트 전극, 상기 제1-1 제어 노드에 연결된 제1 전극, 및 제1-2 제어 노드에 연결된 제2 전극을 포함한 제6 트랜지스터를 포함한 게이트 구동회로.
  5. 제 4 항에 있어서,
    상기 제1 출력부는,
    상기 제1-2 제어 노드에 연결된 게이트 전극, 상기 제1 클럭 입력 노드에 연결된 제1 전극, 및 상기 제1 스캔 펄스가 출력되는 제1 출력 노드에 연결된 제2 전극을 포함한 제7 트랜지스터; 및
    상기 제2 제어 노드에 연결된 게이트 전극, 상기 제1 출력 노드에 연결된 제1 전극, 및 상기 VGH1 노드에 연결된 제2 전극을 포함한 제8 트랜지스터를 포함한 게이트 구동회로.
  6. 제 4 항에 있어서,
    상기 제2 출력부는,
    상기 제1-2 제어 노드에 연결된 게이트 전극, 상기 제2 스캔 펄스가 출력되는 제2 출력 노드에 연결된 제1 전극, 및 상기 제1 출력 노드에 연결된 제2 전극을 포함한 제9 트랜지스터; 및
    상기 제2 제어 노드에 연결된 게이트 전극, 상기 제2 게이트 오프 전압이 인가되는 제1 전극, 및 상기 제2 출력 노드에 연결된 제2 전극을 포함한 제10 트랜지스터를 포함하는 게이트 구동회로.
  7. 제 4 항에 있어서,
    상기 제2 출력부는,
    상기 제1-2 제어 노드에 연결된 게이트 전극, 상기 제2 스캔 펄스가 출력되는 제2 출력 노드에 연결된 제1 전극, 및 상기 제1 출력 노드에 연결된 제2 전극을 포함한 제9 트랜지스터;
    상기 제2 제어 노드에 연결된 게이트 전극, 상기 제2 게이트 오프 전압이 인가되는 제1 전극, 및 상기 제2 출력 노드에 연결된 제2 전극을 포함한 제10 트랜지스터; 및
    이전 신호 전달부의 제2 제어 노드에 연결된 게이트 전극, 상기 제2 게이트 오프 전압이 인가되는 VGH2 노드에 연결된 제1 전극, 및 상기 제10 트랜지스터의 제1 전극에 연결된 제2 전극을 포함한 제11 트랜지스터를 포함하는 게이트 구동회로.
  8. 복수의 데이터 라인들, 복수의 게이트 라인들, 정전압이 인가되는 복수의 전원 라인들, 및 복수의 서브 픽셀들을 포함한 픽셀 어레이;
    상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부; 및
    제1 시프트 레지스터를 이용하여 상기 게이트 라인들 중 스캔 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동부를 포함하고,
    상기 제1 시프트 레지스터는,
    스타트 펄스 또는 캐리 신호, 시프트 클럭, 게이트 온 전압, 제1 게이트 오프 전압, 및 제2 게이트 오프 전압이 인가되는 제N-1(N은 자연수) 신호 전달부; 및
    상기 제N-1 신호 전달부로부터의 캐리 신호, 상기 시프트 클럭, 상기 게이트 온 전압, 상기 제1 게이트 오프 전압, 및 상기 제2 게이트 오프 전압이 인가되는 제N 신호 전달부를 포함하고,
    상기 제N-1 및 제N 신호 전달부들 각각은,
    상기 게이트 온 전압과 상기 제1 게이트 오프 전압 사이에 스윙하는 제1 스캔 펄스를 출력하는 제1 출력부;
    상기 게이트 온 전압과 상기 제2 게이트 오프 전압 사이에 스윙하는 제2 스캔 펄스를 출력하는 제2 출력부; 및
    상기 제1 및 제2 출력부들을 제어하는 제어부를 포함하고,
    상기 제1 게이트 오프 전압이 상기 제2 게이트 오프 전압 보다 높거나 낮은 전압 레벨로 설정되는 표시장치.
  9. 제 8 항에 있어서,
    상기 제N-1 신호 전달부로부터 출력되는 상기 제1 및 제2 스캔 펄스는 동일한 위상으로 발생되는 표시장치.
  10. 제 8 항에 있어서,
    상기 제N 신호 전달부는 상기 제N-1 신호 전달부로부터의 캐리 신호에 응답하여 상기 제N-1 신호 전달부로부터 출력되는 상기 제1 및 제2 스캔 펄스에 이어서, 상기 제1 및 제2 스캔 펄스를 출력하고,
    상기 제N 신호 전달부로부터 출력되는 상기 제1 및 제2 스캔 펄스는 동일한 위상으로 발생되는 표시장치.
  11. 제 8 항에 있어서,
    상기 서브 픽셀들 각각의 픽셀 회로는,
    발광 소자를 구동하는 구동 소자;
    상기 구동 소자의 게이트 전극에 연결된 커패시터와 하나 이상의 스위치 소자를 포함하는 제1 구동부; 및
    하나 이상의 스위치 소자를 포함하여 상기 커패시터의 상기 발광 소자의 애노드 전압을 초기화하는 제2 구동부를 포함하는 제2 구동부를 포함하고,
    상기 제1 구동부에 인가되는 상기 스캔 펄스의 게이트 오프 전압과 상기 제2 구동부에 인가되는 상기 스캔 펄스의 게이트 오프 전압이 서로 다른 표시장치.
  12. 제 10 항에 있어서,
    상기 제N-1 신호 전달부로부터 출력되는 상기 제1 스캔 펄스와 상기 제N 신호 전달부로부터 출력되는 상기 제1 스캔 펄스가 상기 제2 구동부의 스위치 소자의 게이트 전극에 인가되고, 상기 제N 신호 전달부로부터 출력되는 상기 제2 스캔 펄스가 상기 제1 구동부의 스위치 소자의 게이트 전극에 인가되거나,
    상기 제N-1 신호 전달부로부터 출력되는 상기 제2 스캔 펄스와 상기 제N 신호 전달부로부터 출력되는 상기 제2 스캔 펄스가 상기 제2 구동부의 스위치 소자의 게이트 전극에 인가되고, 상기 제N 신호 전달부로부터 출력되는 상기 제1 스캔 펄스가 상기 제1 구동부의 스위치 소자의 게이트 전극에 인가되는 표시장치.
  13. 제 8 항에 있어서,
    상기 게이트 구동부는,
    제2 시프트 레지스터를 이용하여 상기 게이트 라인들 중 발광 제어 라인들에 발광 제어 펄스를 순차적으로 공급하는 표시장치.
  14. 제 13 항에 있어서,
    상기 서브 픽셀들 각각의 픽셀 회로는,
    발광 소자를 구동하는 구동 소자;
    픽셀 구동 전압과 상기 데이터 전압을 입력 받는 제1 구동부;
    초기화 전압이 인가되는 제2 구동부; 및
    상기 픽셀 구동 전압과 상기 발광 소자 간의 전류 패스를 스위칭하는 제3 구동부를 포함하는 제3 구동부를 포함하는 표시장치.
  15. 제 14 항에 있어서,
    상기 서브 픽셀들 각각의 픽셀 회로는,
    상기 픽셀 구동 전압, 상기 데이터 전압, 상기 초기화 전압, 제N-1 스캔 펄스, 제N 스캔 펄스, 및 상기 발광 제어 펄스를 입력 받고, 초기화 기간, 샘플링 기간, 및 발광 기간으로 나뉘어 구동되는 표시장치.
  16. 제 15 항에 있어서,
    상기 제1 구동부는 커패시터, 제1 스위치 소자, 및 제2 스위치 소자를 포함하여 상기 구동 소자의 문턱 전압(Vth)을 샘플링하여 상기 커패시터에 저장하고, 상기 데이터 전압을 상기 커패시터에 충전하고,
    상기 제3 구동부는 상기 발광 제어 펄스에 응답하여 상기 픽셀 구동 전압과 상기 발광 소자 간의 전류 패스를 스위칭하는 제3 및 제4 스위치 소자들을 포함하고,
    상기 제2 구동부가 제5 및 제6 스위치 소자들를 포함하여 상기 초기화 전압을 상기 제1 구동부와 상기 발광 소자의 애노드 전극에 인가하여 상기 커패시터와 상기 발광 소자의 애노드 전압을 초기화하는 표시장치.
  17. 제 16 항에 있어서,
    상기 구동 소자는 제2 노드에 연결된 게이트 전극, 제1 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하고,
    상기 발광 소자는 제4 노드에 연결된 애노드 전극과, 저전위 전원 전압이 인가되는 캐소드 전극을 포함하고,
    상기 제1 스위치 소자는 상기 제N 스캔 펄스에 응답하여 상기 샘플링 기간에 상기 제2 노드를 상기 제3 노드에 연결하고,
    상기 제2 스위치 소자는 상기 제N 스캔 펄스에 응답하여 샘플링 기간에 상기 데이터 전압을 상기 제1 노드에 공급하고,
    상기 제3 스위치 소자는 상기 발광 제어 펄스의 상기 게이트 온 전압에 따라 상기 발광 기간에 턴-온되어 상기 픽셀 구동 전압을 상기 제1 노드에 공급하고,
    상기 제4 스위치 소자는 상기 발광 제어 펄스의 상기 게이트 온 전압에 따라 상기 발광 기간에 턴-온되어 상기 제3 노드를 상기 제4 노드에 연결하고,
    상기 제5 스위치 소자는 상기 초기화 기간 동안 상기 제N-1 스캔 펄스에 응답하여 상기 제2 노드에 상기 초기화 전압을 공급하고,
    상기 제6 스위치 소자는 상기 샘플링 기간에 상기 제N 스캔 펄스에 응답하여 상기 초기화 전압을 상기 제4 노드에 공급하는 표시장치.
  18. 제 17 항에 있어서,
    상기 제1 구동부에 인가되는 상기 제N 스캔 펄스의 게이트 오프 전압이 상기 제1 게이트 오프 전압이고, 상기 제2 구동부에 인가되는 상기 제N-1 및 제N 스캔 펄스의 게이트 오프 전압이 상기 제2 게이트 오프 전압이거나,
    상기 제1 구동부에 인가되는 상기 제N 스캔 펄스의 게이트 오프 전압이 상기 제2 게이트 오프 전압이고, 상기 제2 구동부에 인가되는 상기 제N-1 및 제N 스캔 펄스의 게이트 오프 전압이 상기 제1 게이트 오프 전압인 표시장치.
  19. 제 17 항에 있어서,
    상기 제1 구동부에 인가되는 상기 제N 스캔 펄스가 상기 제N 신호 전달부로부터 출력되는 제1 스캔 펄스이고, 상기 제2 구동부에 인가되는 상기 제N-1 스캔 펄스가 상기 제N-1 신호 전달부로부터 출력되는 제2 스캔 펄스이고, 상기 제2 구동부에 인가되는 상기 제N 스캔 펄스가 상기 제N 신호 전달부로부터 출력되는 제2 스캔 펄스이거나,
    상기 제1 구동부에 인가되는 상기 제N 스캔 펄스가 상기 제N 신호 전달부로부터 출력되는 제2 스캔 펄스이고, 상기 제2 구동부에 인가되는 상기 제N-1 스캔 펄스가 상기 제N-1 신호 전달부로부터 출력되는 제1 스캔 펄스이고, 상기 제2 구동부에 인가되는 상기 제N 스캔 펄스가 상기 제N 신호 전달부로부터 출력되는 제1 스캔 펄스인 표시장치.
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