KR20220146730A - 표시 장치 및 그것의 구동 방법 - Google Patents

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Abstract

표시 장치는 복수개의 제1 주사 라인들, 복수개의 제2 주사 라인들, 및 복수개의 데이터 라인들에 연결되고, 복수개의 행들로 배열된 복수개의 화소들, 상기 제1 주사 라인들에 연결된 복수개의 제1 스테이지들, 상기 제2 주사 라인들에 연결된 복수개의 제2 스테이지들, 및 상기 데이터 라인들에 연결된 데이터 구동부를 포함하고, 상기 제1 주사 라인들 각각은 상기 행들 중 대응하는 행에 배열된 화소들에 연결되고, 상기 제2 주사 라인들 각각은 상기 복수개의 행들 중 대응하는 8h개의 행들로 배열된 화소들 또는 상기 복수개의 행들 중 대응하는 16h개의 행들로 배열된 화소들에 공통으로 연결될 수 있다.

Description

표시 장치 및 그것의 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시 장치 및 그것의 구동 방법에 관한 것이다.
일반적으로 사용자에게 영상을 제공하는 스마트폰, 디지털 카메라, 노트북 컴퓨터, 내비게이션, 및 스마트 텔레비전 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하고, 생성된 영상을 표시 화면을 통해 사용자에게 제공한다.
표시 장치는 영상을 생성하기 위한 복수개의 화소들, 및 화소들에 주사 신호들을 인가하는 주사 구동부, 화소들에 데이터 전압들을 인가하는 데이터 구동부를 포함한다. 화소들은 주사 신호들에 응답하여 데이터 전압들을 인가 받고, 데이터 전압들을 이용하여 영상을 생성할 수 있다.
화소들은 영상 신호들을 제공하는 표시 기간 및 표시 기간 다음의 블랭크 기간을 각각 포함하는 복수개의 프레임들로 구동된다. 프레임들은 다양한 주파수로 화소들에 제공될 수 있다. 주파수가 고주파수에서 저주파수로 변경될 때, 고주파수로 구동된 화소들의 휘도 및 저주파수로 구동된 화소들의 휘도차가 시인될 수 있다.
본 발명의 목적은 동작 주파수가 고주파수에서 저주파수로 변경될 때, 화소들의 휘도차를 감소시킬 수 있는 표시 장치 및 그것의 구동 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 표시 장치는, 복수개의 제1 주사 라인들, 복수개의 제2 주사 라인들, 및 복수개의 데이터 라인들에 연결되고, 복수개의 행들로 배열된 복수개의 화소들, 상기 제1 주사 라인들에 연결된 복수개의 제1 스테이지들, 상기 제2 주사 라인들에 연결된 복수개의 제2 스테이지들, 및 상기 데이터 라인들에 연결된 데이터 구동부를 포함하고, 상기 제1 주사 라인들 각각은 상기 행들 중 대응하는 행에 배열된 화소들에 연결되고, 상기 제2 주사 라인들 각각은 상기 복수개의 행들 중 대응하는 8h개의 행들로 배열된 화소들 또는 상기 복수개의 행들 중 대응하는 16h개의 행들로 배열된 화소들에 공통으로 연결될 수 있다.
본 발명의 실시 예에 따른 표시 장치의 구동 방법은, 화소들에 제1 주사 신호들 및 데이터 전압들을 인가하는 단계 및 상기 화소들에 제2 주사 신호들 및 블랙 데이터 전압들을 선택적으로 인가하는 단계를 포함하고, 상기 화소들은 표시 기간 및 블랭크 기간을 각각 포함하는 복수개의 프레임들로 구동되고, 상기 제2 주사 신호들 및 상기 블랙 데이터 전압들을 상기 화소들에 선택적으로 인가하는 단계는, N 번째 프레임의 블랭크 기간을 측정하는 단계, 상기 블랭크 기간을 측정한 측정 기간을 기준 기간과 비교하는 단계, 및 상기 비교 결과에 따라, N+1 번째 프레임에서 상기 제2 주사 신호들 및 상기 블랙 데이터 전압들을 상기 화소들에 선택적으로 인가할 수 있다.
본 발명의 실시 예에 따르면, 동작 주파수가 고주파수에서 저주파수로 변경될 때, 저주파수로 구동되는 화소들의 휘도가 감소되어, 고주파수로 구동된 화소들의 휘도차와 저주파수로 구동된 화소들의 휘도차가 감소될 수 있다. 그결과 표시 품질이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 화소들과 주사 라인들을 보다 구체적으로 도시한 도면이다.
도 3은 도 1에 도시된 어느 한 화소의 등가 회로를 도시한 도면이다.
도 4는 도 1에 도시된 화소들의 동작을 위한 프레임들의 타이밍도이다.
도 5는 도 2에 도시된 제1 주사 라인들에 인가되는 제1 주사 신호들의 타이밍도이다.
도 6은 도 5에 도시된 제1 표시 기간에서 화소의 동작을 설명하기 위한 도면이다.
도 7a 내지 도 7c는 도 5에 도시된 제1, 제2, 및 제3 기간들에서 선택된 화소의 동작을 설명하기 위한 도면이다.
도 8은 도 2에 도시된 제2 주사 라인들에 인가되는 제2 주사 신호들의 타이밍도이다.
도 9는 도 8에 도시된 어느 하나의 제2 주사 신호에 따른 화소의 동작을 설명하기 위한 도면이다.
도 10은 도 3에 도시된 제1 주파수로 구동되는 화소와 제2 주파수로 구동되는 화소의 발광 기간을 도시한 도면이다.
도 11a는 제2 주파수로 구동되는 화소들의 발광 및 비발광을 설명하기 위한 도면이다.
도 11b는 도 11a에서 제1 주사 신호들에 따라 구동되는 화소들의 행들 및 제2 주사 신호들에 따라 구동되는 화소들의 행들을 좀 더 확대하여 도시한 도면이다.
도 12는 도 1에 도시된 주사 구동부의 구성을 보여주는 도면이다.
도 13은 도 12에 도시된 제1 주사 구동부의 제1 스테이지들의 연결 관계를 도시한 도면이다.
도 14는 첫 번째 제1 스테이지 이전에 배치된 더미 스테이지들을 도시한 도면이다.
도 15a는 도 13에 도시된 i 번째 제1 스테이지의 등가 회로도이다.
도 15b는 도 13에 도시된 i+1 번째 제1 스테이지의 등가 회로도이다.
도 16은 도 15a에 도시된 i 번째 제1 스테이지의 제1 주사 신호들의 출력 동작을 설명하기 위한 신호들의 타이밍도이다.
도 17은 도 15a에 도시된 i 번째 제1 스테이지의 센싱용 주사 신호의 출력 동작을 설명하기 위한 신호들의 타이밍도이다.
도 18은 도 13에 도시된 클럭 신호들에 따라 제1 스테이지들에서 출력되는 제1 주사 신호들의 타이밍도이다.
도 19는 도 12에 도시된 제2 주사 구동부의 제2 스테이지들의 연결 관계를 도시한 도면이다.
도 20은 도 19에 도시된 g 번째 제2 스테이지의 등가 회로도이다.
도 21은 도 20에 도시된 g 번째 제2 스테이지의 제2 주사 신호의 출력 동작을 설명하기 위한 신호들의 타이밍도이다.
도 22는 본 발명의 실시 예에 따른 표시 장치의 구동 방법을 설명하기 위한 순서도이다.
도 23은 도 22에 도시된 단계(300)의 세부적인 순서도이다.
도 24는 주파수가 가변되는 타이밍을 예시적으로 도시한 도면이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의됩니다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시 예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 표시 장치(DD)는 표시 패널(DP), 주사 구동부(SDV)(scan driver), 데이터 구동부(DDV)(data driver), 및 타이밍 컨트롤러(T-CON)를 포함할 수 있다. 표시 패널(DP)은 복수개의 화소들(PX), 복수개의 주사 라인들(SL1~SLm), 복수개의 데이터 라인들(DL1~DLn), 및 복수개의 기준 라인들(RL1~RLn)을 포함할 수 있다. m 및 n은 자연수이다.
본 발명의 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기 발광 표시패널 또는 무기 발광 표시패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있다. 무기 발광 표시패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다. 이하, 표시 패널(DP)은 유기 발광 표시 패널로 설명된다.
데이터 라인들(DL1~DLn) 및 기준 라인들(RL1~RLn)은 제1 방향(DR1)으로 연장되어 화소들(PX) 및 데이터 구동부(DDV)에 연결될 수 있다. 주사 라인들(SL1~SLm)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장되어 화소들(PX) 및 주사 구동부(SDV)에 연결될 수 있다.
표시 패널(DP)에는 제1 전압(ELVDD) 및 제1 전압(ELVDD)보다 낮은 레벨을 갖는 제2 전압(ELVSS)이 인가될 수 있다. 제1 전압(ELVDD) 및 제2 전압(ELVSS)은 화소들(PX)에 인가될 수 있다. 도시하지 않았으나, 표시 장치(DD)는 제1 전압(ELVDD) 및 제2 전압(ELVSS)을 생성하기 위한 전압 생성부를 더 포함할 수 있다.
타이밍 컨트롤러(T-CON)는 외부(예를 들어, 시스템 보드)로부터 영상 신호들(RGB) 및 제어 신호(CS)를 수신할 수 있다. 타이밍 컨트롤러(T-CON)는 데이터 구동부(DDV)와 인터페이스 사양에 맞도록 영상 신호들(RGB)의 데이터 포맷을 변환하여 영상 데이터들(DATA)을 생성할 수 있다. 타이밍 컨트롤러(T-CON)는 데이터 포맷이 변환된 영상 데이터들(DATA)을 데이터 구동부(DDV)에 제공할 수 있다.
타이밍 컨트롤러(T-CON)는 외부로부터 제공된 제어 신호(CS)에 응답하여 주사 제어 신호(CS1) 및 데이터 제어 신호(CS2)를 생성하여 출력할 수 있다. 주사 제어 신호(CS1)는 주사 구동부(SDV)에 제공되고, 데이터 제어 신호(CS2)는 데이터 구동부(DDV)에 제공될 수 있다.
주사 구동부(SDV)는 주사 제어 신호(CS1)에 응답하여 복수개의 주사 신호들을 생성할 수 있다. 주사 신호들은 주사 라인들(SL1~SLm)을 통해 화소들(PX)에 인가될 수 있다.
데이터 구동부(DDV)는 데이터 제어 신호(CS2)에 응답하여 영상 데이터들(DATA)에 대응하는 복수개의 데이터 전압들을 생성할 수 있다. 데이터 전압들은 데이터 라인들(DL1~DLn)을 통해 화소들(PX)에 인가될 수 있다.
화소들(PX)은 주사 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다
데이터 구동부(DDV)는 센싱용 데이터 전압들을 선택된 주사 라인에 연결된 화소들(PX)에 더 인가할 수 있다. 센싱용 데이터 전압들에 따라 화소들(PX)에서 생성된 센싱 화소 전류들은 기준 라인들(RL1~RLn)을 통해 데이터 구동부(DDV)에 제공될 수 있다. 이러한 동작은 이하 상세히 설명될 것이다.
데이터 구동부(DDV)는 화소들(PX)에서 생성된 센싱 화소 전류들을 샘플링할 수 있다. 그 결과 화소들(PX)의 구동 특성이 센싱될 수 있다.
타이밍 컨트롤러(T-CON)는 이러한 센싱 결과를 기초로 화소들(PX)의 구동 특성의 변화를 보상하기 위한 보상 값을 업데이트할 수 있다. 이러한 구동은 센싱 구동으로 정의될 수 있다. 타이밍 콘트롤러(T-CON)는 실시간 센싱에 따른 센싱 결과를 기초로 화소들(PX)의 구동 특성의 편차가 보상되도록 영상 신호들(RGB)을 보정한 후 데이터 구동부(DDV)로 전송할 수 있다.
도 2는 도 1에 도시된 화소들과 주사 라인들을 보다 구체적으로 도시한 도면이다.
도 2를 참조하면, 화소들(PX)은 m개의 행들(LN1~LNm)로 배열될 수 있다. 주사 라인들(SL1~SLm)은 복수개의 제1 주사 라인들(SCL1~SCLm,SSL1~SSLm) 및 복수개의 제2 주사 라인들(BSL1~BSLk)을 포함할 수 있다. k는 m보다 작은 자연수이다. 제1 주사 라인들(SCL1~SCLm,SSL1~SSLm)은 복수개의 기입 주사 라인들(SCL1~SCLm) 및 복수개의 샘플링 주사 라인들(SSL1~SSLm)을 포함할 수 있다.
화소들(PX)은 제1 주사 라인들(SCL1~SCLm,SSL1~SSLm) 및 제2 주사 라인들(BSL1~BSLk)에 연결될 수 있다. 제1 주사 라인들(SCL1~SCLm,SSL1~SSLm) 각각은 m개의 행들(LN1~LNm) 중 대응하는 행에 배열된 화소들(PX)에 연결될 수 있다. 제1 주사 라인들(SCL1~SCLm,SSL1~SSLm)은 m개의 행들(LN1~LNm)에 순차적으로 배열되어 화소들(PX)에 연결될 수 있다.
기입 주사 라인들(SCL1~SCLm) 각각은 m개의 행들(LN1~LNm) 중 대응하는 행에 배열된 화소들(PX)에 연결될 수 있다. 기입 주사 라인들(SCL1~SCLm)은 m개의 행들(LN1~LNm)에 순차적으로 배열되어 화소들(PX)에 연결될 수 있다.
샘플링 주사 라인들(SSL1~SSLm) 각각은 m개의 행들(LN1~LNm) 중 대응하는 행에 배열된 화소들(PX)에 연결될 수 있다. 샘플링 주사 라인들(SSL1~SSLm)은 m개의 행들(LN1~LNm)에 순차적으로 배열되어 화소들(PX)에 연결될 수 있다.
제2 주사 라인들(BSL1~BSLk)의 개수는 제1 주사 라인들(SCL1~SCLm,SSL1~SSLm)의 개수보다 작을 수 있다. 예를 들어, 제2 주사 라인들(BSL1~BSLk)의 개수는 기입 주사 라인들(SCL1~SCLm)의 개수보다 작을 수 있다. 제2 주사 라인들(BSL1~BSLk)의 개수는 샘플링 주사 라인들(SSL1~SSLm)의 개수보다 작을 수 있다.
예시적으로, 도 2에 도시된 바와 같이, 제2 주사 라인들(BSL1~BSLk) 각각은 m개의 행들(LN1~LNm) 중 대응하는 8h개의 행들로 배열된 화소들(PX)에 공통으로 연결될 수 있다. 그러나, 이는 예시적으로 도시한 것으로서, 본 발명의 실시 예는 이에 한정되지 않는다. 예를 들어, 제2 주사 라인들(BSL1~BSLk) 각각은 m개의 행들(LN1~LNm) 중 대응하는 16h개의 행들로 배열된 화소들(PX)에 공통으로 연결될 수 있다. 또한, 8의 배수라는 조건 하에, 제2 주사 라인들(BSL1~BSLk) 각각은 m개의 행들(LN1~LNm) 중 대응하는 24h, 32h, 40h, 또는 48h 행들로 배열된 화소들(PX)에 공통으로 연결될 수 있다. h는 m보다 작은 자연수이다.
제2 주사 라인들(BSL1~BSLk)은 m개의 행들(LN1~LNm)에서 순차적으로 8h개의 행들 단위마다 화소들(PX)에 공통으로 연결될 수 있다. 그러나, 이에 한정되지 않고, 제2 주사 라인들(BSL1~BSLk)은 m개의 행들(LN1~LNm)에서 순차적으로 16h개의 행들 단위마다 화소들(PX)에 공통으로 연결될 수 있다. 이하, 예시적으로, 8개의 행들 단위마다 화소들(PX)에 공통으로 연결된, 제2 주사 라인들(BSL1~BSLk)의 구조가 설명될 것이다.
첫 번째 제2 주사 라인(BSL1)은 제1 내지 제8 행(LN1~LN8)에 배열된 화소들(PX)에 공통으로 연결될 수 있다. 두 번째 제2 주사 라인(BSL2)은 제9 내지 제16 행(LN9~LN16)에 배열된 화소들(PX)에 공통으로 연결될 수 있다. 다른 제2 주사 라인들도 동일하게 다른 화소들(PX)에 연결될 수 있다.
도 3은 도 1에 도시된 어느 한 화소의 등가 회로를 도시한 도면이다.
예시적으로, 도 3에는 i번째 제1 주사 라인들(SCLi,SSLi), g번째 제2 주사 라인(BSLg), j번째 데이터 라인(DLj), 및 j번째 기준 라인(RLj)에 연결된 화소(PXij)가 예시적으로 도시되었다. i, j, 및 g는 자연수이다.
도 3을 참조하면, 화소(PXij)는 i번째 제1 주사 라인들(SCLi,SSLi), g번째 제2 주사 라인(BSLg), j번째 데이터 라인(DLj), 및 j번째 기준 라인(RLj)에 연결될 수 있다.
i 번째 제1 주사 라인들(SCLi,SSLi)은 i번째 제1 주사 신호들(SCi,SSi)을 수신할 수 있다. i번째 제1 주사 신호들(SCi,SSi)은 i 번째 기입 주사 신호(SCi) 및 i 번째 샘플링 주사 신호(SSi)를 포함할 수 있다.
i 번째 제1 주사 라인들(SCLi,SSLi)은 i 번째 기입 주사 라인(SCLi) 및 i 번째 샘플링 주사 라인(SSLi)을 포함할 수 있다. i 번째 기입 주사 라인(SCLi)은 i 번째 기입 주사 신호(SCi)를 수신할 수 있다. i 번째 샘플링 주사 라인(SSLi)은 i 번째 샘플링 주사 신호(SSi)를 수신할 수 있다. g번째 제2 주사 라인(BSLg)은 g번째 제2 주사 신호(BSCg)를 수신할 수 있다.
화소(PXij)는 발광 소자(OLED), 복수개의 트랜지스터들(DT,T1~T3), 및 커패시터(CST)를 포함할 수 있다. 트랜지스터들(DT,T1~T3)은 구동 트랜지스터(DT), 제1 스위치 트랜지스터(T1), 제2 스위치 트랜지스터(T2), 및 제3 스위치 트랜지스터(T3)를 포함할 수 있다.
트랜지스터들(DT,T1~T3)은 NMOS 트랜지스터들일 수 있으나, 이에 한정되지 않고, PMOS 트랜지스터들일 수 있다. 트랜지스터들(DT,T1~T3) 각각은 소스 전극, 드레인 전극, 및 게이트 전극을 포함할 수 있다. 이하, 본 명세서 내에서 편의상 소스 전극 및 드레인 전극 중 어느 하나는 제1 전극으로 정의되고, 다른 하나는 제2 전극으로 정의된다. 또한, 게이트 전극은 제어 전극으로 정의된다.
이하, 구동 트랜지스터(DT), 제1 스위치 트랜지스터(T1), 제2 스위치 트랜지스터(T2), 및 제3 스위치 트랜지스터(T3)는 구동 소자(DT), 제1 스위치 소자(T1), 제2 스위치 소자(T2), 및 제3 스위치 소자(T3)로 각각 정의된다.
발광 소자(OLED)는 애노드 및 캐소드를 포함하는 유기 발광 소자일 수 있다. 발광 소자(OLED)의 애노드는 구동 소자(DT)를 통해 제1 전압(ELVDD)을 수신하고 발광 소자(OLED)의 캐소드는 제2 전압(ELVSS)을 수신할 수 있다. 발광 소자(OLED)는 제1 전압(ELVDD) 및 제2 전압(ELVSS)을 수신하여 발광될 수 있다.
구동 소자(DT)는 제1 전압(ELVDD)을 수신하는 제1 전극, 발광 소자(OLED)의 애노드에 연결된 제2 전극, 및 제1 노드(N1)에 연결된 제어 전극을 포함할 수 있다.
커패시터(CST)는 구동 소자(DT)의 제어 전극과 발광 소자(OLED)의 애노드에 연결될 수 있다. 커패시터(CST)는 구동 소자(DT)의 제어 전극에 연결된 제1 전극 및 발광 소자(OLED)의 애노드에 연결된 제2 전극을 포함할 수 있다. 발광 소자(OLED)의 애노드와 커패시터(CST)의 제2 전극이 연결된 접점은 제2 노드(N2)로 정의될 수 있다.
제1 스위치 소자(T1)는 j 번째 데이터 라인(DLj)에 연결된 제1 전극, 제1 노드(N1)에 연결된 제2 전극, 및 i 번째 기입 주사 신호(SCi)를 수신하는 제어 전극을 포함할 수 있다. j 번째 데이터 라인(DLj)은 데이터 전압(Vd) 및 센싱용 데이터 전압(Vs)을 수신할 수 있다.
제2 스위치 소자(T2)는 j 번째 기준 라인(RLj)에 연결된 제1 전극, 발광 소자(OLED)의 애노드에 연결된 제2 전극, 및 i 번째 샘플링 주사 신호(SSi)를 수신하는 제어 전극을 포함할 수 있다. j 번째 기준 라인(RLj)은 기준 전압(Vr)을 수신할 수 있다.
제3 스위치 소자(T3)는 제1 노드(N1)에 연결된 제1 전극, 블랙 데이터 전압(BLD)을 수신하는 제2 전극, 및 g 번째 주사 신호(BSCg)를 수신하는 제어 전극을 포함할 수 있다. 제3 스위치 소자(T3)의 제2 전극에 인가되는 블랙 데이터 전압(BLD)은 제2 전압(ELVSS)과 같은 레벨을 가질 수 있다.
화소(PXij)의 동작은 이하, 도 5, 도 6, 및 도 7을 참조하여 상세히 설명될 것이다.
도 4는 도 1에 도시된 화소들의 동작을 위한 프레임들의 타이밍도이다.
도 1 및 도 4를 참조하면, 화소들(PX)은 복수개의 프레임들(FMH,FML)로 구동될 수 있다. 프레임들(FMH,FML) 각각은 표시 기간(DP1 또는 DP2) 및 블랭크 기간(BP1 또는 BP2)을 포함할 수 있다.
프레임들(FMH,FML)은 다양한 주파수들을 가질 수 있다. 프레임들(FMH,FML)은 제1 주파수(FH)를 갖는 제1 프레임(FMH) 및 제2 주파수(FL)를 갖는 제2 프레임(FML)을 포함할 수 있다. 제2 주파수(FL)는 제1 주파수(FH)보다 낮을 수 있다. 화소들(PX)은 제1 주파수(FH) 및 제2 주파수(FL)로 구동될 수 있다.
제1 프레임(FMH)은 제1 표시 기간(DP1) 및 제1 표시 기간(DP1) 다음의 제1 블랭크 기간(BP1)을 포함할 수 있다. 제2 프레임(FML)은 제2 표시 기간(DP2) 및 제2 표시 기간(DP2) 다음의 제2 블랭크 기간(BP2)을 포함할 수 있다.
제1 표시 기간(DP1)은 제2 표시 기간(DP2)과 같을 수 있다. 제2 블랭크 기간(BP2)은 제1 블랭크 기간(BP1)보다 길수 있다. 본 발명의 실시 예에서, 동작 주파수를 검사하기 위해 기준 기간이 사용될 수 있으며, 기준 기간은 제1 블랭크 기간(BP1)과 같은 기간으로 설정될 수 있다. 기준 기간의 사용은 이하 상세히 설명될 것이다.
제1 주파수(FH)는 정상 주파수로 정의되고, 제2 주파수(FL)는 비정상 주파수로 정의될 수 있다. 일반적으로, 화소들(PX)은 제1 주파수(FH)로 구동될 수 있다. 그러나, 노이즈 등에 의해 주파수가 변동되어 화소들(PX)이 제2 주파수(FL)로 구동될 수 있다. 이러한 경우, 제1 주파수(FH)로 구동된 화소들(PX)의 휘도와 제2 주파수(FL)로 구동된 화소들(PX)의 휘도차가 시인되는 플리커 현상이 발생할 수 있다.
본 발명의 실시 예에서, 제1 주파수(FH)로 구동된 화소들(PX)의 휘도와 제2 주파수(FL)로 구동된 화소들(PX)의 휘도차가 감소될 수 있다. 이러한 동작은 이하 상세히 설명될 것이다.
도 5는 도 2에 도시된 제1 주사 라인들에 인가되는 제1 주사 신호들의 타이밍도이다.
예시적으로, 도 5에는 제1 주파수(FH)를 갖는 제1 프레임(FMH)에서 제1 주사 신호들(SC1~SCm,SS1~SSm)이 도시되었으나, 제2 주파수(FL)를 갖는 제2 프레임(FML)에서도 제1 주사 신호들(SC1~SCm,SS1~SSm)은 도 5에 도시된 타이밍을 가질 수 있다.
도 2 및 도 5를 참조하면, 제1 표시 기간(DP1) 동안 제1 주사 신호들(SC1~SCm,SS1~SSm)은 순차적으로 출력될 수 있다. 제1 주사 신호들(SC1~SCm,SS1~SSm)은 제1 주사 라인들(SCL1~SCLm,SSL1~SSLm)을 통해 화소들(PX)에 제공될 수 있다.
제1 표시 기간(DP1) 동안 기입 주사 신호들(SC1~SCm)은 순차적으로 출력되고, 제1 표시 기간(DP1) 동안 샘플링 주사 신호들(SS1~SSm)은 순차적으로 출력될 수 있다. 제1 표시 기간(DP1) 동안 기입 주사 신호들(SC1~SCm) 및 샘플링 주사 신호들(SS1~SSm)은 서로 동일한 타이밍을 가질 수 있다.
이하, 본 명세서에서 활성화 기간은 하이 레벨로 정의되고, 비활성화 기간은 하이 레벨보다 낮은 로우 레벨로 정의된다.
제1 표시 기간(DP1) 동안 제1 주사 신호들(SC1~SCm,SS1~SSm) 각각의 활성화 기간은 2H 기간을 가질 수 있다. 제1 표시 기간(DP1) 동안 제1 주사 신호들(SC1~SCm,SS1~SSm)은 서로 1H 기간 중첩할 수 있다. 예를 들어, i+1 번째 기입 주사 신호(SCi+1)는 i번째 기입 주사 신호(SCi)와 1H 기간 중첩할 수 있다. i+1 번째 샘플링 주사 신호(SSi+1)는 i번째 샘플링 주사 신호(SSi)와 1H 기간 중첩할 수 있다.
제1 블랭크 기간(BP1) 동안 어느 하나의 행에 배치된 화소들(PX)이 선택되고, 선택된 화소들에 어느 하나의 기입 주사 신호 및 어느 하나의 샘플링 주사 신호가 인가될 수 있다. 예시적으로, i번째 기입 주사 라인(SCLi)을 통해 i번째 기입 주사 라인(SCLi)에 연결된 화소들(PX)에 i 번째 기입 주사 신호(SCi)가 인가될 수 있다. i번째 샘플링 주사 라인(SSLi)을 통해 i번째 샘플링 주사 라인(SSLi)에 연결된 화소들(PX)에 i 번째 샘플링 주사 신호(SSi)가 인가될 수 있다.
제1 블랭크 기간(BP1)은 연속하여 설정된 제1 기간(TP1), 제2 기간(TP2), 및 제3 기간(TP3)을 포함할 수 있다. i 번째 기입 주사 신호(SCi)는 제1 기간(TP1) 및 제3 기간(TP3) 동안 활성화되고, 제2 기간(TP2) 동안 비활성화될 수 있다. i 번째 샘플링 주사 신호(SSi)는 제1, 제2, 및 제3 기간들(TP1,TP2,TP3) 동안 활성화될 수 있다.
도 6은 도 5에 도시된 제1 표시 기간에서 화소의 동작을 설명하기 위한 도면이다. 도 7a 내지 도 7c는 도 5에 도시된 제1, 제2, 및 제3 기간들에서 선택된 화소의 동작을 설명하기 위한 도면이다.
예시적으로, 도 6 및 도 7a 내지 도 7c에는 도 3에 도시된 화소(PXij)가 도시되었다. 예시적으로 하나의 화소(PXij)에 대한 동작이 설명될 것이나, 도시되지 않은 다른 화소들(PX)도 도 6에 도시된 화소(PXij)와 동일하게 동작할 것이다.
도 5 및 도 6을 참조하면, 제1 표시 기간(DP1)의 프로그램 기간 동안, 화소(PXij)에 활성화된 i 번째 기입 주사 신호(SCi) 및 활성화된 i 번째 샘플링 주사 신호(SSi)가 인가될 수 있다. 제1 스위치 소자(T1)는 i 번째 기입 주사 신호(SCi)에 응답하여 턴 온되고, 제2 스위치 소자(T2)는 i 번째 샘플링 주사 신호(SSi)에 응답하여 턴 온될 수 있다.
데이터 전압(Vd)은 j 번째 데이터 라인(DLj)을 통해 구동 소자(DT)의 제어 전극에 인가될 수 있다. 기준 전압(Vr)은 j 번째 기준 라인(RLj)을 통해 구동 소자(DT)의 제2 전극에 인가될 수 있다.
제1 노드(N1)와 제2 노드(N2) 사이의 전압이 데이터 전압(Vd)과 기준 전압(Vr) 사이의 차이로 설정될 수 있다. 데이터 전압(Vd)과 기준 전압(Vr) 사이의 차이에 대응하는 전하가 커패시터(CST)에 충전될 수 있다. 따라서, 프로그래밍 기간 동안 제1 노드(N1, 또는 게이트 노드)와 제2 노드(N2, 또는 소스 노드) 사이의 전압이 원하는 화소 전류에 맞도록 설정될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이의 전압은 게이트-소스 간 전압으로 정의될 수 있다.
프로그램 기간 이후의 발광 기간 동안, i 번째 기입 주사 신호(SCi) 및 i 번째 샘플링 주사 신호(SSi)가 비활성화되어 제1 및 제2 스위치 소자들(T1,T2)은 턴 오프 될 수 있다. 제1 노드(N1) 및 제2 노드(N2) 사이의 전압은 커패시터(CST)에 의해 유지될 수 있다.
제1 노드(N1) 및 제2 노드(N2) 사이의 전압은 구동 소자(DT)의 문턱 전압보다 크므로, 발광 기간 동안, 구동 소자(DT)에 화소 전류가 흐를 수 있다. 화소 전류에 의해, 발광 기간 동안, 제1 노드(N1)의 전위 및 제2 노드(N2)의 전위는 제1 노드(N1)와 제2 노드(N2) 사이의 전압을 유지한채 부스팅될 수 있다. 제2 노드(N2)의 전위가 발광 소자(OLED)의 동작점 레벨까지 부스팅될 때, 발광 소자(OLED)가 발광될 수 있다.
제1 주사 신호들(SC1~SCm,SS1~SSm)이 순차적으로 화소들(PX)에 인가되어, 화소들(PX)이 화소(PXij)와 같이 동작할 수 있다.
도 5 및 도 7a를 참조하면, 제1 기간(TP1) 동안, 선택된 화소(PXij)에 활성화된 i 번째 기입 주사 신호(SCi) 및 활성화된 i 번째 샘플링 주사 신호(SSi)가 인가될 수 있다. i 번째 기입 주사 신호(SCi) 및 i 번째 샘플링 주사 신호(SSi)에 의해 제1 스위치 소자(T1) 및 제2 스위치 소자(T2)가 턴 온될 수 있다.
센싱용 데이터 전압(Vs)이 j 번째 데이터 라인(DLj)을 통해 구동 소자(DT)의 제어 전극에 인가될 수 있다. 기준 전압(Vr)은 j 번째 기준 라인(RLj)을 통해 구동 소자(DT)의 제2 전극에 제공될 수 있다. 따라서, 제1 노드(N1, 또는 게이트 노드)와 제2 노드(N2, 또는 소스 노드) 사이의 전압이 원하는 센싱 화소 전류에 맞도록 설정될 수 있다.
도 5 및 도 7b를 참조하면, 제2 기간(TP2) 동안 i 번째 기입 주사 신호(SCi)는 비활성화되고, i 번째 샘플링 주사 신호(SSi)는 활성화된 상태를 유지할 수 있다. 제1 스위치 소자(T1)는 턴 오프되고, 제2 스위치 소자(T2)는 턴 온 상태를 유지할 수 있다.
구동 소자(DT)를 통해 흐르는 센싱 화소 전류(Ipx)는 제2 스위치 소자(T2)와 j 번째 기준 라인(RLj)을 통해 데이터 구동부(DDV)에 제공될 수 있다. 데이터 구동부(DDV)는 화소(PXij)에서 생성된 센싱 화소 전류(Ipx)를 샘플링할 수 있다. 그 결과 화소들(PX)의 구동 특성이 센싱될 수 있다.
도 5 및 도 7c를 참조하면, 제3 기간(TP3) 동안 i 번째 기입 주사 신호(SCi)는 활성화되고, i 번째 샘플링 주사 신호(SSi)는 활성화된 상태를 유지할 수 있다. 제1 스위치 소자(T1)는 턴 온되고, 제2 스위치 소자(T2)는 턴 온 상태를 유지할 수 있다.
원복용 데이터 전압(Vrec)이 구동 소자(DT)의 제어 전극에 인가되고, 기준 전압(Vr)은 구동 소자(DT)의 제2 전극에 인가될 수 있다. 원복용 데이터 전압(Vrec)은 실질적으로 데이터 전압(Vd)일 수 있다. 따라서, 제3 기간(TP3) 동안 제1 노드(N1)와 제2 노드(N2) 사이의 전압이 제1 표시 기간(DP1)의 원상태로 복구될 수 있다.
제1 주파수(FH)에서, 제1 표시 기간(DP1) 동안 데이터 전압(Vd)이 화소(PXij)에 인가되므로, 원복용 데이터 전압(Vrec)으로서 데이터 전압(Vd)이 화소(PXij)에 인가될 수 있다.
예시적으로 제1 표시 기간(DP1) 및 제1 블랭크 기간(BP1)에서 화소들(PX)의 동작이 설명되었으나, 제2 표시 기간(DP2) 및 제2 블랭크 기간(BP2)에서도 데이터 전압(Vd) 및 센싱용 데이터 전압(Vs)이 화소들(PX)에 인가될 수 있다.
도 8은 도 2에 도시된 제2 주사 라인들에 인가되는 제2 주사 신호들의 타이밍도이다. 도 9는 도 8에 도시된 어느 하나의 제2 주사 신호에 따른 화소의 동작을 설명하기 위한 도면이다.
예시적으로, 도 9에는 도 3에 도시된 화소(PXij)가 도시되었다. 예시적으로 하나의 화소(PXij)에 대한 동작이 설명될 것이나, 도시되지 않은 다른 화소들(PX)도 도 9에 도시된 화소(PXij)와 동일하게 동작할 것이다.
도 8을 참조하면, 제2 주파수(FL)를 갖는 제2 프레임(FML)에서 복수개의 제2 주사 신호들(BSC1~BSCk)이 순차적으로 출력될 수 있다. 제2 주사 신호들(BSC1~BSCk)은 제2 주사 라인들(BSL1~BSLk)을 통해 화소들(PX)에 제공될 수 있다.
제2 주사 신호들(BSC1~BSCk) 각각의 활성화 기간은 7H 기간일 수 있다. 제2 주사 신호들(BSC1~BSCk)은 서로 중첩하지 않고 서로 1H 기간 이격될 수 있다. 예를 들어, g+1 번째 제2 주사 신호(BSCg+1)는 g 번째 제2 주사 신호(BSCg)와 1H 기간 이격될 수 있다.
제2 주사 신호들(BSC1~BSCk) 중 첫 번째 제2 주사 신호(BSC1)는 제2 프레임(FML)에서 8h 번째 행들의 화소들(PX)에 인가되는 8h 번째 제1 주사 신호들(SC8,SS8)의 폴링 엣지에 동기되어 출력될 수 있다. 예를 들어, 첫 번째 제2 주사 신호(BSC1)는 8 번째 행들의 화소들(PX)에 인가되는 8번째 기입 주사 신호(SC8)의 폴링 엣지 또는 8 번째 행들의 화소들(PX)에 인가되는 8번째 샘플링 주사 신호(SS8)의 폴링 엣지에 동기되어 출력될 수 있다. 다음으로 두 번째 제2 주사 신호(BSC2)는 16 번째 행들의 화소들(PX)에 인가되는 16번째 기입 주사 신호(SC16)의 폴링 엣지 또는 16 번째 행들의 화소들(PX)에 인가되는 16번째 샘플링 주사 신호(SS16)의 폴링 엣지에 동기되어 출력될 수 있다.
도 9를 참조하면, g 번째 주사 신호(BSCg)가 g 번째 제2 주사 라인(BSLg)을 통해 제3 스위치 소자(T3)의 제어 전극에 인가될 수 있다. 제3 스위치 소자(T3)는 g 번째 주사 신호(BSCg)에 응답하여 턴 온될 수 있다.
턴 온된 제3 스위치 소자(T3)를 통해 구동 소자(DT)의 제어 전극에 블랙 데이터 전압(BLD)이 인가될 수 있다. 블랙 데이터 전압(BLD)은 제2 전압(ELVSS)이므로 제1 노드(N1)가 방전되어 제1 노드(N1)의 전위가 낮아질 수 있다. 따라서, 구동 소자(DT)가 턴 오프되고, 발광 소자(OLED)가 발광하지 않을 수 있다.
예시적으로 블랙 데이터 전압(BLD)이 제2 전압(ELVSS)으로 설정되었으나, 이에 한정되지 않고, 블랙 데이터 전압(BLD)은 구동 소자(DT)를 턴 오프시킬 수 있는 다양한 전압들로 설정될 수 있다.
도 10은 도 4에 도시된 제1 주파수로 구동되는 화소와 제2 주파수로 구동되는 화소의 발광 기간을 도시한 도면이다. 도 11a는 제2 주파수로 구동되는 화소들의 발광 및 비발광을 설명하기 위한 도면이다. 도 11b는 도 11a에서 제1 주사 신호들에 따라 구동되는 화소들의 행들 및 제2 주사 신호들에 따라 구동되는 화소들의 행들을 좀 더 확대하여 도시한 도면이다.
예시적으로 도 10은 화소(PXij)의 발광 기간을 도시한 도면이다. 이하, 설명의 필요에 따라, 도 6, 도 8, 및 도 9의 화소(PXij)의 동작이 도 10, 도 11a, 및 도 11b와 함께 설명될 것이다.
도 6 및 도 10을 참조하면, 제1 주파수(FH)로 구동되는 화소(PXij)는 프로그램 기간(PM) 동안 데이터 전압(Vd)을 인가받고, 제1 발광 기간(LE1) 동안 발광할 수 있다. 제2 주파수(FL)로 구동되는 화소(PXij)는, 블랙 데이터 전압(BLD)을 인가받지 않는다면, 프로그램 기간(PM) 동안 데이터 전압(Vd)을 인가받고, 제2 발광 기간(LE2) 동안 발광할 수 있다.
고 주파수인 제1 주파수(FH)보다 저 주파수인 제2 주파수(FL)에서 발광 기간이 더 길 수 있다. 따라서, 제2 발광 기간(LE2)은 제1 발광 기간(LE1)보다 길수 있다.
제2 주파수(FL)에서 화소(PXij)가 더 길게 발광할 수 있다. 따라서, 제1 주파수(FH)에서 제2 주파수(FL)로 변환될 때, 도 4에서 설명된 제1 프레임(FMH)에서 구동된 화소(PXij)와 제2 프레임(FML)에서 구동된 화소(PXij)의 휘도차가 커질 수 있다.
도 9 및 도 10을 참조하면, 제2 주파수(FL)에서 블랙 데이터 전압(BLD)이 화소(PXij)에 인가될 수 있다. 따라서, 제2 주파수(FL)에서 화소(PXij)의 발광 시간이 감소되어 제1 프레임(FMH)에서 구동된 화소(PXij)와 제2 프레임(FML)에서 구동된 화소(PXij)의 휘도차가 감소될 수 있다. 그 결과, 제1 주파수(FH)에서 제2 주파수(FL)로 변환될 때, 플리커 현상이 방지되어 표시 품질이 향상될 수 있다.
도 8, 도 10, 도 11a, 및 도 11b를 참조하면, 복수개의 행들(LN1~LNm)로 배열된 화소들(PX)은 행 단위로 그리고 순차적으로, 데이터 전압들(Vd)을 인가받아 구동될 수 있다. 예를 들어, 첫 번째 8개의 행들(8row)인 제1 행(LN1) 내지 제8 행(LN8)에 제1 주사 신호들(SC1,SS1~SC8,SS8)이 순차적으로 인가될 수 있다. 제1 행(LN1) 내지 제8 행(LN8)에 행 단위로 그리고 순차적으로 데이터 전압들(Vd)이 인가되어, 화소들(PX)이 행 단위로 그리고 순차적으로 발광할 수 있다.
화소들(PX)이 제1 행(LN1) 내지 제8 행(LN8)으로 순차적으로 발광될 때, 제1 행(LN1) 내지 제8 행(LN8)에 첫 번째 제2 주사 신호(BSC1)가 공통으로 인가될 수 있다. 따라서, 제1 행(LN1) 내지 제8 행(LN8)으로 배열된 화소들(PX)에 블랙 데이터 전압(BLD)이 인가될 수 있다. 그 결과, 제1 행(LN1) 내지 제8 행(LN8)으로 배열된 화소들(PX)의 발광이 정지되어 비발광 될 수 있다.
두 번째 8개의 행들(8row)인 제9 행(LN9) 내지 제16 행(LN16)에 제1 주사 신호들(SC8,SS8~SC16,SS16)이 순차적으로 인가될 수 있다. 제9 행(LN9) 내지 제16 행(LN16)에 행 단위로 그리고 순차적으로 데이터 전압들(Vd)이 인가되어, 화소들(PX)이 행 단위로 그리고 순차적으로 발광할 수 있다.
화소들(PX)이 제9 행(LN9) 내지 제16 행(LN16)으로 순차적으로 발광될 때, 제9 행(LN9) 내지 제16 행(LN16)에 첫 번째 제2 주사 신호(BSC1) 다음 타이밍의 두 번째 제2 주사 신호(BSC2)가 공통으로 인가될 수 있다. 따라서, 제9 행(LN9) 내지 제16 행(LN16)으로 배열된 화소들(PX)에 블랙 데이터 전압(BLD)이 인가될 수 있다. 그 결과, 제9 행(LN9) 내지 제16 행(LN16)으로 배열된 화소들(PX)의 발광이 정지되어 비발광될 수 있다. 이러한 동작은 마지막 행인 m 번째 행(LNm)까지 동일하게 수행될 수 있다.
따라서, 화소들(PX)은 데이터 전압들(Vd)을 인가 받아 행 단위로 그리고 순차적으로 발광할 수 있다. 또한, 화소들(PX)이 발광될 때, 8개의 행들(8 row) 단위로 화소들(PX)에 순차적으로 블랙 데이터 전압(BLD)이 인가될 수 있다. 그 결과, 제2 주파수(FL)로 구동되는 화소들(PX)의 발광 시간이 감소할 수 있다.
앞서 도 7c에서 설명한대로, 제1 주파수(FH)에서는 데이터 전압(Vd)이 제3 기간(TP3) 동안 센싱 화소 전류(Ipx)를 출력한 화소들(PX)에 인가될 수 있다. 그러나, 제2 주파수(FL)에서는 제2 표시 기간(DP2) 동안 데이터 전압(Vd)이 화소(PXij)에 인가된 후, 블랙 데이터 전압(BLD)이 화소(PXij)에 인가될 수 있다. 따라서, 제2 주파수(FL)에서는 원복용 데이터 전압(Vrec)으로서 블랙 데이터 전압(BLD)이 제3 기간(TP3) 동안 센싱 화소 전류(Ipx)를 출력한 화소들(PX)에 인가될 수 있다.
도 12는 도 1에 도시된 주사 구동부의 구성을 보여주는 도면이다.
도 12를 참조하면, 주사 구동부(SDV)는 제1 주사 구동부(SDV1) 및 제2 주사 구동부(SDV2)를 포함할 수 있다. 제1 주사 구동부(SDV1)는 제1 주사 신호들(SC1~SCm,SS1~SSm)을 출력할 수 있다. 제2 주사 구동부(SDV2)는 제2 주사 신호들(BSC1~BSCk)을 출력할 수 있다.
제1 주사 구동부(SDV1)는 제1 주사 신호들(SC1~SCm,SS1~SSm)을 생성하여 출력하는 복수개의 제1 스테이지들(ST1~STm)을 포함할 수 있다. 제2 주사 구동부(SDV2)는 제2 주사 신호들(BSC1~BSCk)을 생성하여 출력하는 복수개의 제2 스테이지들(BST1~BSTk)을 포함할 수 있다.
제2 스테이지들(BST1~BSTk)의 개수는 제1 스테이지들(ST1~STm)의 개수보다 작을 수 있다. 제2 스테이지들(BST1~BSTk)은 제1 스테이지들(ST1~STm)에 인접하게 배치될 수 있다. 도 12에 도시된 바와 같이, 제2 스테이지들(BST1~BSTk)은 8h개의 제1 스테이지들마다 하나씩 배치될 수 있으나, 이에 한정되지 않고, 16h개의 제1 스테이지들마다 하나씩 배치될 수 있다. 또한, 8의 배수라는 조건 하에, 제2 스테이지들(BST1~BSTk)은 24h, 32h, 40h, 또는 48h개의 제1 스테이지들마다 하나씩 배치될 수 있다.
예를 들어, 도 12에 도시된 바와 같이, 첫 번째 제2 스테이지(BST1)는 8 번째 제1 스테이지(ST8) 다음에 배치되고, 9 번째 제1 스테이지(ST9)는 첫 번째 제2 스테이지(BST1) 다음에 배치될 수 있다. 두 번째 제2 스테이지(BST2)는 16 번째 제1 스테이지(ST16) 다음에 배치되고, 17 번째 제1 스테이지(ST17)가 두 번째 제2 스테이지(BST2) 다음에 배치될 수 있다. 이후 제2 스테이지들 각각은 같은 방식으로 다른 제1 스테이지들에 인접하게 배치될 수 있다.
도 13은 도 12에 도시된 제1 주사 구동부의 제1 스테이지들의 연결 관계를 도시한 도면이다. 도 14는 첫 번째 제1 스테이지 이전에 배치된 더미 스테이지들을 도시한 도면이다.
도 13에는 예시적으로, 임의의 8개의 제1 스테이지들(STi-3 ~ STi+4)이 도시되었다. 도 14에는 예시적으로, 3개의 더미 스테이지들(DST1~DST3)과 2개의 제1 스테이지들(ST1,ST2)이 도시되었다.
도 13을 참조하면, 주사 제어 신호(CS1)는 제1 제어 신호(SCS1)를 포함할 수 있다. 타이밍 컨트롤러(T-CON)는 제1 제어 신호(SCS1)를 생성하여 제1 주사 구동부(SDV1)에 제공할 수 있다.
제1 스테이지들(STi-3 ~ STi+4)은 제1 제어 신호(SCS1)를 제공받고, 제1 제어 신호(SCS1)에 응답하여 제1 주사 신호들(SCi-3 ~ SCi+4, SSi-3 ~ SSi+4)을 출력할 수 있다. 또한, 제1 스테이지들(STi-3 ~ STi+4)은 제1 제어 신호(SCS1)에 응답하여 제1 캐리 신호들(CRi-3 ~ CRi+4)을 출력할 수 있다.
제1 제어 신호(SCS1)는 제1 내지 제6 클럭 신호들(CK1~CK6), 제1 내지 제4 신호들(S1~S4), 리셋 신호(RT)를 포함할 수 있다. 제1 내지 제6 클럭 신호들(CK1~CK6)은 순차적으로 반복해서 제1 스테이지들(STi-3 ~ STi+4)에 인가될 수 있다. 예를 들어, i-1 번째 제1 스테이지(STi-1)에 제6 클럭 신호(CK6)가 인가되고, i 번째 내지 i+4 번째 제1 스테이지들(STi~STi+4)에 제1 내지 제5 클럭 신호들(CK1~CK5)이 순차적으로 각각 인가될 수 있다.
제1 신호(S1) 및 제2 신호(S2)는 제1 스테이지들(STi-3 ~ STi+4) 각각에 인가될 수 있다. 제3 신호(S3) 및 제4 신호(S4)는 제1 스테이지들(STi-3 ~ STi+4)에 교대로 인가될 수 있다. 예를 들어, 제3 신호(S3)는 i 번째 제1 스테이지(STi)에 인가되고, 제4 신호(S4)는 i+1 번째 제1 스테이지(STi+1)에 인가될 수 있다.
제1 스테이지들(STi-3 ~ STi+4)은 서로 동일한 방식으로 연결될 수 있다. 따라서, 이하, 예시적으로 i 번째 제1 스테이지(STi)를 중심으로 제1 스테이지들(STi-3 ~ STi+4)의 연결관계가 설명될 것이다.
i 번째 제1 스테이지(STi)는 이전단 제1 스테이지의 제1 캐리 신호를 수신할 수 있다. 이전단 제1 스테이지는 현재단 제1 스테이지보다 적어도 하나 이상의 이전단 제1 스테이지를 가리킬 수 있다. 예시적으로 본 발명의 제1 주사 구동부(SDV1)에서 이전단 제1 스테이지는 현재단 제1 스테이지보다 3번 이전의 제1 스테이지로 정의된다. 예를 들어, i 번째 제1 스테이지(STi)는 i-3 번째 제1 스테이지(STi-3)에서 출력되는 i-3 번째 제1 캐리 신호(CRi-3)를 수신하여 동작할 수 있다.
다른 제1 스테이지들도 동일하게 이전단 제1 스테이지의 제1 캐리 신호를 수신할 수 있다. 예를 들어, i+1 번째 제1 스테이지(STi+1)는 i-2 번째 제1 스테이지(STi-2)에서 출력되는 i-2 번째 제1 캐리 신호(CRi-2)를 수신하여 동작할 수 있다.
i 번째 제1 스테이지(STi)는 다음단 제1 스테이지의 제1 캐리 신호를 수신할 수 있다. 다음단 제1 스테이지는 현재단 제1 스테이지보다 적어도 하나 이상의 다음단 제1 스테이지를 가리킬 수 있다. 예시적으로 본 발명의 제1 주사 구동부(SDV1)에서 다음단 제1 스테이지는 현재단 제1 스테이지보다 4번 이후의 제1 스테이지로 정의된다. 예를 들어, i 번째 제1 스테이지(STi)는 i+4 번째 제1 스테이지(STi+4)에서 출력되는 i+4 번째 제1 캐리 신호(CRi+4)를 수신하여 동작할 수 있다.
다른 제1 스테이지들도 동일하게 다음단 제1 스테이지의 제1 캐리 신호를 수신할 수 있다. 예를 들어, i+1 번째 제1 스테이지(STi+1)는 i+5 번째 제1 스테이지에서 출력되는 i+5 번째 제1 캐리 신호(CRi+5)를 수신하여 동작할 수 있다.
도 13 및 도 14를 참조하면, 첫 번째 제1 스테이지(ST1) 이전에 제1, 제2, 및 제3 더미 스테이지들(DST1,DST2,DST3)이 배치될 수 있다. 제1, 제2, 및 제3 더미 스테이지들(DST1,DST2,DST3)은 제1, 제2, 및 제3 더미 캐리 신호들(CRD1,CRD2,CRD3)을 각각 출력할 수 있다.
제1, 제2, 및 제3 더미 스테이지들(DST1,DST2,DST3)은 주사 라인들(SL1~SLm)에 연결되지 않을 수 있다. 제1, 제2, 및 제3 더미 스테이지들(DST1,DST2,DST3)은 제1 주사 신호들(SC1~SCm,SS1~SSm)을 출력하지 않을 수 있다.
첫 번째 제1 스테이지(ST1)에 입력되는 이전단 스테이지의 캐리 신호는 제1 더미 스테이지(DST1)에서 출력되는 제1 더미 캐리 신호(CRD1)일 수 있다. 유사하게 두 번째 제1 스테이지(ST2)에 입력되는 이전단 스테이지의 캐리 신호는 제2 더미 스테이지(DST2)에서 출력되는 제2 더미 캐리 신호(CRD2)일 수 있다. 도시하지 않았으나, 세 번째 제1 스테이지에 입력되는 이전단 스테이지의 캐리 신호는 제3 더미 스테이지(DST3)에서 출력되는 제3 더미 캐리 신호(CRD3)일 수 있다.
제1 스테이지들(ST1,ST2,STi-3 ~ STi+4) 및 제1, 제2, 및 제3 더미 스테이지들(DST1,DST2,DST3)은 리셋 신호(RT)에 응답하여 초기화될 수 있다.
개시 신호(STV)가 제1 더미 스테이지(DST1)에 동작 신호로서 인가될 수 있다. 예를 들어, 제1 더미 스테이지(DST1)는 개시 신호(STV)를 수신하여 동작하고, 제1 더미 캐리 신호(CRD1)를 출력할 수 있다.
즉, 스테이지들(ST1~STm)의 최초 동작을 위해, 제1 더미 스테이지(DST1)에서 제1 더미 캐리 신호(CRD1)가 출력되어야 하며, 이를 위해 개시 신호(STV)가 사용될 수 있다. 개시 신호(STV)는 제1 더미 스테이지(DST1)에 대해서는 이전단 스테이지의 캐리 신호로 사용될 수 있다.
제1 제어 신호(SCS1)의 타이밍에 따른 제1 스테이지들(STi-3 ~ STi+4)의 동작에 대한 설명은 이하 도 15a, 도 15b, 도 16, 및 도 17을 참조하여 상세히 설명될 것이다.
도 15a는 도 13에 도시된 i 번째 제1 스테이지의 등가 회로도이다. 도 15b는 도 13에 도시된 i+1 번째 제1 스테이지의 등가 회로도이다. 도 16은 도 15a에 도시된 i 번째 제1 스테이지의 제1 주사 신호들의 출력 동작을 설명하기 위한 신호들의 타이밍도이다. 도 17은 도 15a에 도시된 i 번째 제1 스테이지의 센싱용 주사 신호의 출력 동작을 설명하기 위한 신호들의 타이밍도이다.
도 15a 및 도 15b를 참조하면, 예시적으로, i 번째 제1 스테이지(STi)는 홀수 번째 스테이지일 수 있고, i+1 번째 제1 스테이지(STi+1)는 짝수 번째 스테이지일 수 있다. i 번째 제1 스테이지(STi)의 회로 및 i+1 번째 제1 스테이지(STi+1)의 회로는 실질적으로 서로 동일할 수 있다.
i 번째 제1 스테이지(STi) 및 i+1 번째 제1 스테이지(STi+1)는 서로 연결되어 미러 구조를 가질 수 있다. 예를 들어, i 번째 제1 스테이지(STi)의 회로 및 i+1 번째 제1 스테이지(STi+1)의 회로는 실질적으로 서로 동일하며 서로 대칭되는 구조로 연결될 수 있다. 따라서, 이하 도 15a의 i 번째 제1 스테이지(STi)의 등가 회로가 설명될 것이다.
i 번째 제1 스테이지(STi)의 등가 회로도 및 i+1 번째 제1 스테이지(STi+1)의 등가 회로도를 한 페이지에 모두 도시할 수 없어 부득이 하게 도 15a 및 도 15b로 나누어 도시하였다. 다만 연결 관계가 명확히 도시되도록 도 15a 및 도 15b 사이의 경계에 배치된 배선들에 복수개의 배선 부호들(L1~L16)이 표시되었다.
도 15a 및 도 16을 참조하면, i 번째 제1 스테이지(STi)는 복수개의 트랜지스터들(T1_1~T28_2) 및 복수개의 커패시터들(C1~C3)을 포함할 수 있다. i 번째 제1 스테이지(STi)를 블록 단위로 구분할 경우, i 번째 제1 스테이지(STi)는 제1 리셋부(RP1), 제1 입력부(IP1), 제1 출력부(OP1), 제1 안정화부(SP1), 제1 인버터부(IVP1), 제1 더미 입력부(DIP1), 및 센싱 라인 선택부(SLP)를 포함할 수 있다.
제1 리셋부(RP1)는 Q노드(Qi)에 연결되고, 리셋 신호(RT) 및 제1 저전압(VSS1)을 수신할 수 있다. i 번째 제1 스테이지(STi)는 리셋 신호(RT)에 응답하여 초기화될 수 있다. 예를 들어, 제1 리셋부(RP1)는 리셋 신호(RT)에 응답하여 Q노드(Qi)를 제1 저전압(VSS1)으로 초기화시킬 수 있다.
제1 리셋부(RP1)의 상기 동작을 위해, 제1 리셋부(RP1)는 제1_1 트랜지스터(T1_1) 및 제1_2 트랜지스터(T1_2)를 포함할 수 있다. 제1_1 및 제1_2 트랜지스터들(T1_1,T1_2)은 Q노드(Qi)와 제1 저전압(VSS1)을 수신하는 단자 사이에 직렬로 연결될 수 있다. 이러한 구조는 듀얼 게이트 트랜지스터부로 정의될 수 있다. 이러한 경우, 제1_1 및 제1_2 트랜지스터들(T1_1,T1_2)의 누설 전류가 감소될 수 있다.
이하 설명될 직렬로 연결된 2개의 트랜지스터들은 듀얼 게이트 트랜지스터부로 정의될 수 있다.
제1_1 트랜지스터(T1_1)의 제어 전극 및 제1_2 트랜지스터(T1_2)의 제어 전극은 리셋 신호(RT)를 수신할 수 있다. 제1_1 트랜지스터(T1_1)의 제1 전극는 Q노드(Qi)에 연결되고, 제1_1 트랜지스터(T1_1)의 제2 전극은 제1_2 트랜지스터(T1_2)의 제1 전극에 연결될 수 있다. 제1_2 트랜지스터(T1_2)의 제2 전극은 제1 저전압(VSS1)을 수신할 수 있다.
리셋 신호(RT)에 의해 제1_1 및 제1_2 트랜지스터들(T1_1,T1_2)이 턴 온될 수 있다. 턴 온된 제1_1 및 제1_2 트랜지스터들(T1_1,T1_2)에 의해 Q노드(Qi)는 제1 저전압(VSS1)으로 방전되어 초기화될 수 있다.
제1 입력부(IP1)는 Q노드(Qi)에 연결되고, 이전단 제1 스테이지(STi-3)의 제1 캐리 신호(CRi-3), 다음단 제1 스테이지(STi+4)의 제1 캐리 신호(CRi+4), 제1 저전압(VSS1), 및 고전압(VGH)을 수신할 수 있다. 제1 입력부(IP1)는 제1 캐리 신호(CRi-3)에 응답하여 Q노드(Qi)를 충전시킬 수 있다. 제1 입력부(IP1)는 제1 캐리 신호(CRi+4)에 응답하여 Q노드(Qi)를 제1 저전압(VSS1)으로 방전시킬 수 있다.
제1 입력부(IP1)의 상기 동작을 위해, 제1 입력부(IP1)는 제2_1 트랜지스터(T2_1), 제2_2 트랜지스터(T2_2), 제4_1 트랜지스터(T4_1), 및 제4_2 트랜지스터(T4_2)를 포함할 수 있다.
제2_1 및 제2_2 트랜지스터들(T2_1,T2_2)은 Q노드(Qi)와 제1 저전압(VSS1)을 수신하는 단자 사이에 직렬로 연결될 수 있다. 제4_1 및 제4_2 트랜지스터들(T4_1,T4_2)은 제1 캐리 신호(CRi-3)의 입력 단자와 Q노드(Qi) 사이에 직렬로 연결될 수 있다.
제2_1 트랜지스터(T2_1)의 제어 전극 및 제2_2 트랜지스터(T2_2)의 제어 전극은 다음단 제1 스테이지(STi+4)의 제1 캐리 신호(CRi+4)를 수신할 수 있다. 제2_1 트랜지스터(T2_1)의 제1 전극은 Q노드(Qi)에 연결되고, 제2_1 트랜지스터(T2_1)의 제2 전극은 제2_2 트랜지스터(T2_2)의 제1 전극 및 제1_1 트랜지스터(T1_1)의 제2 전극에 연결될 수 있다. 제2_2 트랜지스터(T2_2)의 제2 전극은 제1 저전압(VSS1)을 수신할 수 있다.
제4_1 트랜지스터(T4_1)의 제1 전극 및 제어 전극은 이전단 제1 스테이지(STi-3)의 제1 캐리 신호(CRi-3)를 수신하고, 제4_1 트랜지스터(T4_1)의 제2 전극은 제4_2 트랜지스터(T4_2)의 제1 전극 및 제2_1 트랜지스터(T2_1)의 제2 전극에 연결될 수 있다. 제4_2 트랜지스터(T4_2)의 제어 전극은 제1 캐리 신호(CRi-3)를 수신하고, 제4_2 트랜지스터(T4_2)의 제2 전극은 Q노드(Qi)에 연결될 수 있다.
제1 캐리 신호(CRi-3)에 의해 제4_1 및 제4_2 트랜지스터들(T4_1,T4_2)이 턴온될 수 있다. 턴 온된 제4_1 및 제4_2 트랜지스터들(T4_1,T4_2)을 통해 Q노드(Qi)가 제1 캐리 신호(CRi-3)의 하이 레벨 전압으로 충전될 수 있다. 예를 들어, Q노드(Qi)가 제1 고전압(VH1)으로 충전될 수 있다.
제1 캐리 신호(CRi+4)에 의해 제2_1 및 제2_2 트랜지스터들(T2_1,T2_2)이 턴 온될 수 있다. 턴 온된 제2_1 및 제2_2 트랜지스터들(T2_1,T2_2)에 의해 Q노드(Qi)의 전압이 제1 저전압(VSS1)으로 방전될 수 있다. 따라서, Q노드(Qi)의 전압이 로우 레벨로 방전될 수 있다.
제1 입력부(IP1)는 제28_1 및 제28_2 트랜지스터들(T28_1,T28_2)을 더 포함할 수 있다. 제28_1 및 제28_2 트랜지스터들(T28_1,T28_2)의 제어 전극들은 Q노드(Qi)에 연결될 수 있다. 제28_1 트랜지스터(T28_1)의 제1 전극은 고전압(VGH)을 수신하고, 제28_1 트랜지스터(T28_1)의 제2 전극은 제28_2 트랜지스터(T28_2)의 제1 전극에 연결될 수 있다. 제28_2 트랜지스터(T28_2)의 제2 전극은 제1_1 트랜지스터(T1_1)의 제2 전극, 제2_1 트랜지스터(T2_1)의 제2 전극 및 제4_1 트랜지스터(T4_1)의 제2 전극에 연결될 수 있다.
Q노드(Qi)와 제1 저전압(VSS1)을 입력받는 단자 사이에 제2_1 및 제2_2 트랜지스터들(T2_1,T2_2)이 배치될 수 있다. 이하 설명될 제1 출력부(OP1)에서 Q노드(Qi)가 부스팅될 경우, Q노드(Qi)는 제2 고전압(VH2)으로 부스팅될 수 있다. 이러한 경우, 제2_1 및 제2_2 트랜지스터들(T2_1,T2_2)의 양단들에서, 전압 레벨이 제2 고전압(VH2)에서 제1 저전압(VSS1)으로 급격히 변경되어 직렬 연결된 제2_1 및 제2_2 트랜지스터들(T2_1,T2_2)의 스트레스가 커질 수 있다.
제28_1 및 제28_2 트랜지스터들(T28_1,T28_2)을 통해 고전압(VGH)이 제2_1 트랜지스터(T2_1) 및 제2_2 트랜지스터(T2_2) 사이의 접점에 제공될 수 있다. 고전압(VGH)은 제2 고전압(VH2)과 제1 저전압(VSS1) 사이의 레벨을 가질 수 있다. 제2_1 트랜지스터(T2_1) 및 제2_2 트랜지스터(T2_2) 사이의 접점이 제2 고전압(VH2)과 제1 저전압(VSS1) 사이의 고전압(VGH) 레벨로 설정될 수 있다.
이러한 경우, 제2_1 및 제2_2 트랜지스터들(T2_1,T2_2)의 양단들에서, 전압 레벨이, 제2 고전압(VH2), 고전압(VGH), 및 제1 저전압(VSS1)으로 변화되어 전압의 급격한 변화가 완화될 수 있다. 따라서, 직렬 연결된 제2_1 및 제2_2 트랜지스터들(T2_1,T2_2)의 스트레스가 감소할 수 있다. 같은 이유로, 고전압(VGH)이 제1 리셋부(RP1)의 제1_1 및 제1_2 트랜지스터들(T1_1,T1_2) 사이의 접점에 제공될 수 있다.
제1 출력부(OP1)는 Q노드(Qi)에 연결되고, 제1 클럭 신호(CK1)를 수신할 수 있다. 제1 출력부(OP1)는 제1 클럭 신호(CK1)에 응답하여 Q노드(Qi)에 충전된 전압을 부스팅하여 i 번째 제1 주사 신호들(SCi,SSi) 및 i 번째 제1 캐리 신호(CRi)를 출력할 수 있다.
제1 출력부(OP1)의 상기 동작을 위해, 제1 출력부(OP1)는 제6 트랜지스터(T6), 제9 트랜지스터(T9), 제12 트랜지스터(T12), 제1 커패시터(C1), 및 제2 커패시터(C2)를 포함할 수 있다.
제1 클럭 신호(CK1)는 제1 서브 클럭 신호(SC_CK1), 제2 서브 클럭 신호(SS_CK1), 및 제3 서브 클럭 신호(CR_CK1)를 포함할 수 있다. 제1 서브 클럭 신호(SC_CK1), 제2 서브 클럭 신호(SS_CK1), 및 제3 서브 클럭 신호(CR_CK1)는 동일한 타이밍을 가질 수 있다.
제2 클럭 신호(CK2)도 서로 동일한 타이밍을 갖는 제1 서브 클럭 신호(SC_CK2), 제2 서브 클럭 신호(SS_CK2), 및 제3 서브 클럭 신호(CR_CK2)를 포함할 수 있다. 다른 클럭 신호들(CK3~CK6)도 각각 제1 서브 클럭 신호, 제2 서브 클럭 신호, 및 제3 서브 클럭 신호를 포함할 수 있다.
제6 트랜지스터(T6)의 제어 전극은 Q노드(Qi)에 연결되고, 제6 트랜지스터(T6)의 제1 전극은 제1 서브 클럭 신호(SC_CK1)를 수신하고, 제6 트랜지스터(T6)의 제2 전극은 i 번째 기입 주사 신호(SCi)의 출력단에 연결될 수 있다. 제9 트랜지스터(T9)의 제어 전극은 Q노드(Qi)에 연결되고, 제9 트랜지스터(T9)의 제1 전극은 제2 서브 클럭 신호(SS_CK1)를 수신하고, 제9 트랜지스터(T9)의 제2 전극은 i 번째 샘플링 주사 신호(SSi)의 출력단에 연결될 수 있다.
제1 커패시터(C1)의 제1 전극은 제6 트랜지스터(T6)의 제어 전극에 연결되고, 제1 커패시터(C1)의 제2 전극은 i 번째 기입 주사 신호(SCi)의 출력단에 연결될 수 있다. 제2 커패시터(C2)의 제1 전극은 제9 트랜지스터(T9)의 제어 전극에 연결되고, 제2 커패시터(C2)의 제2 전극은 i 번째 샘플링 주사 신호(SSi)의 출력단에 연결될 수 있다.
제12 트랜지스터(T12)의 제어 전극은 Q노드(Qi)에 연결되고, 제12 트랜지스터(T12)의 제1 전극은 제3 서브 클럭 신호(CR_CK1)를 수신하고, 제12 트랜지스터(T12)의 제2 전극은 i 번째 제1 캐리 신호(CRi)의 출력단에 연결될 수 있다.
제1 고전압(VH1)으로 충전된 Q노드(Qi)의 전압에 의해 제6, 제9, 및 제12 트랜지스터들(T6,T9,T12)이 턴 온될 수 있다. 턴 온된 제6, 제9, 및 제12 트랜지스터들(T6,T9,T12)은 제1 서브 클럭 신호(SC_CK1), 제2 서브 클럭 신호(SS_CK1), 및 제3 서브 클럭 신호(CR_CK1)를 각각 수신할 수 있다.
Q노드(Qi)가 충전 상태를 유지하는 동안 제1 서브 클럭 신호(SC_CK1), 제2 서브 클럭 신호(SS_CK1), 및 제3 서브 클럭 신호(CR_CK1)의 활성화된 하이 레벨 전압들이 i 번째 기입 주사 신호(SCi), i 번째 샘플링 주사 신호(SSi), 및 i 번째 제1 캐리 신호(CRi)로 각각 출력될 수 있다.
제1 및 제2 커패시터들(C1,C2)은 제1 서브 클럭 신호(SC_CK1) 및 제2 서브 클럭 신호(SS_CK1)의 활성화된 하이 레벨 전압들에 동기되어, Q노드(Qi)의 전압을 제1 고전압(VH1)보다 높은 제2 고전압(VH2)으로 부트 스트래핑(boot strapping) 시킬 수 있다. Q노드(Qi)의 전압이 부트 스트래핑되면, 제1 서브 클럭 신호(SC_CK1) 및 제2 서브 클럭 신호(SS_CK1)가 빠르게 그리고 왜곡없이 i 번째 기입 주사 신호(SCi) 및 i 번째 샘플링 주사 신호(SSi)로 출력될 수 있다.
제1 안정화부(SP1)는 i 번째 기입 주사 신호(SCi)의 출력단, i 번째 샘플링 주사 신호(SSi)의 출력단, i 번째 제1 캐리 신호(CRi)의 출력단, 및 QB노드(QBi)에 연결될 수 있다. 제1 안정화부(SP1)는 제1 저전압(VSS1) 및 제2 저전압(VSS2)을 수신할 수 있다. 제1 저전압(VSS1)은 제2 저전압(VSS2)보다 낮은 레벨을 가질 수 있다.
제1 안정화부(SP1)는 도 15b에 도시된 다음단 제1 스테이지(STi+1)의 QB노드(QBi+1)에 연결될 수 있다. 제1 안정화부(SP1)는 i 번째 기입 주사 신호(SCi)의 출력단, i 번째 샘플링 주사 신호(SSi)의 출력단, 및 i 번째 제1 캐리 신호(CRi)의 출력단을 방전하여 안정화 시킬 수 있다.
제1 안정화부(SP1)의 상기 동작을 위해, 제1 안정화부(SP1)는 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제10 트랜지스터(T10), 제11 트랜지스터(T11), 제13 트랜지스터(T13), 및 제14 트랜지스터(T14)를 포함할 수 있다.
제7 트랜지스터(T7)의 제어 전극은 다음단 제1 스테이지(STi+1)의 QB노드(QBi+1)에 연결되고, 제7 트랜지스터(T7)의 제1 전극은 i 번째 기입 주사 신호(SCi)의 출력단에 연결되고, 제7 트랜지스터(T7)의 제2 전극은 제2 저전압(VSS2)을 수신할 수 있다.
제8 트랜지스터(T8)의 제어 전극은 QB노드(QBi)에 연결되고, 제8 트랜지스터(T8)의 제1 전극은 i 번째 기입 주사 신호(SCi)의 출력단에 연결되고, 제8 트랜지스터(T8)의 제2 전극은 제2 저전압(VSS2)을 수신할 수 있다.
제10 트랜지스터(T10)의 제어 전극은 다음단 제1 스테이지(STi+1)의 QB노드(QBi+1)에 연결되고, 제10 트랜지스터(T10)의 제1 전극은 i 번째 샘플링 주사 신호(SSi)의 출력단에 연결되고, 제10 트랜지스터(T10)의 제2 전극은 제2 저전압(VSS2)을 수신할 수 있다.
제11 트랜지스터(T11)의 제어 전극은 QB노드(QBi)에 연결되고, 제11 트랜지스터(T11)의 제1 전극은 i 번째 샘플링 주사 신호(SSi)의 출력단에 연결되고, 제11 트랜지스터(T11)의 제2 전극은 제2 저전압(VSS2)을 수신할 수 있다.
제13 트랜지스터(T13)의 제어 전극은 다음단 제1 스테이지(STi+1)의 QB노드(QBi+1)에 연결되고, 제13 트랜지스터(T13)의 제1 전극은 i 번째 제1 캐리 신호(CRi)의 출력단에 연결되고, 제13 트랜지스터(T13)의 제2 전극은 제1 저전압(VSS1)을 수신할 수 있다.
제14 트랜지스터(T14)의 제어 전극은 QB노드(QBi)에 연결되고, 제14 트랜지스터(T14)의 제1 전극은 i 번째 제1 캐리 신호(CRi)의 출력단에 연결되고, 제14 트랜지스터(T14)의 제2 전극은 제1 저전압(VSS1)을 수신할 수 있다.
미러 구조에 따라, 제7, 제8, 제10, 제11, 제13, 및 제14 트랜지스터들(T7,T8,T10,T11,T13,T14)은 다음단 제1 스테이지(STi+1)의 제7, 제8, 제10, 제11, 제13, 및 제14 트랜지스터들(T7,T8,T10,T11,T13,T14)에 연결될 수 있다.
QB노드(QBi)의 전압 레벨은 Q노드(Qi)의 전압 레벨과 반대일 수 있다. Q노드(Qi)의 전압 레벨이 로우 레벨(L)일 때, QB노드(QBi)의 전압 레벨은 하이 레벨(H)일 수 있다.
QB노드(QBi)의 전압 레벨이 하이 레벨(H)일 때, 제8, 제11, 및 제14 트랜지스터들(T8,T11,T14)이 턴 온될 수 있다. 턴 온된 제8 및 제11 트랜지스터들(T8,T11)에 의해 i 번째 기입 주사 신호(SCi)의 출력단 및 i 번째 샘플링 주사 신호(SSi)의 출력단이 제2 저전압(VSS2)으로 방전되어 안정화될 수 있다.
턴 온된 제14 트랜지스터(T14)에 의해 i 번째 제1 캐리 신호(CRi)의 출력단이 제1 저전압(VSS1)으로 방전되어 안정화될 수 있다. i 번째 제1 캐리 신호(CRi)는 다른 스테이지의 입력 신호로 사용될 수 있다. 따라서, 안정적인 신호 출력을 위해, i 번째 제1 캐리 신호(CRi)의 출력단이 제2 저전압(VSS2)보다 낮을 레벨을 갖는 제1 저전압(VSS1)으로 더 방전되어, 보다 더 안정화될 수 있다.
제7, 제10, 및 제13 트랜지스터들(T7,T10,T13)은 다음단 제1 스테이지(STi+1)의 QB노드(QBi+1)의 전압에 따라 턴 온되어 i 번째 기입 주사 신호(SCi)의 출력단, i 번째 샘플링 주사 신호(SSi)의 출력단, 및 i 번째 제1 캐리 신호(CRi)의 출력단을 추가적으로 더 방전시킬 수 있다.
제1 인버터부(IVP1)는 Q노드(Qi)와 QB노드(QBi)에 연결되고, 제1 저전압(VSS1)을 수신할 수 있다. 또한, 제1 인버터부(IVP1)는 도 15b에 도시된 다음단 제1 스테이지(STi+1)의 QB노드(QBi+1)에 연결될 수 있다. 제1 인버터부(IVP1)는 Q노드(Qi)와 QB노드(QBi)의 전압을 반전시킬 수 있다.
제1 인버터부(IVP1)의 상기 동작을 위해, 제1 인버터부(IVP1)는 직렬로 연결된 제3_1 및 제3_2 트랜지스터들(T3_1,T3_2), 직렬로 연결된 제5_1 및 제5_2 트랜지스터들(T5_1,T5_2), 제19 트랜지스터(T19), 및 제20 트랜지스터(T20)를 포함할 수 있다.
제3_1 및 제3_2 트랜지스터들(T3_1,T3_2)의 제어 전극들은 다음단 제1 스테이지(STi+1)의 QB노드(QBi+1)에 연결될 수 있다. 제3_1 트랜지스터(T3_1)의 제1 전극은 Q노드(Qi)에 연결되고, 제3_1 트랜지스터(T3_1)의 제2 전극은 제3_2 트랜지스터(T3_2)의 제1 전극에 연결될 수 있다. 제3_2 트랜지스터(T3_2)의 제2 전극은 제1 저전압(VSS1)을 수신할 수 있다. 제3_1 트랜지스터(T3_1)의 제2 전극은 제28_2 트랜지스터(T28_2)의 제2 전극에 연결될 수 있다.
제5_1 및 제5_2 트랜지스터들(T5_1,T5_2)의 제어 전극들은 QB노드(QBi)에 연결될 수 있다. 제5_1 트랜지스터(T5_1)의 제1 전극은 Q노드(Qi)에 연결되고, 제5_1 트랜지스터(T5_1)의 제2 전극은 제5_2 트랜지스터(T5_2)의 제1 전극에 연결될 수 있다. 제5_2 트랜지스터(T5_2)의 제2 전극은 제1 저전압(VSS1)을 수신할 수 있다. 제5_1 트랜지스터(T5_1)의 제2 전극은 제28_2 트랜지스터(T28_2)의 제2 전극에 연결될 수 있다.
미러 구조로서, 제3_1 및 제3_2 트랜지스터들(T3_1,T3_2)은 다음단 제1 스테이지(STi+1)의 QB노드(QBi+1)를 통해 다음단 제1 스테이지(STi+1)의 제3_1 및 제3_2 트랜지스터들(T3_1,T3_2)에 연결될 수 있다. 또한, 제5_1 및 제5_2 트랜지스터들(T5_1,T5_2)은 QB노드(QBi)를 통해 다음단 제1 스테이지(STi+1)의 제5_1 및 제5_2 트랜지스터들(T5_1,T5_2)에 연결될 수 있다.
제19 트랜지스터(T19)의 제어 전극은 Q노드(Qi)에 연결되고, 제19 트랜지스터(T19)의 제1 전극은 제1 저전압(VSS1)을 수신하고, 제19 트랜지스터(T19)의 제2 전극은 QB노드(QBi)에 연결될 수 있다.
제20 트랜지스터(T20)의 제어 전극은 제1 캐리 신호(CRi-3)를 수신하고, 제20 트랜지스터(T20)의 제1 전극은 제1 저전압(VSS1)을 수신하고, 제20 트랜지스터(T20)의 제2 전극은 QB노드(QBi)에 연결될 수 있다.
제1 캐리 신호(CRi-3)에 의해 제20 트랜지스터(T20)가 턴 온되고, 턴 온된 제20 트랜지스터에 의해 QB노드(QBi)가 제1 저전압(VSS1)으로 방전되어 로우 레벨(L)을 가질 수 있다. 또한, Q노드(Qi)가 제1 고전압(VH1) 및 제2 고전압(VH2)을 가질 때, Q노드(Qi)의 전압에 의해 제19 트랜지스터(T19)가 턴 온될 수 있다. 턴 온된 제19 트랜지스터(T19)에 의해 QB노드(QBi)가 제1 저전압(VSS1)으로 더 방전될 수 있다.
QB노드(QBi)가 하이 레벨(H)일 때, QB노드(QBi)의 전압에 의해 제5_1 및 제5_2 트랜지스터들(T5_1,T5_2)이 턴 온될 수 있다. 턴 온된 제5_1 및 제5_2 트랜지스터들(T5_1,T5_2)에 의해 Q노드(Qi)가 제1 저전압(VSS1)으로 방전되어 로우 레벨(L)을 가질 수 있다. 제3_1 및 제3_2 트랜지스터들(T3_1,T3_2)은, 다음단 제1 스테이지(STi+1)의 QB노드(QBi+1)의 전압이 하이 레벨(H)일 때, 턴 온되어 Q노드(Qi)를 제1 저전압(VSS1)으로 더 방전시킬 수 있다.
제1 더미 입력부(DIP1)는 제3 신호(S3)를 QB노드(QBi)에 제공할 수 있다. 또한, 제1 더미 입력부(DIP1)는 Q노드(Qi)가 제1 고전압(VH1) 및 제2 고전압(VH2)을 가질 때, 제3 신호(S3)가 QB노드(QBi)에 제공되지 않도록 제3 신호(S3)를 차단할 수 있다.
제1 더미 입력부(DIP1)의 상기 동작을 위해, 제1 더미 입력부(DIP1)는 제15_1 및 제15_2 트랜지스터들(T15_1,T15_2), 제16 트랜지스터(T16), 제17 트랜지스터(T17), 및 제18 트랜지스터(T18)를 포함할 수 있다.
제15_1 및 제15_2 트랜지스터들(T15_1,T15_2)의 제어 전극은 제3 신호(S3)를 수신할 수 있다. 제15_1 트랜지스터(T15_1)의 제1 전극은 제3 신호(S3)를 수신하고, 제15_1 트랜지스터(T15_1)의 제2 전극은 제15_2 트랜지스터(T15_2)의 제1 전극에 연결될 수 있다. 제15_2 트랜지스터(T15_2)의 제2 전극은 제18 트랜지스터(T18)의 제어 전극에 연결될 수 있다.
제18 트랜지스터(T18)의 제1 전극은 제3 신호(S3)를 수신하고, 제18 트랜지스터(T18)의 제2 전극은 QB노드(QBi)에 연결될 수 있다.
제16 트랜지스터(T16)의 제어 전극은 Q노드(Qi)에 연결되고, 제16 트랜지스터(T16)의 제1 전극은 제18 트랜지스터(T18)의 제어 전극에 연결되고, 제16 트랜지스터(T16)의 제2 전극은 제1 저전압(VSS1)을 수신할 수 있다.
제17 트랜지스터(T17)의 제어 전극은 다음단 제1 스테이지(STi+1)의 Q노드(Qi+1)에 연결되고, 제17 트랜지스터(T17)의 제1 전극은 제18 트랜지스터(T18)의 제어 전극에 연결되고, 제17 트랜지스터(T17)의 제2 전극은 제1 저전압(VSS1)을 수신할 수 있다.
미러 구조에 따라, 제16 및 제17 트랜지스터들(T16,T17)은 다음단 제1 스테이지(STi+1)의 제16 및 제17 트랜지스터들(T16,T17)에 연결될 수 있다.
제3 신호(S3)에 의해 제15_1 및 제15_2 트랜지스터들(T15_1,T15_2) 및 제18 트랜지스터(T18)가 턴 온되어 QB노드(QBi)는 활성화된 제3 신호(S3)의 레벨인 하이 레벨(H)을 가질 수 있다.
제3 신호(S3)는 프레임마다 반전될 수 있다. 예를 들어, 현재 프레임(FMH1)에서 제3 신호(S3)는 하이 레벨을 갖고, 다음 프레임(FMH2)에서 제3 신호(S3)는 로우 레벨을 가질 수 있다.
제15_1 및 제15_2 트랜지스터들(T15_1,T15_2) 및 제18 트랜지스터(T18)에 지속적으로 하이 레벨 신호가 인가될 경우, 제15_1 및 제15_2 트랜지스터들(T15_1,T15_2) 및 제18 트랜지스터(T18)의 스트레스가 커질 수 있다. 이를 방지하기 위해, 제3 신호(S3)는 다음 프레임(FMH2)에서 로우 레벨을 가질 수 있다.
다음단 제1 스테이지(STi+1)에 인가되는 제4 신호(S4)는 제3 신호(S3)와 반대 레벨을 가질 수 있다. 제4 신호(S4)는 현재 프레임(FMH1)에서 로우 레벨을 갖고, 다음 프레임(FMH2)에서 하이 레벨을 가질 수 있다. 제4 신호(S4)에 의해 다음단 제1 스테이지(STi+1)의 QB노드(QBi+1)의 전압 레벨이 결정되고, 제1 안정화부(SP1) 및 제1 인버터부(IVP1)는 다음단 제1 스테이지(STi+1)의 QB노드(QBi+1)의 전압 레벨에 따라 동작될 수 있다.
Q노드(Qi)가 제1 고전압(VH1) 및 제2 고전압(VH2)을 가질 때, Q노드(Qi)의 전압에 의해 제16 트랜지스터(T16)가 턴 온될 수 있다. 턴 온된 제16 트랜지스터(T16)에 의해 제1 저전압(VSS1)이 제18 트랜지스터(T18)의 제어 전극에 인가될 수 있다. 따라서, 제18 트랜지스터(T18)가 턴 오프되어 제3 신호(S3)가 QB노드(QBi)에 제공되지 않고 차단될 수 있다.
추가로 제17 트랜지스터(T17)는 다음단 제1 스테이지(STi+1)의 Q노드(Qi+1)의 전압에 의해 턴 온될 수 있다. 턴 온된 제17 트랜지스터(T17)에 의해 제1 저전압(VSS1)이 제18 트랜지스터(T18)의 제어 전극에 인가될 수 있다. 따라서, 추가적으로, 제17 트랜지스터(T17)에 의해, 제18 트랜지스터(T18)가 턴 오프되어 제3 신호(S3)가 QB노드(QBi)에 제공되지 않고 차단될 수 있다.
도 15a 및 도 17을 참조하면, 센싱 라인 선택부(SLP)는 제1 표시 기간(DP1)에서 제1 신호(S1)에 응답하여, 선택된 캐리 신호를 충전하고, 제2 신호(S2)에 응답하여 Q노드(Qi)에 연결될 수 있다.
이러한 동작을 위해, 센싱 라인 선택부(SLP)는 제21 트랜지스터(T21), 제22 트랜지스터(T22), 제23 트랜지스터(T23), 제24 트랜지스터(T24), 제25_1 및 제25_2 트랜지스터들(T25_1,T25_2), 제26 트랜지스터(T26), 제27 트랜지스터(T27), 및 제3 커패시터(C3)를 포함할 수 있다.
제21 트랜지스터(T21)의 제어 전극 및 제23 트랜지스터(T23)의 제어 전극은 제1 신호(S1)를 수신할 수 있다. 제21 트랜지스터(T21)의 제1 전극은 이전단 제1 스테이지(STi-3)의 제1 캐리 신호(CRi-3)를 수신하고, 제21 트랜지스터(T21)의 제2 전극은 제23 트랜지스터(T23)의 제1 전극에 연결될 수 있다. 제23 트랜지스터(T23)의 제2 전극은 제24 트랜지스터(T24)의 제어 전극에 연결될 수 있다.
제22 트랜지스터(T22)의 제어 전극은 제23 트랜지스터(T23)의 제2 전극에 연결되고, 제22 트랜지스터(T22)의 제1 전극은 제23 트랜지스터(T23)의 제1 전극에 연결되고, 제22 트랜지스터(T22)의 제2 전극은 다음단 제1 스테이지(STi+1)의 제22 트랜지스터(T22)의 제2 전극에 연결될 수 있다.
제24 트랜지스터(T24)의 제1 전극은 고전압(VGH)을 수신하고, 제24 트랜지스터(T24)의 제2 전극은 제25_1 트랜지스터(25_1)의 제1 전극에 연결될 수 있다.
제25_1 트랜지스터(25_1)의 제어 전극 및 제25_2 트랜지스터(25_2)의 제어 전극은 제2 신호(S2)를 수신할 수 있다. 제25_1 트랜지스터(25_1)의 제2 전극은 제25_2 트랜지스터(25_2)의 제1 전극 및 제4_1 트랜지스터(T4_1)의 제2 전극에 연결될 수 있다. 제25_2 트랜지스터(25_2)의 제2 전극은 Q노드(Qi)에 연결될 수 있다.
제3 커패시터(C3)의 제1 전극은 고전압(VGH)을 수신하고, 제3 커패시터(C3)의 제2 전극은 제24 트랜지스터(T24)의 제어 전극에 연결될 수 있다.
제27 트랜지스터(T27)의 제어 전극은 제24 트랜지스터(T24)의 제어 전극에 연결되고, 제27 트랜지스터(T27)의 제1 전극은 제1 저전압(VSS1)을 수신하고, 제27 트랜지스터(T27)의 제2 전극은 제26 트랜지스터(T26)의 제1 전극에 연결될 수 있다.
제26 트랜지스터(T26)의 제어 전극은 제2 신호(S2)를 수신하고, 제26 트랜지스터(T26)의 제2 전극은 QB노드(QBi)에 연결될 수 있다.
제1 신호(S1)는 복수개의 제1 캐리 신호들 중 어느 하나에 중첩할 수 있다. 중첩되는 캐리 신호는 매 프레임마다 바뀔 수 있다. 현재 프레임에서 제1 신호(S1)는 i-3 번째 제1 캐리 신호(CRi-3)에 중첩할 수 있다. 다음 프레임에서는 제1 신호(S1)는 i-3 번째 제1 캐리 신호(CRi-3) 외의 다른 하나의 제1 캐리 신호에 중첩할 수 있다. 즉, 제1 신호(S1)는 램덤하게 제1 캐리 신호들 중 어느 하나에 중첩할 수 있다.
제1 신호(S1)가 i-3 번째 제1 캐리 신호(CRi-3)에 중첩함으로써, i 번째 제1 스테이지(STi)에 연결된 화소들(PX)이 센싱 화소들로서 선택될 수 있다. 이하 이러한 선택 동작이 설명될 것이다.
제1 표시 기간(DP1)에서 제21 및 제23 트랜지스터들(T21,T23)은 제1 신호(S1)에 응답하여 턴 온 될 수 있다. 턴 온된 제21 및 제23 트랜지스터들(T21,T23)을 통해 i-3 번째 제1 캐리 신호(CRi-3)의 하이 레벨 전압이 M노드(Mi)에 충전될 수 있다. 제3 커패시터(C3)는 M노드(Mi)에 충전된 전압을 유지할 수 있다.
제1 표시 기간(DP1) 동안 제2 신호(S2)는 로우 레벨을 가질 수 있다. 따라서 제25_1 및 제25_2 트랜지스터들(T25_1,T25_2) 및 제26 트랜지스터(T26)는 턴 오프될 수 있다. M노드(Mi)에 충전된 전압에 따라 제22 트랜지스터(T22), 제24 트랜지스터(T24), 및 제27 트랜지스터(T27)가 턴 온될 수 있다. 제25_1 및 제25_2 트랜지스터들(T25_1,T25_2) 및 제26 트랜지스터(T26)가 턴 오프되어 있으므로, 센싱 라인 선택부(SLP)는 Q노드(Qi) 및 QB노드(QBi)에 연결되지 않을 수 있다.
제1 블랭크 기간(BP1)에서 제2 신호(S2)가 활성화되어, 제25_1 및 제25_2 트랜지스터들(T25_1,T25_2) 및 제26 트랜지스터(T26)는 턴 온될 수 있다. 따라서, 센싱 라인 선택부(SLP)는 Q노드(Qi) 및 QB노드(QBi)에 연결될 수 있다. M노드(Mi)에 충전된 전압에 의해 제24 트랜지스터(T24)가 턴 온된 상태를 유지하고, 제1 블랭크 기간(BP1)에서 제25_1 및 제25_2 트랜지스터들(T25_1,T25_2)이 턴 온되므로, 고전압(VGH)이 Q노드(Qi)에 충전될 수 있다.
Q노드(Qi)에 충전된 전압에 의해, 제6, 제9, 및 제12 트랜지스터들(T6,T9,T12)이 턴 온될 수 있다. 제1 블랭크 기간(BP1)에서, 턴 온된 제6 및 제9 트랜지스터들(T6,T9)은 제1 서브 클럭 신호(SC_CK1) 및 제2 서브 클럭 신호(SS_CK1)를 각각 수신할 수 있다. 제1 블랭크 기간(BP1)에서, 제3 서브 클럭 신호(CR_CK1)는 로우 레벨을 유지할 수 있다.
제1 블랭크 기간(BP1)에서, 제1 서브 클럭 신호(SC_CK1)는 제1 및 제3 기간들(TP1,TP3) 동안 활성화되고, 제2 기간(TP2) 동안 비활성화될 수 있다. 제1 블랭크 기간(BP1)에서 제2 서브 클럭 신호(SS_CK1)는 제1, 제2, 및 제3 기간들(TP1,TP2,TP3) 동안 활성화될 수 있다.
제1 블랭크 기간(BP1)에서, Q노드(Qi)가 충전된 상태를 유지하는 동안, 제1 서브 클럭 신호(SC_CK1) 및 제2 서브 클럭 신호(SS_CK1)의 하이 레벨 전압들이 i 번째 기입 주사 신호(SCi) 및 i 번째 샘플링 주사 신호(SSi)로 출력될 수 있다.
제1 블랭크 기간(BP1)에서 출력되는 i 번째 기입 주사 신호(SCi) 및 i 번째 샘플링 주사 신호(SSi)는 i 번째 제1 스테이지(STi)에 연결된 화소들(PX)에 인가될 수 있다. 그 결과 i 번째 제1 스테이지(STi)에 연결된 화소들(PX)이 센싱 구동을 위한 화소들(PX)로 선택되어 전술한 센싱 구동이 수행될 수 있다.
도 18은 도 13에 도시된 클럭 신호들에 따라 제1 스테이지들에서 출력되는 제1 주사 신호들의 타이밍도이다.
도 13 및 도 18을 참조하면, 도 15a에서 설명된 동작에 따라, 제1 스테이지들(STi-3 ~ STi+4)에서 제1 주사 신호들(SCi-3 ~ SCi+4, SSi-3 ~ SSi+4)이 순차적으로 출력될 수 있다. 제1 내지 제6 클럭 신호들(CK1~CK6)에 동기되어 제1 주사 신호들(SCi-3 ~ SCi+4, SSi-3 ~ SSi+4)이 순차적으로 출력될 수 있다.
도 19는 도 12에 도시된 제2 주사 구동부의 제2 스테이지들의 연결 관계를 도시한 도면이다.
도 19에는 예시적으로, 5개의 제2 스테이지들(BSTg-2 ~ BSTg+2)이 도시되었다.
도 19를 참조하면, 주사 제어 신호(CS1)는 제2 제어 신호(SCS2)를 포함할 수 있다. 타이밍 컨트롤러(T-CON)는 제2 제어 신호(SCS2)를 생성하여 제2 주사 구동부(SDV2)에 제공할 수 있다.
제2 스테이지들(BSTg-2 ~ BSTg+2)은 제2 제어 신호(SCS2)를 제공받고, 제2 제어 신호(SCS2)에 응답하여 제2 주사 신호들(BSCg-2 ~ BSCg+2)을 출력할 수 있다. 또한, 제2 스테이지들(BSTg-2 ~ BSTg+2)은 제2 제어 신호(SCS2)에 응답하여 제2 캐리 신호들(BCRg-2 ~ BCRg+2)을 출력할 수 있다.
제2 제어 신호(SCS2)는 제1 및 제2 클럭 신호들(BCK1,BCK2), 제3 및 제4 신호들(S3,S4), 및 리셋 신호(RT)를 포함할 수 있다. 제3 및 제4 신호들(S3,S4) 및 리셋 신호(RT)는 앞서 도 13 및 도 16에서 설명된 제3 및 제4 신호들(S3,S4) 및 리셋 신호(RT)와 같은 신호들일 수 있다. 제2 주사 구동부(SDV2)는 화소들(PX)의 센싱 구동과 관련이 없으므로, 제1 신호(S1) 및 제2 신호(S2)를 수신하지 않을 수 있다.
제1 클럭 신호(BCK1) 및 제2 클럭 신호(BCK2)는 제2 스테이지들(BSTg-2 ~ BSTg+2)에 교대로 인가될 수 있다. 리셋 신호(RT)는 제2 스테이지들(BSTg-2 ~ BSTg+2)에 인가될 수 있다. 제3 신호(S3) 및 제4 신호(S4)는 제2 스테이지들(BSTg-2 ~ BSTg+2)에 교대로 인가될 수 있다.
제2 스테이지들(BSTg-2 ~ BSTg+2)은 서로 동일한 방식으로 연결될 수 있다. 이하, 예시적으로 g 번째 제2 스테이지(BSTg)를 중심으로 제2 스테이지들(BSTg-2 ~ BSTg+2)의 연결 관계가 설명될 것이다.
g 번째 제2 스테이지(BSTg)는 이전단 제2 스테이지인 g-1 번째 제2 스테이지(BSTg-1)에서 출력되는 g-1 번째 제2 캐리 신호(BCRg-1)를 수신할 수 있다. g 번째 제2 스테이지(BSTg)는 다음단 제2 스테이지인 g+1 번째 제2 스테이지(BSTg+1)에서 출력되는 g+1 번째 제2 캐리 신호(BCRg+1)를 수신할 수 있다.
다른 스테이지들도 동일하게 이전단 제2 스테이지의 제2 캐리 신호 및 다음단 제2 스테이지의 제2 캐리 신호를 수신할 수 있다.
도 20은 도 19에 도시된 g 번째 제2 스테이지의 등가 회로도이다. 도 21은 도 20에 도시된 g 번째 제2 스테이지의 제2 주사 신호의 출력 동작을 설명하기 위한 신호들의 타이밍도이다.
도 20 및 도 21을 참조하면, g 번째 제2 스테이지(BSTg)는 복수개의 트랜지스터들(T1_1~T5_2,T6-T11,T15_1~T20,T28_1,T28_2) 및 제1 및 제2 커패시터들(C1,C2)을 포함할 수 있다. g 번째 제2 스테이지(BSTg)의 등가 회로는 도 15a의 i 번째 제1 스테이지(STi)에서 제12 내지 제14 트랜지스터들(T12~T14), 제21 내지 제27 트랜지스터(T21-T27), 및 제3 커패시터(C3)를 삭제한 회로와 동일할 수 있다. 따라서, 이하, 복수개의 트랜지스터들(T1_1~T5_2,T6-T11,T15_1~T20,T28_1,T28_2) 및 제1 및 제2 커패시터들(C1,C2)의 연결 관계에 대한 설명은 생략한다.
예시적으로, 도 20에서, g 번째 제2 스테이지(BSTg)의 다음단 스테이지인 g+1 번째 제2 스테이지(BSTg+1)의 구성은 BQ노드(BQg+1) 및 BQB노드(BQBg+1)만 도시되었다. 그러나, 도 15a 및 도 15b에 도시된 제1 스테이지들(STi,STi+1)과 유사하게, g+1 번째 제2 스테이지(BSTg+1)의 구조는 실질적으로 g 번째 제2 스테이지(BSTg)의 구조와 동일할 수 있다.
도 15a에 도시된 제1 스테이지(STi)와 유사하게 제7 및 제10 트랜지스터들(T7,T10)은 다음단 스테이지인 g+1 번째 제2 스테이지(BSTg+1)의 BQB노드(BQBg+1)에 연결될 수 있다. 예를 들어, 제7 및 제10 트랜지스터들(T7,T10)의 게이트들은 다음단 스테이지인 g+1 번째 제2 스테이지(BSTg+1)의 BQB노드(BQBg+1)에 연결될 수 있다.
또한, 도 15a에 도시된 제1 스테이지(STi)와 유사하게, g 번째 제2 스테이지(BSTg)의 제17 트랜지스터(17)는 다음단 스테이지인 g+1 번째 제2 스테이지(BSTg+1)의 BQ노드(BQg+1)에 연결될 수 있다. 예를 들어, 제17 트랜지스터(17)의 게이트는 다음단 스테이지인 g+1 번째 제2 스테이지(BSTg+1)의 BQ노드(BQg+1)에 연결될 수 있다
제1 스테이지들(STi,STi+1)의 동작과 유사하게, 제8 및 제11 트랜지스터들(T8,T11)에 의해 g 번째 제2 주사 신호(BSCg)의 출력단 및 g 번째 제2 캐리 신호(BCRg)의 출력단이 방전되고, 제7 및 제10 트랜지스터들(T7,T10)에 의해, g 번째 제2 주사 신호(BSCg)의 출력단 및 g 번째 제2 캐리 신호(BCRg)의 출력단이 더 방전될 수 있다. 제1 스테이지들(STi,STi+1)의 동작과 유사하게, 제16 트랜지스터(T16) 및 제17 트랜지스터(T17)에 의해 제18 트랜지스터(T18)가 턴 오프되어 제3 신호(S3)가 BQB노드(BQBg)에 제공되지 않고 차단될 수 있다.
g 번째 제2 스테이지(BSTg)를 블록 단위로 구분할 경우, g 번째 제2 스테이지(BSTg)는 제2 리셋부(RP2), 제2 입력부(IP2), 제2 출력부(OP2), 제2 안정화부(SP2), 제2 인버터부(IVP2), 및 제2 더미 입력부(DIP2)를 포함할 수 있다. i 번째 제1 스테이지(STi)와 달리 g 번째 제2 스테이지(BSTg)는 센싱 라인 선택부(SLP)를 포함하지 않을 수 있다.
제2 리셋부(RP2), 제2 입력부(IP2), 제2 출력부(OP2), 제2 안정화부(SP2), 제2 인버터부(IVP2), 및 제2 더미 입력부(DIP2)는 실질적으로 제1 리셋부(RP1), 제1 입력부(IP1), 제1 출력부(OP1), 제1 안정화부(SP1), 제1 인버터부(IVP1), 및 제1 더미 입력부(DIP1)와 동일한 구성을 갖고 동일하게 동작할 수 있다.
제2 리셋부(RP2)는 BQ노드(BQg)를 초기화시킬 수 있다.
제2 입력부(IP2)는 g-1 번째 제2 캐리 신호(BCRg-1)를 수신하여 BQ노드(BQg)를 충전하고, g+1 번째 제2 캐리 신호(BCRg+1)를 수신하여 BQ노드(BQg)를 방전시킬 수 있다.
제1 클럭 신호(BCK1) 및 제2 클럭 신호(BCK2)는 서로 반대 위상을 가질 수 있다. 예를 들어, 제1 클럭 신호(BCK1) 및 제2 클럭 신호(BCK2) 각각의 활성화 기간은 7H 기간일 수 있다. 제1 클럭 신호(BCK1)의 활성화 기간 및 제2 클럭 신호(BCK2)의 활성화 기간은 서로 중첩하지 않고 1H 기간 이격될 수 있다.
제1 클럭 신호(BCK1)는 제1 서브 클럭 신호(BC_CK1) 및 제2 서브 클럭 신호(BR_CK1)를 포함할 수 있다. 도시하지 않았으나, 제2 클럭 신호(BCK2)도 제1 클럭 신호(BCK1)와 같이 제1 서브 클럭 신호 및 제2 서브 클럭 신호를 포함할 수 있다.
제2 출력부(OP2)는 제1 서브 클럭 신호(BC_CK1) 및 제2 서브 클럭 신호(BR_CK1)를 수신할 수 있다. 제2 출력부(OP2)는 앞서 설명된 제1 출력부(OP1)와 동일하게 동작할 수 있다. 예를 들어, 제2 출력부(OP2)는 제1 서브 클럭 신호(BC_CK1) 및 제2 서브 클럭 신호(BR_CK1)를 수신하고, BQ노드(BQg)에 충전된 전압을 부스팅하고, g 번째 제2 주사 신호(BSCg) 및 g 번째 제2 캐리 신호(BCRg)를 출력할 수 있다.
제2 출력부(OP2)의 g 번째 제2 주사 신호(BSCg) 및 g 번째 제2 캐리 신호(BCRg)를 출력하는 구성은 제1 출력부(OP1)의 i 번째 기입 주사 신호(SCi) 및 i 번째 샘플링 주사 신호(SSi)를 출력하는 구성과 동일할 수 있다.
그러나, 이에 한정되지 않고, 제2 출력부(OP2)의 g 번째 제2 주사 신호(BSCg) 및 g 번째 제2 캐리 신호(BCRg)를 출력하는 구성은 제1 출력부(OP1)의 i 번째 기입 주사 신호(SCi) 및 i 번째 제1 캐리 신호(CRi)를 출력하는 구성과 동일할 수 있다. 출력되는 신호의 개수만 다를 뿐 제2 출력부(OP2)의 구성은 실질적으로 제1 출력부(OP1)의 구성과 동일할 수도 있다.
제2 안정화부(SP2)는 g 번째 제2 주사 신호(BSCg)의 출력단 및 g 번째 제2 캐리 신호(BCRg)의 출력단을 방전하여 안정화 시킬 수 있다. 제2 안정화부(SP2)의 g 번째 제2 주사 신호(BSCg)의 출력단 및 g 번째 제2 캐리 신호(BCRg)의 출력단을 방전시키는 구성은 제1 안정화부(SP1)의 i 번째 기입 주사 신호(SCi)의 출력단 및 i 번째 샘플링 주사 신호(SSi)의 출력단을 방전시키는 구성과 동일할 수 있다.
그러나, 이에 한정되지 않고, 제2 안정화부(SP2)의 g 번째 제2 주사 신호(BSCg)의 출력단 및 g 번째 제2 캐리 신호(BCRg)의 출력단을 방전시키는 구성은 제1 안정화부(SP1)의 i 번째 기입 주사 신호(SCi)의 출력단 및 i 번째 제1 캐리 신호(CRi)의 출력단을 방전시키는 구성과 동일할 수도 있다. 방전 시키는 신호의 개수만 다를 뿐 제2 안정화부(SP2)의 구성은 실질적으로 제1 안정화부(SP1)의 구성과 동일할 수 있다.
제2 인버터부(IVP2)는 BQ노드(BQg)와 BQB노드(BQBg)의 전압을 반전시킬 수 있다. 제2 더미 입력부(DIP2)는 제3 신호(S3)를 BQB노드(BQBg)에 제공할 수 있다.
전술한 동작에 따라, 제1 및 제2 클럭 신호들(BCK1,BCK2)에 동기되어 제2 주사 신호들(BSCg-1,BSCg,BCSg+1,...,BSCk)이 생성될 수 있다.
도 22는 본 발명의 실시 예에 따른 표시 장치의 구동 방법을 설명하기 위한 순서도이다. 도 23은 도 22에 도시된 단계(300)의 세부적인 순서도이다. 도 24는 주파수가 가변되는 타이밍을 예시적으로 도시한 도면이다.
도 22를 참조하면, 단계(S100)에서, 영상이 입력되고, 단계(S200)에서, 화소들(PX)에 제1 주사 신호들(SC1~SCm,SS1~SSm) 및 데이터 전압들(Vd)이 인가될 수 있다. 따라서, 화소들(PX)이 발광할 수 있다.
단계(S300)에서 화소들(PX)에 제2 주사 신호들(BSC1~BSCk) 및 블랙 데이터 전압들(BLD)이 선택적으로 인가될 수 있다. 예를 들어, 제2 주사 신호들(BSC1~BSCk) 및 블랙 데이터 전압들(BLD)은 제1 주파수(FH)에서는 화소들(PX)에 인가되지 않고, 제2 주파수(FL)에서 화소들(PX)에 인가될 수 있다.
도 23 및 도 24를 참조하면, 도 1에 도시된 타이밍 컨트롤러(T-CON)는 제1 주파수(FH)에서 제2 주파수(FL)로 변경되는 시점을 검출할 수 있다. 예를 들어, 단계(S310)에서 타이밍 컨트롤러(T-CON)는 N 번째 프레임(또는 현재 프레임)의 블랭크 기간을 측정한 측정 기간을 기준 기간(REP)과 비교할 수 있다. 기준 기간(REP)은 제1 블랭크 기간(BP1)과 같은 기간으로 설정될 수 있다.
단계(S320)에서 타이밍 컨트롤러(T-CON)는 측정 기간과 기준 기간(REP)을 비교할 수 있다. 측정 기간이 제2 블랭크 기간(BP2)일 경우, 측정 기간이 기준 기간(REP)보다 클 수 있다. 이러한 경우, 타이밍 컨트롤러(T-CON)는 동작 주파수를 저주파수인 제2 주파수(FL)로 인식할 수 있다. 타이밍 컨트롤러(T-CON)는 측정 기간과 기준 기간(REP)의 비교 결과에 따라, N+1 번째 프레임(또는 다름 프레임)에서 제2 제어 신호(SCS2)를 선택적으로 출력할 수 있다.
측정 기간이 기준 기간(REP)보다 클 경우, 타이밍 컨트롤러(T-CON)는 제2 제어 신호(SCS2)를 제2 스테이지들(BST1~BSTk)에 출력할 수 있다. 따라서, 제2 스테이지들(BST1~BSTk)은 제2 주사 신호들(BSC1~BSCk)을 출력할 수 있다.
측정 기간이 기준 기간(REP)보다 클 경우, 단계(S330)에서, N+1 번째 프레임(또는 다름 프레임)에서 화소들(PX)에 제1 주사 신호들(SC1~SCm,SS1~SSm) 및 데이터 전압들(Vd)이 인가될 수 있다. 다음으로 단계(S340)에서, N+1 번째 프레임(또는 다름 프레임)에서 화소들(PX)에 제2 주사 신호들(BSC1~BSCk) 및 블랙 데이터 전압들(BLD)이 인가될 수 있다.
측정 기간이 기준 기간(REP)과 같을 경우, 타이밍 컨트롤러(T-CON)는 동작 주파수를 고주파수인 제1 주파수(FH)로 인식할 수 있다. 측정 기간이 기준 기간(REP)과 같을 경우, 타이밍 컨트롤러(T-CON)는 제2 제어 신호(SCS2)를 제2 스테이지들(BST1~BSTk)에 출력하지 않을 수 있다. 따라서, 제2 스테이지들(BST1~BSTk)은 제2 주사 신호들(BSC1~BSCk)을 출력하지 않을 수 있다.
이러한 경우, 단계(S350)에서, N+1 번째 프레임(또는 다름 프레임)에서 화소들(PX)에 제1 주사 신호들(SC1~SCm,SS1~SSm) 및 데이터 전압들(Vd)이 인가될 수 있다. 다음으로 단계(S360)에서, N+1 번째 프레임(또는 다름 프레임)에서 화소들(PX)에 제2 주사 신호들(BSC1~BSCk) 및 블랙 데이터 전압들(BLD)이 인가되지 않을 수 있다.
이러한 동작에 의해 저주파수인 제2 주파수(FL)로 구동되는 화소들(PX)의 휘도가 감소할 수 있다. 따라서, 고주파수인 제1 주파수(FH)로 구동되는 화소들(PX)과 제2 주파수(FL)로 구동되는 화소들(PX) 사이의 휘도차가 감소될 수 있다.
이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한, 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
DD: 표시 장치 DP: 표시 패널
PX: 화소 T-CON: 타이밍 컨트롤러
SDV: 주사 구동부 DDV: 데이터 구동부
SDV1,SDV2: 제1 및 제2 주사 구동부
ST1~STm: 제1 스테이지들 SC1~SCm,SS1~SSm: 제1 주사 신호들
BST1~BSTk: 제2 스테이지들 BSC1~BSCk: 제2 주사 신호들

Claims (20)

  1. 복수개의 제1 주사 라인들, 복수개의 제2 주사 라인들, 및 복수개의 데이터 라인들에 연결되고, 복수개의 행들로 배열된 복수개의 화소들;
    상기 제1 주사 라인들에 연결된 복수개의 제1 스테이지들;
    상기 제2 주사 라인들에 연결된 복수개의 제2 스테이지들; 및
    상기 데이터 라인들에 연결된 데이터 구동부를 포함하고,
    상기 제1 주사 라인들 각각은 상기 행들 중 대응하는 행에 배열된 화소들에 연결되고, 상기 제2 주사 라인들 각각은 상기 복수개의 행들 중 대응하는 8h개의 행들로 배열된 화소들 또는 상기 복수개의 행들 중 대응하는 16h개의 행들로 배열된 화소들에 공통으로 연결되고, h는 자연수인 표시 장치.
  2. 제 1 항에 있어서,
    상기 제2 주사 라인들의 개수는 상기 제1 주사 라인들의 개수보다 작고, 상기 제2 주사 라인들은, 상기 행들에서, 순차적으로 8h개의 행들 단위마다 화소들에 공통으로 연결되거나, 순차적으로 16h개의 행들 단위마다 화소들에 공통으로 연결되는 표시 장치.
  3. 제 1 항에 있어서,
    상기 제1 스테이지들은 제1 제어 신호에 응답하여 복수개의 제1 주사 신호들을 순차적으로 출력하고, 상기 제2 스테이지들은 제2 제어 신호에 응답하여 제2 주사 신호들을 순차적으로 출력하고,
    상기 제2 주사 신호들 중 첫 번째 제2 주사 신호는 8h 번째 행의 화소들에 인가되는 제1 주사 신호의 폴링 엣지에 동기되어 출력되는 표시 장치.
  4. 제 3 항에 있어서,
    상기 제1 주사 신호들 각각의 활성화 기간은 2H 기간이고, i+1 번째 주사 신호는 i번째 주사 신호와 1H 기간 중첩하고,
    상기 제2 주사 신호들 각각의 활성화 기간은 7H 기간이고, g+1 번째 블랙 주사 신호는 g 번째 주사 신호와 1H 기간 이격되고, g 및 i는 자연수인 표시 장치.
  5. 제 3 항에 있어서,
    상기 제1 제어 신호 및 상기 제2 제어 신호를 출력하는 타이밍 컨트롤러를 더 포함하고,
    상기 화소들은 표시 기간 및 블랭크 기간을 각각 포함하는 복수개의 프레임들로 구동되고,
    상기 타이밍 컨트롤러는 N 번째 프레임의 블랭크 기간을 측정한 측정 기간을 기준 기간과 비교하고, 상기 비교 결과에 따라, N+1 번째 프레임에서 상기 제2 제어 신호를 선택적으로 출력하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 타이밍 컨트롤러는 상기 측정 기간이 상기 기준 기간보다 클 경우, 상기 제2 제어 신호를 출력하는 표시 장치.
  7. 제 5 항에 있어서,
    상기 타이밍 컨트롤러는 상기 측정 기간이 상기 기준 기간과 같을 경우, 상기 제2 제어 신호를 출력하지 않는 표시 장치.
  8. 제 5 항에 있어서,
    상기 화소들은 제1 주파수 및 상기 제1 주파수보다 낮은 제2 주파수로 구동되고,
    상기 프레임들 중 상기 제1 주파수를 갖는 제1 프레임은,
    제1 표시 기간; 및
    제1 블랭크 기간을 포함하고,
    상기 프레임들 중 상기 제2 주파수를 갖는 제2 프레임은,
    상기 제1 표시 기간과 같은 기간으로 설정되는 제2 표시 기간; 및
    상기 제1 블랭크 기간보다 긴 제2 블랭크 기간을 포함하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 기준 기간은 상기 제1 블랭크 기간과 같은 기간으로 설정되는 표시 장치.
  10. 제 3 항에 있어서,
    상기 화소들은 상기 제1 주사 신호들에 응답하여 상기 데이터 라인들을 통해 데이터 전압들을 인가받아 발광하고, 상기 제2 주사 신호들에 응답하여 블랙 데이터 전압들을 인가받아 오프되는 표시 장치.
  11. 제 10 항에 있어서,
    상기 화소들 각각은, 제1 전압 및 상기 제1 전압보다 낮은 레벨을 갖는 제2 전압을 수신하여 발광되는 발광 소자를 포함하고,
    상기 블랙 데이터 전압들은 상기 제2 전압과 같은 레벨을 갖는 표시 장치.
  12. 제 11 항에 있어서,
    상기 제1 주사 신호들은 기입 주사 신호들 및 샘플링 주사 신호들을 포함하고,
    상기 화소들 각각은,
    상기 제1 전압을 수신하는 제1 전극, 상기 발광 소자의 애노드에 연결된 제2 전극, 및 제1 노드에 연결된 제어 전극을 포함하는 구동 소자;
    상기 제1 노드에 연결된 제1 전극 및 상기 애노드에 연결된 제2 전극을 포함하는 커패시터;
    상기 데이터 라인들 중 대응하는 데이터 라인에 연결된 제1 전극, 상기 제1 노드에 연결된 제2 전극, 및 상기 기입 주사 신호들 중 대응하는 기입 주사 신호를 수신하는 제어 전극을 포함하는 제1 스위칭 소자;
    기준 라인에 연결된 제1 전극, 상기 애노드에 연결된 제2 전극, 및 상기 샘플링 주사 신호들 중 대응하는 샘플링 주사 신호를 수신하는 제어 전극을 포함하는 제2 스위칭 소자; 및
    상기 제1 노드에 연결된 제1 전극, 상기 제2 전압을 수신하는 제2 전극, 및 상기 제2 주사 신호들 중 대응하는 제2 주사 신호를 수신하는 제어 전극을 포함하는 제3 스위칭 소자를 더 포함하는 표시 장치.
  13. 제 3 항에 있어서,
    상기 제1 스테이지들 각각은,
    제1 신호에 응답하여 선택된 캐리 신호를 충전하고, 제2 신호에 응답하여 Q노드에 연결되는 센싱 라인 선택부;
    이전단 제1 스테이지의 캐리 신호에 응답하여 상기 Q노드를 충전하고, 다음단 제1 스테이지의 캐리 신호에 응답하여 상기 Q노드를 방전하는 제1 입력부;
    상기 제1 제어 신호에 응답하여 상기 Q노드에 충전된 전압을 부스팅하고, 현재단 제1 스테이지의 제1 주사 신호를 출력하는 제1 출력부;
    상기 Q노드와 QB노드의 전압을 반전시키는 제1 인버터부; 및
    상기 QB노드의 전압에 응답하여 상기 제1 주사 신호의 출력단을 방전시키는 제1 안정화부를 포함하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 제2 스테이지들 각각은,
    이전단 제2 스테이지의 캐리 신호에 응답하여 BQ노드를 충전하고, 다음단 제2 스테이지의 캐리 신호에 응답하여 상기 BQ노드를 방전하는 제2 입력부;
    상기 제2 제어 신호에 응답하여 상기 BQ노드에 충전된 전압을 부스팅하고, 현재단 제2 스테이지의 제2 주사 신호를 출력하는 제2 출력부;
    상기 BQ노드와 BQB노드의 전압을 반전시키는 제2 인버터부; 및
    상기 BQB노드의 전압에 응답하여 상기 제2 주사 신호의 출력단을 방전시키는 제2 안정화부를 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 제2 입력부, 상기 제2 출력부, 상기 제2 인버터부, 및 상기 제2 안정화부는 상기 제1 입력부, 상기 제1 출력부, 상기 제1 인버터부, 및 상기 제1 안정화부와 각각 동일한 표시 장치.
  16. 화소들에 제1 주사 신호들 및 데이터 전압들을 인가하는 단계; 및
    상기 화소들에 제2 주사 신호들 및 블랙 데이터 전압들을 선택적으로 인가하는 단계를 포함하고,
    상기 화소들은 표시 기간 및 블랭크 기간을 각각 포함하는 복수개의 프레임들로 구동되고,
    상기 제2 주사 신호들 및 상기 블랙 데이터 전압들을 상기 화소들에 선택적으로 인가하는 단계는,
    N 번째 프레임의 블랭크 기간을 측정하는 단계;
    상기 블랭크 기간을 측정한 측정 기간을 기준 기간과 비교하는 단계; 및
    상기 비교 결과에 따라, N+1 번째 프레임에서 상기 제2 주사 신호들 및 상기 블랙 데이터 전압들을 상기 화소들에 선택적으로 인가하는 표시 장치의 구동 방법.
  17. 제 16 항에 있어서,
    상기 화소들은 복수개의 행들로 배열되고, 상기 제1 주사 신호들을 수신하는 복수개의 제1 주사 라인들, 상기 제2 주사 신호들을 수신하는 복수개의 제2 주사 라인들, 및 상기 데이터 전압들을 수신하는 복수개의 데이터 라인들에 연결되고,
    상기 제1 주사 라인들 각각은 상기 행들 중 대응하는 행에 배열된 화소들에 연결되고, 상기 제2 주사 라인들 각각은 상기 복수개의 행들 중 대응하는 8h개의 행들로 배열된 화소들 또는 상기 복수개의 행들 중 대응하는 16h개의 행들로 배열된 화소들에 공통으로 연결되는 표시 장치의 구동 방법.
  18. 제 16 항에 있어서,
    상기 비교 결과에 따라, 상기 제2 주사 신호들 및 상기 블랙 데이터 전압들을 상기 화소들에 선택적으로 인가하는 단계는,
    상기 측정 기간이 상기 기준 기간보다 클 경우, 상기 제2 주사 신호들 및 상기 블랙 데이터 전압들을 상기 화소들에 인가하는 단계; 및
    상기 측정 기간이 상기 기준 기간과 같을 경우, 상기 제2 주사 신호들 및 상기 블랙 데이터 전압들을 상기 화소들에 인가하지 않는 단계를 포함하는 표시 장치의 구동 방법.
  19. 제 16 항에 있어서,
    상기 제1 주사 신호들 각각의 활성화 기간은 2H 기간이고, i+1 번째 주사 신호는 i번째 주사 신호와 1H 기간 중첩하고,
    상기 제2 주사 신호들 각각의 활성화 기간은 7H 기간이고, g+1 번째 블랙 주사 신호는 g 번째 주사 신호와 1H 기간 이격되고, g 및 i는 자연수인 표시 장치의 구동 방법.
  20. 제 18 항에 있어서,
    상기 화소들은 제1 주파수 및 상기 제1 주파수보다 낮은 제2 주파수로 구동되고,
    상기 프레임들 중 상기 제1 주파수를 갖는 제1 프레임은,
    제1 표시 기간; 및
    제1 블랭크 기간을 포함하고,
    상기 프레임들 중 상기 제2 주파수를 갖는 제2 프레임은,
    상기 제1 표시 기간과 같은 기간으로 설정되는 제2 표시 기간; 및
    상기 제1 블랭크 기간보다 긴 제2 블랭크 기간을 포함하고,
    상기 기준 기간은 상기 제1 블랭크 기간과 같은 기간으로 설정되는 표시 장치 구동 방법.
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