CN108122523A - 栅极驱动电路和使用该栅极驱动电路的显示装置 - Google Patents

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Abstract

提供了一种栅极驱动电路和使用该栅极驱动电路的显示装置。所述栅极驱动电路包括具有多个级的移位寄存器。所述多个级中的一级包括第一晶体管，所述第一晶体管配置成给第一节点充电上所述级的高电压端子的第一电压电平。所述第一电压电平高于所述级的低电压端子的第二电压电平。所述级进一步包括控制电路，所述控制电路连接至所述第一晶体管。所述控制电路连接至所述高电压端子以及所述移位寄存器的前端级的输出端子。所述控制电路配置成控制所述第一晶体管，以将所述第一节点的电压增加至高于第三电压电平，所述第三电压电平比所述第一电压电平小所述第一晶体管的阈值电压。

Description

栅极驱动电路和使用该栅极驱动电路的显示装置
相关申请的交叉引用
本申请要求于2016年11月30日在韩国知识产权局提交的韩国专利申请No.10-2016-0162184以及于2016年12月29日在韩国知识产权局提交的韩国专利申请No.10-2016-0182533的优先权，在此援引所有这些申请作为参考。
技术领域
本发明涉及一种具有提高的响应速度和提高的输出信号稳定性的移位寄存器和使用该移位寄存器的显示装置。
背景技术
随着信息技术发展，显示装置的商业市场增大。诸如移动电话、平板电脑、导航(GPS)装置、笔记本电脑、电视、监视器和公共显示器之类的各种电子装置被广泛使用，对于显示装置的需求增加。显示装置的示例包括液晶显示装置和有机发光二极管显示器。
典型的显示装置包括用于显示图像的多个像素、以及控制多个像素透射光和/或发射光的驱动电路。驱动电路的至少一部分可配置为移位寄存器。
显示装置的驱动电路包括：给像素阵列的数据线提供数据信号的数据驱动电路、给像素阵列的栅极线(或扫描线)按顺序提供与数据信号同步的栅极信号(或扫描信号)的栅极驱动电路(或扫描驱动电路)、以及控制数据驱动电路和栅极驱动电路的时序控制器。
消费者和各种多媒体应用要求增加显示装置的屏幕分辨率。例如，虚拟现实(VR)装置或增强现实(AR)装置要求具有每英寸几千个像素的分辨率(PPI)，因而为了满足这种更高的分辨率应用，需要缩短驱动像素所需的时间。因此，显示装置需要更快，并且需要更稳定地提供在输出图像时使用的扫描信号。
多个像素的每一个可包括薄膜晶体管，薄膜晶体管响应于通过栅极线提供的栅极信号将数据线的电压提供至像素电极。栅极信号在栅极高电压(VGH)与栅极低电压(VGL)之间摆动。就是说，栅极信号表现为脉冲。
栅极高电压(VGH)设为高于形成在显示面板上的薄膜晶体管的阈值电压，栅极低电压(VGL)设为低于薄膜晶体管的阈值电压。像素的薄膜晶体管响应于栅极高电压而导通。
近来，随着显示装置被制造得更薄，正在开发与像素阵列一起将栅极驱动电路嵌入显示面板中的技术。如上所述嵌入显示面板中的栅极驱动电路被称为面板内栅极(gatein panel，GIP)驱动电路。在此，栅极驱动电路包括用于产生栅极信号的移位寄存器。移位寄存器包括以从属的方式彼此连接的多个级。多个级响应于起始信号产生输出并且根据移位时钟将输出传送至后端级。因此，栅极驱动电路按顺序驱动移位寄存器的多个级，以产生栅极信号(或级输出信号)。
上述移位寄存器包括将Q节点充电的第一晶体管、以及根据Q节点的信号将每个级的栅极信号充电的上拉晶体管。为了稳定地输出栅极信号，理想的是给上拉晶体管的栅极电极施加更高的电位。同时，第一晶体管给Q节点充电上从栅极高电压减小阈值电压的电位。然而，这可妨碍栅极信号的稳定输出。
因此，需要改善的控制以在每个级稳定地输出栅极信号。
发明内容
公开的实施方式涉及一种栅极驱动电路和使用该栅极驱动电路的显示装置。
在一个或多个实施方式中，一种栅极驱动电路，包括具有多个级的移位寄存器。所述多个级中的一级包括第一晶体管，所述第一晶体管配置成给所述级的第一节点充电上所述级的高电压端子的第一电压电平。所述第一电压电平高于所述级的低电压端子的第二电压电平。所述级进一步包括控制电路，所述控制电路连接至所述第一晶体管。所述控制电路进一步连接至所述高电压端子以及所述移位寄存器的前端级的输出端子。所述控制电路配置成控制所述第一晶体管，以在第一时间周期期间将所述第一节点的电压增加至高于第三电压电平。所述第三电压电平比所述第一电压电平小所述第一晶体管的阈值电压。
在一个或多个实施方式中，所述第一节点在所述第一时间周期和所述第一时间周期之后的第二时间周期期间分别具有第四电压电平和第五电压电平。所述第四电压电平高于所述第三电压电平，所述第五电压电平高于所述第四电压电平。
在一个或多个实施方式中，所述第五电压电平是(i)所述第四电压电平和(ii)所述第一电压电平与所述第二电压电平之间的差之和。
在一个或多个实施方式中，所述控制电路包括第一控制晶体管和第二控制晶体管。所述第一控制晶体管、所述第二控制晶体管和所述第一晶体管可通过共享所述级的第二节点而彼此连接。
在一个或多个实施方式中，所述第一控制晶体管响应于所述前端级的输出端子的输出信号将所述第二节点充电，并且所述第二控制晶体管在第三时间周期期间响应于所述移位寄存器的后端级的输出端子的输出信号将所述第二节点放电。在所述第一时间周期期间，所述第二节点的电压可高于所述第三电压电平。
在一个或多个实施方式中，所述控制电路进一步包括耦接在所述高电压端子与所述第二节点之间的第三控制晶体管。所述第三控制晶体管配置成控制所述第二节点在所述第二时间周期的一部分期间将所述第一晶体管截止，以减小在所述第二时间周期的所述一部分期间所述第一节点的放电。
在一个或多个实施方式中，所述控制电路进一步包括第一电容器，其中所述第一电容器的一个电极连接至所述第二节点并且所述第一电容器的另一个电极连接至所述第一节点。
在一个或多个实施方式中，在所述第二时间周期期间所述第二节点的电压等于或低于所述第一电压电平和所述第三控制晶体管的阈值电压之和。
在一个或多个实施方式中，所述第一控制晶体管和所述第三控制晶体管的每一个具有二极管连接结构。
在一个或多个实施方式中，所述级进一步包括上拉晶体管，所述上拉晶体管配置成在所述第二时间周期期间响应于所述第一节点的电压将所述级的输出端子充电，所述第一节点的电压在所述第二时间周期期间是所述第五电压电平。所述级可进一步包括耦接在所述级的输出端子与所述第一节点之间的第二电容器。
在此公开的一个或多个实施方式涉及一种具有多个级的移位寄存器。所述多个级中的一级包括耦接至显示面板的栅极线的第一晶体管。所述第一晶体管包括耦接至所述级的第一节点的栅极电极。所述级进一步包括第二晶体管，所述第二晶体管包括耦接至所述第一节点的源极电极和耦接至所述级的第二节点的栅极电极。第一电容器耦接在所述第二晶体管的源极电极与栅极电极之间。所述第二晶体管配置成响应于所述第二节点的电压控制所述第一节点的电压。所述控制电路包括耦接在所述第二节点与所述移位寄存器的前端级之间的第三晶体管。所述控制电路配置成接收所述移位寄存器的所述前端级的输出信号。所述输出信号在第一电压电平与低于所述第一电压电平的第二电压电平之间摆动。所述控制电路和所述第一电容器一起配置成响应于接收所述第一电压电平的所述前端级的输出信号，将所述第二节点的电压设为高于第三电压电平的第四电压电平。所述第三电压电平比所述第一电压电平小所述第三晶体管的阈值电压。
在一个或多个实施方式中，所述第三晶体管的栅极电极和漏极电极耦接至所述前端级，以接收所述输出信号，并且所述第三晶体管的源极电极耦接至所述第二节点。
在一个或多个实施方式中，通过所述第一电容器的电容耦合，所述第二节点的电压可被设为所述第四电压电平。所述第一电容器可以是所述第二晶体管的寄生电容器或所述第二晶体管的非寄生电容器。
在一个或多个实施方式中，第二电容器耦接在所述第一晶体管的栅极电极与所述第一晶体管的源极电极之间。所述第二晶体管可在第一时间周期期间将所述第二电容器充电，以将所述第一节点的电压设为所述第四电压电平。所述第一晶体管和所述第二电容器一起可在所述第一时间周期之后的第二时间周期期间将所述第一节点的电压增加至高于所述第四电压电平的第五电压电平。
在一个或多个实施方式中，所述控制电路进一步包括第四晶体管，所述第四晶体管具有耦接至所述第二节点的栅极电极和漏极电极、以及耦接至电源端子的源极电极。所述第四晶体管可配置成在所述第二时间周期期间将所述第一节点的电压保持在一范围内。
在一个或多个实施方式中，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管是n型晶体管。
在此公开的实施方式涉及一种包括在此公开的移位寄存器和显示面板的的显示装置。所述显示面板包括多个像素，其中所述多个像素的每一行耦接至相应栅极线。
本发明要实现的各个方面、用于实现这些方面的手段、以及上述本发明的效果未指定权利要求的必要特征，因而权利要求的范围不限于本发明的公开内容。
附图说明
将从下面结合附图的详细描述更清楚地理解本发明上述和其他的方面、特征和其他优点，其中：
图1是根据本发明一示例性实施方式的显示装置的示意性框图；
图2是根据本发明一示例性实施方式的第N级的电路图；
图3是图2中所示的第N级的示意性时序图；
图4A是根据一比较实施方式的第一晶体管；
图4B是图4A中所示的电路的驱动波形的示图；
图5A是根据本发明一示例性实施方式的电路的示图；
图5B是图5A中所示的电路的驱动波形的示图；
图6A是根据本发明一示例性实施方式的电路的示图；
图6B是图6A中所示的电路的驱动波形的示图；
图7是根据本发明一示例性实施方式的第N级的电路图。
具体实施方式
参照下文与附图一起描述的示例性实施方式，将更清楚地理解本发明的优点和特征及其实现方法。然而，本发明不限于在此公开的示例性实施方式，而是可以以各种形式实现。提供这些示例性实施方式是为了使所属领域的普通技术人员能够完全理解并实施在此的本发明构思和特征。
为了描述本发明的示例性实施方式而在附图中显示出的形状、尺寸、比例、角度、数量等仅仅是示例，本发明并不限于此。相同的参考标记一般在整个本申请中表示相同的要素。此外，在本发明下面的描述中，为了避免不必要地使本发明的主题模糊不清，可能省略特定技术的详细解释。在此使用的诸如“包括”、“具有”、和“由……组成”之类的术语一般旨在允许添加其他部件，除非这些术语使用了术语“仅”。任何单数元件的表达方式可包括多个该元件，除非有明确的说明。即使没有明确说明，部件仍被解释为包含通常的误差裕度或误差范围。
当使用诸如“在……上”、“在……上方”、“在……下方”和“在……之后”之类的术语描述两个部分之间的位置关系时，可在这两个部分之间设置一个或多个部分，除非这些术语使用了术语“紧接”或“直接”。当描述一部件“连接至”或“耦接至”另一部件时，应当理解为该部件直接连接或耦接至该另一部件，但可在这些部件之间“插入”另一部件，或者每个部件可经由另一部件“连接”或“耦接”。
尽管使用了术语“第一”、“第二”等描述各种部件，但这些术语仅仅是用于区分一个部件与其他部件。
为了便于描述而描绘了图中所示的每个部件的尺寸和厚度，本发明不限于图示的部件的尺寸和厚度。
下文中，将参照附图详细描述本发明的各示例性实施方式。
图1是根据本发明一示例性实施方式的显示装置的示意性框图。
参照图1，显示装置100包括显示面板110、时序控制器150、数据驱动器120、以及扫描驱动器130和140。
显示面板110包括与多条数据线DL和多条扫描线GL操作性地连接的多个像素PXL。显示面板110包括具有多个像素PXL的显示区域110A、以及在显示区域110A的外部形成各信号线或焊盘的非显示区域110B。显示面板110可实现为液晶显示器(LCD)、有机发光二极管显示器(OLED)、电泳显示器(EPD)等。
一个像素PXL包括连接至扫描线GL或数据线DL的至少一个晶体管、以及响应于经由晶体管提供的扫描信号和数据信号进行操作的像素电路。根据像素电路的构造，像素PXL可实现为用于液晶面板、有机发光显示面板等。
时序控制器150通过连接至其他电路的接收电路，诸如LVDS或TMDS接口接收时序信号，诸如垂直同步信号、水平同步信号、数据使能信号或点时钟。时序控制器150基于输入的时序信号产生控制数据驱动器120以及扫描驱动器130和140的操作时序的控制信号。
数据驱动器120可包括多个源极驱动集成电路(IC)。时序控制器150为源极驱动IC从提供数字视频数据RGB和源极时序控制信号DDC。源极驱动IC响应于源极时序控制信号DDC将数字视频数据RGB转换为伽马电压，以产生数据电压并且通过显示面板110的数据线DL提供数据电压。每个源极驱动IC可通过玻上芯片(chip on glass，COG)工艺或带式自动焊接(TAB)工艺连接至显示面板110的数据线DL。源极驱动IC可形成在显示面板110上，或者可形成在要连接至显示面板110的单独PCB(或其他类型的基板)上。
扫描驱动器130和140可包括电平转换器130和移位寄存器140。电平转换器130提高以晶体管-晶体管逻辑(TTL)电平，例如0V和3.3V之间的电平从时序控制器150输入的时钟信号CLK的电压电平中的至少一个，然后将提高的时钟信号提供至移位寄存器140。移位寄存器140可以以面板内栅极(GIP)方式如薄膜晶体管一样形成在显示面板110的非显示区域110B中。移位寄存器140由各级构成，各级根据时钟信号CLK和起始信号Vst进行操作以移位扫描信号，从而输出移位的扫描信号。移位寄存器140中包括的各级按顺序输出扫描信号。
扫描信号的电压在栅极高电压VGH与栅极低电压VGL之间摆动。在扫描信号通过级输出端子被输出为栅极高电压VGH的同时，显示面板110的像素根据相应的数据信号来透射光或发射光。之后，与发射光的像素对应的级的输出端子输出栅极低电压VGL，从而抑制与扫描线GL对应的数据信号流入发射光的像素中。
如上所述，级输出端子的扫描信号反复在特定时序处升高至栅极高电压VGH并且在特定时序处下降至栅极低电压VGL。此外，随着从栅极低电压VGL升高至栅极高电压VGH或者从栅极高电压VGH下降至栅极低电压VGL所需的时间减小，可获得适合于实现高分辨率的显示装置的具有稳定输出特性的扫描信号。将参照附图描述具有如上所述特性的移位寄存器。
移位寄存器140包括多个级。移位寄存器140可包括彼此连接的N(N是正整数)个级。多个级的每一个响应于起始信号端子VST的信号产生输出信号并且根据时钟信号端子CLK的信号将输出信号传输至后端级。因此，栅极驱动电路按顺序驱动移位寄存器140的多个级，以产生栅极信号。
图2是根据本发明一示例性实施方式的第N级的电路图。
如图2中所示，移位寄存器的第N级包括控制部CP(也成为“控制电路”)、第一到第五晶体管T1到T5、以及第一电容器C1。
第一晶体管T1根据控制部CP的控制信号进行切换(导通或截止)并且给Q节点Nq充电上高电位电压端子VDD的电位。第一晶体管T1的栅极、源极和漏极分别连接至公共节点Nc、Q节点Nq和高电位电压端子VDD。高电位电压端子VDD的电位可等于时钟信号的高电压或级输出信号的栅极高电压VGH。
第二晶体管T2根据后端级的输出端子，例如第N+2级输出端子Gout[n+2]的信号进行切换并且将Q节点Nq的电位放电至低电位电压端子VGL的电位。第二晶体管T2的栅极、源极和漏极分别连接至第N+2级输出端子Gout[n+2]、低电位电压端子VGL和Q节点Nq。在该情形中，低电位电压端子VGL的电位可等于时钟信号的低电压或级输出信号的栅极低电压。
第三晶体管T3根据第N-1时钟信号端子CLK[n-1]的信号进行切换。第三晶体管T3将Q节点Nq的电位放电至第N-1级输出端子Gout[n-1]的电位或者给Q节点Nq充电上第N-1级输出端子Gout[n-1]的电位。第三晶体管T3的栅极、源极和漏极分别连接至第N-1时钟信号端子CLK[n-1]、第N-1级输出端子Gout[n-1]和Q节点Nq。
第四晶体管T4根据Q节点Nq的信号进行切换并且将第N级输出端子Gout[n]充电上第N时钟信号端子CLK[n]的电位。第四晶体管T4的栅极、源极和漏极分别连接至Q节点Nq、第N级输出端子Gout[n]和第N时钟信号端子CLK[n]。
第五晶体管T5根据第N+2时钟信号端子CLK[n+2]的信号进行切换并且将第N级输出端子Gout[n]的电位放电至低电位电压端子VGL的电位。第五晶体管T5的栅极、源极和漏极分别连接至第N+2时钟信号端子CLK[n+2]、低电位电压端子VGL和第N级输出端子Gout[n]。
如图2中所示，控制部CP包括第一控制晶体管Ta和第二控制晶体管Tb。
第一控制晶体管Ta根据第N-2级输出端子Gout[n-2]的信号进行切换并且将公共节点Nc充电上第N-2级输出端子Gout[n-2]的电位。参照图2，第一控制晶体管Ta可具有其中栅极和漏极彼此连接的二极管连接结构。第一控制晶体管Ta的栅极和漏极连接至第N-2级输出端子Gout[n-2]，并且第一控制晶体管Ta的源极连接至公共节点Nc。
第二控制晶体管Tb根据第N+2级输出端子Gout[n+2]的信号进行切换并且将公共节点Nc放电。第二控制晶体管Tb的栅极、源极和漏极分别连接至第N+2级输出端子Gout[n+2]、低电位电压端子VGL和公共节点Nc。
如图2中所示，控制部CP可进一步包括第三控制晶体管Tc。
第三控制晶体管Tc根据公共节点Nc的信号(或电压)进行切换并且根据公共节点Nc的信号将公共节点Nc放电。参照图2，第三控制晶体管Tc可具有其中栅极和漏极彼此连接的二极管连接结构。在该情形中，第三控制晶体管Tc的栅极和漏极连接至公共节点Nc。第三控制晶体管Tc的源极连接至高电位电压端子VDD。
第一电容器C1的一个电极连接至Q节点Nq并且第一电容器C1的另一个电极连接至第N级输出端子Gout[n]。如此，第一电容器C1使Q节点Nq自举。
在一个或多个实施方式中，第N级包括n型晶体管而不具有任何p型晶体管。就是说，第一到第五晶体管T1到T5以及晶体管Ta、Tb、Tc可实现为n型晶体管。n型晶体管具有比p型晶体管更高的迁移率，由此使得移位寄存器的每个级比由p型晶体管实现的级更快地进行操作。
图3是图2中所示的第N级的示意性时序图。
将参照图3详细描述与图2中所示的第N级对应的电路的操作。图3中所示的时序图是显示波形的特定位置和宽度的简单图像，其仅仅是示例，本发明不限于此。
图3中所示的时钟信号是四相位信号，第一到第四时钟信号CLK1到CLK4形成为按顺序从高电压转换为低电压。时钟信号的高电压和低电压的电位可分别等于级输出信号的栅极高电压VGH和栅极低电压VGL。第一时钟信号CLK1具有与第二时钟信号CLK2交叠的周期，第二时钟信号CLK2具有与第三时钟信号CLK3交叠的周期，并且第三时钟信号CLK3具有与第四时钟信号CLK4交叠的周期。四相位时钟信号CLK1到CLK4可彼此交叠高电压周期的一半，但本发明不限于此。此外，在该示例性实施方式中，施加四相位时钟信号，但本发明不限于此。时钟信号CLK3可施加至图2的第N时钟信号端子CLK[n]；时钟信号CLK2可施加至图2的第N-1时钟信号端子CLK[n-1]；并且时钟信号CLK1可施加至图2的第N+2时钟信号端子CLK[n+2]。
当第N-2级输出端子Gout[n-2]的电位在预充电PC周期期间变为栅极高电压VGH时，第一控制晶体管Ta给公共节点Nc充电上栅极高电压VGH。在该情形中，栅极连接至公共节点Nc的第一晶体管T1导通，因而高电位电压端子VDD的电位被提供至Q节点Nq。Q节点Nq通过第一晶体管T1保持在栅极高电压VGH的周期是Q节点Nq的预充电PC周期。
同时，根据Q节点Nq的信号进行操作的第四晶体管T4在Q节点Nq的预充电PC周期期间导通。然而，因为第N时钟信号CLK[n](例如，CLK3)在预充电PC周期期间是栅极低电压VGL，所以第N级输出信号也保持在栅极低电压VGL。
当第N-2级输出端子Gout[n-2]的信号从栅极高电压VGH变为栅极低电压VGL时，第一控制晶体管Ta截止并且对公共节点Nc的充电停止。具体地说，当第N-2级输出端子Gout[n-2]的信号降至第一控制晶体管Ta的阈值电压以下时，对公共节点Nc的充电停止。这是因为由于第一控制晶体管Ta的栅极-源极电压Vgs变为等于第一控制晶体管Ta的阈值电压，所以第一控制晶体管Ta截止。
同时，当第N-1时钟信号端子CLK[n-1](例如，CLK2)的电位变为栅极高电压VGH时，栅极连接至第N-1时钟信号端子CLK[n-1]的第三晶体管T3导通。因此，输出为栅极高电压VGH的第N-1级输出端子Gout[n-1]的信号被提供至Q节点Nq。第N-1时钟信号端子CLK[n-1]的信号保持在栅极高电压VGH的前半段周期与Q节点Nq的预充电PC周期交叠。因此，在第一晶体管T1截止的较短周期期间，Q节点Nq可通过第三晶体管T3稳定地保持在栅极高电压VGH。
接下来，在第N-2级输出端子Gout[n-2]的信号从栅极高电压VGH下降以保持在栅极低电压VGL的自举BS周期的前半段期间，第四晶体管T4根据保持在栅极高电压VGH的Q节点Nq而保持导通。在该情形中，因为第N时钟信号端子CLK[n]的信号是栅极高电压VGH，所以第N级输出端子Gout[n]输出栅极高电压VGH。
同时，Q节点Nq的电位通过第一电容器C1升高。Q节点Nq的电位变为高于栅极高电压VGH的周期称为自举BS周期。
Q节点Nq的自举BS周期期间的电位变化可认为与电荷守恒定律有关。在自举BS周期期间，建立下面的等式。
[等式]
C(△Va-△Vb)＝CTFT(△Vb-△Vc)
在该等式中，C是第一电容器C1的静电电容，△Va是Q节点Nq的电位变化量，△Vb是第N级输出端子Gout[n]的电位变化量，CTFT是第四晶体管T4的寄生电容，△Vc是第N时钟信号的电位变化量。由于在Q节点Nq的自举BS周期期间△Vb与△Vc之间的差大约为零，结果，可以说△Va等于△Vb。因此，在自举BS周期期间Q节点Nq的电位可升高为高于栅极高电压VGH，如图3中所示。因为△Va的值等于△Vb的值，所以Q节点Nq的电位的变化量等于第N级输出端子Gout[n]的电位的变化量。因此，在自举BS周期期间，Q节点Nq的电位升高了差不多栅极高电压VGH与栅极低电压VGL之间的差。
晶体管的作用是将漏极的信号传输至源极。在没有Q节点Nq自举的情况下，第四晶体管T4的栅极-源极电压Vgs可等于或低于阈值电压Vth。因此，第四晶体管T4截止。然而，如图3中所示，当Q节点Nq自举BS以保持在高于栅极高电压VGH的电位时，第四晶体管T4能够导通更长时间。因此，可进一步提高第四晶体管T4的充电效率。此外，即使在特定时间之后(例如，在长期使用之后)第四晶体管T4劣化，因为高于栅极高电压VGH的电压施加至第四晶体管T4的栅极，所以导通周期仍可保持更长。因此，可通过自举Q节点Nq补偿第四晶体管T4的劣化。
接下来，由于第五晶体管T5根据第N+2时钟信号端子CLK[n+2](例如，CLK1)的信号导通，所以第N级输出端子Gout[n]的电位被放电。因此，第N级输出信号被输出为栅极低电压VGL。如此，自举BS周期结束，第N级输出信号保持在栅极低电压VGL。
在第N级的Q节点Nq的自举BS周期结束之后，第N级输出信号需要保持在栅极低电压VGL一直到下一帧为止。同时，一些外部噪声信号分量可混入公共节点Nc或Q节点Nq中。因此，在公共节点Nc或Q节点Nq处可出现脉动信号(ripple signal)，使得第四晶体管T4可能不希望地导通。结果，时钟信号的栅极高电压VGH可传输至第N级输出端子Gout[n]，使得可产生多个输出，以开启像素的两个或更多个行。多个输出是指其中在级输出信号需要保持在栅极低电压VGL的周期期间输出除栅极低电压VGL以外的其他电位电压的现象。
为了抑制上述多个输出，可如下采用新的电路设计。
例如，控制部CP的第二控制晶体管Tb与自举BS周期的结束时间同步地将公共节点Nc放电。当在自举BS周期之后第N+2级输出端子Gout[n+2]的信号从栅极低电压VGL变为栅极高电压VGH时，第二控制晶体管Tb将公共节点Nc的电位放电至低电位电压端子VGL的电位。如此，第二控制晶体管Tb可控制第一晶体管T1在自举BS周期之后不导通。
第二晶体管T2与第N+2级输出端子Gout[n+2]的信号同步地将Q节点Nq放电。如此，第四晶体管T4的操作可截止，可提前抑制多个输出。
同时，根据时钟信号的上升沿可在Q节点Nq中产生脉动信号。为了抑制这种脉动信号，第三晶体管T3与第N-1时钟信号同步周期性地将Q节点Nq放电。因此，可减少Q节点Nq的脉动信号的发生并且可减少级的多个输出。
参照图2，第一控制晶体管Ta可具有其中栅极和漏极彼此连接的二极管连接结构，以减少脉动信号的发生。当脉动信号流入具有二极管连接结构的晶体管的栅极中时，漏极-源极电压Vds可低于未配置有二极管连接结构的晶体管的漏极-源极电压。因此，可降低公共节点Nc中的脉动信号的发生概率。
同时，当晶体管导通时，由于栅极与源极之间的电位差更大，所以流过晶体管的电流也变得更大。就是说，由于更高的电压施加至栅极，所以可提高晶体管的效率。换句话说，由于图2中所示的第四晶体管T4的栅极-源极电压Vgs变得更高，所以栅极高电压VGH被充电至第N级输出端子Gout[n]的速率可更快。
再次参照上面的等式，已描述了△Va代表Q节点Nq的电位变化量，△Vb代表第N级输出端子Gout[n]的电位变化量，并且△Va的值等于△Vb的值。当升高范围固定时，升高之后的最大电位值由升高之前的最大电位值确定。在此，升高之前的Q节点Nq的最大电位值是在预充电PC周期期间Q节点Nq的最大电位值。因此，Q节点Nq的电压的升高范围是栅极高电压VGH与栅极低电压VGL之间的差值。就是说，在自举BS周期期间，Q节点Nq的电位从预充电PC周期期间的最大电位进一步升高差不多栅极高电压VGH与栅极低电压VGL之间的差值。就是说，可根据预充电PC周期期间的最大电位值确定自举BS周期期间的最大电位值。
将参照图4A到5B详细描述改进的移位寄存器。
图4A是根据一比较实施方式的电路图，图4B是图4A中所示的电路的驱动波形的示图。图5A是根据本发明一示例性实施方式的电路图，图5B是图5A中所示的电路的驱动波形的示图。
图4A图解了图2所示的移位寄存器的电路图中的不包括控制部CP的一部分。图5A图解了移位寄存器的包括控制部CP’的一部分。
在图4A的第一晶体管T1’中，栅极和漏极连接至第N-2级输出端子Gout[n-2]，并且第一晶体管T1’的源极连接至Q节点Nq。此外，在图5A的第一晶体管T1中，栅极连接至公共节点Nc，源极连接至Q节点Nq，并且漏极连接至高电位电压端子VDD。
参照图4A和4B，Q节点Nq的电位在预充电PC周期期间一直升高至Vq1并且在自举BS周期期间一直升高至Vq2。就是说，自举BS周期期间Q节点Nq的电位可从Vq1猛增，Vq1是预充电PC周期期间Q节点Nq的最大电位值。在该情形中，Vq1是从栅极高电压VGH减小第一晶体管T1’的阈值电压Vth而获得的电位值。
相比之下，参照图5A和5B，Q节点Nq的电位在预充电PC周期期间一直升高至Vq1’并且在自举BS周期期间一直升高至Vq2’。就是说，自举BS周期期间Q节点Nq的电位可从Vq1’猛增，Vq1’是预充电PC周期期间Q节点Nq的最大电位。
根据本发明示例性实施方式的移位寄存器包括控制部。图5A中所示的电路表示包括控制部CP’和第一晶体管T1的移位寄存器的一部分。参照图5A，控制部CP’具有连接至第一晶体管T1的栅极的公共节点Nc。公共节点Nc的电位在预充电PC周期期间通过第一控制晶体管Ta升高至栅极高电压VGH，并且Q节点Nq的电位通过第一晶体管T1也升高至栅极高电压VGH。
在一个方面中，公共节点Nc的电压可比栅极高电压VGH低第一控制晶体管Ta的阈值电压Vth。移位寄存器中包括的晶体管的阈值电压Vth可彼此相似。然而，由于第一晶体管T1的寄生电容Cgs导致的耦合效应可影响公共节点Nc。寄生电容Cgs可形成在第一晶体管T1的栅极与源极之间。寄生电容Cgs可将公共节点Nc的电位提高至Vc1电位。公共节点Nc被第一控制晶体管Ta充电，第一控制晶体管Ta的漏极连接至第N-2级输出端子Gout[n-2]。Q节点Nq被第一晶体管T1充电，第一晶体管T1的漏极连接至高电位电压端子VDD。因此，Q节点Nq被充电的时间可短于公共节点Nc被充电的时间。结果，Q节点Nq的电压超过公共节点Nc的电压。同时，电容器具有将两个末端电极之间的电压差保持恒定的特性。因此，Q节点Nq处升高的电压可通过耦合效应影响公共节点Nc。在该情形中，Vc1可高于栅极高电压VGH与第一控制晶体管Ta的阈值电压之间的差或者高于栅极高电压VGH。因此，可补偿公共节点Nc的电位。
由于公共节点Nc被补偿，所以第一晶体管T1的栅极-源极电压Vgs能够升高，并且相对于不包括控制部CP’的电路而言，Q节点Nq的预充电PC电压能够升高更多。结果，在自举BS开始的点处，Q节点Nq的信号的上升沿可更锋利地形成。Q节点Nq的信号越快升高至栅极高电压VGH，则图2的第四晶体管T4就能够越快地导通，使得可进一步提高移位寄存器的输出特性。
参照图4B和5B，在预充电PC周期期间，包括控制部CP’的移位寄存器的Q节点Nq的电位为Vq1’并且高于不具有控制部CP’的移位寄存器的Q节点Nq的电位Vq1。
当图2、5A和6A中所示的高电位电压端子VDD的信号恒定时，耦合效应可更加显著。例如，高电位电压端子VDD的信号可以是与级输出信号的栅极高电压VGH相等的恒定电压。图5A的移位寄存器是第一晶体管T1的漏极电极被施加高电位电压的情况下，当Q节点Nq开始短暂充电时的示例。在图5A的情形中，相对于其中第一晶体管T1的漏极电极连接至前端级输出的情形来说，第一晶体管T1的漏极-源极电压Vds可更大。因此，Q节点Nq可更快地充电并且在预定时间期间升高至足够的电位。此外，公共节点Nc的电位通过耦合效应可更快速且稳定地升高。因此，可缩短级输出信号到达栅极高电压VGH的时间，可提高移位寄存器的输出特性。
由于第一晶体管T1的寄生电容Cgs，公共节点Nc的电位可升高至Vc1。在该情形中，Vc1的大小可高于栅极高电压VGH的大小并且可根据第一晶体管T1的寄生电容Cgs的大小进一步升高。由于Vc1(其是公共节点的电位)的大小变得更高，所以可进一步增加Q节点Nq的最大预充电PC电位或最大自举BS电位。同时，当公共节点Nc的电位高于栅极高电压VGH和阈值电压Vth之和时，第一晶体管T1的栅极-源极电压Vgs可高于阈值电压Vth。因此，在自举BS周期期间，第一晶体管T1可导通，使得Q节点Nq的电位被放电至高电位电压端子VDD的电位。在该情形中，自举BS周期期间Q节点Nq的电位可从最大电位Vq2’逐渐降低，如图5B中所示。当在自举BS周期期间Q节点Nq的电位降低时，第四晶体管T4的栅极-源极电压Vgs也降低。结果，移位寄存器的输出特性可劣化。
图6A是根据本发明一示例性实施方式的电路图，图6B是图6A中所示的电路的驱动波形的示图。
图6A中所示的控制部CP与图2中所示的控制部CP相同。
第三控制晶体管Tc控制公共节点Nc的电位不超过特定电位。具体地说，当公共节点Nc的电位超过栅极高电压VGH和阈值电压Vth之和时，第三控制晶体管Tc导通，以将公共节点Nc放电。因此，第三控制晶体管Tc控制公共节点Nc的最大电位不超过栅极高电压VGH和阈值电压Vth之和。
第三控制晶体管Tc控制公共节点Nc的电位。此外，第三控制晶体管Tc控制第一晶体管T1在自举BS周期期间截止。结果，第三控制晶体管Tc防止Q节点Nq被放电。参照图6B，公共节点Nc的最大电位在预充电PC周期期间保持在Vc1’。此外，Q节点Nq的最大电位在自举BS周期期间保持在Vq2’并且大致被保持为平带电位(flat potential)。因此，Q节点Nq的电位稳定输出，使得移位寄存器的输出特性也是稳定的。
图7是根据本发明一示例性实施方式的第N级的电路图。
如图7中所示，移位寄存器的第N级包括控制部CP”、第一到第七晶体管T1”，T2到T7、以及第一电容器C1。控制部CP”包括第一控制晶体管Ta、第二控制晶体管Tb和第三控制晶体管Tc。控制部CP”可进一步包括第二电容器C2。
第一晶体管T1”根据公共节点Nc的电位(其是控制部CP”的输出信号)进行切换并且给Q节点Nq充电上高电位电压端子VDD的电位。此外，第一晶体管T1”的栅极连接至公共节点Nc，源极连接至Q节点Nq，并且漏极连接至高电位电压端子VDD。
第二晶体管T2根据第N+2进位输出端子CRY[n+2]的信号进行切换并且将Q节点Nq的电位放电至第二低电位电压端子VSS的电位。第二晶体管T2的栅极连接至第N+2进位输出端子CRY[n+2]，源极连接至第二低电位电压端子VSS，并且漏极连接至Q节点Nq。
第三晶体管T3根据第N-1时钟信号端子CLK[n-1]的信号进行切换。第三晶体管T3将Q节点Nq的电位放电至第N-1进位输出端子CRY[n-1]的电位或者给Q节点Nq充电上第N-1进位输出端子CRY[n-1]的电位。第三晶体管T3的栅极连接至第N-1时钟信号端子CLK[n-1]，源极连接至第N-1进位输出端子CRY[n-1]，并且漏极连接至Q节点Nq。
第四晶体管T4根据Q节点Nq的信号进行切换并且给第N级输出端子Gout[n]充电上第N时钟信号端子CLK[n]的电位。第四晶体管T4的栅极、源极和漏极分别连接至Q节点Nq、第N级输出端子Gout[n]和第N时钟信号端子CLK[n]。
第五晶体管T5根据第N+2时钟信号端子CLK[n+2]的信号进行切换并且将第N级输出端子Gout[n]的电位放电至第一低电位电压端子VGL的电位。在该情形中，第一低电位电压端子VGL的电位可等于图2中所示的低电位电压端子VGL的电位。第五晶体管T5的栅极、源极和漏极分别连接至第N+2时钟信号端子CLK[n+2]、第一低电位电压端子VGL和第N级输出端子Gout[n]。
第六晶体管T6根据Q节点Nq的信号进行切换并且给第N进位输出端子CRY[n]充电上第N时钟信号端子CLK[n]的电位。第六晶体管T6的栅极、源极和漏极分别连接至Q节点Nq、第N进位输出端子CRY[n]和第N时钟信号端子CLK[n]。
第七晶体管T7根据第N+2时钟信号端子CLK[n+2]的信号进行切换并且将第N进位输出端子CRY[n]的电位放电至第二低电位电压端子VSS的电位。在该情形中，第二低电位电压端子VSS的电位可低于级输出信号的栅极低电压。第七晶体管T7的栅极、源极和漏极分别连接至第N+2时钟信号端子CLK[n+2]、第二低电位电压端子VSS和第N进位输出端子CRY[n]。
第四晶体管T4和第六晶体管T6的栅极或者第五晶体管T5和第七晶体管T7的栅极可彼此连接。
第一电容器C1的一个电极连接至Q节点Nq并且其另一个电极连接至第N级输出端子Gout[n]。第一电容器C1在自举BS周期期间升高Q节点Nq的电位。
在Q节点Nq的自举BS周期期间，第N级输出端子Gout[n]和第N进位输出端子CRY[n]的每一个的最大电位是栅极高电压VGH。此外，在Q节点Nq的除自举BS周期以外的包括预充电PC周期的其他周期期间，第N级输出端子Gout[n]保持在第一低电位电压端子VGL的信号，并且第N进位输出端子CRY[n]保持在第二低电位电压端子VSS的信号。
可通过图7中所示的控制部CP”缩短第N级输出端子Gout[n]和第N进位输出端子CRY[n]的信号的上升沿时间。
控制部CP”包括第一控制晶体管Ta、第二控制晶体管Tb、第三控制晶体管Tc和第二电容器C2。
第一控制晶体管Ta根据第N-2进位输出端子CRY[n-2]的信号进行切换并且给公共节点Nc充电上第N-2进位输出端子CRY[n-2]的电位。第一控制晶体管Ta可具有其中栅极和漏极彼此连接的二极管连接结构。第一控制晶体管Ta的栅极和漏极连接至第N-2进位输出端子CRY[n-2]并且第一控制晶体管Ta的源极连接至公共节点Nc。
第二控制晶体管Tb根据第N+2进位输出端子CRY[n+2]的信号进行切换并且将公共节点Nc放电。第二控制晶体管Tb的栅极、源极和漏极分别连接至第N+2进位输出端子CRY[n+2]、第二低电位电压端子VSS和公共节点Nc。
第三控制晶体管Tc根据公共节点Nc的信号进行切换并且将公共节点Nc放电。第三控制晶体管Tc可具有其中栅极和漏极彼此连接的二极管连接结构。第三控制晶体管Tc的栅极和漏极连接至公共节点Nc且其源极连接至高电位电压端子VDD。
第二电容器C2的一个电极连接至公共节点Nc并且另一个电极连接至Q节点Nq。在预充电PC周期期间，公共节点Nc的电位可通过第二电容器C2升高并且可高于栅极高电压VGH。
与图2中所示的移位寄存器相比，图7中所示的移位寄存器使用进位输出信号作为移位寄存器的输入，而不是使用级输出信号。第N级输出端子Gout[n]的信号连接至第N行中的像素PXL，以驱动第N像素PXL中包括的晶体管。同时，第N进位输出端子CRY[n]的信号不连接至像素PXL，而是用作移位寄存器的输入。就是说，第N进位输出端子CRY[n]的信号连接在移位寄存器中。
如上所述，级输出信号连接至具有较大负载的显示区域110A，使得信号的上升沿或下降沿的斜度可不陡峭，并且与进位信号相比，级输出信号对外部噪声可不敏感。相比之下，进位信号连接到具有相对较小负载的移位寄存器中，使得信号的上升沿或下降沿的斜度陡峭，并且与级输出信号相比，进位信号对外部噪声敏感。因此，根据移位寄存器的输出特性的对象，级输出端子Gout和进位输出端子CRY之中的一个可施加至移位寄存器。
同时，图7中所示的移位寄存器包括多个低电位电压端子。如图7中所示，低电位电压端子分为两种，使得与像素PXL对应的级输出端子Gout配置为连接至第一低电位电压端子VGL，并且除级输出端子Gout之外的公共节点Nc或Q节点Nq可配置为连接至第二低电位电压端子VSS。第一低电位电压端子VGL可以是-12V，第二低电位电压端子VSS可以是比第一低电位电压端子VGL的电位低的-16V。
图2或7中所示的移位寄存器的构造不限于该示例。例如，图7中所示的多个低电位电压端子或进位信号可以以相同的方式应用于图2中所示的移位寄存器。具体地说，图2中所示的控制部CP可连接至进位输出端子CRY而不是连接至级输出端子Gout，并且控制部CP还可连接至第二低电位电压端子VSS而不是连接至低电位电压端子VGL。此外，图7中所示的控制部CP”可连接至级输出端子Gout而不是连接至进位输出端子CRY，并且控制部CP”还可连接至第一低电位电压端子VGL而不是连接至第二低电位电压端子VSS。
在图2和7所示的移位寄存器中，第一晶体管T1和T1”以及第三控制晶体管Tc连接至高电位电压端子VDD，但本发明不限于此。例如，图2和7中所示的第一晶体管T1和T1”或第三控制晶体管Tc可连接至与第一控制晶体管Ta连接的第N级输出端子Gout[n]或第N进位输出端子CRY[n]，而不是连接至高电位电压端子VDD。
参照图7，控制部CP”可进一步包括第二电容器C2。在第一晶体管T1”中，栅极和源极或者栅极和漏极可彼此不交叠或者可利用位于其间的具有低介电常数的材料彼此分隔开。因此，可在第一晶体管T1”的栅极与源极之间形成非常小的寄生电容Cgs。在该情形中，由于第一晶体管T1”的寄生电容Cgs导致的耦合效应微不足道，使得公共节点Nc的电位在预充电PC周期期间可不受耦合效应影响。因此，图7中所示的控制部CP”可进一步包括第二电容器C2，以在预充电PC周期期间充分增加公共节点Nc的电位。同时，第二电容器C2的电容可根据第一晶体管T1”的设计以及移位寄存器的输出特性而变化，其可以是几fF(毫微微法拉)到几百fF。
同时，根据本发明示例性实施方式的控制部CP、CP’和CP”可减小第一晶体管T1或T1”的劣化。参照图4A，第一晶体管T1’不连接至控制部。当第一晶体管T1’在自举BS周期期间截止时，源极与漏极之间的电位差△V1大约等于低电位电压端子VGL的电位与Vq2的电位之间的差。相比之下，当连接至控制部CP、CP’和CP”的第一晶体管T1和T1”截止时，源极与漏极之间的电位差可减小至大约△V1的一半。图5B或6B显示了当第一晶体管T1和T1”在自举BS周期期间截止时，源极与漏极之间的电位差△V2可大约是△V1的一半。因此，控制部CP、CP’和CP”控制公共节点Nc的电位，以减小第一晶体管T1和T1”的结应力(junctionstress)。
本发明的示例性实施方式还能够如下描述：
在一个或多个实施方式中，一种栅极驱动电路，包括具有多个级的移位寄存器。所述多个级中的一级包括第一晶体管，所述第一晶体管配置成给所述级的第一节点充电上所述级的高电压端子的第一电压电平。所述第一电压电平高于所述级的低电压端子的第二电压电平。所述级进一步包括控制电路，所述控制电路连接至所述第一晶体管。所述控制电路进一步连接至所述高电压端子以及所述移位寄存器的前端级的输出端子。所述控制电路配置成控制所述第一晶体管，以在第一时间周期期间将所述第一节点的电压增加至高于第三电压电平。所述第三电压电平比所述第一电压电平小所述第一晶体管的阈值电压。
在一个或多个实施方式中，所述第一节点在所述第一时间周期和所述第一时间周期之后的第二时间周期期间分别具有第四电压电平和第五电压电平。所述第四电压电平高于所述第三电压电平，所述第五电压电平高于所述第四电压电平。
在一个或多个实施方式中，所述第五电压电平是(i)所述第四电压电平和(ii)所述第一电压电平与所述第二电压电平之间的差之和。
在一个或多个实施方式中，所述控制电路包括第一控制晶体管和第二控制晶体管。所述第一控制晶体管、所述第二控制晶体管和所述第一晶体管可通过共享所述级的第二节点而彼此连接。
在一个或多个实施方式中，所述第一控制晶体管响应于所述前端级的输出端子的输出信号将所述第二节点充电，并且所述第二控制晶体管在第三时间周期期间响应于所述移位寄存器的后端级的输出端子的输出信号将所述第二节点放电。在所述第一时间周期期间，所述第二节点的电压可高于所述第三电压电平。
在一个或多个实施方式中，所述控制电路进一步包括耦接在所述高电压端子与所述第二节点之间的第三控制晶体管。所述第三控制晶体管配置成控制所述第二节点在所述第二时间周期的一部分期间将所述第一晶体管截止，以减小在所述第二时间周期的所述一部分期间所述第一节点的放电。
在一个或多个实施方式中，所述控制电路进一步包括第一电容器，其中所述第一电容器的一个电极连接至所述第二节点并且所述第一电容器的另一个电极连接至所述第一节点。
在一个或多个实施方式中，在所述第二时间周期期间所述第二节点的电压等于或低于所述第一电压电平和所述第三控制晶体管的阈值电压之和。
在一个或多个实施方式中，所述第一控制晶体管和所述第三控制晶体管的每一个具有二极管连接结构。
在一个或多个实施方式中，所述级进一步包括上拉晶体管，所述上拉晶体管配置成在所述第二时间周期期间响应于所述第一节点的电压将所述级的输出端子充电，所述第一节点的电压在所述第二时间周期期间是所述第五电压电平。所述级可进一步包括耦接在所述级的输出端子与所述第一节点之间的第二电容器。
在此公开的一个或多个实施方式涉及一种具有多个级的移位寄存器。所述多个级中的一级包括耦接至显示面板的栅极线的第一晶体管。所述第一晶体管包括耦接至所述级的第一节点的栅极电极。所述级进一步包括第二晶体管，所述第二晶体管包括耦接至所述第一节点的源极电极和耦接至所述级的第二节点的栅极电极。第一电容器耦接在所述第二晶体管的源极电极与栅极电极之间。所述第二晶体管配置成响应于所述第二节点的电压控制所述第一节点的电压。控制电路包括耦接在所述第二节点与所述移位寄存器的前端级之间的第三晶体管。所述控制电路配置成接收所述移位寄存器的所述前端级的输出信号。所述输出信号在第一电压电平与低于所述第一电压电平的第二电压电平之间摆动。所述控制电路和所述第一电容器一起配置成响应于接收所述第一电压电平的所述前端级的输出信号，将所述第二节点的电压设为高于第三电压电平的第四电压电平。所述第三电压电平比所述第一电压电平小所述第三晶体管的阈值电压。
在一个或多个实施方式中，所述第三晶体管的栅极电极和漏极电极耦接至所述前端级，以接收所述输出信号，并且所述第三晶体管的源极电极耦接至所述第二节点。
在一个或多个实施方式中，通过所述第一电容器的电容耦合，所述第二节点的电压可被设为所述第四电压电平。所述第一电容器可以是所述第二晶体管的寄生电容器或所述第二晶体管的非寄生电容器。
在一个或多个实施方式中，第二电容器耦接在所述第一晶体管的栅极电极与所述第一晶体管的源极电极之间。所述第二晶体管可在第一时间周期期间将所述第二电容器充电，以将所述第一节点的电压设为所述第四电压电平。所述第一晶体管和所述第二电容器一起可在所述第一时间周期之后的第二时间周期期间将所述第一节点的电压增加至高于所述第四电压电平的第五电压电平。
在一个或多个实施方式中，所述控制电路进一步包括第四晶体管，所述第四晶体管具有耦接至所述第二节点的栅极电极和漏极电极、以及耦接至电源端子的源极电极。所述第四晶体管可配置成在所述第二时间周期期间将所述第一节点的电压保持在一范围内。
在一个或多个实施方式中，所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管是n型晶体管。
在此公开的实施方式涉及一种包括在此公开的移位寄存器和显示面板的的显示装置。所述显示面板包括多个像素，其中所述多个像素的每一行耦接至相应栅极线。
尽管已参照附图详细描述了本发明的示例性实施方式，但本发明并不限于此，在不背离本发明的技术构思的情况下，本发明可以以许多不同的形式实施。因此，提供本发明的示例性实施方式仅是为了举例说明的目的，而不旨在限制本发明的技术构思。本发明的技术构思的范围不限于此。因此，应当理解上述示例性实施方式在所有方面都是举例说明性的，并不限制本发明。应当基于随后的权利要求解释本发明的保护范围，其等同范围内的所有技术构思都应解释为落入本发明的范围内。

Claims (20)

1.一种具有多个级的移位寄存器，所述多个级中的一级包括：
第一晶体管，所述第一晶体管配置成给所述级的第一节点充电上所述级的高电压端子的第一电压电平，所述第一电压电平高于所述级的低电压端子的第二电压电平；和
控制电路，所述控制电路连接至所述第一晶体管、所述高电压端子、以及所述移位寄存器的前端级的输出端子，所述控制电路配置成控制所述第一晶体管，以在第一时间周期期间将所述第一节点的电压增加至高于第三电压电平，所述第三电压电平比所述第一电压电平小所述第一晶体管的阈值电压。
2.根据权利要求1所述的移位寄存器，其中所述第一节点在所述第一时间周期和所述第一时间周期之后的第二时间周期期间分别具有第四电压电平和第五电压电平，并且其中所述第四电压电平高于所述第三电压电平，所述第五电压电平高于所述第四电压电平。
3.根据权利要求2所述的移位寄存器，其中所述第五电压电平是(i)所述第四电压电平和(ii)所述第一电压电平与所述第二电压电平之间的差之和。
4.根据权利要求2所述的移位寄存器，
其中所述控制电路包括第一控制晶体管和第二控制晶体管，并且
其中所述第一控制晶体管、所述第二控制晶体管和所述第一晶体管通过共享所述级的第二节点而彼此连接。
5.根据权利要求4所述的移位寄存器，
其中所述第一控制晶体管响应于所述前端级的输出端子的输出信号将所述第二节点充电，并且
其中所述第二控制晶体管在第三时间周期期间响应于所述移位寄存器的后端级的输出端子的输出信号将所述第二节点放电。
6.根据权利要求5所述的移位寄存器，其中在所述第一时间周期期间，所述第二节点的电压高于所述第三电压电平。
7.根据权利要求5所述的移位寄存器，其中所述控制电路进一步包括耦接在所述高电压端子与所述第二节点之间的第三控制晶体管，所述第三控制晶体管控制所述第二节点在所述第二时间周期的一部分期间将所述第一晶体管截止，以减小在所述第二时间周期的所述一部分期间所述第一节点的放电。
8.根据权利要求7所述的移位寄存器，其中所述控制电路进一步包括第一电容器，所述第一电容器的一个电极连接至所述第二节点并且所述第一电容器的另一个电极连接至所述第一节点。
9.根据权利要求7所述的移位寄存器，其中在所述第二时间周期期间所述第二节点的电压等于或低于所述第一电压电平和所述第三控制晶体管的阈值电压之和。
10.根据权利要求7所述的移位寄存器，其中所述第一控制晶体管和所述第三控制晶体管的每一个具有二极管连接结构。
11.根据权利要求2所述的移位寄存器，其中所述级进一步包括：
上拉晶体管，所述上拉晶体管配置成在所述第二时间周期期间响应于所述第一节点的电压将所述级的输出端子充电，所述第一节点的电压在所述第二时间周期期间是所述第五电压电平。
12.根据权利要求11所述的移位寄存器，进一步包括：
耦接在所述级的输出端子与所述第一节点之间的第二电容器。
13.一种具有多个级的移位寄存器，所述多个级中的一级包括：
耦接至显示面板的栅极线的第一晶体管，所述第一晶体管包括耦接至所述级的第一节点的栅极电极；
第二晶体管，所述第二晶体管包括耦接至所述第一节点的源极电极和耦接至第二节点的栅极电极，所述第二晶体管配置成响应于所述级的所述第二节点的电压控制所述第一节点的电压，第一电容器耦接在所述第二晶体管的源极电极与栅极电极之间；和
控制电路，所述控制电路包括耦接在所述第二节点与所述移位寄存器的前端级之间的第三晶体管，所述控制电路配置成接收所述移位寄存器的所述前端级的输出信号，所述输出信号在第一电压电平与低于所述第一电压电平的第二电压电平之间摆动，所述控制电路和所述第一电容器一起配置成响应于接收所述第一电压电平的所述前端级的输出信号，将所述第二节点的电压设为高于第三电压电平的第四电压电平，所述第三电压电平比所述第一电压电平小所述第三晶体管的阈值电压。
14.根据权利要求13所述的移位寄存器，其中所述第三晶体管的栅极电极和漏极电极耦接至所述前端级，以接收所述输出信号，并且所述第三晶体管的源极电极耦接至所述第二节点。
15.根据权利要求13所述的移位寄存器，其中所述第一电容器是所述第二晶体管的寄生电容器，通过所述第一电容器的电容耦合，所述第二节点的电压被设为所述第四电压电平。
16.根据权利要求13所述的移位寄存器，其中所述第一电容器是所述第二晶体管的非寄生电容器，通过所述第一电容器的电容耦合，所述第二节点的电压被设为所述第四电压电平。
17.根据权利要求13所述的移位寄存器，进一步包括：
第二电容器，所述第二电容器耦接在所述第一晶体管的栅极电极与所述第一晶体管的源极电极之间，
其中：
所述第二晶体管在第一时间周期期间将所述第二电容器充电，以将所述第一节点的电压设为所述第四电压电平，并且
所述第一晶体管和所述第二电容器一起在所述第一时间周期之后的第二时间周期期间将所述第一节点的电压增加至高于所述第四电压电平的第五电压电平。
18.根据权利要求17所述的移位寄存器，其中所述控制电路进一步包括第四晶体管，所述第四晶体管具有耦接至所述第二节点的栅极电极和漏极电极、以及耦接至电源端子的源极电极，所述第四晶体管配置成在所述第二时间周期期间将所述第一节点的电压保持在一范围内。
19.根据权利要求18所述的移位寄存器，其中所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管是n型晶体管。
20.一种显示装置，包括：
包括多个像素的显示面板，所述多个像素的每一行耦接至相应栅极线；和
包括多个级的移位寄存器，所述多个级中的一级包括：
耦接至所述显示面板的相应栅极线的第一晶体管，所述第一晶体管包括耦接至所述级的第一节点的栅极电极；
第二晶体管，所述第二晶体管包括耦接至所述第一节点的源极电极和耦接至第二节点的栅极电极，所述第二晶体管配置成响应于所述第二节点的电压控制所述第一节点的电压，第一电容器耦接在所述第二晶体管的源极电极与栅极电极之间；和
控制电路，所述控制电路包括耦接在所述第二节点与所述移位寄存器的前端级之间的第三晶体管，所述控制电路配置成接收所述移位寄存器的所述前端级的输出信号，所述输出信号在第一电压电平与低于所述第一电压电平的第二电压电平之间摆动，所述控制电路和所述第一电容器一起配置成响应于接收所述第一电压电平的所述前端级的输出信号，将所述第二节点的电压设为高于第三电压电平的第四电压电平，所述第三电压电平比第一电压电平小所述第三晶体管的阈值电压。
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