KR20230004040A - 게이트 구동 회로 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

본 발명은 게이트 구동 회로(GIP)를 이루는 박막 트랜지스터(TFT)에서 산화물(Oxide) 소자 산포로 인한 열화에 따라 게이트 소스 간 문턱 전압(Vth)이 마이너스(-) 쉬프트(shift) 되어도 누설 전류(leakage current)나 구동 불량이 발생되지 않도록 하는, 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.
이를 실현하기 위해, 본 명세서의 실시예는, 풀업 트랜지스터를 제어하기 위한 제1 노드(Q 노드), 풀다운 트랜지스터를 제어하기 위한 제2 노드(QB 노드) 이외에 게이트 소스 간 문턱 전압이 마이너스(-) 쉬프트 되어도 게이트 소스 간의 전압에 의해 TFT가 턴 온 되지 않도록 제어하기 위한 제3 노드(Qh 노드)를 형성하는 게이트 구동 회로를 포함하는 표시 장치를 제공할 수 있다.
따라서, 본 명세서의 실시예에 따르면, TFT의 문턱 전압이 마이너스(-) 쉬프트 되어도 턴 온 되지 않게 됨에 따라 산화물 소자 산포에 의한 불량을 개선하는 효과가 있다.

Description

게이트 구동 회로 및 이를 포함하는 표시 장치{Gate driving circuit and display device including the gate driving circuit}
본 발명은 표시 장치의 게이트 구동 회로를 이루는 박막 트랜지스터에서 산화물(Oxide) 소자 산포로 인한 열화에 따라 게이트 소스 간 문턱 전압(Vth)이 마이너스(-) 쉬프트(shift) 되어도 누설 전류(leakage current)나 구동 불량이 발생되지 않도록 하는 게이트 구동 회로 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치의 경우, 게이트 구동 회로의 쉬프트 레지스터를 구성하는 박막 트랜지스터(Thin Film Transistor, 이하 "TFT"라 함)를 디스플레이 패널의 기판에 내장하는 GIP(gate in panel) 방식이 적용되고 있다.
GIP 방식의 쉬프트 레지스터를 구성하는 TFT는 표시 패널에 형성된 각 화소의 TFT에 게이트 펄스를 공급하는 역할을 한다. 따라서, 이동도, 누설 전류 등과 같은 기본적인 TFT의 특성뿐만 아니라, 장기간 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다.
게이트 구동 회로의 게이트 쉬프트 레지스터는 다수의 박막트랜지스터들(TFT)을 포함하는 스테이지들을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력을 순차적으로 발생한다.
스테이지들 각각은 풀업 트랜지스터(Pull-up transistor)를 제어하기 위한 Q 노드, 풀다운 트랜지스터(Pull-down transistor)를 제어하기 위한 Q bar(이하 QB) 노드를 포함한다. 또한, 스테이지들 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호 및 클럭신호에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다.
전술한 게이트 쉬프트 레지스터는 산화물(Oxide) 소자 산포로 인한 열화에 따라 TFT의 문턱 전압(Vth)이 마이너스(-) 쉬프트(shift) 되었을 때 GIP 구동 불량이 발생하는 문제점이 있다.
즉, 게이트 쉬프트 레지스터에서 Q 노드에 연결된 스위칭 TFT는 QB 노드의 하이(High) 신호 구간에서 턴 온(Turn on)되어 Q 노드를 로우(Low) 레벨 상태로 유지하는데, 이 때 문턱 전압(Vth)이 마이너스(-) 쉬프트(shift) 되는 경우에, QB 노드의 로우(Low) 신호 구간에서도 턴 온(Turn on) 되어 Q 노드에 누설 전류가 발생하게 된다.
또한, 게이트 쉬프트 레지스터에서 Q 노드의 출력단에 연결된 스위칭 TFT는 Q 노드의 하이(High) 신호 구간에서 클럭(Clock) 전압의 인가 시에 게이트 전압을 출력하는데, 이 때 문턱 전압(Vth)이 마이너스(-) 쉬프트(shift) 되는 경우에, Q 노드의 로우(Low) 신호 구간에서도 턴 온(Turn on) 되어 게이트 출력의 클럭 드롭(Vg_out CLK Drop) 및 커플링(Coupling)으로 게이트 멀티 출력(Gate Multi Output)이 발생하여 신뢰성 특성이 저하되는 문제점이 있었다.
또한, 각 스테이지 내의 QB 노드와 저전위 전압의 입력단자 사이에 접속된 방전 TFT에 쉬프트 방향전환 신호 인가 후 플로팅 됨으로써, 방전 TFT의 게이트 전극을 플로팅 시킨다. 플로팅 된 게이트 전극에는 게이트 쉬프트 레지스터의 동작 과정에서 누설 전하들이 쌓이게 되고, 그 결과 게이트-소스 간 전압이 문턱전압을 초과하여 턴-오프 상태로 유지되어야 할 방전 TFT가 비 정상적으로 턴-온 되게 된다. 이 경우, 스테이지의 출력이 로우 레벨로 유지되어야 할 기간에서 QB 노드는 풀다운 트랜지스터를 턴-온 시킬 수 있는 레벨로 충분히 충전되지 못하고, 그 결과 출력신호는 게이트 로우 레벨로 유지되지 못하고 점점 상승하게 된다. 또한, 누설 전하들로 인한 게이트-바이어스 스트레스에 의해 방전 TFT의 열화가 가속화되어 게이트 쉬프트 레지스터의 수명이 짧아진다.
또한, 장기 구동 시 QB를 차징(Charging) 시켜주는 TFT의 열화로 QB 노드의 차징 특성이 저하되며, TFT 특성 열화로 QB 노드의 차징 타임(Charging Time)이 증가되어 특성이 저하되어서 QB 노드가 풀 차징(Full Charging) 되는 시점까지 소요되는 시간이 길어지게 된다. QB 노드가 풀 차징 되기 전 시점에 Q 노드에 리플(Ripple)이 발생하면 QB 노드의 전압이 크게 흔들려 내부 파형 특성이 저하되는 문제점이 있었다.
이에, 본 명세서의 발명자는 전술한 문제점을 해결하기 위해, 표시 장치에서 게이트 구동 회로를 이루는 박막 트랜지스터에서 산화물(Oxide) 소자 산포로 인한 열화에 따라 게이트 소스 간 문턱 전압(Vth)이 마이너스(-) 쉬프트(shift) 되어도 누설 전류(leakage current)나 구동 불량이 발생되지 않도록 하는 표시 장치의 게이트 구동 회로를 발명하였다.
상기한 본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 명세서의 일 실시예에 따른 게이트 구동 회로를 제공할 수 있다. 상기 게이트 구동 회로는, 게이트 펄스를 출력하는 복수의 스테이지를 포함하고, 하나의 스테이지는 고전위 구동 전압 배선(VDD)에 연결되어 Q 노드의 전압을 제어하는 TFT를 복수로 구비하는 제1 스위칭부, 저전위 구동 전압 배선(VSS)에 연결되어 QB 노드의 전압을 제어하는 TFT를 복수로 구비하는 제2 스위칭부, 제1 스위칭부와 제2 스위칭부를 연결하는 제3 노드(Qh 노드), 및 Q 노드의 전압 또는 QB 노드의 전압을 출력하는 출력부를 포함하고, 상기 출력부는 서로 분리된 클럭 라인(CLK)과 제n-4 캐리 라인(CRY[n-4])이 각각 연결되고, Q 노드의 전압 또는 QB 노드의 전압을 게이트 출력 라인(Gout[n])으로 출력하고, 캐리 신호를 캐리 출력 라인(CRY[n])으로 출력할 수 있다.
이 경우에, 출력부에 클럭 라인(CLK)과 제n-4 캐리 라인(CRY[n-4])이 각각 별도로 연결되고, 제n-4 캐리 라인(CRY[n-4])의 로우(Low) 전압이 클럭 라인(CLK)의 로우(Low) 전압보다 더 낮은 상태에서, 각 TFT의 문턱 전압(Vth)이 마이너스(-) 쉬프트(shift) 되어도, Qh 노드를 통해 각 TFT의 게이트 소스 간의 전압이 일정 이하로 제어될 수 있다.
따라서, 각 TFT의 문턱 전압이 마이너스 쉬프트 되어도 각 TFT가 동작되지 않게 됨에 따라, Q 노드의 누설(leakage)을 방지하고, 출력부의 클럭 드롭(CLK Drop) 및 커플링(Coupling)을 방지할 수 있다.
또한, 본 명세서의 일 실시예에 따른 표시 장치를 제공할 수 있다. 상기 표시 장치는, 복수의 게이트 배선 및 복수의 데이터 배선의 교차 영역에 형성되는 서브 화소들을 포함하는 표시 패널의 일측 또는 양측에 게이트 구동 회로가 배치되어 복수의 게이트 배선 각각에 게이트 펄스를 공급하되, 제1 노드(Q)의 전압을 제어하는 제1 스위칭부, 제2 노드(QB)의 전압을 제어하는 제2 스위칭부, 제1 스위칭부와 상기 제2 스위칭부를 라인에 의해 연결하는 제3 노드(Qh), 및 제1 노드(Q)의 전압 또는 제2 노드(QB)의 전압을 게이트 출력 라인(Gout[n])으로 출력하고 캐리 신호를 캐리 출력 라인(CRY[n])으로 출력하는 출력부를 통하여 공급하되, 제n-4 캐리 라인(CRY[n-4])의 로우(Low) 전압이 클럭 라인(CLK)의 로우(Low) 전압보다 더 낮은 상태에서 공급할 수 있다.
따라서, 한 주기의 스캔 동작 후에 Q 노드의 잔류 전원이 남지 않고, QB 노드의 잔류 전원이 남지 않게 됨에 따라, 다음 주기의 스캔 동작을 안정되게 실행할 수 있다.
본 발명의 실시 예에 따르면, 표시 장치의 게이트 구동 회로를 이루는 박막 트랜지스터에서 산화물(Oxide) 소자 산포로 인한 열화에 따른 구동계 불량을 개선할 수 있다.
또한, 본 발명에 의하면, 표시 장치에서 박막 트랜지스터의 열화에 따라 게이트 소스 간 문턱 전압(Vth)이 마이너스(-) 쉬프트(shift) 되어도 누설 전류(leakage current)나 구동 불량이 발생되지 않는 효과가 있다.
또한, 본 발명에 의하면, 표시 장치의 게이트 구동 회로에서 Q 노드의 전압을 제어하는 제1 스위칭 소자와 QB 노드의 전압을 제어하는 제2 스위칭 소자 사이에 신규 노드를 형성함에 따라, 제2 스위칭 소자를 구성하는 TFT의 게이트 소스 간의 전압이 일정 이하로 낮아지게 되어 턴 오프되도록 함으로써 Q 노드에서의 전류 누설을 방지할 수 있다.
또한, 본 발명에 의하면, 표시 장치의 게이트 구동 회로에서 출력부에 인가하는 클럭 전압을 캐리 전압과 분리하고, 캐리 Low 전압을 클럭 Low 전압보다 더 낮추어 인가되도록 함으로써 게이트 출력 라인을 풀업 동작하게 하는 TFT의 게이트 소스 간의 전압이 낮아져 턴 오프되어 클럭 드롭(Clock Drop) 및 커플링(Coupling)을 방지할 수 있다.
따라서 본 발명은 소자 산포에 의한 불량을 방지함으로써 GIP 신뢰성을 개선할 수 있고, Q 노드의 누설 방지에 따른 소비 전력을 저감시킬 수 있으며, 더블 게이트(Double GIP) 구조에도 적용함으로써 내로우 베젤(Narrow Bezel)을 구현할 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 명세서의 실시예에 따른 게이트 구동 회로를 포함하는 표시 장치의 전체적인 구성을 개략적으로 나타낸 구성도이다.
도 2는 본 발명의 실시예에 따른 표시장치의 게이트 구동 회로에서 k번째 스테이지의 회로 구성을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 게이트 구동 회로가 표시패널의 양측에 배치된 예를 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 게이트 구동 회로에서 k번째 스테이지의 Q 노드와 출력부의 전압 파형을 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 게이트 구동 회로에서 k번째 스테이지의 QB 노드의 TFT 전압 파형을 나타낸 도면이다.
도 6은 본 발명의 실시예에 따른 게이트 구동 회로에서 k번째 스테이지의 Qh 노드의 TFT 전압 파형을 나타낸 도면이다.
도 7은 본 발명의 실시예에 따른 게이트 구동 회로의 k번째 스테이지에서 출력 TFT의 전압 파형을 나타낸 도면이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는, 본 발명의 몇몇 실시 예에 따른 표시 장치의 게이트 구동 회로를 설명하도록 한다.
도 1은 본 명세서의 실시예에 따른 게이트 구동 회로를 포함하는 표시 장치의 전체적인 구성을 개략적으로 나타낸 구성도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 표시 장치는, 표시패널(10), 게이트 구동회로(Gate Driving Circuit; 20), 데이터 구동회로(Data Driving Circuit; 30), 타이밍 제어부(T-Con: Timing Controller; 40), 및 전원부(50) 등을 포함할 수 있다.
표시패널(10)은 복수의 게이트 배선(GL), 복수의 데이터 배선(DL) 및 복수의 화소(P)들을 포함할 수 있다. 즉, 표시 패널(10)에는 다수의 게이트 배선(GL)과 다수의 데이터 배선(DL)이 배치되고, 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 영역에 서브 화소(Sub Pixel; SP)가 배치될 수 있다. 예를 들어, 2,160 ㅧ 3,840의 해상도를 가지는 표시 장치의 경우에는, 2,160 개의 게이트 라인(GL)과 3,840 개의 데이터 라인(DL)이 구비될 수 있으며, 이들 게이트 라인(GL)과 데이터 라인(DL)이 교차되는 지점에 각각 적(R), 녹(G) 및 청(B)에 해당하는 서브 화소(SP)가 배치될 수 있다.
각 서브 화소(SP)들은 예를 들어, 표시 패널(10) 상에 매트릭스 형태로 배열될 수 있다. 서브 화소(SP)는 특정한 한 종류의 컬러필터가 형성되어 색상을 표현할 수 있다.
표시 패널(10)은 화소 어레이(Pixel Arry)를 통해 영상을 표시할 수 있다. 표시 패널(10)은 다양한 화소 구조 중 어느 하나를 이용할 수 있다. 화소 어레이의 기본 화소는 백색(W), 적색(R), 녹색(G), 및 청색(B) 중 2색, 3색, 또는 4색 서브화소들로 구성될 수 있다.
각각의 서브 화소(SP)는 제1 내지 제3 색 중 어느 하나의 색을 표시할 수 있다. 본 명세서의 실시예에서, 각각의 서브 화소(SP)는 레드(R), 그린(G) 및 블루(B) 중 어느 하나의 색을 표시할 수 있다. 다른 실시 예에서, 각각의 서브 화소(PX)는 시안, 마젠타 및 옐로우 중 어느 하나 이상의 색을 표시할 수 있다. 다양한 실시예에서, 서브 화소(SP)들은 4개 이상의 색들 중 어느 하나 이상을 표시하도록 구성될 수 있다. 예를 들어, 각각의 서브 화소(SP)는 레드(R), 그린(G), 블루(B) 및 화이트(W) 중 어느 하나 이상의 색을 표시할 수도 있다.
또한, 표시패널(10)은 표시 영역(Active Area; A/A) 및 비표시 영역(Non-Active Area; N/A)을 포함할 수 있다.
표시패널(10)은 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치될 수 있다. 각각의 서브 화소(SP)는 대응되는 게이트 라인(GL) 및 데이터 라인(DL)에 전기적으로 연결될 수 있다. 서브 화소(SP)들은 게이트 라인들(GL) 및 데이터 라인들(DL)을 통해 공급되는 게이트 신호 및 데이터 신호에 대응하는 휘도로 발광할 수 있다.
한편, 표시패널(10)은 터치 센서가 내장되거나 부착된 터치 패널(Touch Panel; TP)을 포함할 수 있다. 터치 패널은 표시패널(10)의 상부 또는 하부에 배치되고, 복수의 터치 전극을 포함할 수 있다.
표시패널(10)에서 각 단위 서브 화소(SP)는 화상 신호 라인(GL, DL)에 연결된 박막트랜지스터(TFT)와 이에 연결된 액정 커패시터(liquid crystal capacitor)(Clc) 및 스토리지 커패시터(storage capacitor)(Cst)를 포함한다. 스토리지 커패시터(Cst)는 필요에 따라 생략할 수 있다.
여기서, 액정 커패시터(Clc)는 제 1 기판의 화소 전극과 제 2 기판의 공통 전극을 두 단자로 하며 두 전극 사이의 액정층은 유전체로서 기능한다. 스토리지 커패시터(Cst)는 제 1 기판에 구비된 별개의 신호 라인(도시하지 않음)과 화소 전극이 중첩되어 이루어지며 이 별개의 신호 라인에는 공통 전압(Vcom) 등의 정해진 전압이 인가될 수 있다.
표시패널(10)은 구동회로의 제어에 의해 동작할 수 있다. 구동회로는 표시패널(10)과 게이트 배선(GL)을 통해 연결된 게이트 구동 회로(20) 및 표시패널(10)과 데이터 배선(DL)을 통해 연결된 데이터 구동 회로(30)를 포함할 수 있다.
표시패널(10)에서 각 배선(GL, DL)들은 표시패널(10)의 외곽에 형성된 게이트 구동 회로(20) 및 데이터 구동 회로(30)와 연결될 수 있다. 또한, 표시패널(10)에는 데이터 배선(DL)과 평행한 방향으로 형성되는 전원전압 공급배선(VDD, VINI, VSS)이 더 형성되어 각 화소들(P)과 연결될 수 있다.
게이트 구동 회로(20)는 표시패널(10)의 게이트 라인(GL)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 전압을 게이트 라인(GL)에 인가할 수 있다.
데이터 구동 회로(30)는 표시패널(10)의 데이터 라인(DL)에 연결되어 있으며, 다수의 계조 전압을 생성하고, 생성된 계조 전압을 선택하여 데이터 전압으로서 단위 화소에 인가하며 통상 다수의 집적 회로로 이루어진다.
전술한 바와 같이, 구동회로는 복수의 게이트 배선(GL)에 게이트 신호를 공급하는 게이트 구동 회로(20)를 포함할 수 있다.
게이트 구동 회로(20)는 비표시부(N/A)의 일면에 직접 패턴하여 형성하는 GIP(Gate In Panel) 구조일 수 있다.
게이트 구동 회로(20)는 복수의 게이트 배선(GL)에 게이트(스캔) 신호를 인가할 수 있다. 예를 들면, 게이트 구동 회로(20)는 타이밍 제어부(40)의 게이트 제어 신호(GCS)에 대응하여 각 화소들(P)에 게이트 전압을 하나의 수평선 단위씩 순차적으로 인가할 수 있다. 이러한 게이트 구동 회로(20)는 1 수평 기간마다 하이레벨의 게이트 전압을 순차적으로 출력하는 다수의 스테이지(ST)를 갖는 쉬프트 레지스터로 구현될 수 있다.
게이트 구동 회로(20)는 게이트 제어 신호(GCS)를 기반으로 하나 이상의 게이트 신호(또는 스캔 신호)를 생성하는데, 예를 들어 도 1의 서브픽셀(SP)에 제1 스캔 신호(SCAN1), 제2 스캔 신호(SCAN2) 및 발광 신호(EM)를 생성하여 출력하되, 액티브 기간에 스캔 신호들과 발광 신호를 행 순차 방식으로 생성하여 픽셀 라인마다 연결된 게이트 라인(GL)에 순차적으로 제공한다. 게이트 라인(GL)의 스캔 신호들과 발광 신호는 데이터 라인(DL)의 데이터 전압의 공급에 동기된다. 스캔 신호들과 발광 신호는 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙 한다.
게이트 구동 회로(20)는 순차적으로 게이트(스캔) 펄스를 출력하는 복수 개의 스테이지(STk)를 포함할 수 있다. 예를 들면, 게이트 구동 회로(20)는 쉬프트 레지스터(Shift register), 쉬프트 레지스터의 출력신호를 각 화소의 박막트랜지스터 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터 및 레벨 쉬프터와 게이트 라인들(GL) 사이에 접속되는 출력 버퍼를 각각 포함하며, 대략 1 수평 기간의 펄스 폭을 가지는 게이트(스캔) 펄스들을 순차적으로 출력할 수 있다.
각 스테이지(STk)에는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙 하는 스타트 신호(VST), 시프트 클럭(CLK1-CLK3)(이하 간단하게 클럭이라고 함) 등이 입력될 수 있다.
스테이지들(STk)은 스타트 신호(VST)에 응답하여 제2 스캔 신호(SCAN2)를 출력하기 시작하고, 클럭(CLK1~GCLK3)에 따라 출력을 시프트 한다. 스테이지들(STk)로부터 순차적으로 출력되는 제2 스캔 신호(SCAN2)는 게이트 라인들(GL)에 공급된다.
이전 스테이지들의 스캔 신호 중 하나 이상은 다음 스테이지들 중 적어도 하나에 스타트 신호로서 입력되고, 또한 리셋 신호로서 이전 스테이지들 중 하나에 입력될 수 있다. 스테이지들(STk)은 스캔 신호와 별도의 캐리 신호(CRY)를 출력하여, 이전 스테이지나 다음 스테이지에 제어 신호로 공급할 수 있는데, 예를 들어 스타트 신호로서 다음 스테이지에 공급하거나 리셋 신호로 이전 스테이지에 공급할 수 있다.
또한, 게이트 구동 회로(20)는 표시영역의 박막트랜지스터 어레이와 함께 표시패널(10) 상의 베젤(bezel) 영역 또는 비표시 영역 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다.
게이트 구동 회로(20)는 표시패널(10)의 화소 어레이를 구성하는 박막 트랜지스터 어레이와 함께 기판에 형성되어 표시패널(10)의 양측부 또는 일측부의 비표시 영역에 게이트 인 패널(Gate In Panel; GIP) 타입으로 내장될 수 있다. 예를 들면, 도 1에서는 데이터 구동 회로(30)가 표시패널(10)과 별개의 구성 요소로 도시되어 있지만, 이에 한정되지 않고, 데이터 구동 회로(30)는 베젤(Bezel) 영역에 내장되어 표시패널(10)과 일체로 형성되는 GIP(Gate In Panel) 방식으로 구성될 수 있다.
게이트 구동 회로(20)는 시프트 레지스터를 이용하여 게이트 신호를 시프트(shift) 함으로써 그 신호들을 게이트 라인들(GL)에 순차적으로 공급할 수 있다. 게이트 신호는 스캔(게이트) 신호와 발광 제어 신호(EM)를 포함할 수 있다. 게이트 라인들(GL)은 스캔(게이트) 신호가 인가되는 게이트 라인들과, EM 신호가 인가되는 게이트 라인들을 포함할 수 있다.
또한, 게이트 구동 회로(20)는 구동 방식이나 표시패널(10)의 설계 등에 따라, 도 1에 나타낸 바와 같이, 표시패널(10)의 일 측에만 위치할 수도 있고, 경우에 따라서는 도 3에 도시된 바와 같이 표시패널(10)의 양측에 위치할 수도 있다. 본 발명의 실시예에 따른 게이트 구동 회로(20)는 하나 또는 복수의 게이트 IC(Integrated Circuit)로 구성되고, COF(Chip On Film) 등과 같이 회로 필름에 게이트 IC가 개별적으로 실장되어 표시패널(10)에 TAB(Tape Automatic Bonding) 방식으로 본딩 및 접속되거나, COG(Chip On Glass) 방식으로 표시패널(10) 상에 실장될 수 있다.
전술한 바와 같이, 구동회로는 복수의 데이터 배선(DL)에 소스 데이터 신호를 공급하는 데이터 구동 회로(30)를 포함할 수 있다.
데이터 구동 회로(30)는 예를 들면, 타이밍 제어부(40)로부터 인가되는 디지털 파형의 영상 신호를 입력받아 화소(P)가 처리할 수 있는 계조값을 갖는 아날로그 전압 형태의 데이터 전압으로 변환하고, 또한 입력되는 데이터 제어 신호(DCS)에 대응하여 데이터 배선(DL)을 통해 각 화소(P)에 데이터 전압을 공급할 수 있다. 여기서, 데이터 구동 회로(30)는 기준전압 공급부(미도시)로부터 공급되는 다수의 기준전압을 이용하여 영상 신호를 데이터 전압으로 변환할 수 있다.
타이밍 제어부(40)는 게이트 구동 회로(20) 및 데이터 구동 회로(30) 등의 동작을 제어하는 제어신호를 생성하여, 각 해당하는 제어신호를 게이트 구동 회로(20) 및 데이터 구동 회로(30)에 제공할 수 있다.
타이밍 제어부(40)는 호스트 시스템으로부터 소스 영상 및 타이밍 제어 신호들을 공급받을 수 있다. 호스트 시스템은 컴퓨터, TV 시스템, 셋탑 박스, 태블릿이나 휴대폰 등과 같은 휴대 단말기의 시스템 중 어느 하나일 수 있다. 타이밍 제어 신호들은 도트 클럭, 데이터 인에이블 신호, 수직 동기 신호, 수평 동기 신호 등을 포함할 수 있다.
예를 들면, 타이밍 제어부(40)는 외부의 시스템과 소정의 인터페이스를 통해 연결되어 그로부터 출력되는 영상 관련 신호와 타이밍 신호를 잡음 없이 고속으로 수신할 수 있다. 이러한 인터페이스로는 LVDS(Low Voltage Differential Signal) 방식 또는 TTL(Transistor-Transistor Logic) 인터페이스 방식 등이 이용될 수 있다.
타이밍 제어부(40)는 게이트 구동 회로(20) 및 데이터 구동 회로(30)를 제어할 수 있다. 즉, 타이밍 제어부(40)는 외부로부터 영상 신호(RGB) 및 제어 신호(CS)를 수신하여, 게이트 구동 회로(20) 및 데이터 구동 회로(30)를 제어할 수 있다. 영상 신호(RGB)는 복수의 계조 데이터를 포함할 수 있다. 제어 신호(CS)는 예를 들어, 수직 동기 신호(VSYNC), 수평 동기 신호(HSYNC), 데이터 인에이블 신호(Data Enable; DE), 클럭 신호(CLK) 등을 포함할 수 있다.
예를 들면, 타이밍 제어부(40)는 외부로부터 인가되는 영상 신호와, 클럭 신호, 수직 및 수평 동기신호 등의 타이밍 신호를 인가받아, 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성하여 게이트 구동 회로(20) 및 데이터 구동 회로(30)에 제공할 수 있다. 여기서, 수평 동기신호는 화면의 한 라인을 표시하는 데 걸리는 시간을 나타내고, 수직 동기신호는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타낸다. 또한, 클록 신호는 게이트 및 각 구동부의 제어신호의 생성 기준이 되는 신호이다.
또한, 타이밍 제어부(40)는 영상 신호(RGB) 및 제어 신호(CS)를 표시 패널(10)의 동작 조건에 적합하도록 구현하여, 영상 데이터(DATA), 게이트 구동 제어 신호(GCS), 데이터 구동 제어 신호(DCS) 및 전원 공급 제어 신호(PW)를 생성 및 출력할 수 있다.
타이밍 제어부(40)는 게이트 구동 회로(20) 및 데이터 구동 회로(30)로 제어신호를 공급함으로써 게이트 구동 회로(20) 및 데이터 구동 회로(30)를 제어할 수 있다. 이러한 타이밍 제어부(40)는 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 구동 회로(30)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제할 수 있다.
예를 들어, 타이밍 제어부(40)는 게이트 구동 회로(20)를 제어하기 위하여, 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 시프트 클럭(Gate Shift Clock; GSC), 게이트 출력 인에이블 신호(Gate Output Enable; GOE) 등을 포함하는 여러 가지 게이트 제어 신호(GCS)를 출력한다.
여기에서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(20)를 구성하는 하나 이상의 게이트 드라이버 집적 회로(GDIC)가 동작을 시작하는 타이밍을 제어한다. 또한, 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로(GDIC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호(SCAN)의 시프트 타이밍을 제어한다. 또한, 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로(GDIC)의 타이밍 정보를 지정하고 있다.
또한, 타이밍 제어부(40)는 데이터 구동 회로(30)를 제어하기 위하여, 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클럭(Source Sampling Clock; SSC), 소스 출력 인에이블 신호(Source Output Enable; SOE) 등을 포함하는 각종 데이터 제어 신호(DCS)를 출력한다.
여기에서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(30)를 구성하는 하나 이상의 소스 드라이버 집적 회로(SDIC)가 데이터 샘플링을 시작하는 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로(SDIC)에서 데이터를 샘플링하는 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(130)의 출력 타이밍을 제어한다.
전원부(50)는 표시패널(10)의 구동에 필요한 전원을 생성할 수 있다. 즉, 전원부(50)는 표시패널(10), 게이트 구동 회로(20), 데이터 구동 회로(30) 등으로 각종 전압 또는 전류를 공급해 줄 수 있다. 예를 들면, 전원부(50)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(10)의 화소 어레이와 게이트 구동 회로(20) 및 데이터 구동 회로(30)의 구동에 필요한 전원을 발생할 수 있다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다.
전원부(50)는 호스트 시스템으로부터의 직류 입력 전압을 조정하여 감마 기준 전압, 게이트 온 전압(VGH), 게이트 오프 전압(VGL), 고전위 구동 전압(VDD), 저전위 구동 전압(VSS), 초기화 전압(Vini) 등의 직류 전원을 발생할 수 있다.
게이트 온 전압(VGL)과 게이트 오프 전압(VGH)은 레벨 시프터와 게이트 구동 회로(20)에 공급될 수 있다. 고전위 구동 전압(VDD), 저전위 구동 전압(VSS), 초기화 전압(Vini) 등의 화소 전원은 각 화소들(P)에 공통으로 공급될 수 있다.
전원부(50)는 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적 회로(Power Management Integrated Circuit; 이하 PMIC)로 구현될 수 있다.
전원부(50)는 표시패널(10), 게이트 구동 회로(20), 데이터 구동 회로(30) 등으로 구동 전압을 포함하여, 각종 전압이나 전류를 공급하거나 공급되는 전압이나 전류를 제어할 수 있다.
전원부(50)는 호스트 시스템으로부터 공급되는 입력 전원(Vin)이 UVLO(Under Voltage Lock Out) 레벨 이상일 때 동작하기 시작하고, 소정의 시간이 지연된 후부터 출력 신호를 발생할 수 있다.
전원부(50)의 출력 신호는 게이트 하이 전압(VGH), 게이트 로우 전압(VGL), 복수의 벅(buck) 컨버터 전압(VCC1, VCC2, VCC3) 및 부스트 전압 등을 포함할 수 있다.
게이트 하이 전압(VGH)은 서브화소(SP) 어레이에 형성된 트랜지스터들의 문턱 전압(threshold voltage) 이상으로 설정된 전압이다. 게이트 로우 전압(VGL)은 서브화소(SP) 어레이에 형성된 트랜지스터들의 문턱 전압 보다 낮은 전압으로 설정될 수 있다. 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)은 게이트 구동 회로(20)에 공급된다.
또한, 전원부(50)는 입력 전압보다 높은 레벨의 출력 전압을 공급하기 위한 승압용 부스트 컨버터(Boost converter); 및 입력 전압보다 낮은 레벨의 출력 전압을 공급하기 위한 강압용 벅 컨버터(Buck converter)를 포함할 수 있으며, 부스트 컨버터 및 벅 컨버터를 시스템 온 칩(System on Chip) 형태로 실장할 수 있다.
전술한 바와 같이, 본 발명의 실시예에서는 표시패널(10)을 액정(LCD) 표시장치에 적용하여 실시하였으나, 이에 한정하지 않고 표시패널(10)을 유기전계발광(OLED) 표시장치에 적용하여 실시할 수 있다.
유기전계발광(OLED) 표시장치의 경우, 표시패널(10)에서 하나의 서브 화소(SP)는 적어도 하나의 유기전계 발광다이오드(OLED), 캐패시터, 스위칭 박막트랜지스터(ST) 및 구동 박막트랜지스터(DT)를 포함할 수 있다. 예를 들면, 각 서브 화소(SP)들은 고전위 구동전압(VDD) 라인(VDD_L) 및 저전위 구동전압(VSS) 라인(VSS_L) 사이에 접속된 OLED 소자와, OLED 소자를 독립적으로 구동하기 위하여 제1 및 제2 스위칭 TFT(ST1, ST2) 및 구동 TFT(DT)와 스토리지 커패시터(Cst)를 적어도 포함하는 화소 회로를 구비할 수 있다.
여기서, 유기전계 발광다이오드는 제 1 전극(정공주입 전극)과 유기 화합물층 및 제 2 전극(전자주입 전극)으로 이루어질 수 있다. 유기 화합물층은 실제 발광이 이루어지는 발광층 이외에 정공 또는 전자의 캐리어를 발광층까지 효율적으로 전달하기 위한 다양한 유기층들을 더 포함할 수 있다. 이러한 유기층들은 제 1 전극과 발광층 사이에 위치하는 정공 주입층 및 정공 수송층, 제 2 전극과 발광층 사이에 위치하는 전자 주입층 및 전자 수송층일 수 있다.
도 2는 본 발명의 실시예에 따른 표시장치의 게이트 구동 회로에서 k번째 스테이지의 회로 구성을 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 게이트 구동 회로(20)는 순차적으로 게이트(스캔) 펄스를 출력하는 복수 개의 스테이지(STk)를 포함하고, k번째 스테이지(100)는 제1 스위칭부(110), 제2 스위칭부(120), 제3 노드(Qh 노드), 및 출력부(130)를 포함할 수 있다.
즉, 본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)는, Q 노드를 제어하는 제1 스위칭부(110)와 QB 노드를 제어하는 제2 스위칭부(120) 사이에 Qh 노드를 형성함으로써 이 Qh 노드를 통해 Q 노드의 전류 누설을 방지할 수 있다.
또한, 출력부(130)에 클럭 배선과 캐리 배선을 각각 분리해서, 클럭 신호(CLK)의 Low 전압을 캐리 신호(CRY)의 Low 전압보다 더 낮은 전압으로 서로 다른 배선을 통해 각각 인가함으로써 TFT의 문턱전압(Vth)이 마이너스(-) 쉬프트(Shift) 되어도 TFT가 동작되지 않게 되어 클럭 드롭(Clock Drop) 및 커플링(Coupling)을 방지할 수 있다.
이때, Qh 노드의 형성을 위해, 제1 스위칭부(110)는 기존의 제1 TFT(T1) 이외에 제1a TFT(T1a) 및 제3q TFT(T3q)를 추가로 구성하고, 제2 스위칭부(120)는 기존의 제3 TFT(T3)와 제3a TFT(T3a) 이외에 제3n TFT(T3n) 및 제3na TFT(T3na)를 추가로 구성할 수 있다.
본 발명의 실시예에 따른 이하에서는 제1 노드(Q)를 'Q 노드'로 칭하고, 제2 노드(QB)를 'QB 노드'로 칭하며, 제3 노드(Qh)를 'Qh 노드'로 칭하여 설명하기로 한다.
제1 스위칭부(110)는 고전위 전압 라인(VDD_L)으로부터 인가되는 고전위 구동 전압(VDD)과, 제n-4 클럭 라인(CLK-4L)으로부터 인가되는 제n-4 클럭 신호(CLK[n-4])에 따라 제1 노드(Q)의 전압을 제어할 수 있다.
제2 스위칭부(120)는 제1 스위칭부(110)로부터 인가되는 제1 스위칭부의 출력 전압 및 제n+4 클럭 라인(CLK+4L)으로부터 인가되는 제n+4 클럭 신호(CLK[n+4])에 따라 제2 노드(QB)의 전압을 제어할 수 있다.
제3 노드(Qh 노드)는 제1 스위칭부(110)와 제2 스위칭부(120)를 배선(line)에 의해 연결한다.
출력부(130)는 서로 분리된 클럭 라인(CLK)과 제n-4 캐리 라인(CRY[n-4])이 각각 연결되고, 제1 노드(Q)의 전압 또는 제2 노드(QB)의 전압을 게이트 출력 라인(Gout[n])으로 출력하고, 캐리 신호를 캐리 출력 라인(CRY[n])으로 출력할 수 있다.
이 경우에, 제n-4 캐리 라인(CRY[n-4])의 로우(Low) 전압이 클럭 라인(CLK)의 로우(Low) 전압보다 더 낮은 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 게이트 구동 회로(20)에서 k번째 스테이지(100)는, 제1 리셋부(rst 1), 제2 리셋부(rst 2), 출력 리셋부(rstO) 및 캐리 리셋부(rstC)를 더 포함할 수 있다.
제1 리셋부(rst 1)는, 스테이블(Stable) 라인으로부터 인가된 스테이블 신호에 의해 동작되어 Q 노드 또는 Qh 노드를 리셋(reset) 할 수 있다.
여기서, 스테이블 신호는 한 주기의 스캔 라인에서 동작이 종료되고 Q 노드, QB 노드 및 Qh 노드에 남아 있는 전류나 전압 성분을 리셋하기 위한 리셋 신호를 의미한다. 즉, 게이트 구동 회로(20)의 k번째 스테이지(100)에서 한 주기 동안 스캔 동작을 실행한 후 잔류 전원을 제거함으로써 다음 주기의 스캔 동작을 안정되게 진행할 수 있게 한다는 의미에서 스테이블 신호(Stable Signal)라고 칭한 것이다.
제2 리셋부(rst 2)는, 스테이블 신호에 의해 동작되거나, Q 노드의 전압에 의해 동작되거나, 제n-4 클럭 신호(CLK[n-4])에 의해 동작되어, QB 노드를 리셋할 수 있다.
출력 리셋부(rstO)는, 스테이블 신호에 의해 동작되거나, 제n+4 캐리 라인(CRY[n+4])으로부터 인가된 제n+4 클럭 신호(CLK[n+4])에 의해 동작되어, 게이트 출력 라인(Gout[n])을 리셋할 수 있다.
캐리 리셋부(rstC)는, 스테이블 신호에 의해 동작되어 캐리 출력 라인(CRY[n])을 리셋할 수 있다.
본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)에서 제1 스위칭부(110)는, 제1 TFT(T1), 제1a TFT(T1a), 및 제3q TFT(T3q)를 포함할 수 있다.
제1 TFT(T1)는 제n-4 클럭 라인(CLK-4L)에 소스 전극 및 게이트 전극이 연결되고, Qh 노드에 드레인 전극이 연결될 수 있다. 이때, 소스 전극과 드레인 전극은 위치가 서로 바뀌어 연결될 수 있다.
제1a TFT(T1a)는 Qh 노드에 소스 전극이 연결되고, 제n-4 클럭 라인(CLK-4L)에 게이트 전극이 연결되며, Q 노드에 드레인 전극이 연결될 수 있다. 이때, 소스 전극과 드레인 전극은 위치가 서로 바뀌어 연결될 수 있다.
제3q TFT(T3q)는 고전위 전압 라인(VDD-L)에 소스 전극이 연결되고, 제1 노드(Q)에 게이트 전극이 연결되며, Qh 노드에 드레인 전극이 연결될 수 있다. 이때, 소스 전극과 드레인 전극은 위치가 서로 바뀌어 연결될 수 있다.
본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)에서 제2 스위칭부(120)는, 제3 TFT(T3), 제3a TFT(T3a), 제3n TFT(T3n) 및 제3na TFT(T3na)를 포함할 수 있다.
제3 TFT(T3)는 Q 노드에 드레인 전극이 연결되고, QB 노드에 게이트 전극이 연결되며, Qh 노드에 드레인 전극이 연결될 수 있다. 이때, 소스 전극과 드레인 전극은 위치가 서로 바뀌어 연결될 수 있다.
제3a TFT(T3a)는 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결되고, QB 노드에 게이트 전극이 연결되며, Qh 노드에 드레인 전극이 연결될 수 있다. 이때, 소스 전극과 드레인 전극은 위치가 서로 바뀌어 연결될 수 있다.
제3n TFT(T3n)는 Q 노드에 드레인 전극이 연결되고, 제n+4 클럭 라인(CLK+4L)에 게이트 전극이 연결되며, 제3 노드(Qh)에 소스 전극이 연결될 수 있다. 이때, 소스 전극과 드레인 전극은 위치가 서로 바뀌어 연결될 수 있다.
제3na TFT(T3na)는 Qh 노드에 드레인 전극이 연결되고, 제n+4 클럭 라인(CLK+4L)에 게이트 전극이 연결되며, 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결될 수 있다. 이때, 소스 전극과 드레인 전극은 위치가 서로 바뀌어 연결될 수 있다.
본 발명의 실시예에 따른 게이트 구동 회로(20)에서 k번째 스테이지(100)의 출력부(130)는, 풀업(pull-up) 트랜지스터로서 제6 TFT(T6) 및 제6C TFT(T6C)와, 풀다운(pull-down) 트랜지스터로서 제7 TFT(T7) 및 제7C TFT(T7C)를 포함할 수 있다.
풀업(pull-up) 제6 TFT(T6)는 클럭 라인(CLK)에 소스 전극이 연결되고, Q 노드에 게이트 전극이 연결되며, 게이트 출력 라인(Gout[n])에 드레인 전극이 연결될 수 있다. 이때, 소스 전극과 드레인 전극은 위치가 서로 바뀌어 연결될 수 있다.
풀업(pull-up) 제6C TFT(T6C)는 제n-4 캐리 라인(CRY[n-4])에 소스 전극이 연결되고, Q 노드에 게이트 전극이 연결되며, 캐리 출력 라인(CRY[n])에 드레인 전극이 연결될 수 있다. 이때, 소스 전극과 드레인 전극은 위치가 서로 바뀌어 연결될 수 있다.
풀다운(pull-down) 제7 TFT(T7)는 클럭 라인(CLK)에 드레인 전극이 연결되고, QB 노드에 게이트 전극이 연결되며, 제2 저전위 전압 라인(VGL_L)에 소스 전극이 연결될 수 있다. 이때, 소스 전극과 드레인 전극은 위치가 서로 바뀌어 연결될 수 있다.
풀다운(pull-down) 제7C TFT(T7C)는 캐리 출력 라인(CRY[n])에 드레인 전극이 연결되고, QB 노드에 게이트 전극이 연결되며, 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결될 수 있다. 이때, 소스 전극과 드레인 전극은 위치가 서로 바뀌어 연결될 수 있다.
본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)는, Q 노드를 리셋하는 제1 리셋부(rst1), QB 노드를 리셋하는 제2 리셋부(rst2)를 더 포함할 수 있다.
제1 리셋부(rst 1)는, 제1 리셋상부 TFT(Tst1_q) 및 제1 리셋하부 TFT(Tst2_q)를 포함할 수 있다.
제1 리셋상부 TFT(Tst1_q)는 Q 노드에 드레인 전극이 연결되고, 스테이블(Stable) 라인에 게이트 전극이 연결되며, Qh 노드에 드레인 전극이 연결될 수 있다. 이때, 드레인 전극과 소스 전극은 서로 위치가 바뀌어 연결될 수 있다.
제1 리셋하부 TFT(Tst2_q)는 Qh 노드에 드레인 전극이 연결되고, 스테이블(Stable) 라인에 게이트 전극이 연결되며, 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결될 수 있다. 이때, 드레인 전극과 소스 전극은 서로 위치가 바뀌어 연결될 수 있다.
제2 리셋부(rst 2)는, 제5C TFT(T5C), 제5q TFT(T5q) 및 제2 리셋 TFT(Tst_qb)를 포함할 수 있다.
제5C TFT(T5C)는 QB 노드에 드레인 전극이 연결되고, 제n-4 클럭 라인(CLK-4L)에 게이트 전극이 연결되며, 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결될 수 있다. 이때, 드레인 전극과 소스 전극은 서로 위치가 바뀌어 연결될 수 있다.
제5q TFT(T5q)는 QB 노드에 드레인 전극이 연결되고, Q 노드에 게이트 전극이 연결되며, 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결될 수 있다. 이때, 드레인 전극과 소스 전극은 서로 위치가 바뀌어 연결될 수 있다.
제2 리셋 TFT(Tst_qb)는 QB 노드에 드레인 전극이 연결되고, 스테이블(Stable) 라인에 게이트 전극이 연결되며, 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결될 수 있다. 이때, 드레인 전극과 소스 전극은 서로 위치가 바뀌어 연결될 수 있다.
본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)는, 게이트 출력 라인(Gout[n])을 리셋하는 출력 리셋부(rstO) 및 캐리 출력 라인(CRY[n])을 리셋하는 캐리 리셋부(rstC)를 더 포함할 수 있다.
출력 리셋부(rstO)는, 출력리셋1 TFT(T3no) 및 출력리셋2 TFT(Tst_g)를 포함할 수 있다.
출력리셋1 TFT(T3no)는 게이트 출력 라인(Gout[n])에 드레인 전극이 연결되고, 제n+4 캐리 라인(CRY[n+4])에 게이트 전극이 연결되며, 제2 저전위 전압 라인(VGL_L)에 소스 전극이 연결될 수 있다. 이때, 드레인 전극과 소스 전극은 서로 위치가 바뀌어 연결될 수 있다.
출력리셋2 TFT(Tst_g)는 게이트 출력 라인(Gout[n])에 드레인 전극이 연결되고, 스테이블 라인에 게이트 전극이 연결되며, 제2 저전위 전압 라인(VGL_L)에 소스 전극이 연결될 수 있다. 이때, 드레인 전극과 소스 전극은 서로 위치가 바뀌어 연결될 수 있다.
따라서, 출력리셋1 TFT(T3no)는 제n+4 클럭 신호(CLK[n+4])에 의해 턴 온 동작되어 게이트 출력 라인(Gout[n])을 리셋하고, 출력리셋2 TFT(Tst_g)는 스테이블 신호에 의해 턴 온 동작되어 게이트 출력 라인(Gout[n])을 리셋 할 수 있다.
캐리 리셋부(rstC)는, 스테이블 신호에 의해 턴 온 동작되어 상기 캐리 출력 라인(CRY[n])을 리셋하는 캐리리셋 TFT(Tst_cry)를 포함할 수 있다.
캐리리셋 TFT(Tst_cry)는 캐리 출력 라인(CRY[n])에 드레인 전극이 연결되고, 스테이블(Stable) 라인에 게이트 전극이 연결되며, 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결될 수 있다. 이때, 드레인 전극과 소스 전극은 서로 위치가 바뀌어 연결될 수 있다.
본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)에서 클럭 라인(CLK)은 풀업(pull-up) 제6 TFT(T6)에 연결되고, 제n-4 캐리 라인(CRY[n-4])은 풀업(pull-up) 제6C TFT(T6C)에 연결될 수 있다.
풀업(pull-up) 제6 TFT(T6)는 소스 전극이 클럭 라인(CLK)에 연결되고, 풀업(pull-up) 제6C TFT(T6C)는 소스 전극이 제n-4 캐리 라인(CRY[n-4])에 연결될 수 있다. 이때, 소스 전극은 드레인으로 바뀔 수 있다.
본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)에서, 고전위 전압 라인(VDD_L)과 QB 노드 사이에는 제4 TFT(T4)가 연결될 수 있다.
제4 TFT(T4)는 드레인 전극 및 게이트 전극이 고전위 전압 라인(VDD_L)에 연결되고, 소스 전극이 QB 노드에 연결되어, 고전위 구동 전압(VDD)을 QB 노드로 인가하는 것을 스위칭할 수 있다.
도 3은 본 발명의 실시예에 따른 게이트 구동 회로가 표시패널의 양측에 배치된 예를 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시예에 따른 표시 장치는, 복수 개의 GIP, 예를 들면, 표시패널(10)의 좌측과 우측에 각각 제1 게이트 구동 회로(Left GIP; 20) 및 제2 게이트 구동 회로(Right GIP; 20a)를 포함할 수 있다.
이때, 제1 게이트 구동 회로(20) 및 제2 게이트 구동 회로(20a)는 모두 본 발명의 실시예에 따른 k번째 스테이지(100)를 각각 포함할 수 있다.
본 발명의 실시예에 따른 k번째 스테이지(100)는, 제1 스위칭부(110)의 TFT 제어를 통해 Q 노드의 전압을 출력부(130)를 통해 표시패널(10)에 출력하거나, 제2 스위칭부(120)의 TFT 제어를 통해 QB 노드의 전압을 출력부(130)를 통해 표시패널(10)에 출력할 수 있다.
여기서, 제1 스위칭부(110)는 전술한 바와 같이 풀업 TFT에 해당하는 제6 TFT(T6) 및 제6C TFT(T6C)를 포함하고, 제2 스위칭부(120)는 풀다운 TFT에 해당하는 제7 TFT(T7) 및 제7C TFT(T7C)를 포함할 수 있다.
또한, 출력부(130)에 클럭 라인(CLK_L)을 통해 인가되는 클럭 신호(CLK)는, 예를 들면, 3 수평 기간(3H)의 주기를 가지고, 1 수평 기간(1H)씩 위상이 시프트 되는 3상 시프트 클럭을 사용할 수 있다.
도 1 내지 도 3의 GIP 회로를 구성하는 TFT가 p 타입 MOSFET로 구현된 경우, 클럭 신호(CLK)에서 게이트 로우 전압(VGL)은 게이트 온 전압에 해당하고 게이트 하이 전압(VGH)은 게이트 오프 전압에 해당한다.
클럭 신호(CLK)는 게이트 로우 전압(VGL)인 게이트 온 전압 구간이 게이트 하이 전압(VGH)인 게이트 오프 전압 구간보다 더 길고 2 수평 기간(2H)보다는 짧게 할 수 있다. 또한, 서로 이웃하는 두 클럭 신호(CLK)는, 게이트 오프 전압 구간이 겹치는 제1 길이와 게이트 온 전압 구간이 겹치는 제2 길이 모두 1 수평 기간(1H)보다 작고, 제1 길이와 제2 길이의 합이 1 수평 기간에 해당하고, 제2 길이가 제1 길이보다 더 길게 할 수 있다.
스타트 신호(VST)는 1 수평 기간(1H)보다 길고 2 수평 기간(2H)보다 짧은 게이트 온 전압 펄스를 포함하여 입력되고, 첫 번째 스테이지(ST1)에는 제3 클럭(CLK)과 게이트 온 전압 구간을 동기하여 입력될 수 있다.
도 4는 본 발명의 실시예에 따른 게이트 구동 회로에서 k번째 스테이지의 Q 노드와 출력부의 전압 파형을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)는, 제1 스위칭부(110)에 제1 TFT(T1) 이외에 제1a TFT(T1a) 및 제3q TFT(T3q)를 추가로 구성하고, 제1 스위칭부(110)와 제2 스위칭부(120) 사이에 Qh 노드를 형성함으로써, 문턱전압(Vth)의 마이너스(-) 쉬프트 정도에 따라 Q 노드의 전압 변화가 미미하게 작고, 게이트 출력 라인(Gout[n])을 통해 정상적인 전압이 출력됨을 확인하였다.
이에 반하여, 기존의 구조에 따른 제1 스위칭부(110)에 제1a TFT(T1a) 및 제3q TFT(T3q)를 추가로 구성하지 않은 Q 노드의 경우에는, 문턱전압(Vth)의 마이너스(-) 쉬프트 정도에 따라 Q 노드 누설이 발생되고, 게이트 출력 라인(Vg_out)의 미출력과 커플링(Coupling)이 발생됨을 확인할 수 있었다.
여기서, 본 발명의 실시예에 따른 k번째 스테이지(100)의 출력부(130)는, 풀업(pull-up) 트랜지스터로서 제6 TFT(T6) 및 제6C TFT(T6C)와, 풀다운(pull-down) 트랜지스터로서 제7 TFT(T7) 및 제7C TFT(T7C)를 포함할 수 있다.
또한, k번째 스테이지(100)에서 제1 스위칭부(110)는, 제1 TFT(T1), 제1a TFT(T1a), 및 제3q TFT(T3q)를 포함하고, 제3q TFT(T3q)는 고전위 전압 라인(VDD-L)에 소스 전극이 연결되고, 제1 노드(Q)에 게이트 전극이 연결되며, Qh 노드에 드레인 전극이 연결될 수 있다.
도 5는 본 발명의 실시예에 따른 게이트 구동 회로에서 k번째 스테이지의 QB 노드의 TFT 전압 파형을 나타낸 도면이다.
도 5를 참조하면, 본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)는, QB 노드의 전압을 생성하기 위한 제2 스위칭부(120)를 구성하는 제3 TFT(T3)에 대한 게이스 소스 간 전압(Vgs)이 -32V로 설정됨을 확인할 수 있었다.
즉, 제3 TFT(T3)는 QB 노드에서 게이트 전압이 -11V이고, Qh 노드에서 소스 전압이 21V이므로, 게이트 전극과 소스 전극 간의 전압차는 -32V가 되는 것을 확인할 수 있었다.
이때, 제3 TFT(T3)는 Q 노드에 드레인 전극이 연결되고, QB 노드에 게이트 전극이 연결되며, Qh 노드에 드레인 전극이 연결될 수 있다.
따라서, 제3 TFT(T3)는 문턱전압(Vth)이 -32V까지 마이너스(-) 쉬프트 된다고 하여도 왠만한 잔류 전원에 의해 쉽게 턴 온 되지 않게 된다.
또한, 본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)는, QB 노드의 전압을 생성하기 위한 제2 스위칭부(120)를 구성하는 제3a TFT(T3a)에 대한 게이스 소스 간 전압(Vgs)이 -32V로 설정됨을 확인할 수 있었다.
즉, 제3a TFT(T3a)는 QB 노드에서 게이트 전압이 21V이고, VSS 라인에서 소스 전압이 -11V이므로, 게이트 전극과 소스 전극 간의 전압차는 -32V가 되는 것을 확인할 수 있었다.
여기서, 제3a TFT(T3a)는 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결되고, QB 노드에 게이트 전극이 연결되며, Qh 노드에 드레인 전극이 연결될 수 있다.
따라서, 제3a TFT(T3a)는 문턱전압(Vth)이 -32V까지 마이너스(-) 쉬프트 된다고 하여도 왠만한 잔류 전원에 의해 쉽게 턴 온 되지 않게 된다.
도 6은 본 발명의 실시예에 따른 게이트 구동 회로에서 k번째 스테이지의 Qh 노드의 TFT 전압 파형을 나타낸 도면이다.
도 6을 참조하면, 본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)는, Qh 노드에 연결된 제2 스위칭부(120)를 구성하는 제3n TFT(T3n)에 대한 게이스 소스 간 전압(Vgs)도 -32V로 설정됨을 확인할 수 있었다.
즉, 제3n TFT(T3n)는 제n+4 클럭 신호(CLK[n+4])에 의해 동작될 때 게이트 전압이 -11V이고, Qh 노드에서 소스 전압이 21V이므로, 게이트 전극과 소스 전극 간의 전압차는 -32V가 되는 것을 확인할 수 있었다.
또한, 제3n TFT(T3n)는 제n+4 클럭 신호(CLK[n+4])에 의해 동작될 때 게이트 전압이 21V이고, Qh 노드에서 소스 전압이 -11V이므로, 게이트 전극과 소스 전극 간의 전압차는 -32V가 되는 것을 확인할 수 있었다.
따라서, 제3n TFT(T3n)는 문턱전압(Vth)이 -32V까지 마이너스(-) 쉬프트 된다고 하여도 왠만한 잔류 전원에 의해 쉽게 턴 온 되지 않게 된다.
또한, 본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)는, Qh 노드에 연결된 제2 스위칭부(120)를 구성하는 제3na TFT(T3na)에 대한 게이스 소스 간 전압(Vgs)도 -32V로 설정됨을 확인할 수 있었다.
즉, 제3na TFT(T3na)는 제n+4 클럭 신호(CLK[n+4])에 의해 동작될 때 게이트 전압이 21V이고, VSS에 연결된 소스 전극의 소스 전압이 -11V이므로, 게이트 전극과 소스 전극 간의 전압차는 -32V가 되는 것을 확인할 수 있었다.
여기서, 제3na TFT(T3na)는 Qh 노드에 드레인 전극이 연결되고, 제n+4 클럭 라인(CLK+4L)에 게이트 전극이 연결되며, 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결될 수 있다.
따라서, 제3na TFT(T3na)는 문턱전압(Vth)이 -32V까지 마이너스(-) 쉬프트 된다고 하여도 왠만한 잔류 전원에 의해 쉽게 턴 온 되지 않게 된다.
도 7은 본 발명의 실시예에 따른 게이트 구동 회로의 k번째 스테이지에서 출력 TFT의 전압 파형을 나타낸 도면이다.
도 7을 참조하면, 본 발명의 실시예에 따른 게이트 구동 회로(20)의 k번째 스테이지(100)는, Q 노드에 연결된 게이트 전극이 연결된 풀업(pull-up) 제6 TFT(T6)에 대한 게이스 소스 간 전압(Vgs)이 -4V로 설정됨을 확인할 수 있었다.
즉, 풀업(pull-up) 제6 TFT(T6)는 클럭 라인(CLK)에 소스 전극이 연결되고, Q 노드에 게이트 전극이 연결되며, 게이트 출력 라인(Gout[n])에 드레인 전극이 연결되고, Q 노드, 클럭 Low 구간에서 게이트 전압이 -13V이고, 클럭 라인(CLK)에 연결된 소스 전극의 소스 전압이 -9V이므로, 게이트 전극과 소스 전극 간의 전압차는 -4V가 되는 것을 확인할 수 있었다.
따라서, 풀업(pull-up) 제6 TFT(T6)는 기존의 문턱전압(Vth)이 0V이었을 때 보다 문턱전압(Vth)이 -4V까지 낮아졌으므로, 마이너스(-) 쉬프트 된다고 하여도 기존보다 잔류 전원에 의해 쉽게 턴 온 되지 않게 된다.
전술한 바와 같이, 본 발명에 따르면, QBDC 구조에서 소자 산포에 의한 불량을 방지함으로써 GIP 신뢰성을 개선할 수 있고, Q 노드의 누설 방지에 따른 소비 전력을 저감시킬 수 있으며, 더블 게이트(Double GIP) 구조에도 적용함으로써 내로우 베젤(Narrow Bezel)을 구현할 수 있는 장점이 있다.
전술한 바와 같이 본 발명에 의하면, 표시 장치에서 게이트 구동 회로를 이루는 박막 트랜지스터에서 산화물(Oxide) 소자 산포로 인한 열화에 따라 게이트 소스 간 문턱 전압(Vth)이 마이너스(-) 쉬프트(shift) 되어도 누설 전류(leakage current)나 구동 불량이 발생되지 않도록 하는 표시 장치의 게이트 구동 회로를 제공할 수 있다.
본 발명의 명세서는, 순차적으로 게이트(스캔) 펄스를 출력하는 복수 개의 스테이지를 포함하고, k번째 스테이지는, 고전위 전압 라인(VDD_L)으로부터 인가되는 고전위 구동 전압(VDD)과, 제n-4 클럭 라인(CLK-4L)으로부터 인가되는 제n-4 클럭 신호(CLK[n-4])에 따라 제1 노드(Q)의 전압을 제어하는 제1 스위칭부; 상기 제1 스위칭부로부터 인가되는 상기 제1 스위칭부의 출력 전압 및 제n+4 클럭 라인(CLK+4L)으로부터 인가되는 제n+4 클럭 신호(CLK[n+4])에 따라 제2 노드(QB)의 전압을 제어하는 제2 스위칭부; 상기 제1 스위칭부와 상기 제2 스위칭부를 라인에 의해 연결하는 제3 노드(Qh); 및 서로 분리된 클럭 라인(CLK)과 제n-4 캐리 라인(CRY[n-4])이 각각 연결되고, 상기 제1 노드(Q)의 전압 또는 상기 제2 노드(QB)의 전압을 게이트 출력 라인(Gout[n])으로 출력하고, 캐리 신호를 캐리 출력 라인(CRY[n])으로 출력하는 출력부를 포함하고, 상기 제n-4 캐리 라인(CRY[n-4])의 로우(Low) 전압이 상기 클럭 라인(CLK)의 로우(Low) 전압보다 더 낮은, 게이트 구동 회로를 제공할 수 있다.
또한, 상기 게이트 구동 회로는, 스테이블(Stable) 라인으로부터 인가된 스테이블 신호에 의해 동작되어 상기 제1 노드(Q) 또는 상기 제3 노드(Qh)를 리셋(reset)하는 제1 리셋부(rst 1); 및 상기 스테이블 신호에 의해 동작되거나, 상기 제1 노드(Q)의 전압에 의해 동작되거나, 상기 제n-4 클럭 신호(CLK[n-4])에 의해 동작되어, 상기 제2 노드(QB)를 리셋하는 제2 리셋부(rst 2)를 더 포함할 수 있다.
또한, 상기 게이트 구동 회로는, 상기 스테이블 신호에 의해 동작되거나, 제n+4 캐리 라인(CRY[n+4])으로부터 인가된 제n+4 클럭 신호(CLK[n+4])에 의해 동작되어, 상기 게이트 출력 라인(Gout[n])을 리셋하는 출력 리셋부(rstO); 및 상기 스테이블 신호에 의해 동작되어 상기 캐리 출력 라인(CRY[n])을 리셋하는 캐리 리셋부(rstC)를 더 포함할 수 있다.
또한, 상기 게이트 구동 회로에서 상기 제1 스위칭부는, 상기 제n-4 클럭 라인(CLK-4L)에 소스 전극 및 게이트 전극이 연결되고 상기 제3 노드(Qh)에 드레인 전극이 연결된 제1 TFT(T1); 상기 제3 노드(Qh)에 소스 전극이 연결되고 상기 제n-4 클럭 라인(CLK-4L)에 게이트 전극이 연결되며 상기 제1 노드(Q)에 드레인 전극이 연결된 제1a TFT(T1a); 및 상기 고전위 전압 라인(VDD-L)에 소스 전극이 연결되고 상기 제1 노드(Q)에 게이트 전극이 연결되며 상기 제3 노드(Qh)에 드레인 전극이 연결된 제3q TFT(T3q)를 포함할 수 있다.
또한, 상기 게이트 구동 회로에서 상기 제2 스위칭부는, 상기 제1 노드(Q)에 드레인 전극이 연결되고 상기 제n+4 클럭 라인(CLK+4L)에 게이트 전극이 연결되며 상기 제3 노드(Qh)에 소스 전극이 연결된 제3n TFT(T3n); 상기 제3 노드(Qh)에 드레인 전극이 연결되고 상기 제n+4 클럭 라인(CLK+4L)에 게이트 전극이 연결되며 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결된 제3na TFT(T3na); 상기 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결되고 상기 제2 노드(QB)에 게이트 전극이 연결되며 상기 제3 노드(Qh)에 드레인 전극이 연결된 제3a TFT(T3a); 및 상기 제1 노드(Q)에 드레인 전극이 연결되고 상기 제2 노드(QB)에 게이트 전극이 연결되며 상기 제3 노드(Qh)에 드레인 전극이 연결된 제3 TFT(T3)를 포함할 수 있다.
또한, 상기 게이트 구동 회로에서 상기 출력부는, 상기 클럭 라인(CLK)에 소스 전극이 연결되고 상기 제1 노드(Q)에 게이트 전극이 연결되며 상기 게이트 출력 라인(Gout[n])에 드레인 전극이 연결된 풀업(pull-up) 제6 TFT(T6); 상기 제n-4 캐리 라인(CRY[n-4])에 소스 전극이 연결되고 상기 제1 노드(Q)에 게이트 전극이 연결되며 캐리 출력 라인(CRY[n])에 드레인 전극이 연결된 풀업(pull-up) 제6C TFT(T6C); 상기 클럭 라인(CLK)에 드레인 전극이 연결되고 상기 제2 노드(QB)에 게이트 전극이 연결되며 제2 저전위 전압 라인(VGL_L)에 소스 전극이 연결된 풀다운(pull-down) 제7 TFT(T7); 및 상기 캐리 출력 라인(CRY[n])에 드레인 전극이 연결되고 상기 제2 노드(QB)에 게이트 전극이 연결되며 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결된 풀다운(pull-down) 제7C TFT(T7C)를 포함할 수 있다.
또한, 상기 게이트 구동 회로에서 상기 제1 리셋부(rst 1)는, 상기 제1 노드(Q)에 드레인 전극이 연결되고 스테이블(Stable) 라인에 게이트 전극이 연결되며 상기 제3 노드(Qh)에 드레인 전극이 연결된 제1 리셋상부 TFT(Tst1_q); 및 상기 제3 노드(Qh)에 드레인 전극이 연결되고 상기 스테이블(Stable) 라인에 게이트 전극이 연결되며 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결된 제1 리셋하부 TFT(Tst2_q)를 포함할 수 있다.
또한, 상기 게이트 구동 회로에서 상기 제2 리셋부(rst 2)는, 상기 제2 노드(QB)에 드레인 전극이 연결되고 상기 제n-4 클럭 라인(CLK-4L)에 게이트 전극이 연결되며 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결된 제5C TFT(T5C); 상기 제2 노드(QB)에 드레인 전극이 연결되고 상기 제1 노드(Q)에 게이트 전극이 연결되며 상기 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결된 제5q TFT(T5q); 및 상기 제2 노드(QB)에 드레인 전극이 연결되고 상기 스테이블(Stable) 라인에 게이트 전극이 연결되며 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결된 제2 리셋 TFT(Tst_qb)를 포함할 수 있다.
또한, 상기 게이트 구동 회로에서 상기 출력 리셋부(rstO)는, 상기 게이트 출력 라인(Gout[n])에 드레인 전극이 연결되고 상기 제n+4 캐리 라인(CRY[n+4])에 게이트 전극이 연결되며 상기 제2 저전위 전압 라인(VGL_L)에 소스 전극이 연결된 출력리셋1 TFT(T3no); 및 상기 게이트 출력 라인(Gout[n])에 드레인 전극이 연결되고 상기 스테이블 라인에 게이트 전극이 연결되며 상기 제2 저전위 전압 라인(VGL_L)에 소스 전극이 연결된 출력리셋2 TFT(Tst_g)를 포함하고, 상기 출력리셋1 TFT(T3no)는 상기 제n+4 클럭 신호(CLK[n+4])에 의해 턴 온 동작되어 상기 게이트 출력 라인(Gout[n])을 리셋하고, 상기 출력리셋2 TFT(Tst_g)는 상기 스테이블 신호에 의해 턴 온 동작되어 상기 게이트 출력 라인(Gout[n])을 리셋할 수 있다.
또한, 상기 게이트 구동 회로에서 상기 캐리 리셋부(rstC)는, 상기 캐리 출력 라인(CRY[n])에 드레인 전극이 연결되고 상기 스테이블(Stable) 라인에 게이트 전극이 연결되며 제1 저전위 전압 라인(VSS_L)에 소스 전극이 연결된 캐리리셋 TFT(Tst_cry)를 포함하고, 상기 캐리리셋 TFT(Tst_cry)는 상기 스테이블 신호에 의해 턴 온 동작되어 상기 캐리 출력 라인(CRY[n])을 리셋할 수 있다.
또한, 상기 게이트 구동 회로에서 상기 클럭 라인(CLK)은 상기 풀업(pull-up) 제6 TFT(T6)에 연결되고, 상기 제n-4 캐리 라인(CRY[n-4])은 상기 풀업(pull-up) 제6C TFT(T6C)에 연결되며, 상기 풀업(pull-up) 제6 TFT(T6)는 소스 전극이 상기 클럭 라인(CLK)에 연결되고, 상기 풀업(pull-up) 제6C TFT(T6C)는 소스 전극이 상기 제n-4 캐리 라인(CRY[n-4])에 연결될 수 있다.
또한, 상기 게이트 구동 회로는, 상기 고전위 전압 라인(VDD_L)과 상기 제2 노드(QB) 사이에는 제4 TFT(T4)가 연결되고, 상기 제4 TFT(T4)는 드레인 전극 및 게이트 전극이 상기 고전위 전압 라인(VDD_L)에 연결되고 소스 전극이 상기 제2 노드(QB)에 연결되어, 상기 고전위 구동 전압(VDD)을 상기 제2 노드(QB)로 인가하는 것을 스위칭 할 수 있다.
한편, 본 명세서의 실시예에 따른 게이트 구동 회로를 포함하는 표시 장치는, 복수의 게이트 배선 및 복수의 데이터 배선의 교차 영역에 형성되는 서브 화소들을 포함하는 표시 패널; 상기 복수의 게이트 배선 각각에 게이트 펄스를 공급하는 게이트 구동 회로; 상기 복수의 데이터 배선 각각에 데이터 전압을 공급하는 데이터 구동 회로; 및 상기 게이트 구동 회로 및 상기 데이터 구동 회로의 구동을 제어하는 타이밍 제어부를 포함하고, 상기 게이트 구동 회로는 순차적으로 게이트(스캔) 펄스를 출력하는 복수의 스테이지를 포함하고, 상기 복수의 스테이지 중 k번째 스테이지는, 고전위 전압 라인(VDD_L)으로부터 인가되는 고전위 구동 전압(VDD)과, 제n-4 클럭 라인(CLK-4L)으로부터 인가되는 제n-4 클럭 신호(CLK[n-4])에 따라 제1 노드(Q)의 전압을 제어하는 제1 스위칭부; 상기 제1 스위칭부로부터 인가되는 상기 제1 스위칭부의 출력 전압 및 제n+4 클럭 라인(CLK+4L)으로부터 인가되는 제n+4 클럭 신호(CLK[n+4])에 따라 제2 노드(QB)의 전압을 제어하는 제2 스위칭부; 상기 제1 스위칭부와 상기 제2 스위칭부를 라인에 의해 연결하는 제3 노드(Qh); 및 서로 분리된 클럭 라인(CLK)과 제n-4 캐리 라인(CRY[n-4])이 각각 연결되고, 상기 제1 노드(Q)의 전압 또는 상기 제2 노드(QB)의 전압을 게이트 출력 라인(Gout[n])으로 출력하고, 캐리 신호를 캐리 출력 라인(CRY[n])으로 출력하는 출력부를 포함하고, 상기 제n-4 캐리 라인(CRY[n-4])의 로우(Low) 전압이 상기 클럭 라인(CLK)의 로우(Low) 전압보다 더 낮을 수 있다.
상기 표시 장치에서 상기 게이트 구동 회로는, 상기 표시 패널의 일측에 배치된 제1 게이트 구동 회로와, 상기 표시 패널의 타측에 배치된 제2 게이트 구동 회로를 포함할 수 있다.
상기 표시 장치에서 상기 게이트 구동 회로는, GIP 방식의 게이트 구동 회로일 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
10 : 표시패널 20 : 게이트 구동 회로
30 : 데이터 구동 회로 40 : 타이밍 제어부
50 : 전원부 100 : k번째 스테이지
110 : 제1 스위칭부 120 : 제2 스위칭부
130 : 출력부 rst1, rst2 : 리셋부
rstO : 출력 리셋부 rstC : 캐리 리셋부

Claims (15)

  1. 순차적으로 게이트 펄스를 출력하는 복수 개의 스테이지를 포함하고,
    k번째 스테이지는,
    고전위 전압 라인으로부터 인가되는 고전위 구동 전압과, 제n-4 클럭 라인으로부터 인가되는 제n-4 클럭 신호에 따라 제1 노드의 전압을 제어하는 제1 스위칭부;
    상기 제1 스위칭부로부터 인가되는 상기 제1 스위칭부의 출력 전압 및 제n+4 클럭 라인으로부터 인가되는 제n+4 클럭 신호에 따라 제2 노드의 전압을 제어하는 제2 스위칭부;
    상기 제1 스위칭부와 상기 제2 스위칭부를 라인에 의해 연결하는 제3 노드; 및
    서로 분리된 클럭 라인과 제n-4 캐리 라인이 각각 연결되고, 상기 제1 노드의 전압 또는 상기 제2 노드의 전압을 게이트 출력 라인으로 출력하고, 캐리 신호를 캐리 출력 라인으로 출력하는 출력부를 포함하고,
    상기 제n-4 캐리 라인의 로우(Low) 전압이 상기 클럭 라인의 로우(Low) 전압보다 더 낮은, 게이트 구동 회로.
  2. 제 1 항에 있어서,
    스테이블(Stable) 라인으로부터 인가된 스테이블 신호에 의해 동작되어 상기 제1 노드 또는 상기 제3 노드를 리셋(reset)하는 제1 리셋부; 및
    상기 스테이블 신호에 의해 동작되거나, 상기 제1 노드의 전압에 의해 동작되거나, 상기 제n-4 클럭 신호에 의해 동작되어, 상기 제2 노드를 리셋하는 제2 리셋부;
    를 더 포함하는 게이트 구동 회로.
  3. 제 2 항에 있어서,
    상기 스테이블 신호에 의해 동작되거나, 제n+4 캐리 라인으로부터 인가된 제n+4 클럭 신호에 의해 동작되어, 상기 게이트 출력 라인을 리셋하는 출력 리셋부; 및
    상기 스테이블 신호에 의해 동작되어 상기 캐리 출력 라인을 리셋하는 캐리 리셋부;
    를 더 포함하는, 게이트 구동 회로.
  4. 제 1 항에 있어서,
    상기 제1 스위칭부는,
    상기 제n-4 클럭 라인에 소스 전극 및 게이트 전극이 연결되고 상기 제3 노드에 드레인 전극이 연결된 제1 TFT;
    상기 제3 노드에 소스 전극이 연결되고 상기 제n-4 클럭 라인에 게이트 전극이 연결되며 상기 제1 노드에 드레인 전극이 연결된 제1a TFT; 및
    상기 고전위 전압 라인에 소스 전극이 연결되고 상기 제1 노드에 게이트 전극이 연결되며 상기 제3 노드에 드레인 전극이 연결된 제3q TFT;
    를 포함하는, 게이트 구동 회로.
  5. 제 4 항에 있어서,
    상기 제2 스위칭부는,
    상기 제1 노드에 드레인 전극이 연결되고 상기 제n+4 클럭 라인에 게이트 전극이 연결되며 상기 제3 노드에 소스 전극이 연결된 제3n TFT;
    상기 제3 노드에 드레인 전극이 연결되고 상기 제n+4 클럭 라인에 게이트 전극이 연결되며 제1 저전위 전압 라인에 소스 전극이 연결된 제3na TFT;
    상기 제1 저전위 전압 라인에 소스 전극이 연결되고 상기 제2 노드에 게이트 전극이 연결되며 상기 제3 노드에 드레인 전극이 연결된 제3a TFT; 및
    상기 제1 노드에 드레인 전극이 연결되고 상기 제2 노드에 게이트 전극이 연결되며 상기 제3 노드에 드레인 전극이 연결된 제3 TFT;
    를 포함하는, 게이트 구동 회로.
  6. 제 1 항에 있어서,
    상기 출력부는,
    상기 클럭 라인에 소스 전극이 연결되고 상기 제1 노드에 게이트 전극이 연결되며 상기 게이트 출력 라인에 드레인 전극이 연결된 풀업(pull-up) 제6 TFT;
    상기 제n-4 캐리 라인에 소스 전극이 연결되고 상기 제1 노드에 게이트 전극이 연결되며 캐리 출력 라인에 드레인 전극이 연결된 풀업(pull-up) 제6C TFT;
    상기 클럭 라인에 드레인 전극이 연결되고 상기 제2 노드에 게이트 전극이 연결되며 제2 저전위 전압 라인에 소스 전극이 연결된 풀다운(pull-down) 제7 TFT; 및
    상기 캐리 출력 라인에 드레인 전극이 연결되고 상기 제2 노드에 게이트 전극이 연결되며 제1 저전위 전압 라인에 소스 전극이 연결된 풀다운(pull-down) 제7C TFT;
    를 포함하는, 게이트 구동 회로.
  7. 제 2 항에 있어서,
    상기 제1 리셋부는,
    상기 제1 노드에 드레인 전극이 연결되고 스테이블(Stable) 라인에 게이트 전극이 연결되며 상기 제3 노드에 드레인 전극이 연결된 제1 리셋상부 TFT; 및
    상기 제3 노드에 드레인 전극이 연결되고 상기 스테이블(Stable) 라인에 게이트 전극이 연결되며 제1 저전위 전압 라인에 소스 전극이 연결된 제1 리셋하부 TFT;
    를 포함하는, 게이트 구동 회로.
  8. 제 2 항에 있어서,
    상기 제2 리셋부는,
    상기 제2 노드에 드레인 전극이 연결되고 상기 제n-4 클럭 라인에 게이트 전극이 연결되며 제1 저전위 전압 라인에 소스 전극이 연결된 제5C TFT;
    상기 제2 노드에 드레인 전극이 연결되고 상기 제1 노드에 게이트 전극이 연결되며 상기 제1 저전위 전압 라인에 소스 전극이 연결된 제5q TFT; 및
    상기 제2 노드에 드레인 전극이 연결되고 상기 스테이블(Stable) 라인에 게이트 전극이 연결되며 제1 저전위 전압 라인에 소스 전극이 연결된 제2 리셋 TFT;
    를 포함하는, 게이트 구동 회로.
  9. 제 3 항에 있어서,
    상기 출력 리셋부는,
    상기 게이트 출력 라인에 드레인 전극이 연결되고 상기 제n+4 캐리 라인에 게이트 전극이 연결되며 상기 제2 저전위 전압 라인에 소스 전극이 연결된 출력리셋1 TFT; 및
    상기 게이트 출력 라인에 드레인 전극이 연결되고 상기 스테이블 라인에 게이트 전극이 연결되며 상기 제2 저전위 전압 라인에 소스 전극이 연결된 출력리셋2 TFT를 포함하고,
    상기 출력리셋1 TFT는 상기 제n+4 클럭 신호에 의해 턴 온 동작되어 상기 게이트 출력 라인을 리셋하고, 상기 출력리셋2 TFT는 상기 스테이블 신호에 의해 턴 온 동작되어 상기 게이트 출력 라인을 리셋하는, 게이트 구동 회로.
  10. 제 3 항에 있어서,
    상기 캐리 리셋부는, 상기 캐리 출력 라인에 드레인 전극이 연결되고 상기 스테이블 라인에 게이트 전극이 연결되며 제1 저전위 전압 라인에 소스 전극이 연결된 캐리리셋 TFT를 포함하고,
    상기 캐리리셋 TFT는 상기 스테이블 신호에 의해 턴 온 동작되어 상기 캐리 출력 라인을 리셋하는, 게이트 구동 회로.
  11. 제 6 항에 있어서,
    상기 클럭 라인은 상기 풀업(pull-up) 제6 TFT에 연결되고,
    상기 제n-4 캐리 라인은 상기 풀업(pull-up) 제6C TFT에 연결되며,
    상기 풀업(pull-up) 제6 TFT는 소스 전극이 상기 클럭 라인에 연결되고,
    상기 풀업(pull-up) 제6C TFT는 소스 전극이 상기 제n-4 캐리 라인에 연결되는, 게이트 구동 회로.
  12. 제 1 항에 있어서,
    상기 고전위 전압 라인과 상기 제2 노드 사이에는 제4 TFT가 연결되고,
    상기 제4 TFT는 드레인 전극 및 게이트 전극이 상기 고전위 전압 라인에 연결되고 소스 전극이 상기 제2 노드에 연결되어, 상기 고전위 구동 전압을 상기 제2 노드로 인가하는 것을 스위칭하는, 게이트 구동 회로.
  13. 복수의 게이트 배선 및 복수의 데이터 배선의 교차 영역에 형성되는 서브 화소들을 포함하는 표시 패널;
    상기 복수의 게이트 배선 각각에 게이트 펄스를 공급하는 게이트 구동 회로;
    상기 복수의 데이터 배선 각각에 데이터 전압을 공급하는 데이터 구동 회로; 및
    상기 게이트 구동 회로 및 상기 데이터 구동 회로의 구동을 제어하는 타이밍 제어부를 포함하고,
    상기 게이트 구동 회로는 순차적으로 게이트 펄스를 출력하는 복수의 스테이지를 포함하고, 상기 복수의 스테이지 중 k번째 스테이지는,
    고전위 전압 라인으로부터 인가되는 고전위 구동 전압과, 제n-4 클럭 라인으로부터 인가되는 제n-4 클럭 신호에 따라 제1 노드의 전압을 제어하는 제1 스위칭부;
    상기 제1 스위칭부로부터 인가되는 상기 제1 스위칭부의 출력 전압 및 제n+4 클럭 라인으로부터 인가되는 제n+4 클럭 신호에 따라 제2 노드의 전압을 제어하는 제2 스위칭부;
    상기 제1 스위칭부와 상기 제2 스위칭부를 라인에 의해 연결하는 제3 노드; 및
    서로 분리된 클럭 라인과 제n-4 캐리 라인이 각각 연결되고, 상기 제1 노드의 전압 또는 상기 제2 노드의 전압을 게이트 출력 라인으로 출력하고, 캐리 신호를 캐리 출력 라인으로 출력하는 출력부를 포함하고,
    상기 제n-4 캐리 라인의 로우(Low) 전압이 상기 클럭 라인의 로우(Low) 전압보다 더 낮은, 표시 장치.
  14. 제 13 항에 있어서,
    상기 게이트 구동 회로는,
    상기 표시 패널의 일측에 배치된 제1 게이트 구동 회로와, 상기 표시 패널의 타측에 배치된 제2 게이트 구동 회로를 포함하는, 표시 장치.
  15. 제 13 항에 있어서,
    상기 게이트 구동 회로는, GIP 방식의 게이트 구동 회로인, 표시 장치.
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